KR20100113358A - 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 기술은 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 플로팅 게이트형 비휘발성 메모리 소자의 제조 방법에 있어서, 기판 상에, 층간 절연막 및 콘트롤 게이트 전극용 도전막을 차례로 형성하는 단계; 상기 콘트롤 게이트 전극용 도전막을 식각하여 플로팅 게이트 전극용 트렌치를 형성하는 단계; 상기 플로팅 게이트 전극용 트렌치 내에, 플로팅 게이트 전극용 도전막 및 상기 플로팅 게이트 전극용 도전막의 전면을 둘러싸는 전하차단막을 형성하는 단계; 상기 전하차단막, 플로팅 게이트 전극용 도전막 및 층간절연막을 식각하여 상기 기판을 노출시키는 채널용 트렌치를 형성하는 단계; 상기 채널용 트렌치의 내벽에 터널절연막을 형성하는 단계; 및 상기 터널절연막이 형성된 채널용 트렌치 내에 채널용 막을 매립하는 단계를 포함한다. 본 발명에 따르면, 간섭 효과를 감소시키면서 메모리 소자의 집적도를 향상시킬 수 있다. 또한, 메모리 소자의 프로그램/소거 속도를 개선할 수 있다.
비휘발성 메모리 소자, 수직채널

Description

수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 및 그 제조 방법{FLOATING GATE TYPE NON-VOLATILE MEMORY DEVICE HAVING VERTICAL CHANNEL AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는, 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 특히, 플로팅 게이트 전극(floating gate electrode) 내에 전하를 저장하거나 소거하는 메모리 소자를 플로팅 게이트형 비휘발성 메모리 소자(floating gate type non-volatile device) 라 한다.
이하, 도면을 참고하여 종래기술에 따른 비휘발성 메모리 소자의 구조 및 그 문제점을 살펴보도록 한다.
도 1은 종래기술에 따른 평면형 비휘발성 메모리 소자의 사시도이다.
도시된 바와 같이, 비휘발성 메모리 소자는 제1방향(I-I')으로 평행하게 확장되는 복수의 소자분리막(11)을 구비하는데, 이와같이 필드 영역에 형성된 소자분리막(11)에 의해 활성 영역이 정의된다.
또한, 기판(10) 상에는 터널절연막(12), 플로팅 게이트 전극(13), 전하차단막(14) 및 콘트롤 게이트 전극(15)으로 이루어지는 게이트 패턴이 구비된다.
여기서, 터널절연막(12)은 전하의 터널링에 따른 에너지 장벽막으로 제공되고, 플로팅 게이트 전극(13)은 전하가 주입 및 방출되는 실질적인 데이터 저장소로서 제공되며, 전하차단막(14)은 전하가 플로팅 게이트 전극(13)을 통과하여 콘트롤 게이트 전극(15)으로 이동하는 것을 방지한다. 또한, 콘트롤 게이트 전극(15)은 제1방향(I-I')과 교차하는 제2방향(II-II')으로 평행하게 확장된다.
이와 같은 구조에 따르면, 복수의 메모리 셀(MC1~MC3,MC4~MC6,MC7~MC9)이 직렬로 연결되어 단위 스트링(string)을 구성하게 된다.
그러나, 전술한 바와 같은 종래기술에 따르면, 인접한 메모리 셀들 간의 간섭 효과에 취약하다는 문제점이 있다.
여기서, 간섭 효과란, 프로그램/소거 동작시, 인접한 메모리 셀 간에 영향을 주어 문턱전압이 변동되는 것을 말한다. 예를 들어, 메모리 셀(MC5)에 프로그램 동작을 수행하는 경우, 메모리 셀(MC5)의 플로팅 게이트 전극(13)에 저장된 전하에 의해 인접한 메모리 셀(MC1~MC4,MC6~MC9)의 정전용량이 변동된다. 따라서, 메모리 셀(MC1)의 리드 동작시, 메모리 셀(MC1)의 실제 문턱전압보다 높은 값이 리드될 수 있다.
특히, 간섭 효과는 메모리 셀 간의 간격이 감소할 수록 더욱 증가되기 때문에, 평면형 구조로는 메모리 소자의 집적도를 향상시키는데 한계가 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 간섭 효과를 감소시키면서 집적도를 향상시키는데 적합한 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 제1 목적으로 한다.
또한, 본 발명은 종래에 비해 낮은 레벨의 프로그램/소거 전압을 이용하는데 적합한 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 제2 목적으로 한다.
이러한 목적을 달성하기 위해 제안된 본 발명은, 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자의 제조 방법에 있어서, 기판 상에, 층간 절연막 및 콘트롤 게이트 전극용 도전막을 차례로 형성하는 단계; 상기 콘트롤 게이트 전극용 도전막을 식각하여 플로팅 게이트 전극용 트렌치를 형성하는 단계; 상기 플로팅 게이트 전극용 트렌치 내에, 플로팅 게이트 전극용 도전막 및 상기 플로팅 게이트 전극용 도전막의 전면을 둘러싸는 전하차단막을 형성하는 단계; 상기 전하차단막, 플로팅 게이트 전극용 도전막 및 층간절연막을 식각하여 상기 기판을 노출시키는 채널용 트렌치를 형성하는 단계; 상기 채널용 트렌치의 내벽에 터널절연막을 형성하는 단계; 및 상기 터널절연막이 형성된 채널용 트렌치 내에 채널용 막을 매립하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자에 있어서, 기판으로부터 돌출되는 복수의 채널; 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하되, 상기 메모리 셀은, 상기 채널의 측벽을 둘러싸는 터널절연막; 상기 터널절연막 상에 형성된 플로팅 게이트 전극; 상기 플로팅 게이트 전극의 전면을 둘러싸는 전하차단막; 및 콘트롤 게이트 전극을 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 수직채널을 따라 적층된 복수의 메모리 셀 형성시, 전하차단막이 플로팅 게이트 전극의 전면을 둘러싸도록 형성함으로써, 간섭 효과를 감소시키면서 메모리 소자의 집적도를 향상시킬 수 있다.
또한, 채널의 중심이 플로팅 게이트 전극의 중심으로부터 일측으로 치우친 비대칭형의 메모리 셀을 형성함으로써, 메모리 소자의 프로그램/소거 속도를 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어 서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정단면도이다. 본 명세서에서는 설명의 편의를 위해, 수직채널을 따라 적층되는 복수의 메모리 셀을 형성하는 과정에 대해 설명하고, 그 외의 소스라인, 선택 트랜지스터, 금속 배선의 형성 과정은 생략하도록 한다.
도 2a에 도시된 바와 같이, 소스라인, 선택 트랜지스터 등 요구되는 하부구조물이 형성된 기판(20) 상에, 층간절연막(21) 및 콘트롤 게이트 전극용 도전막(22)을 차례로 형성한다.
이어서, 콘트롤 게이트 전극용 도전막(22) 상에 채널 및 플로팅 게이트 전극 예정 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 상기 마스크 패턴을 식각 베리어로 콘트롤 게이트 전극용 도전막(22)을 식각하여 플로팅 게이트 전극용 트렌치(T1)를 형성한다.
도 2b에 도시된 바와 같이, 플로팅 게이트 전극용 트렌치(T1) 내에, 플로팅 게이트 전극용 도전막(23) 및 플로팅 게이트 전극용 도전막(23)의 전면을 둘러싸는 전하차단막(24)을 형성한다. 이 과정을 보다 상세히 살펴보면 다음과 같다.
먼저, 플로팅 게이트 전극용 트렌치(T1)가 형성된 결과물의 전면에 제1전하차단막(24A)을 형성한다. 이어서, 제1전하차단막(24A)이 형성된 결과물의 전체 구 조 상에 플로팅 게이트 전극용 도전막(23)을 형성한 후, 콘트롤 게이트 전극용 도전막(22)의 표면이 노출될때까지 평탄화 공정을 수행한다. 이어서, 평탄화 공정이 수행된 결과물의 전면에 제2전하차단막(24B)을 형성한다. 이로써, 플로팅 게이트 전극용 도전막(23)의 전면을 둘러싸는 전하차단막(24)이 형성된다.
물론, 이는 일 실시예에 불과한 것으로, 이 밖에도 다양한 방법에 의해 전하차단막(24)이 플로팅 게이트 전극용 도전막(23)의 전면을 둘러싸도록 형성할 수 있다. 뿐만 아니라, 제1전하차단막(24A)만을 형성하는 등 다양한 응용이 가능하다.
여기서, 전하차단막(24)은 양질의 산화막으로 이루어지는 것이 바람직하며, 특히, 실리콘 산화막 또는 실리콘 산화막보다 유전 상수가 큰 물질막의 단일막으로 이루어지거나, 이들의 조합으로 이루어지는 것이 더욱 바람직하다. 예를 들어, SiO2, AlOx, HfOx 또는 ErOx(여기서, x는 숫자)의 단일막으로 이루어지거나, SiO2/AlOx/SiO2, SiO2/HfOx/SiO2 또는 SiO2/ErOx/SiO2로 이루어질 수 있다.
도 2c에 도시된 바와 같이, 층간절연막(21) 및 콘트롤 게이트 전극용 도전막(22) 형성 단계, 플로팅 게이트 전극용 트렌치(T1) 형성 단계 및 플로팅 게이트 전극용 도전막(23) 및 전하차단막(24) 형성 단계를 소정 횟수 반복 수행함으로써, 채널을 따라 적층되는 복수의 메모리 셀을 형성할 수 있다.
본 도면에서는 본 발명의 일 실시예로서, 한번에 한 개의 메모리 셀을 형성하는 경우에 대해 도시하고 있는데, 이러한 공정을 복수회 반복함으로써 복수의 메모리 셀을 적층할 수 있다. 예를 들어, 단위 스트링이 32개의 메모리 셀로 구성되 는 경우, 총 32회 반복 수행하여 32개의 메모리 셀을 적층하게 된다.
이 밖에도, 본 발명의 다른 실시예로서, 복수개의 메모리 셀을 한꺼번에 형성하는 것 또한 가능한다. 즉, 소정 갯수의 층간절연막(21) 및 콘트롤 게이트 전극용 도전막(22)을 교대로 형성한 후, 플로팅 게이트 전극용 트렌치(T1) 형성 단계 및 플로팅 게이트 전극용 도전막(23) 및 전하차단막(24) 형성 단계를 수행함으로써, 소정 갯수의 메모리 셀을 한꺼번에 형성할 수 있다.
예를 들어, 단위 스트링이 32개의 메모리 셀로 구성되는 경우, 4개의 층간절연막(21) 및 콘트롤 게이트 전극용 도전막(22)을 교대로 형성함으로써 한번에 4개의 메모리 셀을 형성하고, 이러한 공정을 총 8회 반복 수행함으로써, 32개의 메모리 셀을 적층할 수 있다.
물론, 이와 같은 공정에 따르면, 32개의 메모리 셀 중 일부(1,4,5,8,9,12,13,16,17,20,21,24,25,28,31 및 34번째 적층된 메모리 셀)에 한하여, 전하차단막(24)이 플로팅 게이트 전극용 도전막(23)의 전면을 둘러싸는 구조로 형성되게 되지만, 이러한 경우에도, 종래에 비해 간섭 효과를 감소시키고, 커플링 비를 개선하는 본원발명의 효과를 충분히 도출할 수 있다.
도 2d에 도시된 바와 같이, 결과물 상에 채널 예정 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 상기 마스크 패턴을 식각베리어로 전하차단막(24), 플로팅 게이트 전극용 도전막(23) 및 층간절연막(21)을 식각한다. 이로써, 플로팅 게이트 전극(23A)이 형성되며, 플로팅 게이트 전극(23A)의 중심을 관통하면서 기판(20)을 노출시키는 채널용 트렌치(T2)가 형성된다.
여기서, 채널용 트렌치(T2)는 플로팅 게이트 전극용 도전막(23)의 중심과 채널용 트렌치(T2)의 중심이 일치하도록 형성되거나, 채널용 트렌치(T2)의 중심이 플로팅 게이트 전극용 도전막(23)의 중심으로부터 일측으로 치우치도록 형성될 수 있다.
이어서, 채널용 트렌치(T2)가 형성된 결과물의 전면에, 터널절연막(25)을 형성한 후, 비등방성 식각 공정을 수행하여 기판(20)의 표면을 노출시킨다. 이때, 비등방성 식각 공정에서 터널절연막(25)이 손상되는 것을 방지하기 위해, 터널절연막(25) 상에 보호막(26)을 추가로 형성하는 것이 바람직하며, 보호막(26)은 폴리실리콘막으로 이루어지는 것이 더욱 바람직하다.
도 2e에 도시된 바와 같이, 터널절연막(25)이 형성된 결과물의 전체 구조 상에, 채널용 막을 형성한 후, 층간절연막(21)의 표면이 노출될때까지 평탄화 공정을 수행함으로써, 기판(20)으로부터 돌출되는 복수의 채널(27)을 형성한다.
이어서, 채널(27)이 형성된 결과물 상에, 메모리 셀(MC) 예정 영역을 덮는 마스크 패턴(미도시됨)을 형성한 후, 상기 마스크 패턴을 식각베리어로 층간절연막(21A) 및 콘트롤 게이트 전극용 도전막(22)을 식각하여 콘트롤 게이트 전극(22A)을 형성한다.
이어서, 식각된 영역에 절연막(28)을 매립한다. 이로써, 채널(27), 터널절연막(25), 플로팅 게이트 전극(23A), 전하차단막(24) 및 콘트롤 게이트 전극(22A)으로 이루어지는 메모리 셀(MC)이 형성되며, 채널(27)을 따라 적층된 복수의 메모리 셀(MC)들은 단위 스트링(STRING)을 구성하게 된다.
본 도면에서는, 하나의 스트링(STRING)을 구성하는 복수의 메모리 셀(MC)을 모두 형성한 후, 채널(27) 형성하는 경우에 대해 도시하고 있으나, 이는 일 실시예에 불과하다. 앞서 설명한 바와 같이, 한번에 복수의 메모리 셀을 형성하는 경우, 복수의 메모리 셀 형성시마다 해당 메모리 셀에 대한 채널 형성 공정을 수행할 수 있다. 예를 들어, 4개의 메모리 셀을 형성한 후, 해당 메모리 셀들에 대해 채널(27)을 형성하는 공정을 총 8회 반복 수행함으로써, 32개의 메모리 셀로 이루어지는 하나의 스트링(STRING)을 형성할 수 있다.
전술한 바와 같은 본 발명에 따르면, 채널(27)을 따라 적층된 복수의 메모리 셀(MC) 형성시, 전하차단막(24)이 플로팅 게이트 전극(23A)의 전면을 둘러싸도록 형성함으로써, 종래에 비해 간섭 효과를 감소시키면서 메모리 소자의 집적도를 향상시킬 수 있다.
또한, 본 발명에 따르면, 콘트롤 게이트 전극(22A)이 플로팅 게이트 전극(23A)을 완전히 감싸는 구조로 형성되므로 커플링 비를 개선하여 메모리 소자의 특성을 향상시킬 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 평면도로서, 도 2e의 A 높이(A-A')에서의 평면도를 나타낸다.
도시된 바와 같이, 기판으로부터 돌출된 복수의 채널(27)들은 제1방향(I-I') 및 제1방향(I-I')과 교차하는 제2방향(II-II')을 배열되는데, 제1방향과 제2방향의 교차 각도는 다양하게 조절될 수 있다.
도 3a에 도시된 바와 같이, 제1방향 및 제1방향과 직교하는 제2방향으로 채널(27)들을 배열시켜, 복수의 메모리 셀들을 사각형 격자 구조로 배치할 수 있다.
도 3b에 도시된 바와 같이, 제1방향 및 제1방향과 소정 각도로 교차하는 제2방향으로 채널(27)들을 배열시켜, 복수의 메모리 셀들을 삼각형 격자 구조로 배치할 수 있다. 이와 같이, 각 행의 메모리 셀들을 엇갈리게 배치함으로써 메모리 소자의 집적도를 보다 향상시킬 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 메모리 셀의 형태를 설명하기 위한 평면도이다.
도 4a에 도시된 바와 같이, 메모리 셀은 플로팅 게이트 전극(23A)의 중심(C1)과 채널(27)의 중심(C2)이 일치하도록 형성될 수 있다. 이와 같은 대칭형의 메모리 셀은 채널(27)을 중심으로 전 방향에 동일한 두께(W1)의 플로팅 게이트 전극(23A)이 형성되므로, 전하차단막(24) 및 터널절연막(25)의 전면에 균일하게 전기장이 가해진다. 따라서, 플로팅 게이트 전극(23A)에 안정적으로 전하를 저장할 수 있으며, 이를 통해, 메모리 소자의 특성을 향상시킬 수 있다.
도 4b에 도시된 바와 같이, 메모리 셀은 채널(27)의 중심(C2)이 플로팅 게이트 전극(23A)의 중심(C1)으로부터 일측으로 치우치도록 형성될 수 있다. 예를 들어, 채널(27)의 중심(C2)과 플로팅 게이트 전극(23A)의 중심 간의 거리가 500nm 이하인 것이 바람직하다.
이와 같은 비대칭형의 메모리 셀은 플로팅 게이트 전극(23A)의 두께(W2,W3)가 불균일하게 형성되며, 플로팅 게이트 전극(23A)의 두께(W2)가 가장 얇은 영역(①)에 전기장이 집중된다. 따라서, 종래에 비해 낮은 레벨의 프로그램/소거 전압을 사용할 수 있으며, 이를 통해, 프로그램/소거 속도를 증가시켜 메모리 소자의 특성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 평면형 비휘발성 메모리 소자의 사시도.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 평면도.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 메모리 셀의 형태를 설명하기 위한 평면도.
[도면의 주요 부분에 대한 부호의 설명]
20: 기판 21: 층간절연막
22: 콘트롤 게이트 전극용 도전막 22A: 콘트롤 게이트 전극
23: 플로팅 게이트 전극용 도전막 23A: 플로팅 게이트 전극
24: 전하차단막 25: 터널절연막
26: 보호막 27: 채널
28: 절연막

Claims (17)

  1. 기판 상에, 층간 절연막 및 콘트롤 게이트 전극용 도전막을 차례로 형성하는 단계;
    상기 콘트롤 게이트 전극용 도전막을 식각하여 플로팅 게이트 전극용 트렌치를 형성하는 단계;
    상기 플로팅 게이트 전극용 트렌치 내에, 플로팅 게이트 전극용 도전막 및 상기 플로팅 게이트 전극용 도전막의 전면을 둘러싸는 전하차단막을 형성하는 단계;
    상기 전하차단막, 플로팅 게이트 전극용 도전막 및 층간절연막을 식각하여 상기 기판을 노출시키는 채널용 트렌치를 형성하는 단계;
    상기 채널용 트렌치의 내벽에 터널절연막을 형성하는 단계; 및
    상기 터널절연막이 형성된 채널용 트렌치 내에 채널용 막을 매립하는 단계
    를 포함하는 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막 및 콘트롤 게이트 전극용 도전막 형성 단계, 상기 플로팅 게이트 전극용 트렌치 형성 단계 및 상기 플로팅 게이트 전극용 도전막 및 전하차 단막을 형성하는 단계는,
    소정 횟수 반복 수행되어, 채널을 따라 적층되는 복수의 메모리 셀을 형성하는
    수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 플로팅 게이트 전극용 도전막 및 전하차단막 형성 단계는,
    상기 플로팅 게이트 전극용 트렌치가 형성된 결과물의 전면에 제1전하차단막을 형성하는 단계;
    상기 제1전하차단막이 형성된 결과물의 전체 구조 상에 플로팅 게이트 전극용 도전막을 형성하는 단계;
    상기 제1전하차단막의 표면이 노출될때까지 상기 플로팅 게이트 전극용 도전막에 대해 평탄화 공정을 수행하는 단계; 및
    상기 평탄화 공정이 수행된 결과물의 전면에 제2전하차단막을 형성하는 단계
    를 포함하는 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 터널절연막 형성 후에,
    상기 터널절연막 상에 보호막을 형성하는 단계; 및
    상기 보호막 및 터널절연막을 비등방성 식각하여, 상기 채널용 트렌치 저면에 상기 기판의 표면을 노출시키는 단계
    를 더 포함하는 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 채널용 트렌치 저면에 상기 기판의 표면을 노출시키는 단계 후에,
    상기 보호막을 제거하는 단계
    를 더 포함하는 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
  6. 제 4 항에 있어서,
    상기 보호막은,
    폴리실리콘막으로 이루어지는
    수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 채널용 트렌치는,
    상기 플로팅 게이트 전극용 도전막의 중심과 상기 채널용 트렌치의 중심이 일치하도록 형성되는
    수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 채널용 트렌치는,
    상기 채널용 트렌치의 중심이 상기 플로팅 게이트 전극용 도전막의 중심으로부터 일측으로 치우치도록 형성되는
    수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 채널용 트렌치와 플로팅 게이트 전극용 도전막의 중심 간의 거리는,
    500nm 이하인
    수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
  10. 제 1 항에 있어서,
    상기 전하차단막은,
    양질의 산화막으로 이루어지는
    수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 전하차단막은,
    실리콘 산화막 또는 상기 실리콘 산화막보다 유전 상수가 큰 물질막의 단일막으로 이루어지거나, 또는 이들의 조합으로 이루어지는
    수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
  12. 기판으로부터 돌출되는 복수의 채널;
    상기 채널을 따라 적층된 복수의 메모리 셀
    을 포함하되,
    상기 메모리 셀은,
    상기 채널의 측벽을 둘러싸는 터널절연막;
    상기 터널절연막 상에 형성된 플로팅 게이트 전극;
    상기 플로팅 게이트 전극의 전면을 둘러싸는 전하차단막; 및
    콘트롤 게이트 전극
    을 포함하는 수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자.
  13. 제 12 항에 있어서,
    상기 메모리 셀은,
    상기 플로팅 게이트의 중심과 상기 채널의 중심이 일치하는 대칭형인
    수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자.
  14. 제 11 항에 있어서,
    상기 메모리 셀은,
    상기 채널의 중심이 상기 플로팅 게이트 전극의 중심으로부터 일측으로 치우치는 비대칭형인
    수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자.
  15. 제 14 항에 있어서,
    상기 채널과 플로팅 게이트 전극의 중심 간의 거리는,
    500nm 이하인
    수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자.
  16. 제 12 항에 있어서,
    상기 전하차단막은,
    양질의 산화막으로 이루어지는
    수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자.
  17. 제 16 항에 있어서,
    상기 전하차단막은,
    실리콘 산화막 또는 상기 실리콘 산화막보다 유전 상수가 큰 물질막의 단일막으로 이루어지거나, 또는 이들의 조합으로 이루어지는
    수직채널을 갖는 플로팅 게이트형 비휘발성 메모리 소자.
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