JPWO2006129342A1 - 半導体装置およびその製造方法 - Google Patents
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Abstract
本発明は、半導体基板（１０）に埋め込まれたビットライン（１４）と、ビットライン上に設けられ、ビットラインと接続する第１の配線（２４）と、第１の配線上に設けられ、第１の配線と周辺回路領域のトランジスタとを接続する第２の配線（３０）と、を具備し、第１の配線は第２の配線を通じてのみ周辺回路領域のトランジスタと接続する半導体装置およびその製造方法である。さらに、ビットラインと周辺回路領域のトランジスタと接続する第１の配線と、その間にダミーコンタクトホール（４４）を有する半導体装置およびその製造方法である。本発明によれば、ＯＮＯ膜（１２）からの電荷の損失を抑え、信頼性の高いフラッシュメモリを提供することができる。
Description
本発明は半導体装置およびその製造方法に関し、特にＯＮＯ膜を有する半導体装置およびその製造方法に関する。
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。不揮発性メモリとしては、フローティングゲートに電荷を蓄積するフローティングゲート型フラッシュメモリが広く用いられてきた。しかし、高記憶密度化実現のためメモリの微細化が進行すると、フローティングゲート型フラッシュメモリを設計することが困難となってくる。フローティング型フラッシュメモリのメモリセルの微細化に伴い、トンネル酸化膜の薄膜化が必要である。しかし、トンネル酸化膜の薄膜化により、トンネル酸化膜を流れるリーク電流が増大し、またトンネル酸化膜への欠陥の導入により、フローティングゲートに蓄積された電荷が消失するといった信頼性の障害が発生するためである。
これを解決するために、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型といったＯＮＯ（Oxide/Nitride/Oxide）膜を有するフラッシュメモリがある。これは、酸化シリコン膜層に挟まれたトラップ層と呼ばれる窒化シリコン膜層に電荷を蓄積するフラッシュメモリである。このフラッシュメモリは絶縁膜である窒化シリコン膜層に電荷を蓄積するため、トンネル酸化膜に欠陥があっても、フローティングゲート型のように電荷は消失しない。また、同じメモリセルのトラップ層に多値のビットを記憶させることが可能であり、不揮発性メモリの高記憶容量化に有利である。
例えば、特許文献１には、ゲート電極と半導体基板の間に２つの電荷蓄積領域を有するトランジスタが開示されている。このトランジスタはソースとドレインを入れ替えて対称的に動作させる。これより、ソース領域とドレイン領域を区別しない構造を有している。さらに、ビットラインがソース領域およびドレイン領域を兼ねており、半導体基板に埋め込まれた構造となっている。これにより、メモリの微細化を図っている。
しかしながら、従来技術においても、さらにメモリの微細化が進むと、ＯＮＯ膜中のトラップ層に蓄積された電荷の損失が発生している。ＯＮＯ膜から一定の電荷が失われると、記憶されたデータが消失しまう。これは、不揮発性メモリとして、信頼性上の課題となる。
本発明は、ＯＮＯ膜からの電荷の損失を抑え、信頼性の高い半導体装置およびその製造方法を提供することを目的としている。
本発明は、半導体基板に埋め込まれたビットラインと、該ビットライン上に設けられ、前記ビットラインと接続する第１の配線と、該第１の配線上に設けられ、前記第１の配線と前記周辺回路領域のトランジスタとを接続する第２の配線と、を具備し、前記第１の配線は、前記第２の配線を通じてのみ前記トランジスタと接続する半導体装置である。本発明によれば、第１の配線が周辺回路領域のトランジスタに直接接続されておらず、第２の配線によって周辺回路領域のトランジスタと第１の配線を接続している。これにより、配線を形成するときのチャージアップに起因したＯＮＯ膜１２の損傷を抑制できる。よって、ＯＮＯ膜１２からの電荷損失を抑制することができ、信頼性の高い半導体装置を提供することができる。
本発明は、前記第１の配線は、コア領域または前記コア領域および前記周辺回路領域の間の領域にのみ延在する半導体装置とすることができる。本発明によれば、より確実にＯＮＯ膜の損傷を抑制でき、ＯＮＯ膜からの電荷損失を抑制することができる。
本発明は、前記第２の配線と前記トランジスタに接続する第３の配線を具備し、前記第２の配線は、前記第３の配線を通じてのみ前記トランジスタと接続する半導体装置とすることができる。本発明によれば、コンタクトホールを形成する際に第１の配線表面がオーバーエッチングされることがない。これより、コンタクトホールと第１の配線の接触抵抗を低くすることができる。また第１の配線に集まるチャージアップした電荷を抑えることができる。
本発明は、前記ビットライン上に、前記ビットラインと前記第１の配線を接続するコンタクトホールを有するＯＮＯ膜を具備する半導体装置とすることができる。本発明によれば、ＯＮＯ膜からの電荷損失を抑制することができる。
本発明は、半導体基板に埋め込まれたビットラインと、該ビットライン上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられ、前記ビットラインと前記層間絶縁膜に形成されたコンタクトホールを介し接続された第１の配線と、を具備し、前記層間絶縁膜は、前記第１の配線と前記半導体基板とに接続するダミーコンタクトホールを有し、ダミーコンタクトホールは第１の配線の前記トランジスタと前記ビットラインの間の部分に接続する半導体装置である。本発明によれば、第１の配線にダミーコンタクトホールが接続されている。これにより、配線を形成するときにチャージアップした電荷をダミーコンタクトホールを通じ半導体基板に流すことができる。これにより、ＯＮＯ膜の損傷を抑制できる。よって、ＯＮＯ膜からの電荷損失を抑制することができ、信頼性の高い半導体装置を提供することができる。
本発明は、前記ダミーコンタクトホールは、コア領域または前記コア領域および前記周辺回路領域の間の領域に接続する半導体装置とすることができる。本発明によれば、チャージアップした電荷をより確実に半導体基板に流すことができる。これにより、ＯＮＯ膜の損傷をより確実に抑制できる。
本発明は、前記ダミーコンタクトホールは、前記半導体基板に埋め込まれたダミー拡散領域に接する半導体装置とすることができる。本発明によれば、チャージアップした電荷をより確実に半導体基板に流すことができる。これにより、ＯＮＯ膜の損傷をより確実に抑制できる。
本発明は、前記ビットラインと前記層間絶縁膜の間にＯＮＯ膜を具備し、前記ＯＮＯ膜に前記コンタクトホールが形成されている半導体装置とすることができる。本発明によれば、ＯＮＯ膜からの電荷損失を抑制することができる。
本発明は、前記周辺回路領域は、セレクト・セル・エリアである半導体装置とすることができる。本発明によれば、セレクト・セル・エリアのトランジスタと接続されるコア領域のＯＮＯ膜からの電荷損失を抑制することができる。
本発明は、半導体基板に埋め込まれたビットラインを形成する工程と、該ビットライン上に、前記ビットラインと接続する第１の配線を形成する工程と、該第１の配線上に設けられ、前記第１の配線と周辺回路領域のトランジスタとを接続する第２の配線を形成する工程と、を具備し、前記第１の配線は前記第２の配線を介してのみ前記トランジスタと接続する半導体装置の製造方法である。本発明によれば、第１の配線は、その形成時には周辺回路領域のトランジスタに直接接続されておらず、その後、第２の配線によって周辺回路領域のトランジスタと第１の配線を接続している。これにより、配線を形成するときのチャージアップに起因したＯＮＯ膜１２の損傷を抑制できる。よって、ＯＮＯ膜からの電荷損失を抑制することができ、信頼性の高い半導体装置の製造方法を提供することができる。
本発明は、前記第１の配線を形成する工程は、前記トランジスタと接続し前記第２の配線に接続すべき第３の配線を形成する工程を備える半導体装置の製造方法とすることができる。本発明によれば、周辺回路領域にコンタクトホールを形成する際、第１の配線がオーバーエッチングされることがない。これより、コンタクトホールと第１の配線の接触抵抗を低くすることができる。また、第１の配線に集まるチャージアップした電荷を抑えることができる。
本発明は、前記半導体基板上にＯＮＯ膜を形成する工程を具備し、前記第１の配線は、前記ＯＮＯ膜に形成されたコンタクトホールを介し、前記ビットラインに接続された半導体装置の製造方法とすることができる。本発明によれば、ＯＮＯ膜からの電荷損失を抑制することができる。
本発明は、半導体基板に埋め込まれたビットラインを形成する工程と、該ビットライン上に層間絶縁膜を形成する工程と、該層間絶縁膜に、前記ビットラインと接続するコンタクトホールを形成する工程と、前記層間絶縁膜上に、周辺回路領域のトランジスタおよびビットラインと接続する第１の配線を形成する工程と、を具備し、前記コンタクトホールを形成する工程は、前記半導体基板と接続し、前記トランジスタと前記ビットライン間の前記第１の配線に接続するためのダミーコンタクトホールを形成する工程を含む半導体装置の製造方法である。本発明によれば、第１の配線にダミーコンタクトホールが接続されている。これにより、配線を形成するときにチャージアップした電荷をダミーコンタクトホールを通じ半導体基板に流すことができる。これにより、ＯＮＯ膜の損傷を抑制できる。よって、ＯＮＯ膜からの電荷損失を抑制することができ、信頼性の高い半導体装置の製造方法を提供することができる。
本発明は、前記ビットラインを形成する工程は、前記ダミーコンタクトホールに接続するための前記半導体基板に埋め込まれたダミー拡散領域を形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、チャージアップした電荷をより確実に半導体基板に流すことができる。これにより、ＯＮＯ膜の損傷をより確実に抑制できる。
本発明は、前記半導体基板上にＯＮＯ膜を形成する工程を具備し、前記コンタクトホールを形成する工程は、前記ＯＮＯ膜にコンタクトホールを形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、ＯＮＯ膜からの電荷損失を抑制することができる。
本発明は、前記周辺回路領域は、セレクト・セル・エリアである半導体装置の製造方法とすることができる。本発明によれば、セレクト・セル・エリアのトランジスタと接続されるコア領域のＯＮＯ膜からの電荷損失を抑制することができる。
本発明によれば、ＯＮＯ膜からの電荷の損失を抑え、信頼性の高い半導体装置およびその製造方法を提供することができる。
本発明者が見出したＯＮＯ膜からの電荷損失の原因を、図１を用い説明する。図１（ａ）はＯＮＯ膜を有するフラッシュメモリの上視図（保護膜、層間絶縁膜は図示していない）、図１（ｂ）はＡ−Ａ断面図である。フラッシュメモリには、メモリセルが形成されたコア領域５０とセレクト・セル・エリアや入出力回路等が形成された周辺回路領域５２等がある。コア領域５０において、半導体基板１０にビットライン１４が埋め込まれている。半導体基板１０上にはトラップ層を含むＯＮＯ膜１２が形成されている。ＯＮＯ膜１２上にワードライン１６が形成されている。周辺回路領域５２において、半導体基板１０にトランジスタが形成されており、トランジスタの拡散領域４０が半導体基板１０に埋め込まれている。ワードライン１６上には酸化シリコン膜２０が形成され、半導体基板１０上に層間絶縁膜２２が形成されている。層間絶縁膜２２にはコンタクトホール１８ａ、１８ｂが形成されている。コンタクトホール１８ａ、１８ｂを介し、ビットライン１４または拡散領域４０と第１の配線２４ａ、２４ｂが接続されている。第１の配線２４ａ、２４ｂ上に保護膜２６が形成されている。
第１の配線２４ａ、２４ｂは、コア領域５０内ではビットライン１４上を延在し、ワードライン１６を複数本越える毎にコンタクトホール１８ａを介し、ビットライン１４と接続している。これはコア領域５０のトランジスタに対し、ビットラインの抵抗の影響を下げるためである。第１の配線２４は一本置きに周辺回路領域５２であるセレクト・セル・エリアまで延在し、そのトランジスタの拡散領域４０にコンタクトホール１８ｂを介し接続されている。図１（ａ）でセレクト・セル・エリアまで延在していない第１の配線２４ｂは、コア領域５０の反対側で、セレクト・セル・エリアまで延在し、そのトランジスタ（セクタ・セレクト・トランジスタ）の拡散領域４０に接続されている。ここで、セレクト・セル・エリアは、コア領域のセルを選択する機能を有する周辺回路であり、セクタ・セレクト・トランジスタはコア領域のセルを選択する機能を有するトランジスタである。
本発明者が、電荷損失が生じるメモリセルを調査したところ、電荷損失の生じるセルはセレクト・セル・エリアに接続する第１の配線２４ａのコア領域５０の端に配置されたセルであることがわかった。さらに調査した結果、その原因を以下のように推察した。
一般的に、プラズマを用いたドライエッチングの際、基板表面はチャージアップする。第１の配線２４を形成する際、全面が第１の配線である金属層（アルミニウム）で覆われていれば、チャージアップした電荷が、特定のコンタクトホールにのみ流れることはない。しかし、エッチングが進み、第１の配線２４ａのパターンが形成されると、拡散領域４０に接続したコンタクトホール１８ｂとビットライン１４に接続したコンタクトホール１８ａの間の第１の配線２４ａにチャージアップした電荷が集まる。しかも、ビットライン１４と拡散領域４０の間の距離は、一般的に１．５〜９．５μｍ以上と長いため、第１の配線に多くの電荷が集まってしまう。そして、この間には半導体基板１０に接続されたコンタクトホールがない。このため、この電荷が、最も近いコンタクトホール１８ａを介し半導体基板１０に流れる。このとき、コンタクトホール１８ａ近くの領域６０のＯＮＯ膜１２に損傷を与える。ＯＮＯ膜１２への損傷としては、例えば、ＯＮＯ膜１２への金属や水素による汚染などが考えられる。このＯＮＯ膜１２の損傷により、ＯＮＯ膜１２から電荷が損失する。なお、周辺回路領域５２のトランジスタにも、チャージアップした電荷が流れるが、ＯＮＯ膜１２と比較し電荷に対し強いため、問題となり難い。
以下に、上記原因を解決し、ＯＮＯ膜１２からの電荷の損失を抑制することを目的とした本発明の実施例について、図面を用い説明する。
実施例１は、周辺回路領域のトランジスタとビットラインの接続に第１の配線を用いずに、第１の配線上に設けられた第２の配線を用いる例である。図２（ａ）は実施例１の上視図（保護膜２６、層間絶縁膜２２、２８は図示せず。第２の配線３０は破線で示した）、図２（ｂ）は図２（ａ）のＡ−Ａ断面図である、図３は実施例１の製造方法を示し、図２（ａ）のＡ−Ａ断面に相当する図である。まず、実施例１に係る半導体装置の製造方法について説明する。
図３（ａ）を参照し、Ｐ型シリコン半導体基板１０（または半導体基板内のＰ型領域）上に、ＯＮＯ膜１２を形成する。ＯＮＯ膜１２は、トンネル酸化膜（酸化シリコン膜）を熱酸化法で形成し、トラップ層(窒化シリコン膜)、トップ酸化膜(酸化シリコン膜)をＣＶＤ法を用い形成する。周辺回路領域５２のＯＮＯ膜１２はその後除去される。コア領域５０の半導体基板１０内の所定領域に例えば砒素を注入することにより、半導体基板１０に埋め込まれたソース領域とドレイン領域を兼ねるビットライン１４を形成する。コア領域内のＯＮＯ膜１２上の所定領域に、例えば多結晶シリコン膜からなるワードライン１６をビットライン１４の幅方向に延在するように形成する。周辺回路領域５２のトランジスタを形成する。図３（ａ）にはこのトランジスタの拡散領域４０を示している。
図３（ｂ）を参照し、ワードライン１６を覆うように酸化シリコン膜２０を形成する。これは、ワードライン１６間を絶縁膜で埋めるためであり、全面に酸化シリコン膜を形成する。第１の層間絶縁膜２２として例えばＢＰＳＧ（Boro-Phospho Silicated Glass）等の酸化シリコン膜をＣＶＤ法を用い形成する。第１の層間絶縁膜２２およびＯＮＯ膜１２にビットライン１４に接続するコンタクトホール１８ａを形成する。コンタクトホール１８ａ内に、例えばＴｉ／ＷＮまたはＴｉ／ＴｉＮ並びにＷ等の金属を埋め込こむ。第１の層間絶縁膜２２（すなわちビットライン１４）上の所定領域に例えばアルミニウムを用い第１の配線２４を形成する。第１の配線２４は、ビットライン１４の長手方向に延在し、第１の層間絶縁膜２２およびＯＮＯ膜１２に形成されたコンタクトホール１８ａを介しビットライン１４にのみ接続している。すなわち、第１の配線２４は、第１の層間絶縁膜２２に形成されたコンタクトホール１８を介しては、周辺回路領域５２のトランジスタと直接接続していない。ここで、周辺回路領域５２はセレクト・セル・エリアであり、トランジスタはセクタ・セレクト・トランジスタである。
第１の配線２４の形成は、第１の層間絶縁膜２２上の全面に、金属層として例えばアルミニウムをスパッタし、通常の露光技術を用いフォトレジストパターンを形成する。塩素系のガスを用い、高密度プラズマタイプのＲＩＥ装置を用い、アルミニウムをエッチングする。すなわち、ビットライン１４にのみ接続した金属層（アルミニウム）をエッチングし第１の配線２４を形成する。このとき、第１の配線２４は、周辺回路領域５２のトランジスタに直接接続していない。このため、図１のフラッシュメモリに比べ、第１の配線２４の延在する距離を短くできる。これより、第１の配線２４に集まるチャージアップした電荷は少なく、コンタクトホール１８ａに流れる電荷は少ない。よって、コンタクトホール１８ａ近くのＯＮＯ膜１２に与える損傷は少ない。
図３（ｃ）を参照に、第１の層間絶縁膜２２および第１の配線２４上に、第２の層間絶縁膜２８として、第１の層間絶縁膜２２と同様の酸化シリコン膜を形成する。第２の層間絶縁膜２８と第１の層間絶縁膜２２に周辺回路領域５２のトランジスタの拡散領域４０に接続するコンタクトホール１９と、第２の層間絶縁膜２８に第１の配線２４に接続するコンタクトホール１９ａを同時に形成する。コンタクトホール１９、１９ａ内に、例えばＴｉ／ＷＮおよびＴｉ／ＴｉＮ並びにＷを埋め込こむ。
図３（ｄ）を参照に、第２の層間絶縁膜２８上の全面に例えばアルミニウム(金属層)をスパッタし、通常の露光技術を用い、フォトレジストパターンを形成する。塩素系のガスを用い、高密度プラズマタイプのＲＩＥ装置を用い、アルミニウムをエッチングする。これにより、第１の配線２４と周辺回路領域５２のトランジスタの拡散領域４０に接続する第２の配線２６が形成される。このエッチングの際、チャージアップした電荷は、第２の配線３０を通り、コンタクトホール１９ａに流れる。しかし、コンタクトホール１９ａには第１の配線２４が接続されているため、この電荷はコンタクトホール１８ａと第１の配線２４に分散される。これにより、コンタクトホール１８ａに流れる電荷が少なくなり、コンタクトホール１８ａ近くのＯＮＯ膜１２の損傷は小さくなる。よって、ＯＮＯ膜１２からの電荷損失を抑制できる。
最後に、第２の層間絶縁膜２８および第２の配線３０上に保護膜２６を形成し、図２に示す実施例１に係るフラッシュメモリが完成する。
図２を参照し、実施例１に係るフラッシュメモリは、半導体基板１０に埋め込まれたビットライン１４を有し、ビットライン１４上に設けられ、ビットライン１４と接続する第１の配線２４を有している。さらに、第１の配線２４上に設けられ、第１の配線２４と周辺回路領域５２のトランジスタの拡散領域４０とを接続する第２の配線３０とを有している。そして、第１の配線２４は第２の配線３０を通じてのみ拡散領域４０と接続している。ここで、実施例１と同様に、周辺回路領域５２はセレクト・セル・エリアであり、トランジスタはセクタ・セレクト・トランジスタである。
第２の配線３０は第１の配線２４一本置きに周辺回路領域５２まで延在しトランジスタと接続される。第２の配線３０に接続されていない第１の配線２４は、コア領域５０のもう一方で、第２の配線３０によって、周辺回路領域５２のトランジスタに接続される。このように、コア領域５０の両側にセレクト・セル・エリアを設けることにより、効率的に周辺回路を配置できる。
第１の配線２４は、周辺回路領域５２まで延在させず、コア領域５０またはコア領域５０と周辺回路領域５２の間の領域にのみ延在させることが好ましい。これにより、第１の配線２４の延在する距離をより短くできるため、第１の配線２４形成時に、第１の配線２４に集まるチャージアップした電荷をより少なくできる。これにより、より確実にＯＮＯ膜１２の損傷を小さくでき、ＯＮＯ膜１２からの電荷損失をより抑制できる。
さらに、実施例１においては、第１の配線２４はコア領域５０にのみ延在させ、コア領域５０端において、概同じ直線Ｂ−Ｂ上にその終端部を有する。これにより、第１の配線２４の距離はさらに短くなり、第１の配線２４形成時に、第１の配線２４に集まるチャージアップした電荷をさらに少なくできる。これにより、さらに確実にＯＮＯ膜１２の損傷を小さくでき、ＯＮＯ膜１２からの電荷損失をさらに抑制できる。
以上のように、実施例１に係るフラッシュメモリによれば、第１の配線２４が周辺回路領域５２のトランジスタに直接接続されておらず、第２の配線３０によって周辺回路領域５２のトランジスタと第１の配線２４を接続している。これにより、第１の配線２４がコア領域の外に延在する距離を短くできる。このため、配線を形成するときのチャージアップに起因したＯＮＯ膜１２の損傷を抑制できる。よって、ＯＮＯ膜１２からの電荷損失を抑制することができ、信頼性の高い半導体装置を提供することができる。
実施例２は、第２の配線３０と拡散領域４０の間に第３の配線３２を設けた例である。図４（ａ）は実施例２の上視図（保護膜２６、層間絶縁膜２２、２８は図示せず、第２の配線３０は破線で示した）、図４（ｂ）は図４（ａ）のＡ−Ａ断面図である。図５は実施例２の製造方法を示し、図４（ａ）のＡ−Ａ断面に相当する図である。まず、実施例２に係る半導体装置の製造方法について説明する。
図５（ａ）を参照に、第１の層間絶縁膜２２の形成までは、実施例１の図３（ｂ）までと同様に行う。第１の層間絶縁膜２２にビットライン１４および拡散領域４０に接続するようにコンタクトホール１８ａ、１８ｂを形成する。第１の層間絶縁膜２２上に、ビットライン１４とのみ接続する第１の配線２４と、周辺領域５２のトランジスタの拡散領域４０と接続する第３の配線３２とを実施例１と同様の方法で同時に形成する。このように、第１の配線２４を形成する工程は、第３の配線３２を形成する工程を備えている。これにより、工程を削減することができる。
図５（ｂ）を参照に、実施例１と同様に、第２の層間絶縁膜２８を形成する。第２の層間絶縁膜２８に第１の配線２４および第３の配線３２に接続するコンタクトホール１９ａおよび１９ｂを形成する。実施例１と同様に第２の配線３０を形成する。その後、保護膜２６を形成し実施例２に係るフラシュメモリが完成する。
実施例２においても、実施例１と同様にＯＮＯ膜１２からの電荷損失を抑制する効果を得ることができる。さらに、以下の課題を解決する効果も得ることができる。実施例１では、コンタクトホール１９ａとコンタクトホール１９を同時に形成する際、エッチングする層間絶縁膜の厚さが異なり、コンタクトホール１８ａはオーバーエッチングされる。そのため、第１の配線２４表面に損傷が生じ、コンタクトホール１９ａと第１の配線２４表面の接触抵抗が高くなるという課題があった。実施例２においては、第３の配線３２を設けることにより、コンタクトホール１９ａを形成する際、オーバーエッチングされることがない。これより、コンタクトホール１９ａと第１の配線２４の接触抵抗を低くすることができる。また、第１の配線２４に集まるチャージアップした電荷を少なくすることができる。
実施例１および実施例２では、第２の配線３０として、第１の配線２４の直上の配線を用いたが、第１の配線３０より上の配線であれば、直上の配線を使用せずとも、同様の効果を奏することができる。
第３の実施例は、周辺回路領域５２のトランジスタとビットライン１４の間にダミーコンタクトホール４４を設けた例である。図６（ａ）は実施例３の上視図（保護膜２６、層間絶縁膜２２は図示せず）、図６（ｂ）は図６（ａ）のＡ−Ａ断面図である。図７は実施例３の製造方法を示し、図６（ａ）のＡ−Ａ断面に相当する図である。まず、実施例３に係る半導体装置の製造方法について説明する。
図７（ａ）を参照し、Ｐ型シリコン半導体基板１０上に、実施例１と同様にＯＮＯ膜１２を形成する。コア領域５０の半導体基板１０内の所定領域に例えば砒素を注入することにより、半導体基板１０に埋め込まれたソース領域とドレイン領域を兼ねるビットライン１４を形成する。このとき同時に、半導体基板１０に埋め込まれたダミー拡散領域４２を形成する。ダミー拡散領域４２はのちにダミーコンタクトホール４４が接続される。
図７（ｂ）を参照に、実施例１と同様に、ワードライン１６、酸化シリコン膜２０およびビットライン１４上に層間絶縁膜２２を形成する。層間絶縁膜２２に、ビットライン１４と接続するコンタクトホール１８ａを形成する。このとき同時に、ダミー拡散領域４２（すなわち半導体基板１０）と接するダミーコンタクトホール４４を形成する。ダミーコンタクトホール４４は、半導体基板１０と接続し、後に、トランジスタの拡散領域４０とビットライン１４間の第１の配線２４に接続する。さらに、同時に、トランジスタの拡散領域４０に接続するコンタクトホール１８ｂも形成する。このように、コンタクトホール１８ａ、１８ｂおよびダミーコンタクトホール４４を同時に形成することで製造工程を削減できる。
その後、層間絶縁膜２２上に、コンタクトホール１８ｂを介し周辺回路領域５２のトランジスタの拡散領域４０およびコンタクトホール１８ａを介しビットライン１４と接続する第１の配線２４を形成する。さらに、第１の配線２４は、トランジスタの拡散領域４０とビットライン１４の間の部分で、ダミーコンタクトホール４４を介しダミー拡散領域４２に接続している。これにより、金属層（例えばアルミニウム）をエッチングし第１の配線２４を形成する際、ウェーハ表面にチャージアップした電荷はダミーコンタクトホール４４およびダミー拡散領域４２を介し、半導体基板１０に流れる。そのため、コンタクトホール１８ａを介し、ビットライン１４に流れる電荷を減少させることができる。これにより、コンタクトホール１８ａ近くのＯＮＯ膜１２に損傷が及ぶことを抑制できる。
保護膜２６を形成し、実施例３に係るフラッシュメモリが完成する。
図６を参照に、実施例３に係るフラッシュメモリは、半導体基板１０に埋め込まれたビットライン１４と、ビットライン１４上に設けられた層間絶縁膜２２と、層間絶縁膜２２上に設けられ、ビットライン１４と、層間絶縁膜２２に形成されたコンタクトホール１８ａを介し接続された第１の配線２４と有している。層間絶縁膜２２は、第１の配線２４と半導体基板１０とに接続するダミーコンタクトホール４４を有し、ダミーコンタクトホール４４は、第１の配線２４の拡散領域４０とビットライン１４の間の部分で第１の配線２４に接続している。さらに、ビットライン１４と層間絶縁膜２２の間にＯＮＯ膜１２を有し、ＯＮＯ膜１２はコンタクトホール１８ａを有している。
また、実施例３では、ダミーコンタクトホール４４をコア領域５０と周辺回路領域５２の間の領域に形成している。このように、ダミーコンタクトホール４４は、コンタクトホール１８ａへの電荷の流れ込み抑制という目的から、コンタクトホール１８ａの近くに設けることが好ましい。これにより、第１の配線２４形成時に、コンタクトホール１８ａへの電荷の流れ込みをより抑制できる。さらに、ダミーコンタクトホール４４をコア領域５０に形成することにより、第１の配線２４形成時に、コンタクトホール１８ａへの電荷の流れ込みをさらに抑制できる。
また、ダミーコンタクトホール４４は、半導体基板１０に埋め込まれたダミー拡散領域４２に接続している。ダミー拡散領域４２は必須ではないが、ウェーハ表面にチャージアップした電荷を半導体基板１０に、より効果的に流すため設けることが好ましい。
このように、実施例３に係るフラッシュメモリによれば、第１の配線２４にダミーコンタクトホール４４が接続されている。これにより、第１の配線２４を形成するときにチャージアップした電荷をダミーコンタクトホール４４を通じ半導体基板１０に流すことができる。これにより、ＯＮＯ膜１２の損傷を抑制できる。よって、ＯＮＯ膜１２からの電荷損失を抑制することができ、信頼性の高いフラッシュメモリを提供することができる。
図８は実施例３の変形例の上視図である。変形例では、ダミーコンタクトホール４４およびダミー拡散領域４２は、周辺回路領域５２のトランジスタに接続した第１の配線２４ａのみに設けることもできる。変形例においても、実施例３と同様の効果を得ることができる。さらに、ダミーコンタクトホール４４の数を減らせるため、メモリを微細化できる。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、実施例１から実施例３は、配線に用いる金属層として例えばアルミニウムをエッチングする場合について記載した。しかし、ドライエッチングの際、ウェーハ表面のチャージアップは避けることができない。したがって、他の金属により構成される配線や、異なるエッチング装置、条件を用い配線を形成する場合であっても、本発明を適用することができる。
Claims (16)
- 半導体基板に埋め込まれたビットラインと、
該ビットライン上に設けられ、前記ビットラインと接続する第１の配線と、
該第１の配線上に設けられ、前記第１の配線と前記周辺回路領域のトランジスタとを接続する第２の配線と、を具備し、
前記第１の配線は、前記第２の配線を通じてのみ前記トランジスタと接続する半導体装置。 - 前記第１の配線は、コア領域または前記コア領域および前記周辺回路領域の間の領域にのみ延在する請求項１記載の半導体装置。
- 前記第２の配線と前記トランジスタに接続する第３の配線を具備し、
前記第２の配線は、前記第３の配線を通じてのみ前記トランジスタと接続する請求項１または２記載の半導体装置。 - 前記ビットライン上に、前記ビットラインと前記第１の配線を接続するコンタクトホールを有するＯＮＯ膜を具備する請求項１から３記載の半導体装置。
- 半導体基板に埋め込まれたビットラインと、
該ビットライン上に設けられた層間絶縁膜と、
該層間絶縁膜上に設けられ、前記ビットラインと前記層間絶縁膜に形成されたコンタクトホールを介し接続された第１の配線と、を具備し、
前記層間絶縁膜は、前記第１の配線と前記半導体基板とに接続するダミーコンタクトホールを有し、ダミーコンタクトホールは第１の配線の前記トランジスタと前記ビットラインの間の部分に接続する半導体装置。 - 前記ダミーコンタクトホールは、コア領域または前記コア領域および前記周辺回路領域の間の領域に形成された請求項５記載の半導体装置。
- 前記ダミーコンタクトホールは、前記半導体基板に埋め込まれたダミー拡散領域に接続する請求項６記載の半導体装置。
- 前記ビットラインと前記層間絶縁膜の間にＯＮＯ膜を具備し、
前記ＯＮＯ膜に前記コンタクトホールが形成されている請求項５から７のいずれか一項記載の半導体装置。 - 前記周辺回路領域は、セレクト・セル・エリアである請求項１から８のいずれか一項記載の半導体装置。
- 半導体基板に埋め込まれたビットラインを形成する工程と、
該ビットライン上に、前記ビットラインと接続する第１の配線を形成する工程と、
該第１の配線上に設けられ、前記第１の配線と周辺回路領域のトランジスタとを接続する第２の配線を形成する工程と、を具備し、
前記第１の配線は前記第２の配線を介してのみ前記トランジスタと接続する半導体装置の製造方法。 - 前記第１の配線を形成する工程は、前記トランジスタと接続し前記第２の配線が接続すべき第３の配線を形成する工程を備える請求項１０記載の半導体装置の製造方法。
- 前記半導体基板上にＯＮＯ膜を形成する工程を具備し、
前記第１の配線は、前記ＯＮＯ膜に形成されたコンタクトホールを介し、前記ビットラインに接続された請求項１０または１１記載の半導体装置の製造方法。 - 半導体基板に埋め込まれたビットラインを形成する工程と、
該ビットライン上に層間絶縁膜を形成する工程と、
該層間絶縁膜に、前記ビットラインと接続するコンタクトホールを形成する工程と、
前記層間絶縁膜上に、周辺回路領域のトランジスタおよびビットラインと接続する第１の配線を形成する工程と、を具備し
前記コンタクトホールを形成する工程は、前記半導体基板と接続し、前記トランジスタと前記ビットライン間の前記第１の配線に接続するためのダミーコンタクトホールを形成する工程を含む半導体装置の製造方法。 - 前記ビットラインを形成する工程は、前記ダミーコンタクトホールに接続するための前記半導体基板に埋め込まれたダミー拡散領域を形成する工程を含む請求項１３記載の半導体装置の製造方法。
- 前記半導体基板上にＯＮＯ膜を形成する工程を具備し、
前記コンタクトホールを形成する工程は、前記ＯＮＯ膜にコンタクトホールを形成する工程を含む請求項１３または１４記載の半導体装置の製造方法。 - 前記周辺回路領域は、セレクト・セル・エリアである請求項１１から１５のいずれか一項記載の半導体装置の製造方法。
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