JP2000124311A - 半導体装置および半導体装置のレイアウト方法 - Google Patents

Abstract

(57)【要約】 【課題】製造工程における歩留りや信頼性が高められた
半導体装置、および歩留りや信頼性の高い半導体装置の
レイアウト方法を提供する。 【解決手段】一層目のメタル層を成すアルミニウム配線
１６を、ゲート酸化膜１２上のポリシリコン膜１４で形
成されたゲートに接続するとともに、ｐウェルの基板１
１との間にＰＮジャンクション２０を形成するｎ⁺型拡
散層１９に接続して、そのＰＮジャンクション２０でア
ルミニウム配線１６のプラズマエッチング工程で発生す
る電荷をディスチャージする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板上に形成され
た半導体装置および半導体装置のレイアウト方法に関す
る。

【０００２】

【従来の技術】従来より、基板上に形成されたトランジ
スタ等の素子と、それらの素子どうしを接続してなる多
層のメタル層にわたり形成された配線とを備えた半導体
装置が知られている。このような半導体装置を製造する
には、先ず、基板上に形成された、例えばトランジスタ
のゲートに接続された一層目のメタル層（アルミニウム
層）に対して、放電プラズマを用いたプラズマエッチン
グ工程でパターンニングを行なうことにより、そのトラ
ンジスタのゲートに信号を伝達するためのアルミニウム
配線を形成する。

【０００３】図５は、従来の半導体装置における、トラ
ンジスタのアクティブ領域および一層目のメタル層を成
すアルミニウム配線を示す図、図６は、図５に示す半導
体装置の断面図である。

【０００４】図５には、半導体装置２００の、トランジ
スタのアクティブ領域１０および一層目のメタル層を成
すアルミニウム配線１６が示されている。アルミニウム
配線１６は、後述するトランジスタのゲートを形成する
ポリシリコン膜１４と接続するためのコンタクト１７を
有する。アクティブ領域１０には、図６に示すｐウェル
の基板１１上に比較的薄い厚さを有するゲート酸化膜１
２が形成されている。また、このゲート酸化膜１２を挟
んで素子間分離用のフィールド酸化膜１３も形成されて
いる。さらに、ゲート酸化膜１２を覆うように小さな抵
抗値を有するポリシリコン膜１４のゲートが形成され、
そのポリシリコン膜１４上に層間絶縁膜１５が形成され
ている。このように形成されたゲート酸化膜１２にポリ
シリコン膜１４を介してアルミニウム配線１６を接続す
るには、先ず層間絶縁膜１５にコンタクトホールを形成
し、次に一層目のメタル層をスパッタ法で蒸着し、さら
に放電プラズマを用いたプラズマエッチングでパターン
ニングする。このようにして、アルミニウム配線１６を
得る。

【０００５】

【発明が解決しようとする課題】ここで、ゲート酸化膜
１２上のポリシリコン膜１４に接続された一層目のメタ
ル層がプラズマエッチング工程でパターンニングされた
場合に、その一層目のメタル層のみでは、このアルミニ
ウム配線１６にプラズマエッチング工程によりチャージ
された電荷のディスチャージ経路が存在しないフローテ
ィング状態が発生する場合がある。すると、図５に示す
アクティブ領域１０の、アルミニウム配線１６に接続さ
れたポリシリコン膜１４によりゲートエリアに電荷がチ
ャージされ、この電荷による電位と基板１１の電位との
電位差が大きい場合、その電位差でゲート酸化膜１２が
破壊されたりダメージを受けて特性が劣化したりするお
それがある。このため、製造工程における歩留りが低下
し、かつ信頼性に欠けるという問題がある。

【０００６】近年、半導体装置の益々の微細化、大規模
集積化に伴い、ゲート酸化膜は益々薄型化され、アルミ
ニウム配線は益々長くなる傾向にある。このため、厚み
の薄いゲート酸化膜が形成されたゲートエリアに、より
多くの電荷がチャージされることとなり、ゲート酸化膜
の破壊や特性の劣化は多くなる傾向にあり、従って製造
工程における歩留りや信頼性は一層低下することとな
る。

【０００７】本発明は、上記事情に鑑み、製造工程にお
ける歩留りや信頼性が高められた半導体装置、および歩
留りや信頼性の高い半導体装置のレイアウト方法を提供
することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成する本発
明の半導体装置は、基板上に形成された半導体装置にお
いて、トランジスタのゲートに接続されるとともに、基
板との間にＰＮジャンクションを形成する拡散層に接続
された、一層目のメタル層を成す配線であって、その一
層目のメタル層のみでは、上記ＰＮジャンクション以外
に電荷のディスチャージの経路を持たない配線を有する
ことを特徴とする。

【０００９】一般に、半導体装置では、製造にあたり、
基板上にトランジスタ等の素子を形成しておき、それら
の素子に接続される一層目のメタル層を成す配線、その
配線に接続される二層目のメタル層を成す配線というよ
うに、多層のメタル層にわたって順次配線を形成してト
ランジスタ等の素子どうしを接続する。

【００１０】図１は、本発明の半導体装置の原理を説明
するための、多層のメタル層にわたり形成される配線お
よび素子を示す図である。

【００１１】半導体装置の製造工程において、先ず、基
板上にトランジスタ１，２，３およびＰＮジャンクショ
ン（ダイオード）４を形成する。次に、トランジスタ１
のゲートとトランジスタ２，３の接続点とを接続するた
めの、一層目のメタル層を成す配線５，９をプラズマエ
ッチングにより形成する。本発明では、プラズマエッチ
ング工程において、一層のメタル層を成す配線５に電荷
がチャージされた場合であっても、その配線５がＰＮジ
ャンクション４に接続されているため、トランジスタ１
のゲートに接続された配線５にチャージされた電荷がそ
のＰＮジャンクション４を経由して基板側（ＧＮＤ側）
にディスチャージされる。従って、従来の半導体装置の
ように、パターンニング後の配線に電荷のディスチャー
ジ経路が存在しないフローティング状態が発生すること
はなく、ゲート酸化膜の破壊や特性の劣化が防止され、
製造工程における歩留りや信頼性が高まる。

【００１２】引き続き、一層目のメタル層を成す配線
５，９に接続されるコンタクト６，８を形成し、さら
に、これらのコンタクト６，８どうしに接続される二層
目のメタル層を成す配線７を形成して、トランジスタ１
のゲートとトランジスタ２，３の接続点とを接続する。

【００１３】また、上記目的を達成する本発明の半導体
装置のレイアウト方法は、トランジスタのゲートに接続
されたメタル層がプラズマエッチング工程でパターニン
グされた場合の、パターニング後の、ゲートに接続され
た配線に、電荷のディスチャージ経路が存在しないフロ
ーティング状態が発生するか否かを判定し、フローティ
ング状態が発生する場合に、その配線の面積の、その配
線が接続されたゲートの面積に対する比率を計算し、上
記比率が所定の比率を超えた場合に、その配線に蓄積さ
れる電荷ディスチャージ用の素子を配置することを特徴
とする。

【００１４】本発明の半導体装置のレイアウト方法は、
フロアプランにおいて、プラズマエッチング工程でパタ
ーンニングされた後の配線にフローティング状態が発生
するか否かを判定し、その配線の面積の、ゲートの面積
に対する比率を計算し、その比率が所定の比率を超えた
場合に、電荷ディスチャージ用の素子を配置するもので
あるため、製造時におけるゲート酸化膜の破壊や特性の
劣化が防止される。

【００１５】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００１６】図２は、本発明の一実施形態の半導体装置
の配線の一部を示す図、図３は、図２に示す半導体装置
の断面図である。

【００１７】尚、前述した図５，図６に示す構成要素と
同一の構成要素には同一の符号を付して説明する。

【００１８】図２には、半導体装置１００の、トランジ
スタのアクティブ領域１０と、コンタクト１７，１８を
有するアルミニウム配線１６と、ＰＮジャンクション
（ダイオード）２０とが示されている。また、図３で
は、便宜上、トランジスタのアクティブ領域とアルミニ
ウム配線とＰＮジャンクションとを同一断面内に示す。

【００１９】アクティブ領域１０に形成された、図３に
示す構成要素は、前述した図６に示す構成要素と同一の
ため、説明は省略する。アルミニウム配線１６は、一層
目のメタル層をなす配線であって、図３に示すように、
コンタクト１７を介してポリシリコン膜１４で形成され
るゲートに接続されるとともに、コンタクト１８を介し
てｐウェルの基板１１との間にＰＮジャンクション２０
を形成するｎ⁺型拡散層１９に接続されている。また、
このアルミニウム配線１６は、一層目のメタル層のみで
は、ＰＮジャンクション２０以外に電荷ディスチャージ
の経路を持たない配線である。このようなアルミニウム
配線１６にプラズマエッチング工程である程度の電荷が
チャージされると、その電荷はＰＮジャンクション２０
を経由して基板１１側にディスチャージされる。従っ
て、ゲートを形成するポリシリコン膜１４に接続された
一層目のメタル層がプラズマエッチング工程でパターン
ニングされた場合に、従来の半導体装置のように、パタ
ーンニング後のアルミニウム配線に電荷のディスチャー
ジ経路が存在しないフローティング状態が発生すること
はなく、ゲートと基板間のゲート酸化膜１２に大きな電
界ストレスが印加されることによる破壊や特性の劣化が
防止される。従って、製造工程における歩留りおよび信
頼性が高まる。

【００２０】図４は、フロアプランにおける半導体装置
のレイアウト方法を示すフローチャートである。

【００２１】このフローは、フロアプランにおいて半導
体装置のレイアウト設計を行なっている過程において実
行される。先ず、パターンニング後のゲートに接続され
たアルミニウム配線に電荷のディスチャージ経路が存在
しないフローティング状態が発生するか否かを判定する
（ステップ３１）。フローティング状態が発生しない場
合はそのまま終了する。

【００２２】一方、フローティング状態が発生する場合
は、次に、そのアルミニウム配線の面積の、そのアルミ
ニウム配線が接続されたゲートの面積に対する比率を計
算する（ステップ３２）。さらにその比率が所定の比率
を超えたか否かを判定し、所定の比率を超えない場合は
そのまま終了し、所定の比率を超えた場合はそのアルミ
ニウム配線に蓄積される電荷ディスチャージ用の素子を
配置して（ステップ３３）、このフローを終了する。ゲ
ートの面積に対する配線の面積の比率が大きいほど、プ
ラズマエッチング工程においてアルミニウム配線に電荷
がチャージされる、いわゆるアンテナ効果により、過剰
な電荷がゲート酸化膜に集中し易くなるからである。こ
こでは、このようなフローにより、必要に応じて、電荷
ディスチャージ用の素子が効率良く配置される。

【００２３】尚、本実施形態では、基板がＰ型のもので
説明してあるが、Ｎ型基板であっても良く、この場合、
ＰＮジャンクション（接合）はｐ⁺型拡散層で形成され
る。さらには、回路として使用しないトランジスタの拡
散層を代用することも可能である。また、本実施形態で
は、メタル層として、アルミニウム配線を例にあげてい
るが、アルミニウム配線に限らず、Ｃｕ，Ａｕ等の金属
であっても、またはタングステンシリサイドやモリブデ
ンシリサイド、あるいは配線として用いられるポリシリ
コン材料であっても良い。

【００２４】

【発明の効果】以上説明したように、本発明によれば、
製造工程における歩留りや信頼性を高めることができ
る。

【図面の簡単な説明】

【図１】本発明の半導体装置の原理を説明するための、
多層のメタル層にわたり形成される配線および素子を示
す図である。

【図２】本発明の一実施形態の半導体装置の配線の一部
を示す図である。

【図３】図２に示す半導体装置の断面図である。

【図４】フロアプランにおける半導体装置のレイアウト
方法を示すフローチャートである。

【図５】従来の半導体装置の、トランジスタのアクティ
ブ領域およびアルミニウム配線を示す図である。

【図６】図５に示す半導体装置の断面図である。

【符号の説明】

１，２，３ トランジスタ ５，７，９ 配線 １０ アクティブ領域 １１ 基板 １２ ゲート酸化膜 １３ フィールド酸化膜 １４ ポリシリコン膜 １５ 層間絶縁膜 １６ アルミニウム配線 ６，８，１７，１８ コンタクト １９ ｎ⁺型拡散層 ４，２０ ＰＮジャンクション １００，２００ 半導体装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 基板上に形成された半導体装置におい
   て、 トランジスタのゲートに接続されるとともに、基板との
   間にＰＮジャンクションを形成する拡散層に接続され
   た、一層目のメタル層を成す配線であって、該一層目の
   メタル層のみでは、前記ＰＮジャンクション以外に電荷
   のディスチャージの経路を持たない配線を有することを
   特徴とする半導体装置。
2. 【請求項２】 トランジスタのゲートに接続されたメタ
   ル層がプラズマエッチング工程でパターニングされた場
   合の、パターニング後の、ゲートに接続された配線に、
   電荷のディスチャージ経路が存在しないフローティング
   状態が発生するか否かを判定し、 フローティング状態が発生する場合に、その配線の面積
   の、その配線が接続されたゲートの面積に対する比率を
   計算し、 前記比率が所定の比率を超えた場合に、該配線に蓄積さ
   れる電荷をディスチャージするための素子を配置するこ
   とを特徴とする半導体装置のレイアウト方法。