JP2003051558A

JP2003051558A - 不揮発性半導体メモリ装置およびその電荷注入方法

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Publication number: JP2003051558A
Application number: JP2001351417A
Authority: JP
Inventors: Hideto Tomiya; 英登富家; Toshio Terano; 登志夫寺野; Toshio Kobayashi; 敏夫小林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-06-01
Filing date: 2001-11-16
Publication date: 2003-02-21
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Abstract

(57)【要約】【課題】高効率のソースサイド注入に好適なチャネル
構造を新たに提案し、それを用いた不揮発性半導体メモ
リ装置と、電荷注入方法とを提供する。【解決手段】チャネル形成領域ＣＨ１，ＣＨ２ａ，Ｃ
Ｈ２ｂと、チャネル形成領域を挟む第１導電型半導体か
らなる２つのソース・ドレイン領域Ｓ／Ｄと、電荷蓄積
能力を有した積層膜ＧＤを介在させてチャネル形成領域
上に形成されたゲート電極ＭＧａ，ＭＧｂとを有してい
る。チャネル形成領域が、第２導電型半導体からなり、
反転層によりチャネルが形成される反転層形成領域（Ｃ
Ｈ１をなす基板ＳＵＢの表面領域）と、第１導電型半導
体からなり、多数キャリアの蓄積層によりチャネルが形
成される蓄積層形成領域ＡＣＬａ，ＡＣＬｂとからな
る。記憶部１に書き込む場合、蓄積層形成領域ＡＣＬａ
の存在により水平方向電界Ｅｘの集中性が良くなり電荷
注入効率が向上した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば高効率のソ
ースサイド注入や高速消去に好適な不純物配置構造を有
した不揮発半導体性半導体メモリ装置と、その電荷注入
方法とに関する。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭでは、電荷蓄積
手段が単一の導電層からＦＧ(Floating Gate)型と、電
荷蓄積手段が平面的に離散化されたＭＯＮＯＳ(Metal-O
xide-Nitride-Oxide-Semiconductor)型、ＭＮＯＳ(Meta
l-Nitride-Oxide-Nitride-Oxide)型などが知られてい
る。

【０００３】たとえばＭＯＮＯＳ型メモリ素子では、ト
ランジスタチャネルを形成する半導体基板の上に、ＯＮ
Ｏ(Oxide-Nitride-Oxide)膜とゲート電極とを積層さ
せ、その積層パターンの両側の基板表面領域に、チャネ
ルと逆導電型のソース・ドレイン不純物領域が形成され
ている。そして、この電荷保持能力を有する誘電体膜
（ＯＮＯ膜）に対し、基板側から電荷を注入して書き込
みを行う。また、消去では、保持電荷を基板側に抜き取
るか、保持電荷を打ち消す逆極性の電荷を上記誘電体膜
内に注入する。

【０００４】電荷の注入は、誘電体膜内での電荷のトン
ネル現象を利用するほか、いわゆるＣＨＥ(Channel-Hot
-Electron)注入など、ＯＮＯ膜の最下層の酸化膜の絶縁
障壁を乗り越えられる程度にまで電荷をエネルギー的に
励起する方法がある。

【０００５】ＣＨＥ注入方法の一種として、ソースサイ
ド注入方法が知られている。ソースサイド注入方法を実
現するには、ドレイン側チャネルを制御する電極と、ソ
ース側チャネルを制御する電極とを分離して設ける必要
がある。電荷注入時に、ドレイン側チャネルを強反転状
態にし、ソース側チャネルを弱反転状態とするためであ
る。このとき、両者の境界付近に高電界が発生し、ソー
ス側から供給された電荷がこの高電界で励起され、ドレ
イン側チャネルを制御する電極下の電荷蓄積手段にソー
ス側から注入される。その注入効率は、通常のＣＨＥ注
入より１桁程度改善される。

【０００６】

【発明が解決しようとする課題】素子の微細化、消費電
力の低減要求に応じて、動作の低電圧化が進んでいる。
しかし、上記したＣＨＥ注入では、たとえばＭＯＮＯＳ
型メモリトランジスタの場合、電荷の注入効率がおおよ
そ１×１０^-6と悪いことが知られている。また、ＦＧ型
の電荷注入効率は、ＭＯＮＯＳ型のそれより高いとされ
るが、そのレベルが十分とは言えない。ソースサイド注
入方法を用いると、さらに電荷の注入効率が向上する
が、現状のソースサイド注入方法では電荷注入効率の向
上に限界がある。

【０００７】本発明は、高効率のソースサイド注入や高
速消去に適したチャネル構造を新たに提案し、それを用
いた不揮発性半導体メモリ装置と、電荷注入方法とを提
供することを目的とする。

【０００８】上記目的を達成するために、本発明の第１
の観点に係る不揮発性半導体メモリ装置は、チャネル形
成領域と、チャネル形成領域を挟む第１導電型半導体か
らなる２つのソース・ドレイン領域と、電荷蓄積能力を
有した積層膜を介在させてチャネル形成領域上に形成さ
れたゲート電極とを有した不揮発性半導体メモリ装置で
あって、上記チャネル形成領域が、第２導電型半導体か
らなり、反転層によりチャネルが形成される反転層形成
領域と、第１導電型半導体からなり、多数キャリアの蓄
積層によりチャネルが形成される蓄積層形成領域とから
なる。上記蓄積層形成領域を構成する第１導電型半導体
の不純物濃度が、好適に、上記ソース・ドレイン領域を
構成する第１導電型半導体の不純物濃度より低い。

【０００９】本発明では、好適に、上記蓄積層形成領域
の上に電荷蓄積能力を有した積層膜を介在させて、第１
ゲート電極が形成され、上記反転層形成領域の上に電荷
蓄積能力を有しない単層の誘電体膜を介在させて、第２
ゲート電極が形成され、上記第１ゲート電極と第２ゲー
ト電極が互いに絶縁分離されている。上記電荷蓄積能力
を有した積層膜は、好適に、上記蓄積層形成領域の上か
ら上記反転層形成領域の端部上に延在している。

【００１０】あるいは、上記蓄積層形成領域上に電荷蓄
積能力を有した積層膜が形成され、上記反転層形成領域
上に電荷蓄積能力を有しない単層の誘電体膜が形成さ
れ、当該単層の誘電体膜と上記積層膜の上に単一のゲー
ト電極が形成されている。

【００１１】蓄積層形成領域は電荷注入時のドレイン側
に配置されるが、本発明で２ビット／セル記憶とするに
は、反転層形成領域の両側に蓄積層形成領域を配置する
とよい。この場合、好適に、反転層形成領域と一方のソ
ース・ドレイン領域間、反転層形成領域と他方のソース
・ドレイン領域間それぞれに、上記蓄積層形成領域が設
けられ、各蓄積層形成領域の上方にそれぞれに、上記電
荷蓄積能力を有した積層膜を介在させて上記第１ゲート
電極が配置されている。

【００１２】このような構成の不揮発性半導体メモリ装
置では、たとえばｎ型チャネルの場合、チャネル形成領
域が、反転層を形成するｐ型不純物領域（反転層形成領
域）と、蓄積層を形成するｎ型不純物領域（蓄積層形成
領域）とから構成されている。したがって、これら不純
物濃度等の調整により、ｎ型不純物領域に接したｐ型不
純物領域の端部で高電界を発生させることができる。こ
のような第１ゲート電極のソース側端部に高電界を発生
させることを、従来のソースサイド注入では、第１ゲー
ト電極と第２ゲート電極との印加電圧の制御のみで行っ
ていた。しかし、第１ゲート電極と第２ゲート電極の印
加電圧はチャネルの反転状態をも制御する必要から、そ
の印加電圧の自由度が制限され、第１ゲート電極のソー
ス側端部に発生させる電界を高めるのに限界があった。
本発明では、第１ゲート電極と第２ゲート電極との印加
電圧のほかに、反転層形成領域と蓄積層形成領域の濃度
差など、他のパラメータを付加し、これによって、より
高い電界の発生が容易となる。また、第１ゲート電極と
第２ゲート電極との印加電圧を同じとすることも可能で
あり、その場合、ゲート電極を２つに分離する必要性が
なく、ソースサイド注入型メモリトランジスタの構造を
簡素化できる。

【００１３】本発明の第２の観点に係る不揮発性半導体
メモリ装置の電荷注入方法は、第１導電型半導体からな
り多数キャリアの蓄積層によりチャネルが形成される蓄
積層形成領域、および、第２導電型半導体からなり反転
層によりチャネルが形成される反転層形成領域から構成
されたチャネル形成領域と、チャネル形成領域を挟む第
１導電型半導体からなる２つのソース・ドレイン領域
と、電荷蓄積能力を有した積層膜を介在させて蓄積層形
成領域上に形成された第１ゲート電極と、電荷蓄積能力
を有しない単層の誘電体膜を介在させて反転層形成領域
上に形成された第２ゲート電極とを有した不揮発性半導
体メモリ装置の電荷注入方法であって、書き込みまたは
消去時に、上記２つのソース・ドレイン領域間に所定の
電圧を印加するステップと、上記蓄積層形成領域との境
界近傍の反転層形成領域でエネルギー的に励起された電
荷が上記第１ゲート電極下の積層膜内にソース側から注
入されるように、第１ゲート電極に第１電圧を、第２ゲ
ート電極に第１電圧より低い電圧を印加するステップと
を含む。

【００１４】また、本発明の第３の観点に係る不揮発性
半導体メモリ装置の電荷注入方法は、第１導電型半導体
からなり多数キャリアの蓄積層によりチャネルが形成さ
れる蓄積層形成領域、および、第２導電型半導体からな
り反転層によりチャネルが形成される反転層形成領域か
ら構成されたチャネル形成領域と、チャネル形成領域を
挟む第１導電型半導体からなる２つのソース・ドレイン
領域と、電荷蓄積能力を有した積層膜を介在させて蓄積
層形成領域上に形成された第１ゲート電極と、電荷蓄積
能力を有しない単層の誘電体膜を介在させて反転層形成
領域上に形成された第２ゲート電極とを有した不揮発性
半導体メモリ装置の電荷注入方法であって、書き込みま
たは消去時に、上記２つのソース・ドレイン領域の一方
に基準電圧、他方に所定の正電圧を印加するステップ
と、上記チャネル形成領域を走行するキャリアを加速
し、発生した高エネルギー電荷をドレイン端で衝突さ
せ、この衝突時の電離によって電子、正孔対を生成し、
生成した正孔が上記ドレイン側の上記積層膜に注入され
るように、上記第１ゲート電極と上記第２ゲート電極と
にそれぞれ最適化された正電圧を印加するステップとを
含む。

【００１５】好適に、上記第２導電型半導体に基準電圧
を印加するステップをさらに含む。あるいは、好適に、
上記書き込みまたは消去時に、上記第２導電型半導体を
電気的にオープン状態で保持するステップをさらに含
む。あるいは、好適に、書き込みまたは消去時に、上記
２つのソース・ドレイン領域の一方を電気的にオープン
とした状態で、他方のソース・ドレイン領域の表面に形
成された空乏層内のバンド間トンネリングにより電子、
正孔対が生成され、生成された正孔が上記積層膜内に注
入されるように、上記２つのソース・ドレイン領域、上
記第１および第２ゲート電極にそれぞれ最適化された正
電圧をまたは基準電圧を印加するステップを含む。

【００１６】これらの電荷注入方法では、たとえば、書
き込み時に電子をＣＨＥ注入し、消去時に電離衝突また
はバンド間トンネリングにより生成されたホールを注入
する。反転層形成領域と蓄積層形成領域との不純物濃度
分布を最適化した上で、書き込み時に、上記した第１，
第２ゲート電極に印加する電圧（第１，第２電圧）の値
を最適化する。蓄積層形成領域に接する反転層形成領域
の端部付近で発生する電界が、従来より大きくなる。ソ
ース側から反転層に供給され、加速されてきた電荷が蓄
積層形成領域に入る直前で急激に高いエネルギーを得
る。そして、その多くは蓄積層に入りエネルギーを失う
が、その一部が第１ゲート電極による電界に引き寄せら
れて、積層膜内の電荷蓄積層に注入される。消去時に、
第２導電型半導体を基準電位またはオープン状態で保持
した状態で、上記第１、第２ゲート電極に印加する電圧
（第１、第２電圧）の値を最適化する。これにより、電
離衝突またはバンド間トンネリングによりホールが生成
され、垂直方向の電解に加速されてホットホールとな
り、電荷蓄積能力を有した積層膜内に注入される。この
とき、ＦＮトンネリングを利用した消去方法に比べ高エ
ネルギー電荷の発生効率が高いため、極めて短い時間で
必要な量のホールが積層膜内に注入され、すでに注入さ
れている電子を打ち消して閾値電圧を消去レベルに変化
させる。

【００１７】

【発明の実施の形態】第１実施形態図１および図２は、本発明の実施形態に係る不揮発性メ
モリセルの等価回路図である。

【００１８】これらのメモリセルは、メモリトランジス
タ、ＭＯＳ型のトランジスタ、メモリトランジスタが２
つのビット線ＢＬａ，ＢＬｂ間に直列に接続した３トラ
ンジスタ構成となる。図１に示すメモリセルＭでは、２
つのメモリトランジスタのゲートは、ワード線ＷＬによ
り制御され、中央のＭＯＳ型トランジスタのゲートはビ
ット線ＢＬａ，ＢＬｂと平行な制御線ＣＬにより制御さ
れる。図２に示すメモリセルＭでは、中央のＭＯＳ型ト
ランジスタのゲートがワード線ＷＬにより制御され、そ
の右側のメモリトランジスタのゲートが制御線ＣＬａに
制御され、左側のメモリトランジスタのゲートが制御線
ＣＬｂにより制御される。制御線ＣＬａ，ＣＬｂは、２
つのビット線ＢＬａ，ＢＬｂ間を並行に配置されてい
る。

【００１９】図３（Ａ）は、図１に示すメモリセルのワ
ード線に沿った行方向の概略断面図、図３（Ｂ）は、そ
の平面図である。図３（Ａ）に示すメモリセルにおい
て、符号ＳＵＢは、たとえば珪素などの半導体材料から
なり半導体素子を形成する基体（ｐ型半導体基板、ｐウ
エル、ｐ型のＳＯＩ層など、以下、基板という）を示
す。基板ＳＵＢ内の表面領域に、ｎ型不純物が高濃度に
導入されて出来た２つのソース・ドレイン領域Ｓ／Ｄが
互いに離れて形成されている。ソース・ドレイン領域Ｓ
／Ｄは、図３（Ｂ）に示すように、列方向に長く互いに
平行に配置されている。２つのソース・ドレイン領域Ｓ
／Ｄ間の基板表面領域が、動作時にメモリトランジスタ
のチャネルが形成されるチャネル形成領域となる。チャ
ネル形成領域は、そのほぼ中央に形成された内側チャネ
ル領域ＣＨ１と、内側チャネル領域ＣＨ１とソース・ド
レイン領域Ｓ／Ｄとの間の２つの外側チャネル領域ＣＨ
２ａ，ＣＨ２ｂとからなる。内側チャネル領域ＣＨ１
は、基板ＳＵＢの表面領域でありｐ型の導電型を有す
る。この内側チャネル領域ＣＨ１は、反転層によりチャ
ネルが形成されることから、以下、反転層形成領域とい
う。これに対し、外側チャネル領域ＣＨ２ａ，ＣＨ２ｂ
は、ソース・ドレイン領域Ｓ／Ｄより濃度が低いｎ型不
純物領域ＡＣＬａ，ＡＣＬｂからなる。これらのｎ型不
純物領域ＡＣＬａ，ＡＣＬｂでは、その表面に多数キャ
リアが蓄積することによりチャネルが形成されることか
ら、以下、蓄積層形成領域という。蓄積層形成領域ＡＣ
Ｌａ，ＡＣＬｂは、ソース・ドレインＳ／Ｄに沿って互
いに並行に配置されている。

【００２０】反転層形成領域ＣＨ１上に、たとえば１ｎ
ｍ〜１０ｎｍ程度の厚さの二酸化珪素からなる単層のゲ
ート誘電体膜ＧＤ０が形成されている。このゲート誘電
体膜ＧＤ０は、単層であり、かつ膜中のキャリアトラッ
プは比較的に少なく電荷保持能力を有しない。ゲート誘
電体膜ＧＤ０上に、たとえば不純物が添加された多結晶
珪素または非晶質珪素からなる制御ゲートＣＬが形成さ
れている。制御ゲートＣＬは、図３（Ｂ）に示すよう
に、ソース・ドレイン領域Ｓ／Ｄの離間スペース内で、
ソース・ドレイン領域Ｓ／Ｄと平行に列方向に長く配線
されている。制御ゲートＣＬの幅（ゲート長）に限定は
ないが、たとえば５０ｎｍ以下と超微細化すると、チャ
ネル内のキャリアが準バリスティックに走行し、好まし
い。すなわち、電界条件にもよるが、このようにゲート
長を極微細化すると、ソースから供給されたキャリアが
チャネル内を移動する際に、不純物による細かな小角散
乱は受けるが軌道を大きく曲げるような大角散乱を受け
ることなく、キャリアが弾道的に走行するようになる。

【００２１】ゲート誘電体膜ＧＤ０と制御ゲートＣＬの
積層パターンの表面、蓄積層形成領域ＡＣＬａ，ＡＣＬ
ｂＣの表面およびソース・ドレイン領域Ｓ／Ｄの表面を
覆って、複数の誘電体膜を積層させてなり電荷蓄積能力
を有するゲート誘電体膜ＧＤが形成されている。ゲート
誘電体膜ＧＤは、下層から順に、ボトム誘電体膜ＢＴ
Ｍ，主に電荷蓄積を担う誘電体膜（主電荷蓄積膜）ＣＨ
Ｓ，トップ誘電体膜ＴＯＰから構成されている。

【００２２】ボトム誘電体膜ＢＴＭは、たとえば、熱酸
化法により形成した二酸化珪素膜、二酸化珪素を窒化処
理した膜などを用いる。ボトム誘電体膜ＢＴＭの膜厚
は、たとえば２．５ｎｍ〜６．０ｎｍ程度である。主電
荷蓄積膜ＣＨＳは、たとえば３．０ｎｍ〜２０ｎｍ程度
の窒化珪素膜から構成されている。この主電荷蓄積膜Ｃ
ＨＳは、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作
製され、膜中に電荷トラップが多く含まれている。トッ
プ誘電体膜ＴＯＰは、主電荷蓄積膜ＣＨＳとの界面近傍
に深い電荷トラップを高密度に形成する必要があり、こ
のため、例えば成膜後の主電荷蓄積膜を熱酸化して形成
される。トップ誘電体膜ＴＯＰをＨＴＯ（High-Tempera
ture-chemical-vapor-deposited-Oxide)膜としてもよ
い。トップ誘電体膜ＴＯＰがＣＶＤで形成された場合は
熱処理によりこのトラップが形成される。トップ誘電体
膜ＴＯＰの膜厚は、ゲート電極（ワード線ＷＬ）からの
ホールの注入を有効に阻止してデータ書き換え可能な回
数の低下防止を図るために、最低でも３．０ｎｍ、好ま
しくは３．５ｎｍ以上が必要である。

【００２３】このゲート誘電体膜ＧＤ上に、制御ゲート
ＣＬと交差しメモリトランジスタのゲート電極を兼ねる
ワード線ＷＬが形成されている。ワード線ＷＬは、たと
えば不純物が添加された多結晶珪素または非晶質珪素か
らなる。

【００２４】図４（Ａ）は、図２に示すメモリセルのワ
ード線に沿った行方向の概略断面図、図４（Ｂ）は、そ
の平面図である。このメモリセルは、図３（Ａ），
（Ｂ）と同様に、ソース・ドレインＳ／Ｄおよび蓄積層
形成領域ＡＣＬａ，ＡＣＬｂが基板ＳＵＢの表面領域に
形成されている。蓄積層形成領域ＡＣＬａ，ＡＣＬｂ間
の基板ＳＵＢの表面領域が、反転層形成領域ＣＨ１とな
る。

【００２５】反転層形成領域ＣＨ１上に、単層のゲート
誘電体膜ＧＤ０を介在させてワードゲート電極ＷＧが形
成されている。ワードゲート電極ＷＧは、ワード線ＷＬ
と同じ幅で分断され、メモリセルごとに孤立パターンに
て形成されている。

【００２６】ワードゲート電極ＷＧの側面と、蓄積層形
成領域ＡＣＬａ，ＡＣＬｂおよびソース・ドレイン領域
Ｓ／Ｄ上に、電荷蓄積能力を有した３層構造のゲート誘
電体膜ＧＤが形成されている。ゲート誘電体膜ＧＤを構
成する各層ＢＴＭ，ＣＨＳ，ＴＯＰの厚さ，材料および
形成法は、図３（Ａ），（Ｂ）の場合と同じである。

【００２７】ワードゲート電極ＷＬの側面側のゲート誘
電体膜ＧＤに接し、蓄積層形成領域ＡＣＬａ，ＡＣＬｂ
の上方に位置する領域に、たとえばサイドウォール形状
の制御線ＣＬａ，ＣＬｂが形成されている。制御線ＣＬ
ａ，ＣＬｂは、不純物が添加された多結晶珪素または非
晶質珪素からなる。制御線ＣＬａ，ＣＬｂは、層間絶縁
層ＩＮＴ内に埋め込まれている。層間絶縁層ＩＮＴ上に
は、ワードゲート電極ＷＧの上面に電気的に接続したワ
ード線ＷＬが形成されている。

【００２８】図１〜図４（Ｂ）に示す２つのメモリセル
において、中央のＭＯＳ型トランジスタは、メモリトラ
ンジスタの動作（書き込み、読み出し、消去）時に特性
向上のために補助的に動作する。また、ＭＯＳ型トラン
ジスタの存在により、電荷を注入する領域が限定され
る。すなわち、電荷を注入する領域（以下、記憶部とい
う）は、蓄積層形成領域ＡＣＬａ，ＡＣＬｂ上のゲート
誘電体膜ＧＤ部分に限定され、その間の単層のゲート誘
電体膜ＧＤ０は、電荷蓄積能力を有しないためデータ記
憶に寄与できない。さらに、ＭＯＳ型トランジスタの存
在により、その両側に注入された電荷同士が干渉しない
ので、２ビット記憶を確実に行うことができる。

【００２９】つぎに、メモリセルの動作を説明する。図
５（Ａ）は、ソースサイド注入を用いて記憶部１に電子
を注入するときの動作の説明図である。

【００３０】書き込み時に、ソースとなる図の左側のソ
ース・ドレイン領域Ｓ／Ｄに基準電圧Ｖｓ，ドレインと
なる図の右側のソース・ドレイン領域Ｓ／Ｄにドレイン
電圧Ｖｄたとえば、５．０Ｖを印加する。また、制御ゲ
ートＣＧに所定の正電圧Ｖｃｇたとえば、１．０
Ｖ、メモリゲートＭＧａ，ＭＧｂに所定の正電圧Ｖｍｇ
たとえば、７．０Ｖを印加する。なお、図１では制御線
ＣＬ、図２ではワード線ＷＬが、制御ゲートＣＧに相当
する。また、図１ではワード線ＷＬ、図２では制御線Ｃ
ＬａまたはＣＬｂが、メモリゲートＭＧａ，ＭＧｂに相
当する。この条件下、反転層形成領域ＣＨ１に反転層が
形成され、その両側の蓄積層形成領域ＡＣＬａ，ＡＣＬ
ｂの表面に蓄積層が形成される。ソース側の蓄積層から
供給された電子が反転層内を加速され、その一部がドレ
イン側で、ゲート誘電体膜ＧＤのボトム誘電体膜ＢＴＭ
を構成する二酸化珪素膜のエネルギー障壁ΦSiO₂を越え
る高エネルギー電子（ホットエレクトロン）となる。ホ
ットエレクトロンの一部は、ある確率で記憶部１に注入
される。

【００３１】このときのチャネル方向の水平位置Ｐｘ
と、チャネル電位Ｖおよび水平方向のチャネル電界Ｅｘ
との関係を、図５（Ｂ）に示す。ドレイン電圧Ｖｄとソ
ース電圧（基準電圧）Ｖｓの電位差が、主に制御線ＣＬ
と、ドレイン側のメモリゲートＭＧａとの間のスペース
直下のチャネル領域に加わる。その結果、このスペース
直下のチャネル領域に高電界が生じる。

【００３２】このチャネル方向の高電界が反転層チャネ
ル内の電子を急加速し、その電子を高エネルギー電子に
することによって、記憶部１に電子が注入される。この
注入効率を向上させるために、チャネル垂直方向の電界
が集中している領域と同じ領域にチャネル方向の電界が
集中するように、制御線ＣＬとメモリゲートＭＧａ（ワ
ード線ＷＬ）に印加する電圧を制御する。

【００３３】本実施形態では、蓄積層形成領域ＡＣＬａ
で蓄積層を形成して、その抵抗を下げる。このとき、制
御線ＣＬとドレイン側のメモリゲートＭＧａとの間のス
ペース直下のチャネル領域の抵抗が相対的に高くなる。
したがって、ドレイン電圧Ｖｄとソース電圧Ｖｓの電位
差が、このスペース直下の領域で局部的に集中して印加
されるようになる。このことを利用して、記憶部１のソ
ース側端部の近くの領域でチャネル方向の電界を上げ、
かつメモリゲートＭＧａとドレイン間の電位差により、
この領域の垂直方向電界を上げる。

【００３４】ソースサイド注入法では、電子がボトム誘
電体膜ＢＴＭの電位障壁を越えるために必要な活性化エ
ネルギーを、この記憶部１のソース側端部の近くの領域
におけるチャネル方向の電界から得る。また、注入に必
要なチャネルに垂直な方向の電界も、同じ領域で得られ
る。このため、通常のＣＨＥ注入より電荷注入効率が向
上する。とくに、本実施形態のように蓄積層形成領域を
設けた場合、反転層が形成されるチャネル不純物濃度
と、蓄積層形成領域ＡＣＬａの濃度および深さとを最適
化することにより、制御線ＣＬとメモリゲートＭＧａそ
れぞれに対する印加電圧範囲の自由度が上がり、電荷注
入効率の向上が容易であるという利益が得られる。

【００３５】一方、もう一方の記憶部２に対し書き込み
を行う場合は、２つのソース・ドレイン領域Ｓ／Ｄ間の
電圧関係を入れ替えることにより、同様な原理で電子が
記憶部２に効率よく注入される。このようにして、１メ
モリセルに２ビットの情報を独立に書き込みできる。

【００３６】図６から図８は、蓄積層形成領域ＡＣＬの
有無、およびその濃度と電界強度との関係を調べたデバ
イスシミュレーション結果を示すグラフである。このデ
バイスシミュレーションでは、制御ゲート長を０．１８
μｍ、メモリゲート長を０．０９μｍ、電荷蓄積能力を
有したゲート誘電体膜ＧＤの厚みを１５ｎｍ、制御ゲー
ト下の誘電体膜ＧＤ０の厚みを１０ｎｍとして計算を行
っている。また、図６から図８は、メモリゲートＭＧａ
に５Ｖ、制御ゲートＣＬに１．５Ｖ、ドレインに３．３
Ｖの各電圧を印加した場合の計算結果である。各グラフ
中の横軸はチャネル水平方向における計算位置のスケー
ルを示しており、セルの中心を原点とし、左右対称にな
っている。各グラフの左側の縦軸は電界強度のスケール
を示す。図中において負に大きなピークをもつ破線がチ
ャネル水平方向の電界Ｅｘの強度、正にピークをもつ二
点破線がチャネル垂直方向の電界Ｅｙの強度を表してい
る。一方、各グラフの右側の縦軸は電子密度のスケール
を示している。グラフ中に実線で示す電子密度Ｄｅは、
ソース・ドレイン領域Ｓ／Ｄが５×１０²⁰／ｃｍ³程度
と最も高く、蓄積層形成領域ＡＣＬａ，ＡＣＬｂが８×
１０¹⁸／ｃｍ³程度と次ぎに高く、その間の反転層形成
領域では、ドレイン側ほど低くなるようになだらかに変
化している。図６から図８の何れのグラフにおいても、
チャネル水平方向電界Ｅｘは、ドレインからソースに向
かう方向が負符号となるため、電子の水平方向加速電界
は負極性をもつ。また、チャネル垂直方向電界Ｅｙは、
チャネル表面から誘電体膜およびゲート電極に向かう方
向が負符号となるため、電界Ｅｙの強度が強い箇所ほど
電子の注入をアシストする垂直方向電界が強くなる。こ
こで、０．０９μｍ≦Ｐｘ≦０．１０５μｍが、ドレイ
ン側のメモリゲートＭＧａと制御ゲートＣＬとのゲート
間ギャップである。

【００３７】図６は、ドレイン側の蓄積層形成領域ＡＣ
Ｌａを省略した場合を示す。この場合、基板ＳＵＢにｐ
型を用いているため、制御ゲート直下、メモリゲート直
下ともにｐ型半導体である。図７および図８は、本実施
形態に係るメモリセルを想定し、メモリゲート直下が制
御ゲート直下と逆極性の半導体となっている。すなわ
ち、制御ゲート直下がｐ型半導体であるのに対し、蓄積
層形成領域ＡＣＬａ，ＡＣＬｂを想定してメモリゲート
直下をｎ化している。図７の計算モデルを作成する際の
イオン注入条件は、ドーズが７×１０¹²ｃｍ^-2、加速エ
ネルギーが７ｋｅＶとし、この条件で２回のイオン注入
を行った場合に相当する。また、図８ではメモリゲート
直下のｎ型不純物濃度を、図７のそれより低くしてい
る。具体的には、図８では、ドーズが３．５×１０¹²ｃ
ｍ^-2、加速エネルギーが７ｋｅＶとし、この条件で２回
のイオン注入を行った場合に相当する。

【００３８】これらの計算結果を比較する上で、まず、
チャネル水平方向の電界Ｅｘに着目する。図６において
は、図７および図８と比較すると、明らかに電界Ｅｘの
集中が出来ておらず、また電界強度も低くなっている。
このことから、図６の従来型メモリセル構造に対応した
モデルでは、電子をエネルギー的に励起する電界Ｅｘが
不足してホットエレクトロンの発生確率が図７，図８の
場合より低いと考えられる。次に電子密度Ｄｅに関して
は、図６の構造ではメモリゲート直下がｐ型半導体であ
るため、図７および図８と比較すると若干、電子密度が
低くなっている。これに対し、図７および図８の構造で
は、チャネル水平方向電界Ｅｘの電子加速強度が最大と
なっている点の付近で、ほぼ１×１０¹⁶ｃｍ^-3と等しく
なっている。最後にチャネル垂直方向の電界Ｅｙに着目
すると、図６においてはメモリゲート直下がｐ型半導体
であり、メモリゲートが正バイアスであるため、基板表
面（誘電体膜ＧＤと基板ＳＵＢとの界面）に空乏層が広
がり、チャネル垂直方向の電界Ｅｙ強度が強くなってい
る。一方、図７および図８においては、チャネル垂直方
向の電界Ｅｙ強度が図６より低くなっている。

【００３９】効率よく電子をゲート誘電体膜ＧＤ内に注
入するには、十分なチャネル水平方向の電界Ｅｘによっ
て、より多くのホットエレクトロンを発生させ、ある程
度高いチャネル垂直方向の電界Ｅｙによって、発生した
ホットエレクトロンを誘電体膜側に誘導する必要があ
る。このとき、チャネル水平方向の電界Ｅｘの集中が最
も強いところにおける電子密度が高くないと、ホットエ
レクトロンの発生確率が高くても注入電荷量としては小
さくなる。図６においては、チャネル水平方向の電界Ｅ
ｘ強度が弱く、ホットエレクトロンの発生確率が低いた
め、注入効率は低いと考えられる。図７においては、チ
ャネル水平方向の電界Ｅｘが、これらの図の中では最も
高いが、チャネル垂直方向の電界が必要量より低く、ホ
ットエレクトロンの注入効率は余り高くないと考えられ
る。最後に図８においては、チャネル水平方向の電界Ｅ
ｘの集中性、垂直方向の電界Ｅｙともに十分なレベルに
達しており、その結果、最も注入効率が高いと予想でき
る。

【００４０】以上のデバイスシミュレーションの計算結
果を踏まえてメモリセルを試作し、実際に書き込み特性
を評価した。この評価結果を図９から図１１に示す。図
９が従来型のメモリセル、すなわちメモリゲートおよび
制御ゲートの直下が共にｐ型であるメモリセルの書き込
み特性の測定結果である。この構造は、先のデバイスシ
ミュレーションにおける図６のモデルに対応する。図１
０および図１１が、本実施形態のメモリセル、すなわち
メモリゲート直下に、制御ゲート直下とは逆極性である
ｎ型の蓄積層形成領域を有するメモリセルの書き込み特
性の測定結果である。図１０の測定に用いたメモリセル
では、先のデバイスシミュレーションにおける図７のモ
デルと同様に、ドーズが７×１０¹²ｃｍ^-2、加速エネル
ギーが７ｋｅＶのイオン注入を２回行って蓄積層形成領
域ＡＣＬａ，ＡＣＬｂを形成している。図１１の測定に
用いたメモリセルの構造では、メモリゲート直下の蓄積
層形成領域ＡＣＬａ，ＡＣＬｂの不純物濃度が図１０の
場合よりやや低くなっており、図８のモデルに対応す
る。すなわち、蓄積層形成領域ＡＣＬａ，ＡＣＬｂを、
ドーズが３．５×１０¹²ｃｍ^-2、加速エネルギーが７ｋ
ｅＶのイオン注入を２回行って形成している。

【００４１】図９，図１０，図１１は、その横軸に示す
ように、メモリゲートに印加する書き込みパルスの印加
時間を、１×１０^-6ｓ（１μｓ）から１×１０^-2ｓ（１
０ｍｓ）の範囲で変化させ、この各点でのしきい値電圧
Ｖｔｈを縦軸にとってプロットしている。また、各グラ
フにおいて、メモリゲートに印加する書き込みパルスの
電圧値を２．５Ｖから７．０Ｖまで０．５Ｖ刻みでパラ
メータとして振っており、各電圧値のしきい値電圧Ｖｔ
ｈを線で結んで、その推移を表している。これらの図に
おいて、書き込みパルスの電圧値が低く、かつパルスの
印加時間が短い領域で、しきい値電圧変化量が大きいセ
ルが、電荷注入効率が高く高速動作が可能なことを示し
ている。

【００４２】図９においては、書き込みパルスの印加時
間が最も短い１μｓにおいて０．７Ｖのしきい値電圧変
化が検出されており、また１．５Ｖのしきい値電圧変化
を得るためには書き込みパルス電圧Ｖｇ＝７Ｖが必要な
ことが分かる。一方、図１０においては、書き込みパル
スの印加時間が１μｓにおいて０．８Ｖのしきい値電圧
変化が検出されており、Ｖｇ＝７Ｖ，パルス印加時間１
ｍｓの書き込みにおいては、１．８Ｖのしきい値電圧変
化が検出されている。このことは、蓄積層形成領域ＡＣ
Ｌａを設けることにより、電荷注入効率が従来より高く
なったことを示す。図１１においては、書き込みパルス
の印加時間が１μｓにおいて１．４Ｖと大きなしきい値
電圧変化が検出されており、Ｖｇ＝７Ｖ，パルス印加時
間１ｍｓの書き込みにおいては、２．８Ｖまでしきい値
電圧が変化する。この結果は、蓄積層形成領域ＡＣＬａ
の濃度を最適化すると、電荷注入効率が極めて高くなる
ことを示唆している。

【００４３】これらの測定結果は、先のデバイスシミュ
レーションによる計算結果からの予測と一致し、従来型
のメモリセルより、本実施形態のメモリセル構造のほう
が電荷注入効率を高くして、高速かつ低電圧の動作が可
能であることを示すものである。また、蓄積層形成領域
の不純物濃度に関して、メモリセルの高速化，低電圧化
を目的として電荷注入効率を向上させるには、その不純
物濃度を、ソース・ドレイン領域Ｓ／Ｄの不純物濃度よ
り低くし、その濃度に最適値が存在することを示してい
る。

【００４４】消去では、保持電荷を引き抜くか、逆極性
の電荷を注入する。保持電荷を引き抜く場合は、トップ
誘電膜ＴＯＰを通して電荷をメモリゲート側に引き抜く
場合と、ボトム誘電体膜ＢＴＭを通して電荷を基板側に
引き抜く場合がある。いずれにしても、引く抜く方向の
所定電界を発生させるために、メモリゲート（図１では
ワード線ＷＬ、図２では制御線ＣＬａ，ＣＬｂ）とソー
ス・ドレイン領域Ｓ／Ｄ（および基板ＳＵＢ）との間に
電圧を印加する。これにより、保持電荷が基板側または
メモリゲート側にＦＮトンネリング等により引き抜かれ
る。ゲート誘電体膜ＧＤ内から保持電荷が引き抜かれる
と、メモリトランジスタが消去状態に推移する。

【００４５】一方、保持電荷と逆極性の電荷を注入して
消去を行う図１２の場合、メモリゲートＭＧａに負電圧
を印加し、消去対象の記憶部１側のソース・ドレイン領
域Ｓ／Ｄに正電圧を印加する。この条件下、蓄積層形成
領域ＡＣＬａに反転層が形成され、かつ急峻なエネルギ
ーバンドの曲がりによってアバランシェブレークダウン
が生じる。このブレークダウンに至る過程で高エネルギ
ーの電子，ホール対が生じ、ホットエレクトロンは正電
圧に引き寄せられて蓄積層形成領域ＡＣＬａもしくはソ
ース・ドレイン領域Ｓ／Ｄ内に吸収される。一方、ホッ
トホールは、その多くが基板ＳＵＢに流れるが、その一
部がメモリゲートＭＧａによる電界に引き寄せられてゲ
ート誘電体膜ＧＤ（記憶部１）内に注入される。この消
去方法でも、反対側の記憶部２へホットホールを注入し
たいときは、同様な電界を記憶部２側で発生させる。こ
の記憶部２の消去は、記憶部１と独立の行うことがで
き、２ビット同時消去も可能である。

【００４６】読み出しは、いわゆるリバースリードを用
いる。すなわち、読み出し対象の記憶データが保持され
た記憶部側をソースとし、他の記憶部側がドレインとな
るように、２つのＳ／Ｄ不純物領域２間に、たとえば
１．５〜３Ｖ程度のドレイン電圧を印加し、制御ゲート
ＣＧと、ソース側のメモリゲートＭＧａまたはＭＧｂと
に、それぞれ所定の正電圧を印加する。その結果、読み
出し対象のソース側記憶部内の電荷の有無または電荷量
の違いに応じて、チャネルのオン／オフあるいは電流量
の違いが生じ、その結果、ドレイン側の不純物領域に電
位変化が現出する。この電位変化を図示しないセンスア
ンプにより読み出すことで、記憶データの論理判別が可
能となる。他の記憶部の読み出しは、ソースとドレイン
を入れ替えて同様に行う。これにより、２ビット記憶デ
ータが独立に読み出せる。

【００４７】第２実施形態第２実施形態は、負電圧を用いることなく消去時にホー
ルを効率よく注入する電荷注入方法に関する。図１３は
消去動作を示す図、図１４は消去バイアス条件を示す表
である。この消去動作は、電離衝突を利用した２つのモ
ード（モード１−１、モード１−２）と、バンド間トン
ネリングを利用したモード２とがある。

【００４８】まず、モード１−１について説明する。モ
ード１−１の消去では、ソースとなる図の左側のソース
・ドレイン領域Ｓ／Ｄに印加するソース電圧Ｖｓ、基板
（第２導電型半導体）ＳＵＢに印加する基板電圧Ｖｓｕ
ｂ、およびメモリゲート（第１ゲート電極）ＭＧａに印
加する消去ゲート電圧Ｖｍｇをすべて基準電位Ｖｓｓ
（たとえば０Ｖ）とする。この状態で、ドレインとなる
図の右側のソース・ドレイン領域Ｓ／Ｄに所定の正電圧
（ドレイン電圧Ｖｄ＝３Ｖ）を印加し、制御ゲート電極
（第１ゲート電極）ＣＧに、反転層形成領域ＣＨ１にチ
ャネルを形成するための制御ゲート電圧Ｖｃｇとして所
定の正電圧Ｖｃｇ＝３〜５Ｖを印加する。

【００４９】このバイアス条件下、形成されたチャネル
を走行する電子ｅが横方向の電界により加速され、その
一部がホットエレクトロンとなる。ところが、ホットエ
レクトロンは第１実施形態と異なりメモリゲートが正電
圧にバイアスされていないためゲート誘電体膜ＧＤに殆
ど注入されることなく更に加速されながら、その一部
が、蓄積層が形成されていない状態の高抵抗な蓄積層形
成領域ＡＣＬａを避けてその下方領域にも回り込み、残
りが蓄積層形成領域ＡＣＬａ内に入る。蓄積層形成領域
ＡＣＬａの直下の空乏層内（あるいは蓄積層形成領域Ａ
ＣＬａ内部）に入った高エネルギー電子はシリコン格子
に衝突し（あるいは散乱を受け）、高エネルギーのホー
ルＨＨとエレクトロンＨＥの対を発生させる。このう
ち、ホットエレクトロンＨＥはｎ型のソース・ドレイン
領域Ｓ／Ｄまたは蓄積層形成領域ＡＣＬａに吸収される
が、ホットホールＨＨはチャネル中央側にドリフトしな
がら、その一部が基板ＳＵＢと蓄積層形成領域ＡＣＬａ
との境のポテンシャルの谷間に沿ってメモリゲートＭＧ
ａ側に向かう。このホットホールＨＨはボトム膜ＢＴＭ
の電位障壁を乗り越え、主電荷蓄積膜ＣＨＳ中のキャリ
アトラップに捕獲される。この電荷の捕獲領域（記憶部
１）は、ドレイン側の一部に限定される。

【００５０】図１５は、モード１−１の電離衝突消去の
シミュレーション結果を示す図である。このシミュレー
ションでは、ソースとなるソース・ドレイン領域Ｓ／
Ｄ、基板ＳＵＢ、メモリゲートＭＧａを設置し、ドレイ
ンとなるソース・ドレイン領域Ｓ／Ｄに７Ｖ、制御ゲー
ト電極ＣＧに５Ｖを印加した条件で、単位時間内の単位
体積あたりのエネルギー分布を計算により求めたもので
ある。図は、素子のドレイン側の一部をチャネル方向に
切った断面を表し、その縦および横のスケール単位は
０．１μｍである。図中の数値は高エネルギー電荷密度
を示す、べき乗値であり、たとえば数値２６の内側は１
×１０^２６個／ｃｍ^３以上の高エネルギー電荷が存在す
る。これに対し、図１６は、蓄積積層形成領域ＡＣＬａ
を設けていない場合に同じバイアス条件下の素子の高エ
ネルギー電荷分布を示す。この２つの図の比較から、蓄
積積層形成領域ＡＣＬａを設けることにより高エネルギ
ー電荷の発生確率が格段に、すなわち数万倍に高くなっ
ていることが判る。また、図１６の場合、比較的エネル
ギーが高い電荷の分布中心はドレインとなるソース・ド
レイン領域Ｓ／Ｄの直前の基板表面側であるが、蓄積積
層形成領域ＡＣＬａを設けた図１５の場合、その分布中
心が蓄積層形成領域ＡＣＬａの全域から、下方の基板深
部にまで及んでいることが判る。これは、電離衝突が蓄
積層形成領域ＡＣＬａ内のみならず蓄積層形成領域ＡＣ
Ｌａ下方の空乏層内でも起き、これにより、かなり多く
の高エネルギー電荷が発生しているとの予測を裏付ける
ものである。

【００５１】このようなシミュレーション結果をもとに
蓄積層形成領域ＡＣＬａの濃度および深さを決め素子を
試作した。その後、素子のゲート誘電体膜ＧＤの記憶部
１に、所定の閾値変化が得られる量の電子をＣＨＥ注入
により注入し、ドレイン電圧を印加するパルス時間（Ｐ
ｕｌｓｅｄｕｒａｔｉｏｎ）を種々変えながら電離衝
突により生成したホットホールＨＨをゲート誘電体膜Ｇ
Ｄに注入し、いわゆるリバースリード法により閾値変化
を測定した。この測定の結果を図１７に示す。この測定
では、最初のパルス印加後の閾値測定で書き込み側の測
定がうまく出来なかったが、図より、２μｓの短時間消
去で既に２Ｖ以上の閾値変化が得られており、電離衝突
を利用すると非常に高速な消去が可能なことが判明し
た。

【００５２】参考として、従来のＦＮトンネリング消去
特性を図１８に示す。この図の測定で用いた試料（不揮
発性メモリ装置）はスプリットゲート構造を有するが、
本実施形態のように低濃度不純物領域（蓄積層形成領域
ＡＣＬａ）を有しない。消去時にメモリゲートＭＧａ，
ＭＧｂに−１０Ｖに近い負電圧を印加してＦＮトンネリ
ングにより蓄積電子を基板側に引き抜く。あるいは、制
御ゲート電極に所定の電圧を印加した状態で、メモリゲ
ートに負バイアスを印加する。これらの消去方法は第１
実施形態と同じであり、ここでの詳細な説明は省略す
る。図１８の消去特性の測定においては、前者のＦＮト
ンネル消去を用いた。また、メモリゲートの印加電圧を
−４．０Ｖから−９．０Ｖまで変化させて閾値のパルス
印加時間依存性を調べた。図より、ＦＮトンネリング消
去では２μｓの短時間消去で殆ど閾値が変化せず、２Ｖ
以上の閾値変化を得ようとすると、ゲート印加電圧が−
９Ｖの高電圧でも１０ｍｓ以上を要し、本実施形態の電
離衝突消去より桁違いに消去動作が遅い。

【００５３】本実施形態では、また、試作時に蓄積層形
成領域ＡＣＬａの深さと高エネルギー電荷の発生確率と
の関係を調べる目的で、イオン注入時のエネルギーを種
々変えた。このイオン注入エネルギーと消去特性との関
係を図１９に示す。図１９では、イオン注入エネルギー
として７ｋｅＶ，１５ｋｅＶ，２５ｋｅＶの試料の閾値
のドレイン電圧依存性を示す。このうち、イオン注入エ
ネルギーが１５ｋｅＶの素子の消去が最も速く、２５ｋ
ｅＶ、７ｋｅＶの順で遅くなることが分かる。すなわ
ち、蓄積層形成領域ＡＣＬａの深さに最適値があり、浅
過ぎても深過ぎてもよくない。これは、蓄積層形成領域
ＡＣＬａが浅過ぎると高エネルギー化した電子が注入さ
れてしまい閾値低下を阻害し、逆に深過ぎるとホットエ
レクトロンの発生確率が低下するか、あるいはホットエ
レクトロンの発生源が基板表面から遠過ぎることが原因
して有効にホール注入が進まないことを示唆している。

【００５４】図１４のモード１−２では、基板電圧Ｖｓ
ｕｂをオープンとして電離衝突消去を行う。このとき、
他のバイアス条件は、上記したモード１−１と同じとす
る。電離衝突消去では一度に多量のホットホールが生成
され、その大部分は基板に流れる。したがって基板電流
を抑制して周辺回路の電流負荷を低減するには、このよ
うに基板を電位的にフローティング状態とするのが望ま
しい。また、基板をオープンとすると、ホールにかかる
電界をドレインとメモリゲート間の電界のみとするの
で、発生したホットホールを効率よく主電荷蓄積膜ＣＨ
Ｓに注入することができる。この場合、基板あるいはウ
エル電位が多少なりとも変動し消去速度にばらつきが生
じるおそれがあるが、消去速度は極めて短時間であるた
め消去速度への影響は小さいと考えられ、消去時間を最
適化することで対象セルすべてを十分に消去することが
可能である。

【００５５】一方、モード２は、上記した他のモードと
異なり、バンド間トンネル電流に起因して発生したホッ
トホールを利用する。この消去原理は、第１実施形態で
詳述したが、ここでは基準電位と正電圧のみ用い、負電
圧は用いない。すなわち、ソースをオープンとし、基板
電位Ｖｓｕｂ，メモリゲートおよび制御ゲート電極の印
加電圧Ｖｍｇ，Ｖｃｇをすべて基準電位で保持した状態
で、ドレインに８〜９Ｖの正電圧Ｖｄを印加する。この
ドレインとメモリゲート間の電界によりドレインとして
機能するソース・ドレイン領域Ｓ／Ｄおよび蓄積層形成
領域ＡＣＬａの表面に深い空乏層が形成され、バンドの
急峻な曲がりによりバンド間トンネル電流が発生する。
これに起因してホットエレクトロンとホットホールの対
が生じ、そのうちホットホールがゲート誘電体膜ＧＤ内
の主電荷蓄積膜ＣＨＳに注入される。

【００５６】このようなバンド間トンネリングあるいは
電離衝突に起因したホットホールを発生させる電界は、
単純にチャネル内全面からＦＮトンネリングを利用して
電子を引き抜くのに必要な電界と比較すると低い。ま
た、なにより負電圧を用いないので、周辺回路が簡素化
でき、またシステムＬＳＩなどに混載されロジック回路
とのプロセスの親和性が求められる不揮発性メモリに適
している。

【００５７】本発明の実施形態では、種々の変更が可能
である。たとえば、図２０に示すように、制御ゲートＣ
Ｇの片側にのみ蓄積層形成領域ＡＣＬを設けたメモリセ
ル構造としてもよい。この場合は、当然、１ビット／セ
ル記憶となるが、メモリセル面積は、上記した２ビット
／セル記憶の場合より小さくなる。また、ゲート誘電体
膜ＧＤの構造は、いわゆるＭＯＮＯＳ型に限定されず、
ＭＮＯＳ型であってもよい。また、小粒径半導体、たと
えば多結晶珪素の微粒子を誘電体膜内に離散化して埋め
込んだナノ結晶型、さらには、いわゆるＦＧ型において
も本発明の適用が可能である。

【００５８】先に説明した２ビット記憶可能なメモリセ
ルＭ、あるいは図２０に示すメモリセルにおいて、ゲー
ト電極を単一にすることも可能である。本発明では蓄積
層形成領域を有し、その濃度と深さを制御することによ
ってメモリトランジスタと制御トランジスタのゲート印
加電圧を等しくすることが可能だからである。この場
合、素子構造が簡素になるという利点が得られる。

【００５９】

【発明の効果】本発明に係る不揮発性半導体メモリ装置
と、その電荷注入方法によれば、ソースサイド注入に必
要な高電界を容易に発生することができるチャネル構造
を有するため、ソースサイド注入効率が従来より向上し
た。これにより、書き込みまたは消去の時間が短縮し
た。あるいは、書き込みまたは消去に必要な印加電圧お
よび消費電力を低減することが可能となった。上記電荷
注入時と逆極性の電荷を注入する際に電離衝突あるいは
バンド間トンネル電流を利用すると、負電圧を用いずに
高エネルギー電荷を生成することができる。したがっ
て、周辺回路を簡素化できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る不揮発性メモリセルの
第１の構成例を示す等価回路図である。

【図２】本発明の実施形態に係る不揮発性メモリセルの
第２の構成例を示す等価回路図である。

【図３】（Ａ）は、図１のメモリセルのワード線に沿っ
た行方向の概略断面図である。（Ｂ）は、その平面図で
ある。

【図４】（Ａ）は、図２のメモリセルのワード線に沿っ
た行方向の概略断面図である。（Ｂ）は、その平面図で
ある。

【図５】（Ａ）は、ソースサイド注入を用いて記憶部１
に電子を注入するときの動作の説明図である。（Ｂ）
は、このときのチャネル方向の水平位置と、チャネル電
位および水平方向のチャネル電界との関係を示す説明図
である。

【図６】従来構造のメモリセルを想定し、ドレイン側の
蓄積層形成領域ＡＣＬａを省略した場合の、水平方向位
置と電子濃度および電界強度との関係を調べたデバイス
シミュレーション結果を示すグラフである。

【図７】本発明の実施形態に係るメモリセルを想定し、
メモリゲート直下が制御ゲート直下と逆極性の半導体と
なっている場合の、水平方向位置と電子濃度および電強
度との関係を調べたデバイスシミュレーション結果を示
すグラフである。

【図８】本発明の実施形態に係るメモリセルを想定し、
メモリゲート直下が制御ゲート直下と逆極性で、かつ図
７より低い濃度のｎ型半導体となっている場合の、水平
方向位置と電子濃度および電界強度との関係を調べたデ
バイスシミュレーション結果を示すグラフである。

【図９】図６に示すモデルに対応した条件で試作したメ
モリセルの書き込み特性の評価結果を示すグラフであ
る。

【図１０】図７に示すモデルに対応した条件で試作した
メモリセルの書き込み特性の評価結果を示すグラフであ
る。

【図１１】図８に示すモデルに対応した条件で試作した
メモリセルの書き込み特性の評価結果を示すグラフであ
る。

【図１２】第１実施形態に係るメモリセルにおいて、保
持電荷と逆極性の電荷をバンド間トンネル電流を利用し
て生成し注入して消去を行う場合の動作を示す図であ
る。

【図１３】第２実施形態に係るメモリセルにおいて、保
持電荷と逆極性の電荷を２次離衝突により生成し注入し
て消去を行う場合の動作を示す図である。

【図１４】第２実施形態に係るメモリセルの消去モード
ごとにバイアス印加条件を示す表である。

【図１５】蓄積層形成領域がある素子構造のシミュレー
ションから得られた高エネルギー電荷の分布図である。

【図１６】比較対象として、蓄積層形成領域がない素子
構造で同じシミュレーションを行った結果から得られた
高エネルギー電荷の分布図である。

【図１７】第２実施形態に係るメモリセルの消去特性を
示すグラフである。

【図１８】従来型のＦＮトンネリングを利用した消去特
性を示すグラフである。

【図１９】第２実施形態において蓄積層形成領域の形成
時のイオン注入エネルギーの大きさと消去速度の関係を
調べた閾値のドレイン電圧依存性のグラフである。

【図２０】本発明の実施形態に係るメモリセル構造の変
形例を示す概略断面図である。

【符号の説明】

ＣＨ１，ＣＨ２ａ，ＣＨ２ｂ…チャネル形成領域（ＣＨ
１：反転層形成領域）、Ｓ／Ｄ…ソース・ドレイン領
域、ＧＤ…ゲート誘電体膜（電荷蓄積能力を有した蓄積
膜）、ＧＤ０…ゲート誘電体膜（電荷蓄積能力を有しな
い単層の誘電体膜）、ＢＴＭ…ボトム誘電体膜（電位障
壁層）、ＣＨＳ…主電荷蓄積層（電荷捕獲準位を含む誘
電体膜）、ＴＯＰ…トップ誘電体膜（電位障壁層）、Ｗ
Ｌ…ワード線（第１ゲート電極）、ＷＧ…ワードゲート
電極（第２ゲート電極）、ＭＧａ，ＭＧｂ…メモリゲー
ト（第１ゲート電極）、ＣＬ，ＣＬａ，ＣＬｂ…制御線
（第１または第２ゲート電極）、ＣＧ…制御ゲート（第
２ゲート電極）、ＡＣＬ，ＡＣＬａ，ＡＣＬｂ…蓄積層
形成領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小林敏夫東京都品川区北品川６丁目７番35号ソニー株式会社内Ｆターム(参考） 5F083 EP18 EP28 EP32 EP35 EP63 ER02 ER03 ER05 ER11 ER17 ER19 ER30 ZA21 5F101 BA45 BC04 BC11 BD05 BD07 BD14 BD15 BD22 BE05 BE07

Claims

【特許請求の範囲】

【請求項１】チャネル形成領域と、チャネル形成領域を
挟む第１導電型半導体からなる２つのソース・ドレイン
領域と、電荷蓄積能力を有した積層膜を介在させてチャ
ネル形成領域上に形成されたゲート電極とを有した不揮
発性半導体メモリ装置であって、上記チャネル形成領域が、第２導電型半導体からなり、反転層によりチャネルが形
成される反転層形成領域と、第１導電型半導体からなり、多数キャリアの蓄積層によ
りチャネルが形成される蓄積層形成領域とからなる不揮
発性半導体メモリ装置。
【請求項２】上記蓄積層形成領域を構成する第１導電型
半導体の不純物濃度が、上記ソース・ドレイン領域を構
成する第１導電型半導体の不純物濃度より低い請求項１
記載の不揮発性半導体メモリ装置。
【請求項３】上記蓄積層形成領域の上に電荷蓄積能力を
有した積層膜を介在させて、第１ゲート電極が形成さ
れ、上記反転層形成領域の上に電荷蓄積能力を有しない単層
の誘電体膜を介在させて、第２ゲート電極が形成され、上記第１ゲート電極と第２ゲート電極が互いに絶縁分離
された請求項１記載の不揮発性半導体メモリ装置。
【請求項４】上記電荷蓄積能力を有した積層膜は、上記
蓄積層形成領域の上から上記反転層形成領域の端部上に
延在した請求項３記載の不揮発性半導体メモリ装置。
【請求項５】反転層形成領域と一方のソース・ドレイン
領域間、反転層形成領域と他方のソース・ドレイン領域
間それぞれに、上記蓄積層形成領域が設けられ、各蓄積層形成領域の上方にそれぞれに、上記電荷蓄積能
力を有した積層膜を介在させて上記第１ゲート電極が配
置された請求項３記載の不揮発性半導体メモリ装置。
【請求項６】上記蓄積層形成領域上に電荷蓄積能力を有
した積層膜が形成され、上記反転層形成領域上に電荷蓄積能力を有しない単層の
誘電体膜が形成され、当該単層の誘電体膜と上記積層膜の上に単一のゲート電
極が形成されている請求項１記載の不揮発性半導体メモ
リ装置。
【請求項７】上記積層膜が、離散化された電荷捕獲準位
を含む誘電体膜を、電位障壁層として機能する２つの誘
電体膜で挟んだ３層構造を有した請求項１記載の不揮発
性半導体メモリ装置。
【請求項８】第１導電型半導体からなり多数キャリアの
蓄積層によりチャネルが形成される蓄積層形成領域、お
よび、第２導電型半導体からなり反転層によりチャネル
が形成される反転層形成領域から構成されたチャネル形
成領域と、チャネル形成領域を挟む第１導電型半導体か
らなる２つのソース・ドレイン領域と、電荷蓄積能力を
有した積層膜を介在させて蓄積層形成領域上に形成され
た第１ゲート電極と、電荷蓄積能力を有しない単層の誘
電体膜を介在させて反転層形成領域上に形成された第２
ゲート電極とを有した不揮発性半導体メモリ装置の電荷
注入方法であって、書き込みまたは消去時に、上記２つのソース・ドレイン領域間に所定の電圧を印加
するステップと、上記蓄積層形成領域との境界近傍の反転層形成領域でエ
ネルギー的に励起された電荷が上記第１ゲート電極下の
積層膜内にソース側から注入されるように、第１ゲート
電極に第１電圧を、第２ゲート電極に第１電圧より低い
第２電圧を印加するステップとを含む不揮発性半導体メ
モリ装置の電荷注入方法。
【請求項９】第１導電型半導体からなり多数キャリアの
蓄積層によりチャネルが形成される蓄積層形成領域、お
よび、第２導電型半導体からなり反転層によりチャネル
が形成される反転層形成領域から構成されたチャネル形
成領域と、チャネル形成領域を挟む第１導電型半導体か
らなる２つのソース・ドレイン領域と、電荷蓄積能力を
有した積層膜を介在させて蓄積層形成領域上に形成され
た第１ゲート電極と、電荷蓄積能力を有しない単層の誘
電体膜を介在させて反転層形成領域上に形成された第２
ゲート電極とを有した不揮発性半導体メモリ装置の電荷
注入方法であって、書き込みまたは消去時に、上記２つのソース・ドレイン領域の一方に基準電圧、他
方に所定の正電圧を印加するステップと、上記チャネル形成領域を走行するキャリアを加速し、発
生した高エネルギー電荷をドレイン端で衝突させ、この
衝突時の電離によって電子、正孔対を生成し、生成した
正孔が上記ドレイン側の上記積層膜に注入されるよう
に、上記第１ゲート電極と上記第２ゲート電極とにそれ
ぞれ最適化された正電圧を印加するステップとを含む不
揮発性半導体メモリ装置の電荷注入方法。
【請求項１０】上記第２導電型半導体に基準電圧を印加
するステップをさらに含む請求項９記載の不揮発性半導
体メモリ装置の電荷注入方法。
【請求項１１】上記書き込みまたは消去時に、上記第２
導電型半導体を電気的にオープン状態で保持するステッ
プをさらに含む請求項９記載の不揮発性半導体メモリ装
置の電荷注入方法。
【請求項１２】書き込みまたは消去時に、上記２つのソース・ドレイン領域の一方を電気的にオー
プンとした状態で、他方のソース・ドレイン領域の表面
に形成された空乏層内のバンド間トンネリングにより電
子、正孔対が生成され、生成された正孔が上記積層膜内
に注入されるように、上記２つのソース・ドレイン領
域、上記第１および第２ゲート電極にそれぞれ最適化さ
れた正電圧をまたは基準電圧を印加するステップを含む
請求項９記載の不揮発性半導体メモリ装置の電荷注入方
法。