TW556199B - Nonvolatile semiconductor memory device and its charge injection method - Google Patents

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Hideto Tomiie
Toshio Terano
Toshio Kobayashi
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Sony Corp
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Description

556199 五、發明説明（η 【發明之詳細說明】 【發明所屬之技術領域】 本發明係關於-種例如在高效率的源極側注入或高速抹 除時具有適合的雜質配置構造之非揮發性半導體記憶裝置 及其電荷注入方法。 【習知技術】 在快閃EEPROM中’可知有電荷蓄積手段由單—導電層 組成之FG(浮閘，FlGating Gate)型、f荷f積手段為平面離 散化的 MONOS(金屬 0N0 半導體，Metai 〇xide Nitride_ Oxide-Semiconductor)^ . MN〇S(^^ 〇N〇 , Metal-Nitride-Oxide-Nitride-Oxide)型等。 例如，MONOS型記憶元件巾，在形成電晶體通道的半 體基板上積層0N0 (0xide.Nitride_〇xide)膜與閉極電極 其積層®案兩側的基板表面區域上形成有通道與逆導電 的源極•汲極雜質區域。 w ’、、、:後對方；具有遠電荷保持能力的介電體膜（0N0膜）， 2基板側.庄人電荷以進行寫人。又，抹除時，在基板側拔 除保持電荷或將㈣保持電荷的逆純電荷注人人上述介 電體内。 電何的注入除了利用介電體内的電荷通道現象之外， 有所謂CHE(通道熱電子，ChanneNH〇NEiectr〇n)注入等 至超越0N0膜的最下層氧化膜的絕緣障壁的程度為 性激發電荷的方法。 … 已知源極側〉主入方法為注入方法之一。 導 型 尚 量
本纸張尺細 -4- 556199 A7 _____ —__Β7 五、發明説明（2 ) 實現源極側注入方法必須分離設置用以控制汲極側通道 的電極以及用以控制源極側通道的電極。在電荷注入時， 將汲極側通道設為強反轉狀態，將源極側通道設為弱反轉 狀態。此時，兩者的邊境附近產生高電場，來自源極側所 供給的電荷，在該高電場被激發，從源極側注入用以控制 汲極側通道的電極下之電荷蓄積手段。其注入效率較一般 的CHE注入可改善一位數左右。 【發明所欲解決之課題】 因應元件的微細化、消耗電力的降低要求，使動作的低 電壓化日益進步。 然而，在上述的CHE注入中，已知例如|^〇1^〇8型記憶電 晶體的情況，電荷的注入效率大約差1 x丨〇-6。 又’ FG型的電荷注入效率雖比m〇n〇s型高，惟其位準不 月b δ兒相當充分。當使用源極側注入方法時，雖提昇電荷的 注入效率，惟在現狀的源極側注入方法_，電荷注入效率 的提昇甚為有限。 > 本發明目的在於提案一種適用於高效率源極側注入或高 速抹除的新通道構造，且使用其之非揮發性半導體記憔裝 置及電荷注入方法。 為達成上述目的，有關本發明第丨觀點之非揮發性半導體 記憶裝置，係具備有：通道形成區域、由挟住通道形成區 域的第1電型半導體組成的兩個源極·汲極區域、介以呈 有電荷蓄積能力的積層膜且形成於通道形成區域上的間極 者，其特徵在於，上述通道形成區域係由以下構件組成： -5- 五、發明説明（ 开，:‘電'半導體組成，藉由反轉層形成有通道的反轉層 :成區域；由第1導電型半導體組成，藉由多數載子的蓄積 層形成有通道的蓄積層形成區域。 |子的畜積 構成上述蓄積層形成區域的^導電型半導體的雜質濃 ί濃二於構成上述源極·沒極區域的第1導電型半導體的雜 f本發明中’在上述蓄積層形成區域上介以具有電荷蓄 積月&力的積層膜，形為、笛I P弓士 产入、胰形成第1閘極，在上述反轉層形成區域上 二不具有電荷蓄積能力的單層介電體膜，形成第2間極 ,上述第1閘極與第2閘極互為絕緣分離。 丄!上述電荷蓄積能力的積層膜從上述蓄積層形成區域 、申至上述反轉層形成區域的端部上。 在土述蓄積層形成區域上形成具有電荷蓄積能力 ==上述反轉層形成區域上形成不具有電荷蓄積 :口早？;電體膜，在該單層介電體膜與上述積層膜上 形成單一的閘極。 積層形^域配置於電荷注入時的沒極側，惟在 %，在反轉層形成區域兩側亦 可=畜積層形成區域。此時’分別在反轉層形成區域與 一方的源極•汲極區域間、反轉層形成區域與另一方的源 極·汲極區域間設置上述蓄積； 層形成區域上方介以具有上述；行：心二別在各蓄積 有上述第1問極。 这電何畜積能力的積層膜配置 在這種非揮發性半導體記憶裝置中，例如為η型通道時’ 556199 五、發明説明（ ，道形成區域由形成反轉層”型雜質區域（反轉層形成區 域)與形成畜積層的η型雜質區域(蓄積層形成區域)組成。從 而’错由上述雜質濃度等的調整’與η型雜質區域相接的ρ 型雜貝區域端部上可產生高電場。 在第1閘極的源極側端部產生高電場，在習知的源極側注 入中，僅以㈣極與第2閉極的施加電壓進行控制。然而 ，第1閘極與第2開極的施加電屋亦需控制通道的反轉狀離 ，其施加電㈣自由度受限制，故用以提高在第！閘極的i 極側端部產生的電場有限。 在本發明中，除了第1間極與第2閘極的施加電M之外， 反轉層形成區域與蓄積層形成區域的漠度差等附加並他的 參數，據此’使電場的產生變為容易。又， 與第2開㈣施加電遲設為相同，此時，不需將間極分二 2，可簡單化源極側注入型記憶電晶體的構造。 本發明的第2觀點係關於非揮發性半導體記憶裝置的電 荷注入方法，該非揮發性半導體記憶裝置係具備有：由 ，電型半導體組成，藉由多數載子的蓄積層形成有通道的 蓄積層形成區域以及由第2導電型半導體組成，藉由反轉層 形成有通道的反轉層形成區域組成之通道形成區域；二 住通道形成區域的第！導電型半導體組成的兩個源極.沒極 區域；在介以具有上述電荷蓄積能力的積層膜，形成於学 積層形成區域上的第丨閘極;在介以不具有電荷蓄積能力二 早層介電體膜之間’形成於反轉層形成區域上的第2閘極者 ’其特徵在於具備有以下步驟：在進行寫入或抹除時，於 本纸張尺度適财_:標準_) A4規格(2獻297公酱丁 556199 五、發明説明（ 上述兩個源極、汲極區域間施加特定電壓的步驟；在上述 蓄積形成區域的邊界附近的反轉層形成區域丨，以將能量 性激發的電荷從源極側注入上述第丨閘極下的積層膜内的 方式，對帛1閘極施加第1電壓，對第2閘極施加低於第 壓的第2電壓之步驟。 本發明的第3觀點係關於非揮發性半導體記憶裝置的電 荷注入方法，該非揮發性半導體記憶裝置係具備有：由第i V電型半導體組成藉由多數載子的蓄積層形成通道之蓄積 層形成區域以及由第2導電型半導體組成藉由反轉層形成 通道之反轉層形成區域組成之通道形成區域；由挾住通道 形成區域的第丨導電型半導體組成的兩個源極•汲極區域； 在介以具有上述電荷蓄積能力的積層膜形成於蓄積層形成 區域上的第1閘極，·在介以不具有電荷蓄積能力的單層介電 體膜形成於反轉層形成區域上的第2閘極者，其特徵在於具 備有以下步驟··在進行寫入或抹除時，於上述兩個源極/、' 汲極區域-方施加基準電壓，對另一方施加特定的正電壓 的步驟；加速移動上述通道形《區域的載子，仏及極端使 所發生的高能量電荷撞擊，藉由撞擊時的電離，生成電子 、電洞對’以將所生成的電洞注入上述汲極側的上述積層 膜之方式，分別對上述㈣極與上述第2閘極施加經最適 化的正電壓之步驟。 又包含對上述第2導電型半導體施加基準電壓的步驟。 或’更包含在上述寫入或抹除時，以開放的狀態電性保 持上述第2導電型半導體之步驟。 訂 線 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 五、發明説明（ ：行上述寫入或抹除時’使上述兩個源極、汲 極£域的-方成為電性開放的狀態，藉由形成於 源極、汲極區域声而^方的 子、雷㈣ 之能帶間隨穿化，生成電 式’刪t述兩個源極、汲極區域、第‘與= 閘極把加經取適化的正電麼或基$電墨之步驟。 在上述：電荷注入方法中，例如在寫入時CHE注入電子 •同在抹示τ ’主入藉由電離撞擊或能帶間隧穿化生成的電 八==轉層形成區域Μ積層形成區域的雜質漠度 刀在進行寫入時，最適化施加於上述第1間極 第卜第2電壓）之值。與蓄積層形成區域 相接㈣層形成區域端部附近產生的電荷，大於以往產 ^的電何。從源極側供，給至反轉層，經加速的電荷在進入 畜積層形成區域之前急遽獲得高能量。然後，其大部分雖 然進入蓄積層而失去能量，惟其—部份靠近第丨閘極的電場 ，注入至積層膜内的電荷蓄積層。 在進行抹除時，將第2導電型半導體保持在基準電位或開 放的狀態下’最適合施加於第2閘極的電壓(第卜第2電壓） 之值。藉此，藉由電離撞擊或能帶間隨穿化生成電洞，加 速垂直方向的電解成為熱電洞，注入具有電荷蓄積能力的 積層版内。此時，與利用FN隨穿化的抹除方法相比，由於 高，量電荷的產生效率高，故在極短的時間内將所需電洞 的里主入積層膜内，消去注入的電子使臨限值電壓變成消 556199
去位準。 【發明之實施形態】 圖1及圖2係顯示本發明實施形態之非揮發性記憶單元的 等效電路圖。 這些記憶單元係由記憶電晶體、M0S型電晶體記憶電晶 體串聯連接於兩條位元線BLa，BLb間的芏電晶體構成。 圖1所不的記憶單元Μ上，兩個記憶電晶體的閘極以字元 線WL進行控制，中央的M〇s型電晶體的閘極以與位元線 BLa ’ BLb平行的控制線Cl進行控制。 —圖2所示的記憶單元“上，中央的^1〇8型電晶體的閘極以 字疋線WL進行控制，其右側的記憶電晶體閘極以控制線 CLa進行控制，左側的記憶電晶體閘極以控制線cLb進行控 制。控制線CLa、CLb並列配置在位元線BLa，BLb之間。 圖3(A)係沿圖1所示的記憶單元的字元線之列方向的概 略剖視圖。圖3(B)係其平面圖。 μ在圖3(A)所示的記憶單元中，符號SUB係顯示例如由矽 等半導體材料組成而形成半導體元件的基體（？型半導體基 板、P型井、P型S0I層等，以下稱為基板）。在基板sub内 的表面區域上導入高濃度N型雜質而成的兩個源極、汲極 區或S/D互相、，.邑、.彖刀離而形成。源極、汲極區域“ο如圖3(B) 所不’於行方向上長度互相平行配置。兩個源極、汲極區 域S/D間的基板表面區域在動作時成為形成記憶電晶體的 通道之通道形成區域。通道形成區域係由大致形成在其中
556199 A7 B7 五、發明説明（8 央的内側通道區域cm、内側通道區域chi與源極、汲極區 域S/D之間的兩個外側通道區域CH2a、cH2b組成。 内側通道區域CH1為基板SUB的表面區域且具有p型的 導電型。因為該内側通道區域CH丨利用反轉層形成通道， 所以又稱為反轉層形成區域。 相對地，外側通道區域CH2a、CH2b由濃度比源極、汲極 區域S/D低的η型雜質區域ACLa、ACLb組成。在上述^^型雜 質區域ACLa、ACLb上，因利用在其表面蓄積多數載子而 形成通道，故以下又稱為蓄積層形成區域。蓄積層形成區 域ACLa、ACLb係沿源極、汲極區域S/D互相平行配置。 裝 在反轉層形成區域CH1上形成例如由厚度！ 1^至1〇 nm 左右的二氧化矽組成的單層閘極介電體膜GD〇。該閘極介 電體膜GDO為單層’且膜中的載子阱比較少，纟不具 荷保持能力。 ^ 訂 在閘極介電體膜GDO上形成例如由已添加雜質的多晶 或非晶質矽組成的控制閘極Cl^控制閘極CL如圖3(b)所 ，在源極 '汲極區域S/D的離間空間内與源極、汲極區域义 平行配置於長邊行方向上。控制CL的寬度（問極長度）雖 限定’惟超微細化至50 nm以下日夺，通道内的載子在準急 式移動較為理想。亦即，雖因電場條件極細微化間極^ 時，從源極供給的載子在通道内移動之際，不致因雜質 致細微的窄角散射’引起軌道大大f曲之廣角散射，使 子可彈道性移動。 覆蓋問極介電體膜⑽與閘極控制CL的積層圖案表面 -11 - 556199 五、發明説明（ 蓄積層形成區域ACLa、ACLb的表面以及源極、汲極區域 ^/D的表面，^層複數的彳電體膜而《，形《具有電荷蓄積 能力的閘極介電體膜Gd。 閘極"私體膜GD係從下層依序由底介電體膜BTM、主要 負責蓄積電荷的介電體膜（主電荷蓄積膜）CHS以及頂介電 體膜TOP組成。 底介電體膜BTM例如使用以熱氧化法形成的二氧化矽膜 、氮化處理二氧化石夕膜之膜等。底介電體膜btm的膜厚例 如為2.5 nm至6.0 nm左右。 “主電何-蓄積膜CHS例如由3·0 nm至20 nm左右的氮化矽 膜、、且成。ό亥主電荷蓄積膜CHS例如以減壓法製作，在 膜中含有多數電荷阱。 —頂介電體膜top必須在主電荷蓄積膜CHS的界面附近高 訂 密度形成電荷解’因此’例如熱氧化成膜後的主電荷蓄積 膜而形成。頂介電體膜T0P亦可作為HT〇 (High Temp_㈣、·
ChemiCal-vapo卜dep〇sited_〇xide)膜。頂介電體膜丁⑽以 CVD法形成時藉由熱處理形成該阱。頂介電體膜丁〇p的膜 厚為了有效阻止來自閘極（字元線WL)的電洞注入，謀求防 止可改寫資料的次數降低，最低必須在3()請以上，最理 想的狀況是3 · 5 n m以上。 在该閘極介電體膜gd上形成有與控制閘極CL交又且兼 作記憶電晶體的閘極的字元線WL。字元線WL例如由添加 雜質的多晶石夕或非晶質石夕組成。 圖4(A)係沿圖2所示的記憶單元的字元線之列方向的概 -12- 本纸張尺度適用中s a家標準(CNS) μ規格(21GX297公爱） 556199 A7 B7 五 、發明説明（10 略剖視圖。圖4 (B)係其平面圖。 該記憶單元與圖3(A)、（B)相同，在基板SUB的表面區域 形成源極、汲極區域S/D以及蓄積層形成區域ACLa、ACLb 。蓄積層形成區域ACLa、ACLb間的基板SUB表面區域成為 反轉形成區域CH1。
在反轉形成區域CH1上介於單層的閘極介電體膜GOO之 間形成字元閘極WG。字元閘極WG以與字元線WL相同的寬 度分裂，在每一個記憶單元上形成孤立圖案。 在字元閘極WG的側面、蓄積層形成區域ACLa、ACLb以 及源極、汲極區域S/D上，形成具有電荷蓄積能力的3層構 造的閘極介電體膜GD。構成閘極介電體膜GD的各層BTM 、CHS、TOP的厚度、材料以及形成法與圖3(A)、（B)的狀 況相同。
與字元閘極WL側面側的閘極介電體膜GD相接，在位於 蓄積層形成區域ACLa，ACLb上方的位置區域上，形成例 如側壁形狀的控制線CLa，CLb。控制線CLa，CLb係由添 加雜質的多晶矽或非晶質矽組成。控制線CLa，CLb係埋入 於層間絕緣膜INT内。 在層間絕緣膜INT上形成與字元閘極WG的上面電性連 接的字元線WL。 在圖1至圖4(B)所示的兩個記憶單元中，中央的MOS型電 晶體係在進行記憶電晶體的動作（讀取、寫入、抹除）時， 用以提昇特性的補助性動作。又，根據MOS型電晶體的存 在限定注入電何的區域。亦即’注入電何的區域（以下稱為 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 五、發明説明（ 記憶部）係限定在蓄積層形成區域ACLa, ACLb上的閘極介 電體膜GD部分，其間的單層閘極介電體膜GD〇因不具有電 荷ϊ積旎力而對資料記憶沒有幫助。再者，藉由M〇s型電 晶體的存在，由於注入入兩側的電荷之間不干涉，因此可 確實進行兩位元記憶。 繼之，說明記憶單元的動作。 圖5(A)係使用源極壁注入將電子注入入記憶部1時的動 作之說明圖。 在進行寫入時，例如在成為源極之圖的左側之源極•汲 極區域S/D上施加的基準電壓Vs，在成為汲極之圖的右側之 源極•汲極區域S/D上施加5.0V的汲極電壓Vd。又，例如 在控制閘極CG上施加1·〇ν之特定正電壓Vc ,對記憶閘極 MGa，MGb施加7.0V的特定正電壓Vm。此外，在圖丨中， 控制線CL相當於控制閘極CG ,在圖2中，字元線相當於 控制閘極CG。又，圖1中字元線WL、圖2中控制線CL^tcLb 相當於記憶閘極M G a，M G b。 在該條件下，於反轉層形成區域CH丨形成反轉層，其兩 側的蓄積層形成區域ACLa , ACLb表面形成蓄積層。來自 源極側的蓄積層供給的電子在反轉層内加速，其一部份在 汲極側成為超越構成閘極介電體膜GD的頂介電體膜B丁Μ 之二氧化矽膜的能量障壁φ Si〇2之高能量電子（熱電子）。熱 電子的一部份以某機率注入入記憶部1。 此時的通道方向之水平位置ρχ與通道電位v及水平方向 的通道電場Ex之關係顯示於圖5(B)。
本紙張尺度適财關家標準規格(21(J 556199 五、發明説明（12 及極電廢Vd與源極電壓9(基準 ,,t 1巷旱電壓）Vs的電位差主| # 加在控制線CL·與汲極側的記_間 匕 夕、s兮广1 ^閘極MGa之間的空間正下方 之通道區域。結果，該空間正 場。 下方的通道區域上產生高電 該通道方向的高電場急加速反轉層通道内的電子 將其電子設為高能量電子，對 ^ 里對5己憶部1注入電子。為了提高 =入效率’以與通道垂直方向的電場集中的區域相同的 “或上集中通道方向的電場的方式，控制對控制机與記 憶閘極MGa(字元線WL)施加的電壓。 訂 在本貫施形態中’以蓄積層形成區域ACLa形成蓄積層， 使其電阻下降。此時，控制線以與汲極側的記憶閘極 之間的空間正下方的通道區域的電阻相對變高。從而，汲 極電壓Vd與源極電壓Vs的電位差在該空間正下方的區域 上局部集中施加。藉此，記憶部的源極側端部附近的區域 使通道方向的電場上昇，且藉由記憶閘極MGa與汲極間的 電位差，使該區域的垂直方向電場上昇。 在源極側注入法中’電子為了超越底介電體膜Btm的電 位障壁從該記憶部1的源極側端部附近的區域之通道方向 的電場獲得必須的活性化能量。又，注入時，在必要的通 道上亦可在相同區域獲得垂直的電場。因此，從一般的C η e 注入使電荷注入效率提昇。 尤其是，如本實施形態般，藉由在設置蓄積形成區域時 ，最適化形成反轉層的通道雜質濃度、蓄積層形成區域 ACLa的濃度以及深度，分別提昇對於控制線Cl與記憶閘極 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 556199 A7 B7 五、發明説明（13 ) MGa之施加電壓範圍的自由度，可獲得所謂電荷注入效率 的提昇之利益。 另外，對於另一方的記憶部2進行寫入時，藉由切換兩個 源極、汲極區域S/D間的電壓關係，以同樣原理使電子有效 率地注入入記憶部2 β 如此，對於1記憶單元可獨立寫入兩位元的資訊。 圖6至圖8係顯示調查蓄積層形成區域ACL的有無及其濃 度與電場強度的關係之裝置模擬的結杲之圖表。 在該裝置模擬中，將控制閘極長度設為0 · 1 8 μηι，記憶閘 極長度設為0·09 μπι，具有電荷蓄積能力的閘極介電體膜 GD的厚度設為1 5 nm，控制閘極下的介電體膜GD0的厚度 設為1 0 nm以進行計算。又，圖6至圖8係對記憶閘極MGa 施加電壓5 V，對控制閘極C L施加1 · 5 V，對沒極施加電壓 3.3V時的計算結果。 各圖表中的橫軸係顯示通道水平方向之計算位置的刻度 ’以單元為原點，成為左右對稱β各圖表的左側之縱軸係 顯示電場強度的刻度。在圖中，於負方具有大的峰值的虛 線表示通道水平方向的電場Ex強度，在正方具有峰值的兩 點虛線表示通道垂直方向的電場Ey強度。另外，各圖表右 側的縱軸表示源極•汲極區域S/D。在圖表中以實線表示的 電子密度De係源極•汲極區域S/D為最高5 X l〇2Q/cm3左右 ，蓄積層形成區域ACLa，ACLb為次高8 X 1〇18 /cm3左右， 在其反轉層形成區域上，汲極側越低則變化越平穩β 圖ό至圖8中任一個圊表中’通道水平方向的電場Εχ由於 -16- 五、發明説明（14 ) 從沒極朝向源極的方向成為負符號，因此電子的水平方向 力主σ速電場具有負極性。x，通道垂直方向的電場Ey從通道 表面朝向介電體膜及開極的方向成為負符號，因此電場Ey 的強度越強之處’協助電子注入的垂直方向電場變強。在 此’ 0.09 μπ^ρχ$0.105 _為沒極側的記憶閘極MGa與控 制閘極CL的閘極間間隙。 圖6係顯示省略沒極側的蓄積層形成區域八❿之狀況。 此時，由於在基板SUB使用卩型，故控制閘極正下方、記 憶閘極正下方皆為P型半導體。 圖7及圖8係假定本實施形態之記憶單元，且記憶問極正 下方成為控制閘極正下方與逆極性的半導體。亦即，相對 於控制閘極正下方為p型半導體者，假定蓄積層形成區域 ACLa , ACLb，11化圯憶閘極正下方。作成圖7的計算模式 之際的離子注入條件將劑量設為7 χ 1〇!2 cm-2,加速能量設 為7 keV ,在該條件下相當於進行兩次離子注入。又，在圖 8中，記憶閘極正下方n型雜質濃度比圖7低。具體而言，在 圖8中，劑量設為3·5 X 1〇12 cm_2，加速能量設為7 keV，在 該條件下相當於進行兩次離子注入。 比較上述計算結果，首先，著眼於通道水平方向的電場 Ex。在圖6中，比較圖7及圖8時，可知電場Ex沒有集中， 電場強度亦變低。因此，與圖6的習知型記憶單元構造相對 應的模式中，能量激發電子之電場Ex不足。使得熱電子的 發生機率低於圖7及圖8。 繼而，關於電子密度De，在圖6的構造中，由於記憶間極 -17- 本紙張尺度適财@ s家標準(CNS) A4規格(21GX297公着) 15 五、發明説明（ 正下方為p型半導體，故與圖7及圖8比較時，若干電子密度 變低。相對地，在圖7及圖8的構造中，通道水平方向的電 場EX的電子加速強度成為最大的點附近大致上與1 X 1 〇 16 cm_3相等。 最後，著眼於通道垂直方向的電場以時，於圖6中，記憶 閘極正下方為p型半導體，由於記憶閘極為正偏壓，故基板 表面（介電體膜GD與基板SUB的介面）上空乏層廣，通道垂 直方向的電場Ey強度變強。另外，在圖7及圖8中，通道垂 直方向的電場強度比圖6低。 有效率地將電子注入入閘極介電體膜GD内時，必須藉由 充分的通道水平方向的電場Εχ產生更多的熱電子，並藉由 某程度高的通道垂直方向的電場巧將產生的熱電子誘導至 介電體膜側。此時，通道水平方向的電場Εχ的集中在最強 時的電子密度不高時，即使熱電子的發生機率變高，注入 電荷量亦變小。 在圖6中，由於通道水平方向的電場以強度變弱，熱電子 的產生機率低，故注入效率亦低。 在圖7中，通道水平方向的電場匕在上述圖中雖為最高， 惟需要量低於通道垂直方向的電場，因此熱電子的注入 率不高。 > 最後，在圖8中，通道水平方向的電場集中性、垂直方向 的電場Ey亦到達充分的位準，結果，可預測注入效率為最 高。 根據以上的裝置模擬計算結果試做記憶單元，實際上評 556199 五、發明説明（ 16 價寫入特性。將該評價結果顯示於圖9至圖u。 二為！知型的，單元，亦即記憶閉極及控制閉極正下 ^ =之6己憶早几的寫人特性的測定結果。該構 先則的裝置模擬之圖6的模式對應。 ’、 及圖η在本實施形態的記憶單元，亦即記憶閉極正 成卩衫具有與控制閘極正下方為相反極性的η型蓄積層形 域之1 己憶單元的寫入特性之測定結果。用於圖1〇的測 ^之5己憶早疋中，與先前的裝置模擬之圖7的模式相同，劑 ㈣為7 X 1C)l2cm·2’加速能量設為7 keV’進行兩次離子 注：’以形成蓄積層形成區域ACLa，ACLb。用於圖"的 測定之記憶單元的構造中，記憶單元正下方的，蓄積層形 成區域ACLa，ACLb的雜質濃度低於圖1()，與圖8之模式對 應。亦即1劑量設為3.5χ1〇Ά加速能量設為 ’進行兩次離子注人’以形成蓄積層形成區域Acu，八❿。 圖9、圖丨〇及圖U係如其橫軸所示，在1 χ i〇.s(i㈣至 1 X l〇'2s (10 ms)的範圍内，使施加於記憶開極的寫入脈衝 的施加時間變化’以在各點上的臨限值電壓心為縱軸加以 標繪。又，在各圖表中，從2.5VU.GV為止以#Q5v作為 >數刀配化加於5己憶閘極的寫入脈衝的電壓值，以線連 接各電壓值的臨限值電壓Vth，顯示其變遷。在上述圖中， 寫入脈衝的電壓值低，且在脈衝的施加時間短的區域上， 臨限值電壓變化量大的單元電荷注入效率高，纟示可進行 高速動作。 在圖9中，寫入脈衝的施加時間為最短的t…，檢測出 訂 線 -19- 本紙張尺奴财@ a家標準(CNS) μ規格(2lGx 297公爱） 五 發明説明（ 17 :V的㈣值電„化，又，為了獲社 變化，可知寫入脈衝電壓Vg必須為7V。 值4 :卜在圖10中，寫入脈衝電壓的施加時間為1 Μ :則出0.8V的臨限值電壓變化’ Vg= 7V，在脈衝 ： 1 H1S的寫入中，檢測屮1 T ,aJ ^ 把而出1.8乂的g品限值電壓變化。 由設置蓄積層形成區域ACLa，顯示電荷注入效率比習知古稭 :圖η中，寫入脈衝電墨的施加時間為…二 电土文化v卜7V，在脈衝施加時間為lms的 寫入中，檢測出2.8V的臨限值電壓變化。結果， 畜積層形成區域ACLa的濃度時，表示電荷注人效率極=。 上述測定結果，與先前的裝置模擬之計算結果的預:一 致，顯：本實施形態之記憶單元構造比習知型的記憶單元 更可提:電荷注入效率’進行高速且低電壓的動作者。又 ，關於蓄積層形成區域的雜質濃度，以記憶單元 、低電壓化為目的，以提昇電荷注入效率方面，其雜質農 度比源極·汲極區域S/D的雜質漢度低，顯示其濃度最適值。 在進行抹除時，拔除保持電荷，注入逆極性的電荷。 拔除保持電荷時，透過頂介電體膜BTM將電荷拔除於其 板側。不論如何，為了產生拔除方向的特定電場，在記.二 閘極（圖1中為字元線、圖2中為控制線CLa，⑽)與源極· 汲極區域S/D(以及基板SUB)之間施加電壓。藉此，在基板 側或是記憶閘極側利用FN隧穿化等祓除保持電荷。從=極 介電體膜GD内拔除保持電荷時，記憶電晶體推移到抹除狀 -20 - 本紙張尺度適财S g家標準(CNS) A4規格(2l〇x297公着) 556199
_另外，注入保持電荷與逆極性電荷以進行抹除之圖12的 月况、，對記憶閘極MGa施加負、電壓，對抹除對象之記憶部1 的源極•汲極區域施加正電壓。 ^ °亥條件T，於t積層形成區域ACLa形成反轉層，且藉 。腎曲陡急的能帶，產生累增崩潰（Avalanche Breakd〇wn) :到該崩潰的過程中’產生高能量電子，電洞對，妖電子 靠近正電壓被吸入蓄積層形成區域仙或源極·汲極區域
:匕内。另夕卜，熱電洞雖然大部分流入基板議，惟其一部 份靠近記憶閘極的電場並注人人閘極介電體膜㈤（記憶部 1)内。 裝 士在該抹除方法中，即使欲對相反側的記憶部2注入熱電洞 時，在記憶部2側產生同樣的電場。該記憶部2的消去可與 記憶部1獨立進行，可同時抹除2位元。 /、 訂
讀取係使用所謂反向導引（Reverse lead)e亦即，以可保 持讀取對象的記憶資料之記憶部側為源極，其他的記憶部 側為汲極的方式，在兩個S/D雜質區域2間，例如施加15v 至3V左右的汲極電壓，分別對控制閘極CG、源極側的記憶 閘極MGa或MGb施加特定的正電壓。結果，讀取對象的源 極側記憶部内的電荷知有無因應電荷量的不同，產生通； 的導通/截斷或電流量的不同’結果，汲極側的雜質區域上 出現電位變化。ϋ由未圖示該電位變化的感應方欠大器進行 讀取，可邏輯判斷記憶資料。 其他記憶部的讀取同樣切換源極與汲極進行。藉此，獨 立讀取2位元記憶資料。 -21 - 556199 A7
第2f施形鲅 在抹除時可有 第2實施形態係有關-種不需使用負電壓 效注入電洞的電荷注入方法。 =13係顯示抹除動作的圖式，圖14係顯示抹除偏 之表格。該抹除動作係利用電離撞擊之兩個模式消式、 、杈式1-2)與利用能帶間隧穿化之模式2。 工 首先，說明模式lq。 在模式1-1的抹除中，將施加於成為源極之圖左側m •汲極區域S/D之源極電壓Vs、施加於基板（第2導電型 體）SUB的基板電壓h 、，β | > b以及施加於圮憶閘極（第1閘極） MGa之消去閘極電壓Vmg全部設為基準電位vss(例如〇v) 。在該狀態下，對成為源極之圖右側的源極•汲極區域$① 施加特定的正電壓（汲極電壓= vd=3v)，對控制電極（第^ 閘極）C G及反轉層形成區域c η丨施加用以形成通道的控制 閘極電壓Vcg之特定正電壓Vcg= 3-5V。 在該偏壓條件下，在通道上移動的電子〇藉由橫向的電場 加速使其部份成為熱電子。然而，由於熱電子與第1 實施形態1不同的記憶閘極在正電壓不偏壓，因此大致上不 需注入入閘極介電體膜GD，可進行加速，且其一部份避開 未形成蓄積層的狀態之高電阻蓄積層形成區域ACLa，而轉 入其下方區域，殘留的部分則進入蓄積層形成區域ACLaR 。進入蓄積層形成區域ACLa的正下方之空乏層内（或是蓄 積層形成區域ACLa内部）的高能量電子撞擊矽晶格（或承受 散射），產生高能量電洞HH與電子HE之對。其中，熱電子
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E被及引至n型的源極•汲極區域S/D或蓄積層形成區域 ACLa，惟熱電洞hh漂移到通道中央側，且其一部份沿著 基板SUB與蓄積層形成區域ACLa的境界之電位（P〇tential) 溝朝向記憶閘極MGa側。該熱電洞HH超越底膜BTM的電位 障*1，捕獲至主電荷蓄積膜CHS中的載子阱。該電荷捕獲 區域（記憶部1)係限定在汲極側的一部份。 圖1 5係顯不模式1 _丨的電離撞擊抹除的模擬結果圖式。在 4模擬中’設置成為源極的源極•汲極區域S/D、基板suB 、記憶閘極MGa ’在對成為汲極的源極汲極區域S/D施加7V 。對控制閘極CG施加5 V的條件下，計算每單位時間内的單 位體積之能量分布而求出者。圖係表示在通道方向切開元 件的汲極側一部份之剖面，其縱及橫的刻度單位為〇 .丨pm 。圖中的數值顯示高能量電荷密度，為應乘值，例如數值 26内側係存在1 X 1〇26個/cm3以上的高能量電荷。 相對地’圖1 6係在未設置蓄積層形成區域a c L a時顯示相 同偏壓條件下的源件高能量電荷分布。 從上述兩圖的比較，判斷藉由設置蓄積層形成區域ACLa ’使得高能量電荷的產生機率特別高，亦即高數萬倍。又 ’圖1 6之情況’能量比較高的電荷之分布中心雖然為成為 汲極的源極•汲極區域S/D正前方的基板表面側，惟在設置 蓄積層形成區域ACLa的圖1 5之情況，判斷其分布中心從蓄 積層形成區域ACLa的全域及於下方的基板深部。這證實了 電離撞擊不僅在蓄積層形成區域ACLa内引起，亦在蓄積層 形成區域ACLa下方的空乏層内引起，藉此，相當多的高能 -23-
556199 A7 B7 五、發明説明（21 ) ""- 量電荷產生的預測。 以這種模擬結果為基礎，決定蓄積層形成區域AcLa的濃 度以及深度，試做元件。然後，在元件的閘極介電體膜GD 的=憶部1上，利用C Η E注入，注入獲得特定的臨限值變化 的量的電子’改變㈣施加没極電壓的脈衝時間（puise duration)，將利用電離撞擊生成的熱電洞^1注入入閘極介 電體膜GD’利用所謂的反向導引法測定臨限值變化。將該 測定結果顯示於圖17。 ' 在該測定中，以最初的脈衝施加後的臨限值測定雖益法 順利進行寫入側的測定，惟從圖可判斷以2 “ s短時間抹除 ，可獲得2V以上的臨限值變化’利用電離撞擊時， 相當高速的抹除。 作為參考’將習知的FN随穿化抹除特性顯示於圖18。哼 圖之測定所使用的試料（非揮發性記憶裝置）雖具有分裂開 (广㈣構造，惟如本實施形態’不具有低濃度雜質區 域（畜積層形成區域ACLa)。在抹除時，對記憶開極⑽， ^施加近撕的負電壓，藉由_穿化將f積電子拔至 基板側。或是，對控制閘極施加特定電麼的狀態，對記憶 閘極施加負偏壓。上述抹除方法係與&實施形態一 此省略其詳細說明。 在 圖18的抹除特性之測定中’使用前者的FN通道抹除。又 ，記憶開極的施加電壓從·4.〇ν變化到_9 〇v , 值的脈衝施加時間依存性。如圖，在FN通道抹除令， 的短時間抹除中，臨限值不致變化，當獲得2V以上的臨限 -24- 五、發明説明（22 ::化時’閘極施加電壓即使為_9的高電壓，亦需要10ms ’車:本實施形態的電離撞擊抹除’抹除動作大幅減慢。 本貫施形態中’又，試做時，以調查蓄積層形成區域 ACLa的深度與高能量電荷產生機率的關係的目的，在離子 =㈣行能量的種種變化。該離子注人能量與㈣特性 的關係顯示於圖19。在圖19中’顯示作為離子注人的 、15 keV、25 keV的試料臨限值之沒極電塵依存性。其中 :可知離子注入能量為15 W，元件的抹除最快速:、之 j依序為25 keV、7 keV。亦即’ f積層形成區域 冰度有取適值’太淺或太深都不好。這是因為當蓄積層形 成區域ACLa太淺時’阻礙高能量化電子注人之臨限值降低 ’反之’若太深’則熱電子的產生機率降低，或是熱電子 的產生源離基板太遠，表示電洞注入無法有效進入。 圖14的模式1-2中，使基板電壓Vsub開放，進行電離撞擊 =除。此時，其他的偏壓條件與上述模式κι相同。在電離 撞擊抹除時’一次生成大量的熱電洞，其大部分流至基板 。從而’抑制基板電流以降低周邊電路的電流負荷，如此 可望將基板設為電位浮動狀態。χ，當基板開放時，由於 施加於電洞的電場僅設為汲極與記憶間極間的電場，因此 可有效地將所產生的熱電洞注入主電荷蓄積膜c H s。此時 ，基板或井電位至少稍微變動，在抹除速度上將有產生偏 差不均的疑慮，惟抹除速度在極短時間内進行，因此對抹 除，度的影響不大’藉著最適化抹除時間，可充分抹除對 象單元。 556199 發明説明（23 另外。模式2係與上述其他模式不同，利用因能帶間通道 電流而產生的熱電洞。該抹除原理雖於第1實施形態詳述， 准在此僅使用基準電位與正電壓，不使用負電壓。亦即， 將源極設為開放，將基板電位Vsub、記憶閘極以及控制閘 極的施加包壓Vmg、Vcg在基準電位的狀態下，對汲極施加 8-9V的正電壓vd。藉由該汲極與記憶閘極間的電場，於作 為汲極功能的源極·汲極區域S/D及蓄積層形成區域ACLa 的表面形成深的空乏層，利用能帶陡急彎曲產生能帶間通 道電w。因此，生成熱電子與熱電洞之對，其中，熱電洞 注入於閘極介電體膜GD内的主電荷蓄積膜cHS。 產生起因於這種能帶間隧穿化或是電離撞擊熱電洞的電 場，係利用FN隧穿化單存地從通道内全面拔去電子，但卻 比所需電場低。又，由於不使用負電壓，因此可簡化周邊 電路，適合用於混載於系統LSI等需要邏輯電路的製程親和 性的非揮發性記憶體。 在本發明的實施形態中，可進行種種變更。 例如圖20所示，亦可為僅控制閘極cG之單側設置蓄積層 ，成區域ACLa的記憶單元構造。此時，當然，雖為i位元/ 單元記憶，惟記憶單元面積比上述的2位元/單元小。 又問極介電體膜G D的構造不限定於所謂的μ 〇 n 〇 s型 ，亦可為MNOS型。又，小粒徑半導體，如多晶矽的微粒 子在y I電體膜内離散化埋入之毫微結晶型，或所謂的F 〇型 亦可應用本發明。 先則說明的可2位元記憶的記憶單元Μ、或是圖2 〇所示的 -26- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐） 裝 訂 線 556199
、發明説明（ 24 5己憶單元中，可將 蓄積層形成區域， 極设為單一閘極。在本發明中，具有 由控制其濃度與深度，可使記憶定晶 藉 ^ L /又六体及，3 1文思疋晶 • >、工制電晶體的閘極施力^電 構乎銪时^ ys 电&相寻。此時，可獲得元件 傅k簡早化之優點。 【發明之功效】 有：本發明之非揮發性記憶體裝置，根據其電荷注入方 :二於具有可在源極側注入時容易產生高電場之 二因此源極側注入效率比以往佳。藉此，縮短寫入或抹 或是’★寫入或抹除時可降低所需的 及消耗電力。 土 上述電荷注入時與注入逆極性的 約Ό…β ^生的電何之際，利用電離撞 擊或月b 7JT間通道電流時，不使用自 了个便用負電壓可生成高能量雷
。從而，可簡單化周邊電路。 °T 【圖式之簡要說明】 圖1係顯示本發明的實施形態之非揮發性記憶 構成例之等效電路圖。 、第1 圖2係顯示本發明的實施形態之非揮發性 的一 構成例之等效電路圖。 思早凡的第2 圖3(A)係沿圖1的記憶單元的字元線之 視圖。 j方向的概略剖 (B)係其平面圖。 圖4(A)係沿圖2的記憶單元的字元線之列 視圖。 ]方向的概略剖 (B)係其平面圖。 -27-
本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 556199 A7 _________ B7 五、發明説明（25 ) 圖5(A)係使用源極側面注入對記憶部丨注入電子時的動 作說明圖。（B)係顯示此時的通道方向的水平位置與通道電 位以及水平方向的通道電場的關係說明圖。 圖6係顯示調查假想習知構造的記憶單元，省略汲極側的 蓄積層形成區域ACLa時的水平方向位置與電子濃度以及 電場強度的關係之裝置模擬結果圖表。 圖7係顯示調查假想本發明實施形態之記憶單元，當記憶 閘極正下方成為控制閘極正下方與逆極性的半導體時，水 平方向位置與電子濃度以及電場強度的關係之裝置模擬結 果圖表。 圖8係顯示調查假想本發明實施形態之記憶單元，當記憶 閘極正下方成為控制閘極正下方與逆極性，且成為較圖^ 濃度低的η型半導體時，水平方向位置與電子濃度以及電場 強度的關係之裝置模擬結果圖表。 圖9係以對應於圖6所示的模式之條件試作的記憶胞寫入 特性的評價結果之圖表。 圖10係以對應於圖7所示的模式的條件試作的記憶胞之 寫入特性的評價結果之圖表。 圖Π係以對應於圖8所示的模式的條件試作的記憶胞之 寫入特性的評價結果之圖表。 係在第Θ施形態的記憶單元中，利用能帶間通道電 流生成、注入、抹除保持電荷與逆極性的電荷時之動作圖示。 圖13係在第2實施形態的記憶單元中，利用2次離子撞擊 生成、注人、抹除保持電荷與逆極性的電荷時之動作圖示。 -28- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公爱了 556199 A7
圖14係在第2實施形態的每一個記憶單 示偏壓條件之表格。 抹除杈式顯 圖15係從有蓄積層形成區域的元件構 高能量電荷分布圖。 、之柄挺所獲得的 、圖二係作為比較對象，從沒有蓄積層形成區域 造之板擬所獲得的高能量電荷分布圖。 圖=17係顯示抹除第2實施形態的記憶單元之抹除特性的 圖18係顯示利用習知型的FN隧穿化之抹除特性的圖表。 圖19係在第2實施形態中調查蓄積層形成區域時：
離子注入能量的大小與抹除速度的關係之臨限值的 壓依存性之圖表。 I 圖20係顯示本發明的實施形態之記憶單元構造 之概略剖視圖。 ^ ' 【元件符號說明】 CHI，CH2a，CH2b···通道形成區域（CH1 :反轉層形成區 域）、S/D·’·源極•汲極區域、GD···閘極介電體膜（具有電荷 t積能力的蓄積膜）、GD〇··•閘極介電體膜（不具有電荷蓄積 能力的單層介電體膜）、BTM…底介電體膜（電位障壁層_)、、 CHS···主電荷蓄積層（包含電荷捕獲準位的介電體膜）、 top···頂介電體膜（電位障壁層）、WL、字元線（第^閘極）、 WG···字元閘極（第2閘極）、MGa，MGb…記憶閘極（第i閘極） 、CL，CLa，CLb…控制線（第！或第2閘極）、CG···控制閘極 (第㈣極）' ACL ’ ACLa ’ ACLb···蓄積層形成區域。 -29·

Claims (1)

  1. 、申請專利範固 L -種非揮發性半導體記憶裝置，具備有 、由挾住通道形成區域的第成區域 :極，區域、介以具有電荷蓄積:二 ;通運形成區域上的閘極者，其特徵在於， 一 上述通道形成區域係由以下構件組成·· 反二2t電型半導體組成，藉由反轉層形成有通道的 反轉層形成區域； <、幻 二!、1導電型半導體組成，藉由多數載子的蓄積層形 成有通道的蓄積層形成區域。 、 2. 專利範圍第1項之非揮發性半導體記憶裝置，- ，.=2!積層形成區域的第1導電型半導體的雜質 的ί質濃度源極•沒極區域的第1導電型半導體 3·如申請專利範圍第！項之非揮發性半導體記憶裝置，立 12述蓄積層形成區域上，介以具有電荷蓄積能力的 積層膜形成有第1閘極， =反轉層形成區域上，介以不具有電荷蓄積能力 的早層；丨電體膜形成有第2閘極， 上述第1閘極與第2閘極附此絕緣分離。 《如申請專利範圍第3項之非揮發性半導體記憶裝置，其 中具有上述電荷蓄積能力的積層膜從上述蓄積戶形成 區域上延至上述反轉層形成區域的端部上/積層瓜成 5·如申請專利範圍第3項之非揮發性半導體記憶裝置，其 中分別在反轉層形成區域與一方的源極•沒極區域間、 -30- 本紙張尺度適财關家標準(CNS) A4規格^〇><297公釐） 、申請專利範園 反轉層形成區Μ血„ 述蓄積層形成區域， 極•汲㈣域間，設有上 積:Γ ί各畜積層形成區域上方，介以具有上述電荷蓄 積此力的積層膜配置有上述第1閘極。 中在15，圍第1項之非揮發性半導體記憶裝置，其 積層膜層形成區域上形成有具電荷蓄積能力的 f上述反轉層形成區域上形成有不具電荷蓄積能力 的早層介電體膜， 、 極在該單層介電體膜與上述積層膜上形成有單-的閘 7. ，專利範圍第!項之非揮發性半導體記憶裝置，其 八命述積層朕具有將包含經離散化的電荷捕獲電位之 二-电體膜’以作為電位障壁層之兩個介電體膜夾著之三 層構造。 8. 一種非揮發性半導體記憶裝置的電荷注入方法，該非揮 =性：導，記憶裝置係具備有：由第丨導電型半導體組 ’错由多數載子的蓄積層形成有通道的f積層形成區 域，,，以及由第2導電型半導體組成，藉由反轉層形成有 通道的反轉層形成區域所組成之通道形成區域；由挟住 通這形成區域的第1導電型半導體所構成的兩個源極· f極區域；在介以具有電荷蓄積能力的積層膜，形成於 畜積層形成區域上的第，極；在介以不具有電荷蓄積 能力的單層介電體膜’形成於反轉層形成區域上的第2 -31 -
    申清專利範
    問極者’其特徵在於具備有以下步驟·· 在進行寫入或抹除時， 於上述1個源極、沒極區域間施加特定電麗的步驟； ，：：ί!積形成區域的邊界附近的反轉層形成區域 二心性激發的電荷從源極侧注入上述第丨閉極下 的積層膜内的方式，對糾閘極施加第】電壓，對 極施加低於第1電壓的第2電壓之步驟。 甲 9· 一種非揮發性半導體記憶裝置的電荷注入方法 發性半導體記憶裝置係具備有 x 第1導電型半導體組 :错由夕數載子的蓄積層形成有通道的蓄積層形成區 二：導電型半導體組成’藉由反轉層形成有 k勺反I層形成區域所組成之通道形成區域；由挟住 通道形成區域的第！導電型半導體所構成的兩個源極· :及極區域；在介以具有電荷蓄積能力的積層膜，形成於 畜積層形成區域上的第㈣極；在介以不具有電荷蓄積 能力的單層介電體膜，形成於反轉層形成區域上的第2 閘極者，其特徵在於具備有以下步驟： 在進行寫入或抹除時， 在上述兩個源極、汲極區域中之一方施加基準電麼， 對另一方施加特定的正電壓的步驟； 加速㈣於上述通道形成區域的載子，在沒極端使所 發生的高能量電荷揸擊，藉由撞擊時的電離，生成電子 、電洞對’以將所生成的電洞注人上錢極側之上述積 s膜的方 < 〃別對上述第i間極與上述第2閘極施加經 -32- 本紙張國國家標準(CNS) 釐) 556199 申清專利祀圍 最適化的正電壓之步驟。 10·如申請專利範圍第9 荷注入方法，1中又 '勺人I 11半導體記憶裝置的電 基準電壓的步驟。L5對上述第2導電型半導體施加 以申請專利範圍第9項之非揮發性 何注入方法，其中# 。己隐衣置的電 開放的狀態電性伴持：二气行上述寫入或抹除時，以 …請專利範圍二 入方法，其中更包含在進行上述寫入或抹4 : 芦由…另！ 成為電性開放的狀態， 错由形成方；另-方的源極、没極區域表面的 能帶間隧穿化，生成電子 a 卞電/同對，以使所生成 以注入上述積層膜内的方式， 飞 別對上述兩個源極、汲 。區域、上述第1閘極與上述第2閘極施 電壓或基準電壓之步驟。 取、化的正 -33 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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