KR20100115240A - 반도체 메모리 소자 및 그 구동방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자 및 그 구동방법에 관한 것이다. 보다 구체적으로, 비휘발성 메모리 소자와 휘발성 메모리 소자의 동작이 가능한 융합 메모리 소자 및 그 구동방법에 관한 것이다.
본 발명에 따른 융합 메모리 소자는, 기판상에 형성된 제1 절연층, 제1 절연층상에 형성된 부유바디셀, 부유바디셀 양측에 각각 형성된 소오스 및 드레인, 부유바디셀상에 형성된 제2 절연층, 제2 절연층 사이에 형성되고, 비휘발성 메모리 소자로 동작할 경우, 전체영역에서 전자가 축적 및 축출 될 수 있고, 커패시터리스 디램 소자로 동작할 경우, 전체영역 중 드레인과 인접한 국부적인 영역에서 전자를 트랩 할 수 있는 부유게이트, 및 제2 절연층상에 형성된 제어게이트를 포함한다.
본 발명에 따르면, 융합 메모리의 기능 중 커패시터리스 디램 소자 및 단일 커패시터리스 디램 소자에 있어서, 저전력으로 센싱 마진을 증가시킬 수 있고, 고속 동작이 가능하며, 데이터 유지 시간을 증가시킬 수 있다.
융합 메모리(unified random access memory), 커패시터리스 디램(capacitorless DRAM), 밴드간 터널링(band to band tunneling), 게이트 누설 전류(gate induced leakage current)
Description
본 발명은 반도체 메모리 소자 및 그 구동방법에 관한 것이다. 보다 구체적으로, 비휘발성 메모리 소자와 휘발성 메모리 소자의 동작이 가능한 융합 메모리 소자 및 그 구동방법에 관한 것이다.
융합 메모리 소자란, 플레쉬 메모리 소자와 같은 비휘발성 메모리 소자와, 디램 소자와 같은 휘발성 메모리 소자의 동작이 가능하도록 융합된 반도체 메모리 소자를 의미한다.
기존의 융합 메모리 소자에서 휘발성 메모리 소자인 디램 소자의 경우, 단위 셀이 단일 트랜지스터와 단일 커패시터로 이루어져 있어, 그 구성이 비교적 간단하며, 고속 동작이 가능하기 때문에 시스템 메모리 장치로 많이 이용되고 있다. 그러나 고집적화를 위한 소자의 축소 시, 단위 셀의 전체 면적에 대한 커패시터 면적의 축소가 어렵다는 문제점이 있다. 이러한 문제점을 해결하기 위해 최근에는 커패시터 없는 디램에 대한 연구가 많이 보고되고 있다.
커패시터 없는 디램 소자의 경우, 부유 바디셀의 홀 유무 상태의 구분을 통 해 동작하게 된다. 부유 바디셀에 홀을 축적하는 경우, 부유 바디셀의 드레인 쪽에서 충돌 이온화(impact ionization) 효과 또는 게이트 누설 전류(gate induced drain leakage current, GIDL)를 이용하여 부유 바디셀에 홀이 축적된다. 이와 같이 홀이 축적되는 경우, 채널의 전위가 높아지게 되어 문턱전압이 낮아지게 되고, 이에 따라 드레인의 전류 변화가 일어나게 되는데, 이러한 전류 변화의 차이를 읽어 들임으로써, 상태 '1' 또는 '0'을 구분하게 된다.
홀의 축적은 중성 영역이 존재하는 부분 공핍형 절연층 매몰 실리콘 기판(partially depleted silicon on insulator, PD SOI)에서 가능하다. 반대로, 중성 영역이 없는 완전 공핍형 절연층 매몰 실리콘 기판(fully depleted silicon on insulator, FD SOI)의 경우, 백게이트(back gate)에 음 전압을 인가하는 방식을 통해 중성영역을 만들어 줌으로써 홀의 축적이 가능하다.
커패시터 없는 디램 소자가 충돌 이온화 효과를 이용하여 쓰기 동작을 할 경우, 큰 센싱 마진(sensing margin)을 위해, 높은 전압과 전류가 필요하며, 이는 큰 전력 낭비를 초래하게 된다.
한편, 융합 메모리 소자의 관점에 있어서, 커패시터 없는 디램의 경우, 그 동작 과정에서 각 셀의 문턱전압은 일정하게 유지되어야만 안정적인 메모리 동작이 가능하다. 그러나 충돌 이온화 효과를 이용하여 쓰기 동작을 실행하는 커패시터 디램 소자의 경우, 고에너지를 가진 전자를 충돌시켜 부유 바디셀에 홀의 축적됨을 유발해야 하므로, 고에너지를 가진 전자는 비휘발성 메모리 소자의 부유 게이트 즉, 전하 저장소로 주입될 확률이 크며, 문턱전압의 변화를 초래할 수 있다. 따라 서 융합 메모리 소자에 있어서, 커패시터 없는 디램의 동작 과정 중에 원하지 않는 문턱전압의 변화를 막거나, 전력 소모를 줄이기 위해서는 게이트 누설 전류를 이용한 쓰기 동작 방식이 충돌 이온화 효과를 이용하는 방식보다 적합하다.
도 1a는 기존의 융합 메모리 소자의 동작 중 커패시터리스 디램 소자의 동작원리를 나타내기 위한 융합 메모리 소자의 구성도이다. 도 1b는 기존의 융합 메모리 소자의 동작 중 커패시터리스 디램 소자의 동작에 의한 에너지 다이어그램을 나타낸 도면이다.
기존의 융합 메모리 소자의 동작 중 커패시터리스 디램의 쓰기 동작을, 게이트 누설 전류를 이용하여 실행 할 경우, 게이트 전극(150)에 음의 전압을, 드레인 전극(130b)에 양의 전압을 인가함으로써, 그 동작이 이루어지게 된다. 즉, 커패시터리스 디램의 쓰기 동작 시, 도 1b에 도시된 바와 같이, 전자의 밴드간 터널링(125)에 의해 형성된 홀(123)은 도 1a에 도시된 바와 같이, 부유 바디셀(120)의 영역 중 낮은 포텐셜을 갖는 영역에 축적되고, 축적된 홀(123)에 의해 문턱전압이 변화하며, 변화된 문턱전압으로 인해 드레인(130b)의 전류 변화를 읽어내어, 상태 '1'또는 '0'을 구분함으로써, 휘발성 메모리 소자로서 동작하게 된다.
그러나, 융합 메모리 소자의 동작 중 비휘발성 메모리 소자의 동작을 위한 전하 저장소인 부유 게이트(143)가 게이트 절연층(140) 내에 위치하기 때문에, 게이트 조절 능력이 저하되고, 이로 인해 전자의 밴드간 터널링 확률이 떨어지게 된다. 이에 따라 커패시터리스 디램의 쓰기 동작 과정에서 게이트 전극(150)에 인가되는 동작 전압(Vgs), 드레인 전극(130b)에 인가되는 전압(Vds)을 높여주어야 하므 로, 높은 전력 소모를 초래하게 된다. 따라서 게이트 누설 전류를 이용한 쓰기 동작의 효율을 극대화하기 위해서는, 밴드간 터널링 확률을 높여 주어야 하고, 이를 위해 얇은 게이트 절연막 또는 높은 일함수를 갖는 게이트 물질을 사용하는 것이 바람직하다.
그러나, 융합 메모리 소자의 경우, 비휘발성 메모리 소자의 동작을 위한 전하 저장소가 게이트 절연막내에 위치하고 있는데, 이는, 게이트 절연막을 더욱 두껍게 하여 밴드간 터널링 확률을 더욱 작게 만듦으로써 결국, 커패시터리스 디램에서의 센싱 마진을 작게 만들기 때문에 쓰기 동작 시, 높은 쓰기 전압을 필요로 하게 된다. 또한, 높은 일함수를 갖는 게이트 물질을 사용했을 경우, 밴드간 터널링 확률뿐만 아니라, 문턱전압까지 증가하게 된다. 이러한 문턱전압의 증가는, 메모리의 동작 전압 및 전류를 다시 증가시키게 함으로써, 다시 전력 소모의 문제를 초래하게 된다.
따라서 융합 메모리 소자의 관점에 있어서, 큰 센싱 마진을 가지면서 동시에 낮은 전력 소모를 갖는 융합 메모리 소자와 그 구동방법의 개발이 시급한 실정이다.
이러한 문제점을 해결하기 위해 본 발명은, 융합 메모리 소자의 기능 중 커패시터리스 디램이 낮은 전압에서도 큰 센싱 마진을 얻을 수 있으며, 문턱전압의 변화가 최소화 되어 안정적으로 동작할 수 있는 융합 메모리 소자 및 그 구동방법 을 제공함에 그 목적이 있다.
또한, 낮은 전압에서도 큰 센싱 마진을 얻을 수 있는 단일 커패시터리스 디램 소자 및 그 구동방법을 제공하는 것에 그 목적이 있다.
본 발명에 따른 융합 메모리 소자는, 기판상에 형성된 제1 절연층, 제1 절연층상에 형성된 부유바디셀, 부유바디셀 양측에 각각 형성된 소오스 및 드레인, 부유바디셀상에 형성된 제2 절연층, 제2 절연층 사이에 형성되고, 비휘발성 메모리 소자로 동작할 경우, 전체영역에서 전자가 축적 및 축출 될 수 있고, 커패시터리스 디램 소자로 동작할 경우, 전체영역 중 드레인과 인접한 국부적인 영역에서 전자를 트랩 할 수 있는 부유게이트, 및 제2 절연층상에 형성된 제어게이트를 포함한다.
기판은,
부분 공핍형 절연층 매몰 실리콘(Partially Depleted Silicon On Insulator, PD SOI) 기판인 것이 바람직하다.
제1 절연층은,
게르마늄 또는 N형 불순물이 기판에 이온주입 되어 형성된 이온주입층인 것이 바람직하다.
제1 절연층은,
기판의 물질과 밴드갭의 차이가 있는 물질을 포함하여 형성된 것이 바람직하다.
부유게이트는,
폴리 실리콘, 비정질 실리콘, 금속 산화물, 실리콘 질화물, 실리콘 나노결정물질, 및 금속 산화물 나노결정물질 중 하나를 포함하고,
부유게이트의 전체영역 중 드레인과 인접한 국부적인 영역에는, 채널 열전자 주입을 통해 주입된 열전자를 트랩하는 전하트랩층이 형성된 것이 바람직하다.
제어게이트는,
폴리 실리콘, 비정질 실리콘 및 금속물질 중 어느 하나인 제1 물질을 포함하고,
제어게이트의 전체영역 중 드레인과 인접한 국부적인 영역에 형성되며, 제2 물질로구성된 제2 물질부를 포함하고,
제2 물질은,
제1 물질의 일함수보다 크며, 서로 다른 일함수를 갖는 금속물질들 또는 p타입으로 도핑된 폴리 실리콘을 포함하는 것이 바람직하다.
본 발명에 따른 커패시터리스 디램 소자는, 기판상에 형성된 제1 절연층, 제1 절연층상에 형성된 부유바디셀, 부유바디셀 양측에 각각 형성된 소오스 및 드레인, 부유바디셀상에 형성된 제2 절연층, 드레인과 인접한 제2 절연층 사이에 국부적으로 형성되고, 주입된 전자를 트랩 할 수 있는 전하트랩층, 및 제2 절연층상에 형성된 제어게이트를 포함한다.
기판은,
부분 공핍형 절연층 매몰 실리콘(Partially Depleted Silicon On Insulator, PD SOI) 기판인 것이 바람직하다.
제1 절연층은,
게르마늄 또는 N형 불순물이 기판에 이온주입 되어 형성된 이온주입층인 것이 바람직하다.
제1 절연층은,
기판의 물질과 밴드갭의 차이가 있는 물질을 포함하여 형성된 것이 바람직하다.
전하트랩층은,
폴리 실리콘, 비정질 실리콘, 금속 산화물, 실리콘 질화물, 실리콘 나노결정물질, 및 금속 산화물 나노결정물질 중 하나를 포함하고,
채널 열전자 주입을 통해 주입된 열전자를 트랩하는 것이 바람직하다.
제어게이트는,
폴리 실리콘, 비정질 실리콘 및 금속물질 중 어느 하나인 제1 물질을 포함하고,
제어게이트의 전체영역 중 드레인과 인접한 국부적인 영역에 형성되며, 제2 물질로 구성된 제2 물질부를 포함하고,
제2 물질은,
제1 물질의 일함수보다 크며, 서로 다른 일함수를 갖는 금속물질들 또는 P타입으로 도핑된 폴리 실리콘을 포함하는 것이 바람직하다.
본 발명에 따른 융합 메모리 소자의 구동 방법은, 비휘발성 메모리 소자의 동작을 통해 부유게이트에 축적된 전자를 제거하는 전자제거단계, 전자제거단계를 통해 전자가 제거된 부유게이트의 전체영역 중 드레인과 인접한 영역에 전자를 국부적으로 주입하는 전자주입단계, 및 게이트 누설 전류를 이용하여 부유바디셀에 홀을 축적하는 데이터쓰기단계를 포함한다.
전자주입단계는,
제어게이트와 드레인에 양의 전압을 인가하는 채널 열전자 주입 방식을 이용하여 부유게이트에 열전자를 국부적으로 주입하는 것이 바람직하다.
데이터쓰기단계는,
소오스에 접지전압, 제어게이트에 음의 전압 또는 접지전압, 드레인에 양의 전압을 각각 인가하여 부유바디셀에 홀을 축적하는 것이 바람직하다.
본 발명에 따른 커패시터리스 디램 소자의 구동방법은, 전하트랩층에 전자를 주입하는 전자주입단계, 및 게이트 누설 전류를 이용하여 부유바디셀에 홀을 축적하는 데이터쓰기단계를 포함한다.
전자주입단계는,
제어게이트와 드레인에 양의 전압을 인가하는 채널 열전자 주입 방식을 이용하여 전하트랩층에 열전자를 주입하는 것이 바람직하다.
데이터쓰기단계는,
소오스에 접지전압, 제어게이트에 음의 전압 또는 접지전압, 드레인에 양의 전압을 각각 인가하여 부유바디셀에 홀을 축적하는 것이 바람직하다.
본 발명에 따르면, 융합 메모리의 기능 중 커패시터리스 디램 소자 및 단일 커패시터리스 디램 소자에 있어서, 저전력으로 센싱 마진을 증가시킬 수 있고, 고속 동작이 가능하며, 데이터 유지 시간을 증가시킬 수 있는 효과가 있다.
이하에는, 첨부된 도면을 참조하여 본 발명의 바람직한 제1 실시예에 따른 융합 메모리 소자에 대하여 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 융합 메모리 소자의 구성을 나타낸 도면이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 융합 메모리 소자는, 비휘발성 메모리 소자와 커패시터리스 디램 소자의 동작이 가능한 융합 메모리 소자로서, 기판(200)상에 형성된 제1 절연층(210), 제1 절연층(210)상에 형성된 부유바디셀(220), 부유바디셀(220) 양측에 각각 형성된 소오스(230a) 및 드레인(230b), 부유바디셀(220)상에 형성된 제2 절연층(241, 245), 제2 절연층(241, 245) 사이에 형성되고, 비휘발성 메모리 소자로 동작할 경우, 전체영역에서 전자가 축적 및 축출 될 수 있고, 커패시터리스 디램 소자로 동작할 경우, 전체영역 중 드레인(230b)과 인접한 국부적인 영역에서 전자를 트랩 할 수 있는 부유게이트(243), 및 제2 절연층(241, 245)상에 형성된 제어게이트(250)를 포함한다.
기판(200)은, 실리콘(silicon), 실리콘 게르마늄, 인장 실리콘(strained silicon), 인장 실리콘 게르마늄(strained silicon germanium), 또는 실리콘 카본 화합물을 포함하여 형성된 것일 수 있다. 기판(200)은 부분 공핍형 절연층 매몰 실리콘(Partially Depleted Silicon On Insulator, PD SOI) 기판일 수 있다. 여기서, PD SOI 기판(200)은 제1 절연층(210)의 형성을 통해 홀을 축적하는 부유바디셀(220)을 제공하기 위한 기판이며, 본 발명의 실시예에서는 PD SOI 기판만을 한정하는 것이 아니라, 게르마늄(Ge) 또는 높은 도우즈(dose)의 N형 불순물을 기판에 이온주입(ion implantation)하여 홀을 축적할 수 있는 층, 또는 매몰 N형 우물(buried n-well)을 형성하여 부유바디셀(220)과 같은 역할을 할 수 있도록 형성된 기판이면 가능하다. 또한, 게르마늄 등의 실리콘 카본(silicon carbon) 화합물과 같은 밴드갭(band gap)이 실리콘과 차이가 나는 물질이 부유바디셀(220)로 형성된 기판도 가능하다. 이에 따라, 제1 절연층(210)은 게르마늄 또는 N형 불순물이 기판에 이온주입 되어 형성된 이온주입층일 수 있으며, 기판(200)의 물질과 밴드갭의 차이가 있는 물질을 포함하여 형성된 절연층일 수도 있다.
부유바디셀(220)은 메모리 동작 시 채널영역이 형성되는 곳으로서, 실리콘(silicon), 실리콘 게르마늄, 인장 실리콘(strained silicon), 인장 실리콘 게르마늄(strained silicon germanium), 또는 실리콘 카본 화합물을 포함하고, 평면형 구조, 수직한 핀(fin) 구조 또는 나노와이어 형태로 형성된 것일 수 있다.
제2 절연층(241, 245)은 부유바디셀(241)과 부유게이트(243) 사이에 형성된 터널링절연층(241), 및 부유게이트(243)와 제어게이트(250) 사이에 형성된 제어절연층(245)으로 구성될 수 있다. 터널링절연층(241)과 제어절연층(245)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 또는 메모리 특성을 나타내지 않는 물질로 형성된 것이 바람직하다.
부유게이트(243)는 폴리 실리콘, 비정질 실리콘, 금속 산화물, 실리콘 질화물, 실리콘 나노결정물질, 및 금속 산화물 나노결정물질 중 하나를 포함하여 형성된 것일 수 있다. 부유게이트(243)의 전체영역 중 드레인(230b)과 인접한 국부적인 영역에는 채널 열전자 주입을 통해 주입된 열전자를 트랩하는 전하트랩층(243a)이 형성된 것이 바람직하다. 전하트랩층(243a)은 부유게이트(243)로 사용할 수 있는 물질로 형성되거나,그 사용 가능한 물질 중 부유게이트(243)를 이루는 물질과 다른 물질로도 형성된 것일 수 있다. 중요한 점은, 전하트랩층(243a)은 드레인(230b)에 인접한 영역에서 전자를 국부적으로 트랩 할 수 있으며, 전자 트랩이 가능한 물질로 형성된 것이면 가능하다는 점이다.
제어게이트(250)는 폴리 실리콘, 비정질 실리콘 및 금속물질 중 어느 하나인 제1 물질을 포함하여 형성된 것일 수 있다. 또한, 제어게이트(250)의 전체영역 중 드레인(230b)과 인접한 국부적인 영역에 제2 물질로 이루어진 제2 물질부(251)를 포함할 수 있다. 여기서, 제2 물질은 상술한 제1 물질의 일함수 보다 크며, 상이한 일함수를 갖는 복수의 금속물질 또는 p타입으로 도핑된 폴리 실리콘을 포함하여 형성된 것일 수 있다. 여기서, 제2 물질부(251)가 제1 물질의 일함수 보다 크고, 서로 다른 일함수를 갖는 금속물질들로 이루어질 경우, 그 금속물질들이 불균일하게 형성되어 있는 것이 바람직하다.
이하에는, 본 발명의 제1 실시예에 따른 융합 메모리 소자에서 커패시터리스 디램의 쓰기 동작방법에 대해 상세히 설명한다.
도 3은 본 발명의 제1 실시예에 따른 융합 메모리 소자에서 커패시터리스 디램의 구동방법을 설명하기 위한 흐름도이다. 도 4a는 본 발명의 제1 실시예에 따른 융합 메모리 소자에서 커패시터리스 디램의 구동방법을 설명하기 위한 융합 메모리 소자의 구성도이다. 도 4b는 본 발명의 제1 실시예에 따른 융합 메모리 소자에서 커패시터리스 디램의 에너지 다이어그램을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 융합 메모리 소자의 구동방법은, 융합 메모리 소자의 동작 중 커패시터리스 디램의 동작을 위한 융합 메모리 소자의 구동방법으로서, 융합 메모리 소자의 동작모드 선택단계(S1), 융합 메모리 소자의 초기화 단계(S2), 및 커패시터리스 디램의 동작단계(S3)를 포함한다.
융합 메모리 소자의 동작모드 선택단계(S1)는 융합 메모리의 기능 중 비휘발성 메모리로서 동작시킬 것인지, 휘발성 메모리로서 동작시킬 것인지를 선택하는 단계이며, 본 발명의 실시예에서는, 휘발성 메모리 즉, 커패시터리스 디램의 동작 모드를 선택한다.
융합 메모리 소자의 초기화 단계(S2)에서는, 동작모드 선택단계(S1)를 통해 커패시터리스 디램 소자의 동작 모드가 선택 되었으므로, 이전의 휘발성 메모리 소자의 동작 결과로 인해 부유게이트(220)에 저장된 전자를 제거한다(S2-1). 부유게이트(220)에 축적된 홀의 제거방법으로는, 전자를 제거하기 위한 홀을 주입하거나, 부유게이트(220)에 저장된 전자를 채널로 소거하는 방법이 있다.
다음, 부유게이트(243)의 전하트랩층(243a)에 전자를 국부적으로 주입한다(S2-2). 여기서, 전자의 주입은 채널 열전자 주입(channel hot electron injection)을 통해 이루어질 수 있다. 채널 열전자 주입은 도 4a에 도시된 바와 같이, 제어게이트(250)와 드레인(230b)에 각각 양의 전압을 인가하는 방식으로 수행할 수 있으며, 이러한 열전자 주입은 드레인(230b) 근처에서 생성된 열전자에 의해 이루어지기 때문에 부유게이트(243)의 전자트랩영역(243a)에 국부적으로 주입되어 트랩 될 수 있다.
커패시터리스 디램의 동작단계(S3)에서는, 바이어스에 의한 게이트 누설 전류를 이용하여 부유바디셀(230)에 홀을 축적함으로써, 데이터를 저장하는 단계이다. 보다 구체적으로, 제어게이트(250)에 접지전압 또는 음의 전압을, 소오스(230a)에 접지전압을, 드레인(230b)에 양의 전압을 각각 가해주면 GIDL 효과에 의해 전자의 밴드간 터널링 현상이 일어나게 되고, 이러한 밴드간 터널링으로 인해 생성된 홀(223)들은 부유바디셀(220)의 저 포텐셜 영역으로 몰리게 되어 축적된다. 이와 반대로, 제어게이트(250)에 양의 전압을, 소오스(230a)에 접지전압을, 드레인(230b)에 음의 전압을 각각 가해주면, 부유바디셀(220)의 저 포텐셜 영역에 축적된 홀(223)들이 공핍된다. 커패시터리스 디램의 동작단계(S3) 이후, 커패시터리스 디램의 안정적인 동작을 위한 센싱 마진을 확인해 볼 수 있다.
도 4b를 참조하여 전자의 주입 전(실선표시)과 주입 후(점선표시)를 비교하면, 주입된 전자에 의해 드레인(230b) 단에서 생긴 밴드 휨 현상(227)이 증가하게 되고, 이로 인해, 전자의 밴드간 터널링(225) 확률이 증가하게 된다. 이는, 부유바 디셀(220)에 축적될 홀의 양이 증가 될 수 있도록 해 준다. 축적되는 홀의 양이 증가할 경우, 문턱전압의 큰 변화를 만들어 융합 메모리의 기능 중 커패시터리스 디램의 센싱 마진이 증가되고, 이로 인해 동작전압의 증가 없이 저전압에서 큰 센싱 마진을 갖는 커패시터리스 디램의 동작이 가능해 진다. 또한, 커패시터리스 디램의 센싱 마진을 증가 시킬 뿐만 아니라, 이와 동시에 데이터 유지시간 또한 증가시킬 수 있게 된다.
도 5는 본 발명의 실시예에 따라 실제 제작된 융합 메모리를 통해 커패시터리스 디램 동작에 대한 측정 결과를 나타낸 도면이다. 보다 구체적으로, 도 5에 도시된 측정 결과는 게이트 누설 전류 방식(400)를 이용하여 구동된 커패시터리스 디램의 센싱 마진에 대한 측정 결과를 나타낸 그래프이다.
도 5에 도시된 바와 같이, 전자 주입과정을 통해 융합 메모리의 기능 중 커패시터리스 디램(401)의 센싱 마진이 기존 소자(402)에 비해 증가된 것을 알 수 있다. 이와 같은 센싱 마진의 증가는 융합 메모리에서 커패시터리스 디램의 저전압 및 고속의 동작을 보장하게 된다.
기존의 융합 메모리 소자에 있어서, 부유게이트는 비휘발성 메모리 동작을 위해 삽입된 층으로서, 게이트 누설 전류를 이용하는 커패시터리스 디램의 쓰기 동작 시 센싱 마진을 감소시키는 원인이 되었다.
그러나, 본 발명에 따르면, 융합 메모리 소자의 초기화 과정에서, 부유게이트의 전체영역 중 드레인과 인접한 국부적으로 전자 주입하는 과정, 및 제어게이트의 전체영역 중 드레인과 인접한 국부적인 영역을 일함수가 큰 물질로 형성함으로 써, 전자의 밴드간 터널링 확률을 증가시킬 수 있고, 이로 인해 게이트 누설 전류 효과를 극대화시켜,융합 메모리에서의 커패시터리스 디램의 쓰기 동작 시, 큰 센싱 마진을 얻을 수 있다. 따라서, 큰 센싱 마진을 얻기 위해 높은 전압이나 전류가 필요하지 않으므로, 저전압 및 빠른 속도로 구동 가능한 커패시터리스 디램의 구현이 가능하다.
본 발명의 실시예에서는, 융합 메모리 소자에서의 커패시터리스 디램 동작에 있어서, 게이트 누설 전류를 효과를 극대화 시켜 높은 센싱 마진을 갖는 융합 메모리 소자의 구성 및 그 구동방법에 대하여 상세히 설명하였다. 그러나 이러한 융합 메모리 소자에만 한정되는 것이 아니라, 단일 커패시터리스 디램 소자의 구성 및 구동방법에도 적용 가능하다.
도 6은 본 발명의 제2 실시예에 따른 커패시터리스 디램 소자의 구성을 나타낸 도면이다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 커패시터리스 디램 소자는, 기판(300)상에 형성된 제1 절연층(310), 제1 절연층(310)상에 형성된 부유바디셀(320), 부유바디셀(320) 양측에 각각 형성된 소오스(330a) 및 드레인(330b), 부유바디셀(320)상에 형성된 제2 절연층(340), 드레인(330b)과 인접한 제2 절연층(340) 사이에 국부적으로 형성되고, 주입된 전자를 트랩 할 수 있는 전하트랩층(350), 및 제2 절연층(340)상에 형성된 제어게이트(360)를 포함한다.
기판(300)은, 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마 늄, 또는 실리콘 카본 화합물을 포함하여 형성된 것일 수있다. 기판(300)은 PD SOI 기판일 수 있다. 여기서, PD SOI 기판(300)은 제1 절연층(310)의 형성을 통해 홀을 축적하는 부유바디셀(320)을 제공하기 위한 기판이며, 본 발명의 실시예에서는 PD SOI 기판만을 한정하는 것이 아니라, 게르마늄 또는 높은 도우즈의 N형 불순물을 기판에 이온 주입하여 홀을 축적할 수 있는 층, 또는 매몰 N형 우물(buried n-well)을 형성하여 부유바디셀(320)과 같은 역할을 할수 있도록 형성된 기판이면 가능하다. 또한, 게르마늄 등의 실리콘 카본 화합물과 같은 밴드갭이 실리콘과 차이가 나는 물질이 부유바디셀(320)로 형성된 기판도 가능하다. 이에 따라, 제1 절연층(310)은 게르마늄 또는 N형 불순물이 기판에 이온주입 되어 형성된 이온주입층일 수 있으며, 기판(300)의 물질과 밴드갭의 차이가 있는 물질을 포함하여 형성된 절연층일 수도 있다.
부유바디셀(320)은 메모리 동작 시 채널영역이 형성되는 곳으로서, 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄, 또는 실리콘 카본 화합물을 포함하고, 평면형 구조, 수직한 핀 구조 또는 나노와이어 형태로 형성된 것일 수 있다.
제2 절연층(340)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 또는 메모리 특성을 나타내지 않은 물질로 형성된 것이 바람직하다.
전하트랩층(350)은 제2 절연층(340) 사이에 드레인(330b)과 인접한 위치에 국부적으로 형성되며, 채널 열전자 주입을 통해 주입된 열전자를 트랩 할수 있다. 이러한 전하트랩층(350)은, 폴리 실리콘, 비정질 실리콘, 금속 산화물, 실리콘 질 화물, 실리콘 나노결정물질, 및 금속 산화물 나노결정물질 중 하나를 포함하여 형성될 수 있다.
제어게이트(360)는 폴리 실리콘, 비정질 실리콘 및 금속물질 중 어느 하나인 제1 물질을 포함하고, 제어게이트(360)는 폴리 실리콘, 비정질 실리콘 및금속물질 중 어느 하나인 제1 물질을 포함하여 형성된 것일 수 있다. 또한, 제어게이트(360)의 전체영역 중 드레인(330b)과 인접한 국부적인 영역에 제2 물질로 이루어진 제2 물질부(361)를 포함할 수 있다. 여기서, 제2 물질은 상술한 제1 물질의 일함수 보다 크며, 상이한 일함수를 갖는 복수의 금속물질 또는 p타입으로 도핑된 폴리 실리콘을 포함하여 형성된 것일 수 있다. 여기서, 제2 물질부(361)가 제1 물질의 일함수 보다 크고, 서로 다른 일함수를 갖는 금속물질들로 이루어질 경우, 그 금속물질들이 불균일하게 형성되어 있는 것이 바람직하다.
본 발명의 실시예에 따른 단일 커패시터리스 디램의 쓰기 구동방식은 상술한 융합 메모리에서 커패시터리스 디램의 쓰기 구동방식과 유사하며, 차이점은, 상술한 융합 메모리에서 커패시터리스 디램의 구동방식과 달리, 융합 메모리의 동작 모드를 선택하는 단계(S1)와, 융합 메모리 소자의 초기화 단계(S2)에서 비휘발성 메모리 소자 동작에 의한 부유게이트에 축적된 전자를 제거하는 단계(S2-1)가 필요 없다는 점이다.
본 발명의 단일 커패시터리스 디램에 따르면, 융합 메모리 소자의 커패시터리스 디램에서와 같이, 게이트 누설 전류 효과를 극대화시켜 높은 센싱 마진을 얻을 수 있고, 이로 인해 저전압 및 빠른 속도의 디램 동작의 구현이 가능하다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다.
그러므로, 이상에서 기한 실시 예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1a는 기존의 융합 메모리 소자의 동작 중 커패시터리스 디램의 동작을 설명하기 위한 융합 메모리 소자의 구성도.
도 1b는 기존의 융합 메모리 소자의 동작 중 커패시터리스 디램의 동작에 의한 에너지 다이어그램을 나타낸 도면.
도 2는 본 발명의 제1 실시예에 따른 융합 메모리 소자의 구성을 나타낸 도면.
도 3은 본 발명의 제1 실시예에 따른 융합 메모리 소자의 구동방법을 나타낸 흐름도.
도 4a는 본 발명의 제1 실시예에 따른 융합 메모리 소자의 동작 중 커패시터리스 디램의 구동방법을 설명하기 위한 융합 메모리 소자의 구성도.
도 4b는 본 발명의 제1 실시예에 따른 융합 메모리 소자의 동작 중 커패시터리스 디램의 동작에 의한 에너지 다이어그램을 나타낸 도면.
도 5는 본 발명의 제1 실시예에 따라 제작된 융합 메모리 소자에서의 커패시터리스 디램 동작을 통해 얻어진 센싱 마진에 대한 측정 결과와 기존의 융합 메모리 소자에서의 커패시터 디램 동작을 통해 얻어진 센싱 마진에 대한 측정 결과를 나타낸 그래프.
도 6은 본 발명의 제2 실시예에 따른 단일 커패시터리스 디램 소자의 구성을 나타낸 도면.
********** 도면의 주요부분에 대한 부호의 설명 **********
200,300: 기판
210, 310: 제1 절연층
230a/230b, 330a/330b: 소오스/드레인
241: 터널링 절연층
243: 부유 게이트
243a, 350: 전하트랩층
245: 제어 절연층
250, 360: 제어 게이트
251, 361: 제2 물질부
Claims (18)
- 비휘발성 메모리 소자와 커패시터리스 디램 소자의 동작이 가능한 융합 메모리 소자로서,기판상에 형성된 제1 절연층;상기 제1 절연층상에 형성된 부유바디셀;상기 부유바디셀 양측에 각각 형성된 소오스 및 드레인;상기 부유바디셀상에 형성된 제2 절연층;상기 제2 절연층 사이에 형성되고, 상기 비휘발성 메모리 소자로 동작할 경우, 전체영역에서 전자가 축적 및 축출 될 수 있고, 상기 커패시터리스 디램 소자로 동작할 경우, 전체영역 중 상기 드레인과 인접한 국부적인 영역에서 전자를 트랩 할 수 있는 부유게이트; 및상기 제2 절연층상에 형성된 제어게이트를 포함하는 융합 메모리 소자.
- 제1항에 있어서,상기 기판은,부분 공핍형 절연층 매몰 실리콘(Partially Depleted Silicon On Insulator, PD SOI) 기판인, 융합 메모리 소자.
- 제1항에 있어서,상기 제1 절연층은,게르마늄 또는 N형 불순물이 상기 기판에 이온주입 되어 형성된 이온주입층인, 융합 메모리 소자.
- 제1항에 있어서,상기 제1 절연층은,상기 기판의 물질과 밴드갭의 차이가 있는 물질을 포함하여 형성된, 융합 메모리 소자.
- 제1항에 있어서,상기 부유게이트는,폴리 실리콘, 비정질 실리콘, 금속 산화물, 실리콘 질화물, 실리콘 나노결정물질, 및 금속 산화물 나노결정물질 중 하나를 포함하고,상기 부유게이트의 전체영역 중 상기 드레인과 인접한 국부적인 영역에는, 채널 열전자 주입을 통해 주입된 열전자를 트랩하는 전하트랩층이 형성된, 융합 메모리 소자.
- 제1항에 있어서,상기 제어게이트는,폴리 실리콘, 비정질 실리콘 및 금속물질 중 어느 하나인 제1 물질을 포함하고,상기 제어게이트의 전체영역 중 상기 드레인과 인접한 국부적인 영역에 형성되며, 제2 물질로구성된 제2 물질부를 포함하고,상기 제2 물질은,상기 제1 물질의 일함수보다 크며, 서로 다른 일함수를 갖는 금속물질들 또는 p타입으로 도핑된 폴리 실리콘을 포함하는, 융합 메모리 소자.
- 게이트 누설 전류를 이용하는 커패시터리스 디램 소자로서,기판상에 형성된 제1 절연층;상기 제1 절연층상에 형성된 부유바디셀;상기 부유바디셀 양측에 각각 형성된 소오스 및 드레인;상기 부유바디셀상에 형성된 제2 절연층;상기 드레인과 인접한 상기 제2 절연층 사이에 국부적으로 형성되고, 주입된 전자를 트랩 할 수 있는 전하트랩층; 및상기 제2 절연층상에 형성된 제어게이트를 포함하는 커패시터리스 디램 소자.
- 제7항에 있어서,상기 기판은,부분 공핍형 절연층 매몰 실리콘(Partially Depleted Silicon On Insulator, PD SOI) 기판인, 커패시터리스 디램 소자.
- 제7항에 있어서,상기 제1 절연층은,게르마늄 또는 N형 불순물이 상기 기판에 이온주입 되어 형성된 이온주입층인, 커패시터리스 디램 소자.
- 제7항에 있어서,상기 제1 절연층은,상기 기판의 물질과 밴드갭의 차이가 있는 물질을 포함하여 형성된, 커패시터리스 디램 소자.
- 제7항에 있어서,상기 전하트랩층은,폴리 실리콘, 비정질 실리콘, 금속 산화물, 실리콘 질화물, 실리콘 나노결정물질, 및 금속 산화물 나노결정물질 중 하나를 포함하고,채널 열전자 주입을 통해 주입된 열전자를 트랩하는, 커패시터리스 디램 소자.
- 제7항에 있어서,상기 제어게이트는,폴리 실리콘, 비정질 실리콘 및 금속물질 중 어느 하나인 제1 물질을 포함하고,상기 제어게이트의 전체영역 중 상기 드레인과 인접한 국부적인 영역에 형성되며, 제2 물질로 구성된 제2 물질부를 포함하고,상기 제2 물질은,상기 제1 물질의 일함수보다 크며, 서로 다른 일함수를 갖는 금속물질들 또는 P타입으로 도핑된 폴리 실리콘을 포함하는, 커패시터리스 디램 소자.
- 제1항의 융합 메모리 소자의 동작 중 상기 커패시터리스 디램 소자의 동작을 위한 융합 메모리 소자의 구동 방법에 있어서,상기 비휘발성 메모리 소자의 동작을 통해 상기 부유게이트에 축적된 전자를 제거하는 전자제거단계;상기 전자제거단계를 통해 전자가 제거된 상기 부유게이트의 전체영역 중 상기 드레인과 인접한 영역에 전자를 국부적으로 주입하는 전자주입단계; 및게이트 누설 전류를 이용하여 상기 부유바디셀에 홀을 축적하는 데이터쓰기단계를 포함하는 융합 메모리 소자의 구동방법.
- 제13항에 있어서,상기 전자주입단계는,상기 제어게이트와 상기 드레인에 양의 전압을 인가하는 채널 열전자 주입 방식을 이용하여 상기 부유게이트에 열전자를 국부적으로 주입하는, 융합 메모리 소자의 구동방법.
- 제13항에 있어서,상기 데이터쓰기단계는,상기 소오스에 접지전압, 상기 제어게이트에 음의 전압 또는 접지전압, 상기 드레인에 양의 전압을 각각 인가하여 상기 부유바디셀에 홀을 축적하는, 융합 메모리 소자의 구동방법.
- 제7항의 커패시터리스 디램 소자의 동작을 위한 구동 방법에 있어서,상기 전하트랩층에 전자를 주입하는 전자주입단계; 및게이트 누설 전류를 이용하여 상기 부유바디셀에 홀을 축적하는 데이터쓰기단계;를 포함하는 커패시터리스 디램 소자의 구동방법.
- 제16항에 있어서,상기 전자주입단계는,상기 제어게이트와 상기 드레인에 양의 전압을 인가하는 채널 열전자 주입 방식을 이용하여 상기 전하트랩층에 열전자를 주입하는, 커패시터리스 디램 소자의 구동방법.
- 제16항에 있어서,상기 데이터쓰기단계는,상기 소오스에 접지전압, 상기 제어게이트에 음의 전압 또는 접지전압, 상기 드레인에 양의 전압을 각각 인가하여 상기 부유바디셀에 홀을 축적하는, 커패시터리스 디램 소자의 구동방법.
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| KR1020090033877A KR101027907B1 (ko) | 2009-04-17 | 2009-04-17 | 반도체 메모리 소자 및 그 구동방법 |
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| KR1020090033877A KR101027907B1 (ko) | 2009-04-17 | 2009-04-17 | 반도체 메모리 소자 및 그 구동방법 |
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