KR100429143B1 - 향상된 기록 및 소거 능력을 갖춘 비휘발성 램 배열 소자 - Google Patents

향상된 기록 및 소거 능력을 갖춘 비휘발성 램 배열 소자 Download PDF

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Abstract

기록 및 소거 사이클 시간을 감소시키기 위해, 에지에 의해 결합되는 각진 영역을 갖는 증가된 플로팅 게이트 영역을 형성하며, 소스/드레인 확산부를 오버래핑하며, 날카로운 에지 구조를 갖는 플로팅 게이트 근방의 전계 증가에 의해 증가된 기록 및 소거 터널링 전류가 형성된다. 상기 에지 구조는 단결정 반도체 기판의 결정 구조를 따르는 선택적이고 차등적인 에칭에 의해 형성된다. 플로팅 게이트 절연체를 형성하기 위한 기판 산화층의 소모 및 스트레스 효과에 의해 에지의 날카로움과 전계의 집중이 향상될 수 있다.

Description

향상된 기록 및 소거 능력을 갖춘 비휘발성 램 배열 소자{NVRAM ARRAY DEVICE WITH ENHANCED WRITE AND ERASE}
본 발명은 일반적으로 비휘발성 램(NVRAM) 구조에 관한 것이고, 보다 구체적으로는, 터널 효과에 의해 전하가 위치할 수 있는 플로팅 게이트를 갖는 전계 효과 트랜지스터로 구성되는 메모리 셀의 구조에 관한 것이다.
마이크로프로세서와 같은 디지털 신호 처리 장치는 다양한 목적을 위해 다수의 다양한 형태의 메모리 및 저장 구조를 사용한다. 사용되는 메모리의 형태는 주로, 요구되는 액세스 속도, 데이터가 저장될 시간 및 데이터를 저장하는 동안의 동작 환경에 의해 결정된다. 예를 들면, 프로세서 동작용으로 필요한 데이터를 위해 롬(ROM)이 사용되며, 상기 롬은 프로세서 작업 메모리 용으로 스태틱 또는 다이나믹 램이 사용되는 동안 변경되지 않으며, 액세스 속도는 하나 이상의 레벨의 캐쉬에 의해 빨라진다. 일반적으로, 램은 전원이 인가된 경우에만 데이터를 저장할 수 있다.
이러한 극단 사이에, 원하는 대로 변경가능하지만 저장 동안에 전원 공급이 없어도 되는 데이터의 저장용의 다양한 저장 구조가 알려져 있다. 이러한 용도로, 잘 알려진 하드 디스크와 같은 다양한 자성 매체가 자주 사용된다. 그러나, 자성 저장 장치는 자성 저장 장치 상에 데이터를 기록하고 소거하기 위해 저장 매체와 판독 장치 간의 상대적 동작에 의존하며, 이러한 동작을 위한 기계적 구성은 마모, 손상 또는 오동작에 영향을 받으며, 또한 상기 기계적 구성은 저장 매체의 잠재적 손상의 원인이 된다. 또한 상기 기계적 구성은 저장 장치의 크기 및 무게에 어느 정도의 제한을 가한다.
반도체 구성은, 현재 자성 매체가 일반적으로 사용되는 비휘발성 저장 기능을 수행할 수 있도록, 신뢰도를 향상시키고, 손상에 덜 민감하며, 크기 및 무게를 감소시킬 수 있다. EEPROM은, 일반적으로 전계 효과 트랜지스터와 유사하지만 전하가 선택적으로 저장될 수 있는 플로팅 게이트(floating gate)라고 언급되는 추가적인 절연 구조를 포함하는 메모리 셀을 사용한다고 알려져 있다. 상기 전하는, Fowler-Nordhein 터널링 또는 채널 고온 전자 터널링과 같은 잘 알려진 소정의 터널링 효과에 의해, 플로팅 게이트 상에 위치할 수도 있고 플로팅 게이트에서 제거될 수도 있다. 플로팅 게이트 상에 위치하는 제어 게이트로 알려진 전극에 전위차가 존재할 때, 트랜지스터의 채널은 전도성이 되거나 또는 제어 게이트의 전체 전계 기여도 및 플로팅 게이트에 존재할 수 있는 전하에 비의존적이 된다.
자성 매체를 대체할 수 있는 반도체를 만들기 위해서는, 단일 칩의 메모리 셀 용량, 안정적으로 수행될 수 있는 기록 및 소거 사이클의 횟수, 그리고 기록 및 소거 동작을 위해 필요한 사이클 시간이라는 세 개의 주요 수행 영역에서 상당한 진보가 요구된다. 이러한 관점에서, 셀 설계 및 리쏘그래픽 및 반도체 제조 공정에서 최근의 발전은 거의 표준 크기의 단일 칩 상에 수 백만의 저장 셀이 집적되는 것을 가능케 했으며, 단일 패키지의 저장 용량은 다중칩 모듈형 패키지에 의해 더욱 증가되어 왔다. 이와 유사하게, 기록 및 소거 사이클은 플로팅 게이트를 감싸는 절연체에 대해 작지만 누적적인 손상을 가하기 때문에, 여러 응용에서 프로세서의 수명 시간(the period of obsolescence)을 훨씬 초과하는 시간에 걸쳐서 신뢰할 수 있는 동작을 확보하기 위해 충분한 횟수의 기록 및 소거 사이클을 제공하도록 절연재료 및 동작 기술이 발전되어 왔다.
그러나, 터널링 전류는 매우 작기 때문에, 기록 및 소거 사이클 시간은 신뢰도 및 작은 셀 크기에 따라 상대적으로 조절하기 어려운 부분으로 남아 있다. 플로팅 게이트 절연체의 두께를 감소시키면 요구되는 저장 전하의 양을 감소시킬 수 있으나, 터널링 전류 및 사용에 따라 증가하는 누설에 의한 손상에 대한 민감도를 증가시키며, 제품 수율도 떨어뜨릴 수 있다.
주어진 플로팅 게이트 절연체의 두께에 대해, 감소된 저장 전하는 감소된 동작 마진 및 증가된 판독 에러 가능성에 상응한다. 유사하게, 증가된 기록 및 소거 전압에서의 동작에 의한 터널링 전류의 증가는 또한 절연체 손상의 가능성을 증가시킨다.
일반적으로 저장 전하 및 이용가능한 터널링 전류의 필요한 총량은 기록 및 소거 시간이 스태틱 또는 다이나믹 램(static or dynamic RAM)보다 수 배 정도 더 길고, 소거 사이클 시간은 밀리초 범위 이내일 수 있다. 이러한 사이클 시간은 현재의 자성 매체의 대역폭보다 바람직하지 않다. 셀 크기, 동작 마진, 신뢰도 및/또는 제품 수율을 만족시키는 기록 및 소거 사이클 시간에서의 상당한 감소는 이루어지지 않은 것이다.
본 발명의 목적은 감소된 기록 및 소거 싸이클 시간을 갖는 비휘발성 메모리 구조를 제공하는 것이다.
본 발명의 다른 목적은 셀 크기, 동작 마진, 신뢰도 또는 제품 수율을 양보하지 않고서 비휘발성 반도체 메모리 소자에서 증가된 기록 및 소거 터널링 전류를 제공하는 것이다.
본 발명의 또 다른 목적은 소정의 기록 및 소거 전압에서 증가된 터널링 전류가 얻어지는 비휘발성 메모리 셀 구조를 제공하는 것이다.
상술된 본 발명의 목적을 성취하기 위해 비휘발성 메모리 셀 및 비휘발성 배열 회로와 같은 집적 회로가 제공되며, 상기 집적 회로에서 비휘발성 메모리 셀은, 게이트 영역에서 형성되고 반대로 향하는 에지를 포함하며 기판에서 절연된 플로팅 게이트 근방에 향상된 전계를 제공하는 에지 구조를 갖는 반도체 기판 및 상기 게이트 영역 내에 상기 플로팅 게이트에 인접하지만 상기 플로팅 게이트와는 절연된 제어 게이트를 포함한다.
본 발명의 또 다른 측면에 따라서, 상기 단결정 반도체 기판 상에 홈이 파인 마스크ㅡ상기 마스크는 하나의 홈 영역을 다른 홈 영역에서 분리시키는 마스크 성분을 포함함ㅡ를 도포하는 단계와, 상기 마스크 성분을 언더커팅하면서 상기 홈 영역에서 상기 플로팅게이트로부터 멀어지는 에지 및 상기 플로팅 게이트로 향하는 에지를 형성하기 위해 여러 방향으로(in directions) 상기 단결정 반도체 기판을 차등적으로 에칭하는 단계를 포함하는 단결정 반도체 기판 상에서 플로팅 게이트 근방에서 전계를 향상시키기 위한 플로팅 게이트 및 에지 구조를 갖는 비휘발성 메모리 셀을 형성하는 방법이 제공된다.
도1은 전계에 대한 Flower-Nordheim 터널링 전류의 변화를 나타내는 그래프.
도2a, 2b 및 2c는 본 발명에 따른 메모리 셀 구조의 평면도 및 횡단면도.
도3a, 3b, 3c, 3d, 3e, 및 3f는 도2a - 도2c의 메모리 셀 두 개를 동시에 제조하는 것을 도시하는 평면도 및 횡단면도.
도4a, 4b, 4c, 4d, 4e, 및 4f는 본 발명의 제조에 사용되는 대안적인 마스크 패턴의 평면도.
도7은 본 발명에 따른 한 쌍의 메모리 셀의 바람직한 구조를 나타내는 도면.
<도면 주요부에 대한 부호의 설명>
10: 에지 구조 12: 상향 포인팅 에지
14: 하향 포인팅 에지 16: 트랜지스터 확산 영역
20: 기판 측벽 스페이서 28: 중합실리콘 스페이서
30: 희생 산화물 34: 플로팅 게이트
38: 제어 게이트 46: 측벽 스페이서
도1을 참조하면, 전계의 작용으로서 Flower-Nordheim 전류 밀도의 그래프가나타나 있다. 이 그래프는 Paolo Paven 등이 기술한 IEEE 회보 vol.85, no.8, august 1997, pp.1248-1271의 "flash memory cells - an overview"에 제시되어 있다. 전계가 증가함에 따라 전류 밀도가 날카롭고 거의 지수적으로 증가하는 것이 도1에서 명백하다.
그러나, 상술된 바와 같이, 상기 터널링 전류를 저장하는 비휘발성 메모리 셀의 다른 중요 특성이 엄격히 지켜져야 하기 때문에, 전류 밀도를 상당히 증가시키기 위해 동작 전압을 충분히 증가시키는 것은 가능하지 않다. 더우기, 스마트 카드와 같은 많은 NVRAM 애플리케이션은 저전압 동작 및 매우 작은 크기의 지원 회로를 요구하고, 고전압은 고전압 전원 공급기, 강력한 전원 안정 회로 및 고전압 조건을 요구한다. 따라서, 본 발명의 기본 원리는 주어진 전압에서 상당히 증가된 플로팅 게이트 차징/터널링(charging/tunneling) 전류를 얻기 위해 메모리 셀 트랜지스터 채널을 갖는 인터페이스에서 플로팅 게이트 절연체의 증가된 영역 및 기하학적 필드 밀집(crowding) 또는 집중에 의해 증가된 필드를 제공하는 것이다.
도1의 점선에서 알 수 있는 바와 같이, 전계의 15 % - 20 %의 증가(예를 들면 7 - 8 MV/cm)는 플로팅 게이트 차징 전류를 수 배 이상으로 증가시킨다. 따라서, 희망량의 전하가 제공될 수 있고 혹은 터널링 전류의 증가와 동일한 요소에 의해 감소된 시간 동안 플로팅 게이트로부터 제거될 수도 있다.
도2a - 2c를 참조하여 기하학적으로 밀집된 필드를 형성하는 바람직한 구조가 제시된다. 본 발명에 따라, 기하학적 필드 밀집에 의해 향상된 필드가 터널링 전류 방향으로 필드를 집중시키는 에지 구조(10)에 의해 제공된다. 본 발명에 따른상기 필드 향상은 에지 구조(10)의 비평면형 에지(12, 14)에서 대략 30 % 정도이다. 평면 영역 상의 필드는 유사한 터널 산화물 두께를 갖는 표준 NVRAM 소자와 유사하지만, 상기 영역은 종래 소자에 비해 증가되고, 동일한 허용가능 레벨의 플로팅 게이트 절연체의 사이클 당 손상에서 더욱 높은 기록 및 소거 전류를 허용한다. 플로팅 게이트는 충전 및 방전되어야하기 때문에, 하나의 상향 포인팅 에지(12) 및 두 개의 하향 포인팅 에지(14)가 각각 기록 및 소거 동작을 지원하기 위해 한쪽 또는 양쪽의 트랜지스터 확산 영역(16)에 제공된다.
소거 동작은 일반적으로 소거-판독-확인 방법을 사용하여 저장 셀의 블럭에서 동시에 이루어진다는 점에 주목해야 한다. 이러한 이유 때문에, 소거 동작은 전원에 더욱 큰 부담을 주며 희망 레벨로 플로팅 게이트 상의 전하를 완전히 없애기 위해서는 더욱 긴 시간이 요구될 수도 있다. 더우기, 블럭 메모리 셀의 소거 상태를 확인하기 위해 소거 동작을 여러 번 수행하는 것이 필요할 수도 있다. 이런 관점에서, 에지 구조10의 바람직한 형태는, 차등적으로 소거 사이클 시간을 감소시키고 소거 동작 신뢰도를 증가시키면서, 추가적인 에지 길이를 제공함으로써 소거 동작용으로 전류를 증가시키기에 적합하다는 점에 주목해야 한다.
더우기, 터널링 전류는 에지에 의해 형성되는 필드에 의해 발생되기 때문에, 플로팅 게이트 산화물의 평균 크기의 제한이 완화되며, 누설, 전위차 손상(특히 터널링 전류가 가장 증가하는 부분) 및 프로세스 윈도우(process window)의 증가에 의한 제품 수율의 손실을 감소시키도록 상기 산화물이 더욱 두껍게 만들어질 수 있다(이는 또한 에지에서의 구조로도 적합함). 이와 동시에, 예를 들면 도2b에 나타난 바와 같이 플로팅 게이트의 평면형 상부 표면을 (예를 들면 화학-기계적 폴리싱에 의해) 형성시킬 수 있고 이러한 공정은 플로팅 게이트 하부의 에지 구조의 형성에 따른 영향을 받지 않기 때문에, 제어 게이트와 관련된 플로팅 게이트의 커패시턴스가 종래 소자의 바람직한 레벨과 동일하게 유지될 수 있다. 동일한 방식으로, 제어 게이트와 관련된 플로팅 게이트의 용량은, 예를 들면 도3d-3f에 나타난 바와 같이, 플로팅 게이트(34)의 상부 표면의 기복, 제어 게이트(38)의 하부 표면의 기복 및/또는 절연 재료/유전 상수 및 두께의 조합에 의해 희망하는 값으로 제어될 수 있다.
도3a-3f와 관련되어 후술되는 바와 같이, 상기 에지 구조는 또한 최소 메모리 셀 크기를 고려하지 않아도 된다. 도3a에 제시된 기판(20)의 횡단면은 전체 소자에 필요한 낮은 트랜치 고립(shallow trench isolation: STI) 구조가 이미 형성된 것과 같은 양호한 절연 구조 및 임플랜트라고 가정하며, 이러한 구조와 연결되는 단일 메모리 셀의 형성 만이 기술될 것이다. 또한 기판(20) 표면의 결정 방향은 <100>이라고 가정할 것이다(불균등하게 에칭되는 다른 방향도 가능).
산화물(22) 및 질화물(24)의 층이 증착되고 게이트 영역(26)을 정의하기 위해 리쏘그래픽으로 패터닝된다. 상기 게이트 영역은 상기 목적으로 사용되는 리쏘그래픽 툴로 분해시킬 수 있는 최소 형상 크기일 수 있다. 이러한 관점에서, 본 발명에 따른 상기 에지 구조를 형성하기 위해, 서로 매우 근접한 두 개의 장방형 영역이 정의되어야 한다. 그러므로, 필요한 분리 크기는 최소 분해가능 형상 크기보다 작을 수 있다. 후술되는 처리 기술은, 장방형 영역의 분리 및 장방형 영역의 크기가 메모리 셀이 최소 형상 크기 이상이 될 것을 요구하지 않는 방식을 지향할 것이다.
도3b에서, 비등방성 증착 및 비등방성 에칭에 의해 중합실리콘 희생 측벽(28)이 게이트 영역 개구부(26)의 에지에 형성된다. 상기 측벽 사이에 공간이 생성되어 있는 한 상기 층착 및 측벽의 두께는 특별히 중요하지는 않다. 그러므로, 상기 중합실리콘 증착부는 게이트 영역 개구부의 횡단면 크기의 절반보다 약간 작다. 다음으로, 도3c에서, 희생 산화물(30) 또는 중합실리콘에서 선택적으로 에칭될 수 있는 기타 재료가 산화물층 및 질화물층(22, 24)의 절반 정도의 두께로 증착된다. 이러한 두께도 본 발명의 실시예에서 특별히 중요하지는 않지만, 측벽 스페이서가 점점 좁아지기 때문에 측벽 스페이서(28)의 총 깊이보다는 적어야 하며, 증착부(30)의 두께가 증가하면 좁아진 스페이서(28)을 완전히 덮어버림으로써 후속적인 에칭 공정을 방해하거나 차단할 것이다. 이와 반대로, 상기 희생 산화물은 충분한 선택적 에칭을 효과적으로 제공할 수 없을 정도로 얇아서는 안된다.
중합실리콘 스페이서(28) 및 상기 실리콘의 결정 방향과 불균등한 기저 단결정 실리콘(20)을 선택적으로 에칭함으로써 에지 구조의 기본적 형상이 형성된다. 이러한 목적으로 포타슘-수산화물이 적당하며 <111> 방향보다 더욱 빠른 <100> 방향에서 실리콘을 불균등하게 제거한다. <100> 및 <111> 방향에서의 상대적 에칭률은 농도를 조절(예를 들면 44% KOH에서 무게를 약 200:1까지 조절)함으로써 선택될 수 있으며 돌출형 에지를 나타내도록 선택된다(또한 상기 에칭률은 온도 및 기타 공정 요소에 의해 영향을 받는다). 희생 산화물(30)에서 실리콘이 어느 정도는 언더커트된다는 점에 주목해야 하며 전계 집중을 위해 예리한 에지를 형성하는 것이 바람직하다.
다음으로, 도3d에서, 산화물층(32)를 성장시키고, 플로팅 게이트 중합실리콘 필름(34)를 증착시키고, 제어 게이트 유전체(36)(ONO와 같은 산화물 및 질화물의 다층 구조가 바람직함) 및 제어 게이트 중합실리콘 필름(38)을 증착시킴으로써 메모리 셀의 게이트 스택이 형성된다. 이러한 관점에서,플로팅 게이트 산화물(32)의 성장(또는 증착후의 열처리)은 산화에 의한 실리콘 소모 효과 및 압력에 의해 에지 구조10의 에지를 더욱 날카롭게 만들 수 있음에 주목해야 한다. 이러한 구조에서 도3e에 도시된 바와 같이, 메모리 셀을 분리시키기 위해 질화물(24)로 평탄화될 수 있다. 다음으로 도7과 연결하여 후술되는 바와 같이, 소스/드레인 임플랜트 및 확산층(16, 16')(도면상 평면의 전후 부분) 및 그 연결부를 형성함으로써 상기 소자가 완성된다.
도4a-4f를 참조하여, 본 발명의 두 개의 인접 메모리 셀용 에지 구조를 형성하는 대안적인 기술이 서술된다. 도4a에 도시된 바와 같이, 질화물층(42)에서 두 개의 게이트 영역 개구부(40)이 나타나며, 절연 구조, 불순물 웰(well) 및 결정 방향성이 역시 가정된다. 도4B에 도시된 바와 같이, 중합실리콘층이 증착되며 리쏘그래픽으로 패터닝되어 게이트 영역 개구부(40)의 중앙선 간의 거리보다 약간 작은 폭을 갖는 장방형 영역(44)를 형성하여, 도4c 및 4d에 도시된 바와 같이 질화물 측벽 스페이서(46)이 형성되고 중합실리콘이 제거될 때 상기 질화물은 게이트 영역 개구부(40)의 중앙선 위로 놓일 것이다. 다음으로 도4e 및 도4f의 평면도 및 횡단면도에서 상술된 바와 같은 선택적 에칭이 수행될 수 있다.
상술된 도3a-3f, 4a-4f에서, 에지 구조의 상향 에지를 초래하는 마스크 성분(30, 46)은, "서브-리쏘그래픽(sub-lithographic)" 크기라고 언급되는, 소정의 리쏘그래피 노출 툴로 분해가능한 최소 형상 크기보다 작은 폭으로 형성될 수 있다.
그러나, 어떠한 희망 크기에서도 마스크 형상(30, 46)을 생성하도록 동일한 프로세스가 수행될 수 있다. 다시 말하면, 본 발명에 따른 상기 에지 구조를 생성시키기 위해서, 선택적이고 불균등한 에칭에 의해 희망하는 형상의 에지 구조를 얻기 위해서는 두 개(또는 그 이상)의 일반적 장방형 영역이 마스크에 의해 정의되어야 하며, 이러한 영역의 분리는 상기 메모리 셀을 형성하는 트랜지스터의 총 크기로 스케일링되어야 한다. 그러므로, 메모리 셀 크기가 최소 형상 크기 또는 그것의 작은 배수에 접근하지 않는다면 서브-리쏘그래픽 크기에서 마스크 성분(30, 46)을 형성시키는 것은 필요하지 않다. 그러나, 위에서 언급된 마스크 성분(30, 46)의 서브-리쏘그래픽 크기 및 선택적 에칭 동안의 언더커팅은 매우 작은 메모리 셀에서 최적 필드 집중을 제공하기 위한 날카로운 상향 에지를 형성시키는데 유용하다.
상향 에지를 형성하기 위한 일반적 장방형 영역 간에 리쏘그래픽으로 정의된 분리 기법을 사용하여 비교적 작은 크기의 메모리 셀을 형성시키기 위해 본 발명을 적용하는 것도 또한 가능하다. 도5 및 도6에는, 본 발명을 적용시키기 위해 사용될 수 있는 두 개의 예시적인 리쏘그래픽으로 정의된 마스크 형상이 나타나 있다. 단결정 실리콘에서 매우 불균등한 방향으로 에칭 공정이 진행된다는, 그리고 마스크성분(30)의 언더커팅이 바람직하며 이는 상향 에지를 형성시키도록 수행될 수 있다는 도3a-3f의 설명이 다시 적용될 수 있다.
도5의 마스크에서, 마스크 성분(50)은 최소 형상 크기 또는 그 이상으로 가정한 폭(52)를 갖는다. 이 성분은 마스크의 에지(54, 56)이 대체로 동일선을 이루고 에지 구조의 상향 에지의 희망 위치에 존재하는 방식인 얕은 "L"의 형상으로 두 개의 개구부를 형성하기 위해 중앙 영역에서 각을 이룬다. 이러한 구성은 마스크 성분(50)의 언더커팅에 적합하며 본 발명에 따른 에지 구조의 상향 에지를 형성하는데 효과적이다.
(역시 적어도 최소 리쏘그래픽 형상 크기인 폭을 갖는다고 가정하는) 마스크 성분(60)이 영역(62)를 약간의 각으로 분리시키는 도6의 마스크 형상에서 이와 유사한 효과가 성취될 수 있다. 마스크 성분(60) 에지의 엔드부(64, 66)은 본 발명에 따른 에지 구조의 상향 에지의 엔드부를 정의하기 위해 정렬된다. 마스크 성분 에지 엔드부의 이러한 위치는 역시 도5의 마스크 성분(50)의 마스크 형상과 동일한 방식으로 언더커팅에 적합하다. 그러나, 현재의 기술 수준에서는 도6의 마스크 형상이 보다 신뢰성있게 형성될 것으로 생각된다.
도7에는, 한 쌍의 메모리 셀을 위한 바람직한 개형이 도시되어 있다. 상기 도7의 개형은 제어 게이트 단자(즉 도3e의 38)를 연결 또는/및 형성하는 공통 소스 라인(72) 및 한 쌍의 워드 라인(74)를 따라서 점(70)으로 표시된 바와 같이 여러 번 반복될 수 있다. 유사한 방식으로, 임의 갯수이고 임의 길이인 상기 열이 칩 사이의 메모리 배열에 제공될 수 있다. 상기 소스 및 드레인 확산(77, 76)은 상기 워드 라인을 마스크로 사용하여 주입될 수 있으며 후속적인 어닐링에 의해 그 아래로(예를 들면 점선(76', 77')로) 약간 확산될 수 있다는 점에 주목해야 한다. 또한 도2C의 횡단면도에 도시된 바와 같이, 하향 지점 팁(14)가 드레인 확산부까지 그리고 소스 확산부보다 적은 범위까지 확장되도록 에지 구조(10)이 드레인 확산부[76(16)]까지 확장된다는 점도 주목해야 한다. 또한 에지 구조(10)의 하향 지점 팁(14)가 각각의 확산 영역 내에 있도록 하는 방식으로 소스 및 드레인의 크기를 제공하는 것이 바람직하다.
상술한 바와 같이 본 발명은, 비휘발성 메모리에서 기록 및 소거 사이클 시간을 상당히 감소시키는 매우 증가된 기록 및 소거 전류를 제공한다. 제조 공정 윈도우가 증가하면서 신뢰성, 제조 수율 및 기록 및 소거 횟수가 매우 향상된다. 더우기, 메모리 셀 크기의 제한 또는 동작 마진의 희생 없이 이러한 장점이 성취된다. 본 발명이 일 실시예를 통해 서술되었지만 당업자는 본 발명의 범위 내에서 다양한 응용이 가능함을 알 수 있을 것이다.
본 발명에 따라, 감소된 기록 및 소거 싸이클 시간을 갖는 비휘발성 메모리 구조, 및 셀 크기, 동작 마진, 신뢰도 또는 제품 수율을 양보하지 않고서 비휘발성 반도체 메모리 소자에서 증가된 기록 및 소거 터널링 전류가 제공된다. 또한 본 발명에 따라, 소정의 기록 및 소거 전압에서 증가된 터널링 전류가 얻어지는 비휘발성 메모리 셀 구조가 제공된다.

Claims (17)

  1. 비휘발성 메모리 셀에 있어서,
    상기 게이트 영역에서 상기 기판으로부터 절연되는 플로팅 게이트(floating gate)에 인접한 향상된 전계를 제공하며, 상기 메모리 셀의 게이트 영역에 형성되고 반대로 향하는 비평면(non-planar) 에지(edge)들을 포함하는 에지 구조와,
    상기 게이트 영역 내의 상기 플로팅 게이트에 인접하여 위치하지만 상기 플로팅 게이트와 절연되는 제어 게이트와,
    소스 및 드레인 확산 영역 -상기 소스 및 드레인 영역중 하나로 상기 에지 구조가 확장됨-
    을 가지는 반도체 기판을 포함하는 비휘발성 메모리 셀.
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  3. 제1항에 있어서, 상기 반대로 향하는 에지 중 하나는 상기 반도체 기판으로 향하고 상기 기판으로 향하는 상기 에지는 상기 소스 및 상기 드레인 영역 중 하나로 확장되는 비휘발성 메모리 셀.
  4. 제1항에 있어서, 상기 에지 구조는 상기 소스 및 드레인 확산 영역의 둘다로 확장되는 비휘발성 메모리 셀.
  5. 제4항에 있어서, 상기 반대로 향하는 에지 중 하나는 상기 반도체 기판으로 향하고 상기 기판으로 향하는 상기 에지는 상기 소스 및 드레인 영역으로 확장되는 비휘발성 메모리 셀.
  6. 제1항에 있어서, 상기 에지 구조 반대편의 상기 플로팅 게이트의 일 측면은 대체로 평면이고, 상기 제어 게이트는 대체적으로 평면인 비휘발성 메모리 셀.
  7. 제6항에 있어서, 상기 에지 구조에 인접한 상기 플로팅 게이트의 일 측면은 상기 반대로 향하는 에지에서 합쳐지는 다수의 각진 표면을 포함하는 비휘발성 메모리 셀.
  8. 제7항에 있어서, 상기 에지 구조 반대편의 상기 플로팅 게이트의 일 측면은 대체로 평면이고 상기 제어 게이트는 대체로 평면인 비휘발성 메모리 셀.
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