TWI703729B - 積體電路及其製造方法 - Google Patents

積體電路及其製造方法 Download PDF

Info

Publication number
TWI703729B
TWI703729B TW107122294A TW107122294A TWI703729B TW I703729 B TWI703729 B TW I703729B TW 107122294 A TW107122294 A TW 107122294A TW 107122294 A TW107122294 A TW 107122294A TW I703729 B TWI703729 B TW I703729B
Authority
TW
Taiwan
Prior art keywords
control gate
dielectric layer
gate
gate electrode
layer
Prior art date
Application number
TW107122294A
Other languages
English (en)
Other versions
TW201914019A (zh
Inventor
吳雲驥
徐丞伯
劉建宏
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201914019A publication Critical patent/TW201914019A/zh
Application granted granted Critical
Publication of TWI703729B publication Critical patent/TWI703729B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申請案的各種實施例針對包括具有大操作裕度和高抹除速度的記憶胞的積體電路。在一些實施例中，積體電路包括半導體基底以及記憶胞。記憶胞包括控制閘極電極、選擇閘極電極、電荷補獲層以及共同源極/汲極區。共同源極/汲極由半導體基底所定義且為n型。控制閘極電極和選擇閘極電極上覆於半導體基底且分別在共同源極/汲極的相對側。此外，控制閘極電極上覆於電荷補獲層且包括具有p型功函數的金屬。在一些實施例中，選擇閘極電極包括具有n型功函數的金屬。

Description

積體電路及其製造方法
本發明實施例是關於積體電路及其製造方法。
積體電路(IC)製造業在過去幾十年中經歷了指數級增長。隨著IC的發展，功能密度(即每晶片面積的互連元件的數量)普遍增加，而幾何尺寸(即可創建的最小構件)減少。IC的發展有一些進展，包括埋入式記憶體技術和高介電常數金屬閘極(high k metal gate；HKMG)技術。埋入式記憶體技術是將記憶體元件與邏輯元件整合在相同半導體晶片上。HKMG技術是使用金屬閘極電極和高κ閘極介電層製造半導體元件。
在一些實施例中，本申請案提供了一種IC，其包括：半導體基底；以及在所述半導體基底上的記憶胞，其中所述記憶胞包括控制閘極電極、選擇閘極電極、電荷補獲層以及共同源極/汲極，其中所述共同源極/汲極在所述半導體基底中且具有第一摻雜型，所述控制閘極電極和所述選擇閘極電極上覆於所述半導體基底，並分別在所述共同源極/汲極的相對側，所述控制閘極電極上 覆於所述電荷補獲層且包括具有第二摻雜型的功函數的金屬，以及所述第二摻雜型與所述第一摻雜型相反。
在一些實施例中，本申請案提供了製造IC的方法，所述方法包括：在半導體基底上形成電荷補獲層；形成覆蓋所述電荷補獲層的犧牲閘極層；圖案化所述犧牲閘極層以形成犧牲控制閘極且更形成犧牲選擇閘極，所述犧牲控制閘極上覆於所述電荷補獲層，所述犧牲選擇閘極相鄰於所述電荷補獲層和所述犧牲控制閘極；在所述半導體基底中形成共同源極/汲極，所述共同源極/汲極在所述犧牲控制閘極與所述犧牲選擇閘極之間，其中所述共同源極/汲極具有第一摻雜型；以及用控制閘極電極置換所述犧牲控制閘極，其中所述控制閘極電極包括具有第二摻雜型的功函數的金屬，其中所述第二摻雜型與所述第一摻雜型相反。
在一些實施例中，本申請案提供了另一種IC，其包括：半導體基底；以及記憶胞，包括在所述半導體基底中的一對源極/汲極區，且更包括堆疊於所述半導體基底上且在所述源極/汲極區之間的控制閘極電極、資料儲存層以及控制閘極介電層，其中所述源極/汲極區具有第一摻雜型，所述控制閘極介電層在所述資料儲存層與所述控制閘極電極之間，所述控制閘極電極的相對側壁被所述控制閘極介電層加襯，所述控制閘極電極包括具有第二摻雜型的功函數的金屬，以及所述第二摻雜型與所述第一摻雜型相反。
100、200A、200B、300A、300B、400、500、600、700、800A、800B、900、1000、1100、1200、1300A、1300B、1300C、1300D、1300E、1300F、1300G、1300H、1300I、1300J、1300K、1300L、1300M、1300N、1300O、1300P、1300Q、1300R、1300S、1400A、1400B、1400C、1400D、1400E、1400F、1400G、1400H、1400I:橫截面圖
102:記憶胞
104:半導體基底
104b:塊狀半導體區
104c:核心半導體區
104h:HV半導體區
104i:I/O半導體區
104m:記憶體半導體區
106:控制閘極井
108:選擇閘極井
110c:共同記憶體源極/汲極
110i:個別記憶體源極/汲極
112:選擇性導電記憶體通道
114:控制閘極電極
116:電荷補獲層
116l:下部氧化物層
116m:中間氮化物層
116u:上部氧化物層
118:控制閘極介電層
118l:下部控制閘極介電層
118m:中間控制閘極介電層
118u:上部控制閘極介電層
120:選擇閘極電極
122:選擇閘極介電層
122l:下部選擇閘極介電層
122u:上部選擇閘極介電層
202:深井
204:源極/汲極延伸
204a:第一源極/汲極延伸
204b:第二源極/汲極延伸
206:隔離結構
208:閘極間隙壁
210:額外的間隙壁
212:內連線結構
214:ILD層
214l:下部ILD層
214u:上部ILD層
216:接點通孔
218、219:矽化物接墊
302:I/O邏輯元件
304:HV元件
306:核心邏輯元件
308:I/O井
310:I/O源極/汲極
312、322:選擇性導電I/O通道
314:I/O閘極電極
316l:下部I/O閘極介電層
316u:上部I/O閘極介電層
318:HV井
320:HV源極/汲極
324:HV閘極電極
326l:下部HV閘極介電層
326m:中間HV閘極介電層
326u:上部HV閘極介電層
328:核心井
330:核心源極/汲極
332:選擇性導電核心通道
334:核心閘極電極
336:核心閘極介電層
338:殘留介電層
402:犧牲介電層
1002:第一閘極介電層
1202:第二閘極介電層
1302:第三閘極介電層
1304:犧牲閘極層
1306:閘極硬幕罩層
1308:犧牲核心閘極
1310:核心閘極硬罩幕
1312:犧牲HV閘極
1314:HV閘極硬罩幕
1316:犧牲控制閘極
1318:控制閘極硬罩幕
1320:犧牲選擇閘極
1322:選擇閘極硬罩幕
1324:犧牲I/O閘極
1326:I/O閘極硬罩幕
1328:回蝕層
1330:第一閘極開口
1332:第二閘極開口
1402:虛擬閘極介電層
1500:流程圖
1502、1504、1506、1508、1510、1512、1514、1516、1518、1520、1522、1524、1526:操作
T、Tl、Tm、Tu:厚度
T1:第一厚度
T2:第二厚度
Tc:核心介電質厚度
TC1:控制閘極介電質厚度
TC2:核心介電質厚度
Th:HV介電質厚度
Ti:I/O介電質厚度
Ts:選擇閘極介電質厚度
當閱讀附圖時，根據以下詳細描述可以最好地理解本發明的各個方面。請注意，根據業界的標準實務，各種特徵並未按比例繪製。事實上，為了討論的清楚起見，各種特徵的尺寸可以任意增大或減少。
圖1示出了包括具有大操作裕度和高抹除速度的記憶胞的積體電路(IC)的一些實施例的橫截面圖。
圖2A和圖2B示出了包括圖1的特徵和一些其他特徵的IC的各種實施例的橫截面圖。
圖3A和圖3B示出了包括圖2A和圖2B的記憶胞且更包括額外的半導體元件(例如，高電壓元件或邏輯元件)的IC的各種實施例的橫截面圖。
圖4-7、圖8A、圖8B、圖9-12、圖13A-13S和圖14A-14I示出了用於形成具有大操作裕度和高抹除速度的記憶胞的方法的一些實施例的一系列橫截面圖。
圖15示出了圖4-7、圖8A、圖8B、圖9-12、圖13A-13S和圖14A-14I的方法的一些實施例的流程圖。
為了實現本發明的不同特徵，本發明提供了許多不同的實施例或實例。以下描述構件和佈置的具體示例以簡化本發明。當然，這些僅僅是示例，並不意在限制。舉例來說，在以下描述中，將第二特徵形成於第一特徵「上方」或第一特徵「上」可包括其中第二特徵及第一特徵形成為直接接觸的實施例，且也可包括其中第二特徵與第一特徵之間可形成有額外特徵而使得所述第 二特徵與所述第一特徵可能不直接接觸的實施例。另外，本發明可以在各種示例中重複附圖標記及/或字母。這種重複是為了簡單和清楚的目的，本身並不決定所討論的各種實施例及/或組態之間的關係。
另外，為了便於描述，本文可以使用空間相對術語，諸如「在...之下」、「下方」、「下」、「在...之上」、「上」等等，來描述如圖中所繪示的一個元件或特徵與另一元件或特徵的關係。除了諸圖中所描繪的定向以外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。此外，術語「第一」、「第二」、「第三」、「第四」等僅僅是通用標識符，因此可以在各種實施例中互換。舉例來說，雖然元件(例如開口)在一些實施例中可以被稱為「第一」元件，但是在其他實施例中，該元件可以被稱為「第二」元件。
在一些情況下，積體電路(IC)包括半導體基底和記憶胞。記憶胞在半導體基底上，且可能(例如)是雙電晶體(2T)矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞。p型控制閘極井和p型選擇閘極井在半導體基底中具有邊界。n型共同源極/汲極在半導體基底中，在p型控制閘極井與p型選擇閘極井之間。n型多晶矽選擇閘極電極上覆於p型選擇閘極井，並在n型共同源極/汲極的第一側上。電荷補獲層和n型多晶矽控制閘極電極堆疊於p型控制閘極井上，並在與第一側相對的n型共同源極/汲極的第二側上。此外，電荷補獲層和n型多晶矽控制閘極電極上覆於半導體基底中的選擇性導電通道(selectively-conductive channel)。選擇性導電通道從共同源極/汲極延伸至個別源極/汲極，所述共同源極/汲極和所述個別源極/汲極在n型多晶矽控制閘極電極的相對側。
在使用記憶胞期間，記憶胞的各種導體構件(例如n型多晶矽控制閘極電極和共同源極/汲極)被選擇性地偏壓以改變電荷補獲層中存儲的電荷量。在抹除狀態下，電荷補獲層儲存少量電荷。在程式化狀態下，電荷補獲層儲存大量電荷。少量電荷表示第一資料值，大量電荷表示第二資料值，使得電荷補獲層儲存一位元資料(a bit of data)。而且，在使用記憶胞期間，根據n型多晶矽控制閘極電極是否以超過臨界電壓的電壓偏壓，選擇性導電通道選擇性地導通。電荷補獲層中的電荷屏蔽了由n型多晶矽控制閘極電極產生的電場，使得臨界電壓根據電荷補獲層所儲存的電荷量而變化。因此，通過施加程式化狀態下的臨界電壓與抹除狀態下的臨界電壓之間的電壓來偏壓n型多晶矽控制閘極電極，可讀取電荷補獲層的資料狀態。
從程式化狀態下的臨界電壓到抹除狀態下的臨界電壓的電壓範圍稱為操作裕度(operation window)。操作裕度越大，記憶胞在讀取記憶胞的資料狀態時對製程變化和雜訊越有彈性。舉例來說，如果操作裕度小，雜訊可能具有足夠的幅度來增加或減少在讀取操作期間的n型多晶矽控制閘極電極的偏壓至操作裕度之外的電壓，由此讀取操作可能會返回不正確的結果。作為另一個例子，在記憶胞是大量製造的情況下，對於每個記憶胞實例，製程變化可能會導致操作裕度的變化。如果操作裕度小，那麼具有操作裕度的記憶胞實例不會與規範限制交疊的可能性增加。這可 能因此導致低的大量製造良率和高的製造成本。
IC的第一個挑戰是n型多晶矽控制閘極電極的低功函數。低功函數可能導致記憶胞具有小操作裕度、容易電子後閘極注入(electron back gate injection)、慢抹除速度、高抹除飽和(erase saturation)或任何前述之組合。即，為了達到高抹除速度，通常使用高抹除電壓。然而，當使用高抹除電壓時，低功函數會導致電子後閘極注入。由於電子後閘極注入，電子從n型多晶矽控制閘極電極穿隧到電荷補獲層，同時電子從電荷補獲層中被移除。最終，進入電荷補獲層的電子和離開電荷補獲層的電子達到穩態，稱為抹除飽和準位(erase saturation level)。然而，抹除飽和準位高，從而記憶胞不能完全被抹除。由於記憶胞沒有完全被抹除，因此從程式化狀態向抹除狀態的臨界電壓的移動較小，導致操作裕度小。此外，由於電子從n型多晶矽控制閘極電極穿隧到電荷補獲層且同時電子從電荷補獲層中被移除，因此，即便使用高抹除電壓，電子後閘極注入導致慢抹除速度。IC的第二個挑戰是基於多晶矽閘極電極的半導體元件正在達到縮放限制(scaling limit)。
因為p型多晶矽控制閘極電極具有高功函數，所以第一個挑戰的可能解決方案是用p型多晶矽控制閘極電極代替n型多晶閘控制閘極電極。然而，這個解決方案沒有解決第二個挑戰。此外，p型多晶矽控制閘極電極並無法輕易地與製程整合以形成積體電路。舉例來說，用於形成IC的製程可以包括形成p型多晶矽控制閘極電極，並隨後在p型控制閘極井中形成n型源極/汲極。形成n型源極/汲極可能會導致p型多晶矽控制閘極電極的反摻雜 (counter doping)，使得p型多晶矽控制閘極電極可能具有中間隙(mid-gap)功函數。作為另一個例子，在形成p型多晶矽控制閘極電極時產生的p型摻質可能會遷移到p型控制閘極井，並改變p型控制閘極井的摻雜輪廓，從而改變記憶胞的效能參數。第一個挑戰的另一個可能的解決方案是使用p型多晶矽控制閘極電極代替n型多晶矽控制閘極電極，並且更使用n型控制閘極井代替p型控制閘極井。然而，p-通道記憶胞並非常用，因此p-通道記憶胞並無法輕易地整合到現有的IC中。
第二個挑戰的可能解決方案是使用具有n型功函數的金屬控制閘極電極的高介電常數金屬閘極(HKMG)技術。然而，與n型多晶矽控制閘極電極一樣，金屬控制閘極電極具有低功函數。如上所述，低功函數可能導致記憶胞具有小的操作裕度、容易電子後閘極注入、慢抹除速度、高抹除飽和或任何前述之組合。
本申請案的各種實施例針對的是具有大操作裕度和高抹除速度的記憶胞，以及使用HKMG技術形成記憶胞的方法。在一些實施例中，記憶胞在半導體基底上，且包括控制閘極電極、選擇閘極電極、電荷補獲層和共同源極/汲極。共同源極/汲極在半導體基底中並具有n型摻雜輪廓。電荷補獲層和控制閘極電極堆疊在半導體基底上，並在共同源極/汲極的第一側。此外，控制閘極電極上覆於電荷補獲層，並且控制閘極電極是或包括具有p型功函數的第一金屬。選擇閘極電極在半導體基底之上，且在共同源極/汲極區的與第一側相對的第二側。此外，在一些實施例中，選擇閘極電極是或包括具有n型功函數的第二金屬。
控制閘極電極使用具有p型功函數的金屬，因此控制閘 極電極具有高功函數。高功函數導致電子後閘極注入困難，導致高抹除速度和低抹除飽和準位。此外，低抹除飽和準位導致大操作裕度。操作裕度是從程式化狀態下的控制閘極臨界電壓到抹除狀態下的控制閘極臨界電壓的電壓範圍，並且大操作裕度使記憶胞在讀取操作期間對製程變化和雜訊較有彈性。記憶胞也可以整合到製程中，以最小的成本(例如，沒有額外的光柵(reticle)及/或光罩(photomask))形成IC。此外，控制閘極電極和選擇閘極電極的金屬與高κ閘極介電層一起，可允許記憶胞按比例縮放以用於先進製程節點，例如，28奈米、20奈米以及較小的製程節點。
參照圖1，提供了包括具有大操作裕度和高抹除速度的記憶胞102的IC的一些實施例的橫截面圖100。例如，記憶胞102可以是2T金屬-氧化物-氮化物-氧化物-矽(MONOS)記憶胞或一些其他合適的記憶胞。如圖所示，半導體基底104包括控制閘極井106、選擇閘極井108、共同記憶體源極/汲極110c、一對個別記憶體源極/汲極110i以及一對選擇性導電記憶體通道112。半導體基底104可以是或包括(例如)塊狀單晶矽基底、絕緣體上矽(SOI)基底、一些其他合適的半導體基底或任何前述之組合。如本文中所使用，術語(例如，基底)可以(例如)是單數或複數。
控制閘極井106和選擇閘極井108具有第一摻雜型且在半導體基底104中具有邊界。在一些實施例中，控制閘極井106和選擇閘極井108具有不同的摻雜輪廓(例如，不同的摻雜濃度)。共同記憶體源極/汲極110c上覆於控制閘極井106和選擇閘極井108，橫向地位於控制閘極井106與選擇閘極井108之間。此外，共同記憶體源極/汲極110c具有與第一摻雜型相反的第二摻雜 型。個別記憶體源極/汲極110i分別在控制閘極井106和選擇閘極井108上，並分別在共同記憶體源極/汲極110c的相對側。此外，個別記憶體源極/汲極110i具有第二摻雜型。第一摻雜型和第二摻雜型可以分別是(例如)p型和n型，反之亦然。選擇性導電記憶體通道112分別在控制閘極井106和選擇閘極井108中，並分別從共同記憶體源極/汲極110c延伸至個別記憶體源極/汲極110i。在IC的操作中，選擇性導電記憶體通道112在低電阻狀態與高電阻狀態之間可逆地改變。
控制閘極電極114、電荷補獲層116和控制閘極介電層118堆疊在控制閘極井106上，橫向地位於共同記憶體源極/汲極110c與相應的個別記憶體源極/汲極110i之間。電荷補獲層116和控制閘極介電層118下伏於控制閘極電極114，並使控制閘極電極114與控制閘極井106電性絕緣。此外，控制閘極介電層118上覆於電荷補獲層116。電荷補獲層116可以是(例如)氧化物-氮化物-氧化物(ONO)膜或一些其他合適的電荷補獲層。在一些實施例中，電荷補獲層116包括下部氧化物層116l、下部氧化物層116l上的中間氮化物層116m和中間氮化物層116m上的上部氧化物層116u。控制閘極介電層118可以是或包括(例如)氧化鉿(hafnium oxide)、氧化鋁、氮化矽、其他一些合適的高κ介電質、氧化矽、一些其他合適的介電材料或任何前述之組合。如本文中所使用，高κ介電質可以是或包括(例如)介電常數κ大於約3.9、5、10、15或20的介電質。
在共同記憶體源極/汲極110c和個別記憶體源極/汲極110i是p型(例如，記憶胞102是p通道記憶胞)的一些實施例 中，控制閘極電極114是或包括具有n型功函數的金屬。如本文中所使用，n型功函數可以(例如)是：1)功函數在約0.1電子伏特(eV)、約0.2eV或約0.4eV內的用於n型多晶矽的功函數；2)小於約4.0、約4.2或約4.4eV的功函數；3)約3.5-4.4eV、約4.0-4.4eV或約3.8-4.5eV之間的功函數；4)一些其他合適的n型功函數；或5)任何前述之組合。例如，n型多晶矽可具有約1×1019-1×1020cm-3、約5×1019-8×1019cm-3或約8×1019-8×1020cm-3的摻雜濃度。然而，其他合適的摻雜濃度是適用的。如本文中所使用，具有n型功函數的金屬可以是或包括(例如)鉿、鋯、鈦、鉭、鋁、一些其他適合的n型功函數金屬或任何前述之組合。
在共同記憶體源極/汲極110c和個別記憶體源極/汲極110i為n型(例如，記憶胞102是n-通道記憶胞)的一些實施例中，控制閘極電極114是或包括具有p型功函數的金屬。如本文中所使用，p型功函數可以(例如)是：1)功函數約0.1eV、0.2eV或0.4eV內的用於p型多晶矽的功函數；2)大於約4.8eV、約5.0eV或約5.2eV的功函數；3)約4.8-5.2eV、約5.0-5.4eV或約4.6-5.6eV之間的功函數；4)一些其他合適的p型功函數；或5)任何前述之組合。例如，p型多晶矽可具有約1×1019-1×1020cm-3、約5×1019-8×1019cm-3或約8×1019-8×1020cm-3的摻雜濃度。然而，其他合適的摻雜濃度是適用的。如本文中所使用，具有p型功函數的金屬可以是(例如)釕、鈀、鉑、鈷、鎳、氮化鋁鈦(titanium aluminum nitride)、碳氮化鎢(tungsten carbon nitride)、一些其他合適的p型功函數金屬或任何前述之組合。
在使用記憶胞102期間，記憶胞102的各種導體構件(例 如，控制閘極電極114)被選擇性地偏壓以改變電荷補獲層116中存儲的電荷量。在抹除狀態下，電荷補獲層116儲存少量電荷。在程式化狀態下，電荷補獲層116儲存了大量電荷。少量電荷表示第一資料值，大量電荷表示第二資料值，使得電荷補獲層116儲存一位元資料。而且，在使用記憶胞102期間，根據控制閘極電極114是否被超過臨界電壓的電壓偏壓，選擇性導通控制閘極電極114下方的一個選擇性導電記憶體通道112。電荷補獲層116中的電荷屏蔽了由控制閘極電極114產生的電場，使得臨界電壓根據電荷補獲層116所儲存的電荷量而變化。因此，通過施加程式化狀態下的臨界電壓與抹除狀態下的臨界電壓之間的電壓來偏壓控制閘極電極114，可讀取電荷補獲層116的資料狀態。如上所述，這個電壓範圍被稱為操作裕度。
控制閘極電極114使用具有p型功函數的金屬，因此控制閘極電極114具有高功函數，在電荷補獲層116的抹除過程中導致難以進行電子後閘極注入。電子後閘極注入是在高電場(例如，高抹除電壓)的影響下電子從控制閘極電極114穿隧到電荷補獲層116。因為電子後閘極注入困難，所以抹除飽和準位低。抹除飽和準位是由於電子後閘極注入而進入電荷補獲層116的電子以及由於抹除而離開電荷補獲層116的電子達到穩定狀態(即平衡)的準位。由於低抹除飽和準位，電荷補獲層116可以完全或幾乎完全被抹除。此外，程式化狀態中下的控制閘極臨界電壓與抹除狀態下的控制閘極臨界電壓之間的差異較大，因此操作裕度較大。由於操作裕度較大，因此在讀取操作期間，記憶胞102可以(例如)對製程變化和雜訊具有彈性。此外，由於控制閘極電 極114的高功函數，可以使用高抹除電壓而不會經受容易電子後閘極注入、高抹除飽和準位和小的操作裕度。因此，抹除速度可以很高。
選擇閘極電極120和選擇閘極介電層122堆疊在選擇閘極井108上，橫向地位於共同記憶體源極/汲極110c與相應的個別記憶體源極/汲極110i之間。選擇閘極介電層122下伏於選擇閘極電極120，並使選擇閘極電極120與選擇閘極井108電性絕緣。選擇閘極介電層122可以是或包括(例如)氧化鉿、氧化鋁、氮化矽、其他一些合適的高κ介電質、氧化矽、一些其他合適的介電材料或任何前述之組合。選擇閘極電極120可以是或包括(例如)摻雜多晶矽、金屬、一些其他合適的導體材料或任何前述之組合。
在一些實施例中，控制閘極電極114是或包括具有p型功函數的金屬，選擇閘極電極120是或包括具有n型功函數的金屬，並且共同記憶體源極/汲極110c和個別記憶體源極/汲極110i是n型。在其他實施例中，控制閘極電極114是或包括具有n型功函數的金屬，選擇閘極電極120是或包括具有p型功函數的金屬，並且共同記憶體源極/汲極110c和個別記憶體源極/汲極110i是p型。在其他實施例中，控制閘極電極114為或包含具有第一摻雜型(例如，n型或p型)的功函數的金屬，選擇閘極電極120是或包括具有第一摻雜型的功函數的金屬，以及共同記憶體源極/汲極110c和個別記憶體源極/汲極110i是與第一摻雜型相對的第二摻雜型(例如p型或n型)。
通過使用金屬作為控制閘極電極114和選擇閘極電極120以及使用高κ介電質作為控制閘極介電層118和選擇閘極介電層 122(即，使用HKMG技術)，記憶胞102可按比例縮放以用於先進製程節點，例如，28奈米、20奈米以及較小的製程節點。此外，通過使用金屬作為控制閘極電極114和選擇閘極電極120，而不是使用摻雜多晶矽，沒有摻雜製程來形成控制閘極電極114和選擇閘極電極120，使得在大量製造期間，記憶胞102的效能參數可能更均勻。如上所述，執行摻雜製程以形成多晶矽控制閘極電極和多晶矽選擇閘極電極，可能會改變控制閘極井和選擇閘極井的摻雜輪廓，這可能改變記憶胞的效能參數。此外，通過使用金屬作為控制閘極電極114和選擇閘極電極120，而不是使用摻雜多晶矽，可以更好地控制控制閘極電極114和選擇閘極電極120的功函數。如上所述，用於形成源極/汲極的摻雜製程可能會反摻雜多晶矽控制閘極電極和多晶矽選擇閘極電極，從而改變多晶矽控制閘極電極和多晶矽選擇閘極電極的功函數。
在一些實施例中，控制閘極電極114是或包括具有p型功函數的金屬，選擇閘極電極120是或包括n型多晶矽，並且共同記憶體源極/汲極110c和個別記憶體源極/汲極110i是n型。在其他實施例中，控制閘極電極114是或包括具有n型功函數的金屬，選擇閘極電極120是或包括p型多晶矽，並且共同記憶體源極/汲極110c和個別記憶體源極/汲極110i是p型。在另一實施例中，控制閘極電極114是或包括具有第一摻雜型(例如，n型或p型)的其功函數的金屬，選擇閘極電極120是或包括具有第一摻雜型的多晶矽，以及共同記憶體源極/汲極110c和個別記憶體源極/汲極110i是與第一摻雜型相對的第二摻雜型(例如p型或n型)。
在一些實施例中，控制閘極電極114的功函數與選擇閘 極電極120的功函數之差約為0.8-1.2eV、0.9-1.1eV或約0.5-1.5eV。然而，其他合適的功函數差異是適用的。在一些實施例中(例如，在記憶胞102是n-通道記憶胞的情況下)，控制閘極電極114的功函數大於選擇閘極電極120的功函數。在一些實施例中(例如，在記憶胞102是p通道記憶胞的情況下)，控制閘極電極114的功函數小於選擇閘極電極120的功函數。
雖然圖1被示出和描述為好像控制閘極井106和選擇閘極井108是不同的，但應該理解，在其他實施例中，控制閘極井106和選擇閘極井108可以整合一起(例如，同一個閘極井)。此外，在其他實施例中，可以省略控制閘極井106和選擇閘極井108，使得選擇性導電記憶體通道112位於半導體基底104的塊狀區內。
參照圖2A，提供了IC的一些實施例的橫截面圖200A，其中IC包括圖1的特徵和一些其他特徵(在下文中討論)。此外，圖1的特徵可以修改(例如，幾何形狀、位置等的變化)以適應其他特徵。舉例來說，個別記憶體源極/汲極110i可以與控制閘極電極114和選擇閘極電極120橫向隔開，以適應源極/汲極延伸204。圖2A的IC可以(例如)根據下文討論的「先形成高κ」(high κ first)的實施例的方法所形成。
如圖所示，半導體基底104更包括塊狀半導體區104b，其下伏於控制閘極井106、選擇閘極井108、共同記憶體源極/汲極110c和個別記憶體源極/汲極110i。在其他實施例中，塊狀半導體區104b被摻雜。舉例來說，塊狀半導體區104b可以具有p型摻雜輪廓或n型摻雜輪廓。
在一些實施例中，半導體基底104包括深井202，其下伏於控制閘極井106和選擇閘極井108。在一些實施例中，深井202具有與控制閘極井106和選擇閘極井108相反的摻雜型。舉例來說，控制閘極井106和選擇閘極井108可以是p型，而深井202可以是n型，反之亦然。在一些實施例中，半導體基底104更包括多個源極/汲極延伸204。為便於說明，只有一些源極/汲極延伸204是標記204。源極/汲極延伸204上覆於控制閘極井106和選擇閘極井108，並且各自從相應的源極/汲極側向延伸。舉例來說，共同記憶體源極/汲極110c和個別記憶體源極/汲極110i可由源極/汲極延伸204延伸。源極/汲極延伸204各自具有相同摻雜型，但其摻雜濃度比相應源極/汲極小。
隔離結構206延伸到半導體基底104的頂部中，並且沿著控制閘極井106和選擇閘極井108的邊界橫向延伸以封閉控制閘極井106和選擇閘極井108。在一些實施例中，隔離結構206具有平面頂部佈局，其是環形或一些其他合適的閉合路徑形狀(closed-path shape)。隔離結構206可以是或包括(例如)淺溝渠隔離(STI)結構、深溝渠隔離(DTI)結構或一些其他合適的隔離結構。
控制閘極電極114上覆於控制閘極井106和電荷補獲層116，並通過一個或多個控制閘極介電層與電荷補獲層116電性絕緣。舉例來說，下部控制閘極介電層118l、中間控制閘極介電層118m和上部控制閘極介電層118u可以堆疊在控制閘極電極114與電荷補獲層116之間。下部控制閘極介電層118l、中間控制閘極介電層118m可以是或包括(例如)氧化矽、一些其他合適的介 電質或任何前述之組合。上部控制閘極介電層118u可以是或包括(例如)氧化鉿、氧化鋁、氮化矽、其他一些合適的高κ介電質或任何前述之組合。
選擇閘極電極120上覆於選擇閘極井108，並通過一個或多個選擇閘極介電層與選擇閘極井108電性絕緣。舉例來說，下部選擇閘極介電層122l和上部選擇閘極介電層122u可堆疊在選擇閘極電極120與選擇閘極井108之間。下部選擇閘極介電層122l可以是或包括(例如)氧化矽、一些其他合適的介電質或任何前述之組合。上部選擇閘極介電層122u可以是或包括(例如)氧化鉿、氧化鋁、氮化矽、其他一些合適的高κ介電質或任何前述之組合。
閘極間隙壁208加襯於控制閘極電極114和選擇閘極電極120的側壁。在一些實施例中，閘極間隙壁208中的每一個在對應的閘極電極(例如，控制閘極電極114或選擇閘極電極120)的相對側壁上分別具有一對區段(a pair of segments)。閘極間隙壁208可以是或包括(例如)氮化矽、氧化矽、一些其他合適的介電質或任何前述的組合。
額外的間隙壁210加襯於電荷補獲層116的側壁和閘極間隙壁208的側壁。在一些實施例中，額外的間隙壁210也加襯於下部選擇閘極介電層122l的側壁、下部控制閘極介電層118l的側壁和中間控制閘極介電層118m的側壁。在一些實施例中，額外的間隙壁210中的每一個在對應的閘極間隙壁208的相對側壁上分別具有一對區段。額外的間隙壁210可以是或包括(例如)氧化矽、氮化矽、一些其他合適的介電質或任何前述之組合。
後段製程(BEOL)內連線結構212覆蓋記憶胞102並且包括層間介電(ILD)層214和多個接點通孔(contact vias)216。ILD層214可以是或包括(例如)氧化矽、氮化矽、低κ介電質、一些其他合適的介電質或任何前述之組合。如本文中所使用，低κ介電質可以是或包括(例如)具有小於約3.9、3、2或1的介電常數κ的介電質。接點通孔216延伸通過ILD層214到達控制閘極電極114、選擇閘極電極120、個別記憶體源極/汲極110i或任何前述之組合。接點通孔216可以是或包括(例如)鎢、銅、鋁銅、鋁、一些其他合適的導體材料或任何前述之組合。
在一些實施例中，矽化物接墊(silicide pads)218分別位於共同記憶體源極/汲極110c和個別記憶體源極/汲極110i上。矽化物接墊218減小了共同記憶體源極/汲極110c和個別記憶體源極/汲極110i與相應的接點通孔216之間的接點電阻。矽化物接墊218可以是或包括(例如)矽化鎳、一些其他合適的矽化物或任何前述之組合。
參照圖2B，提供了圖2A的IC的一些替代實施例的橫截面圖200B，其中上部控制閘極介電層118u和上部選擇閘極介電層122u分別成杯狀罩在(cup)控制閘極電極114的下側(underside)和選擇閘極電極120的下側。圖2B的IC可以(例如)根據下文討論的「後形成高κ」(high κ last)的實施例的方法所形成。
參照圖3A，提供了IC的一些實施例的橫截面圖300A，其中IC包括圖2A的記憶胞102和與記憶胞102整合的一個或多個額外的半導體元件。一個或多個半導體元件可以包括(例如) 輸入/輸出(I/O)邏輯元件302、高電壓(HV)元件304和核心邏輯元件306、一些其他合適的半導體元件或任何前述之組合。圖3A的IC可以(例如)根據下文討論的「先形成高κ」(high κ first)的實施例的方法所形成。
I/O邏輯元件302有助於IC的I/O操作。舉例來說，I/O邏輯元件302和其他I/O邏輯元件(未示出)可以共同實現用於向IC輸入數據及/或從IC輸出數據的I/O電路。HV元件304是相對於I/O邏輯元件302及/或核心邏輯元件306在高電壓下操作的元件。高電壓可以(例如)在約20-50伏、10-100伏、30-70伏或其他一些合適的高電壓之間。在一些實施例中，HV元件304驅動記憶胞陣列(其可以包括記憶胞102)中的位元線及/或字元線。核心邏輯元件306有助於IC的核心功能。舉例來說，核心邏輯元件306和其他核心邏輯元件(未示出)可共同實施用於IC的核心電路。例如，這種核心電路可以包括列解碼器電路、行解碼器電路、影像訊號處理(image signal processing；ISP)電路、控制電路、一些其他合適的核心電路或任何前述之組合。I/O邏輯元件302、HV元件304和核心邏輯元件306可以是或包括(例如)金氧半導體(MOS)元件、MOS場效電晶體(MOSFET)、絕緣閘極場效電晶體(IGFET)、一些其他合適的半導體元件或任何前述之組合。
在其中IC包括I/O邏輯元件302的一些實施例中，半導體基底104包括I/O井308、一對I/O源極/汲極310以及選擇性導電I/O通道312。為了便於說明，只有一個I/O源極/汲極310是標記310。I/O井308下伏於I/O源極/汲極310並具有第一摻雜型。 在一些實施例中，I/O井308在深井202的一側。在其他實施例中，I/O井308上覆於深井202。在一些實施例中，隔離結構206沿著I/O井308的邊界橫向延伸以封閉(例如，完全封閉)I/O井308。I/O源極/汲極310分別在I/O井308的相對側，並具有與I/O井308相反的摻雜型。選擇性導電I/O通道312在I/O井308中並從I/O源極/汲極310中的一個延伸到I/O源極/汲極310中的另一個。
I/O閘極電極314和一個或多個I/O閘極介電層堆疊在選擇性導電I/O通道312上，橫向地位於I/O源極/汲極310之間。I/O閘極電極314可以是或包括(例如)摻雜多晶矽、金屬、一些其他合適的導體材料或任何前述之組合。在一些實施例中，I/O源極/汲極310是n型，並且I/O閘極電極314是或者包括具有n型功函數的金屬。在一些實施例中，I/O源極/汲極310是p型，並且I/O閘極電極314是或者包括具有p型功函數的金屬。
I/O閘極介電層在I/O閘極電極314之下，以使I/O閘極電極314與選擇性導電I/O通道312電性絕緣。舉例來說，下部I/O閘極介電層316l和上部I/O閘極介電層316u可堆疊在I/O閘極電極314與選擇性導電I/O通道312之間。下部I/O閘極介電層316l可以是或包括(例如)氧化矽、一些其他合適的介電質或任何前述之組合。上部I/O閘極介電層316u可以是或包括(例如)氧化鉿、氧化鋁、氮化矽、其他一些合適的高κ介電質或任何前述之組合。在一些實施例中，I/O閘極介電層的I/O介電質厚度Ti小於控制閘極介電質厚度Tc1，及/或約等於選擇閘極介電質厚度Ts。例如，控制閘極介電質厚度Tc1可以由電荷補獲層116和控制閘極介電層來定義。例如，選擇閘極介電質厚度Ts可以由選擇閘 極介電層來定義。
在包括HV元件304的IC的一些實施例中，半導體基底104包括HV井318、一對HV源極/汲極320和選擇性導電HV通道322。為便於說明，只有一個HV源極/汲極320是標記320。HV井318下伏於HV源極/汲極320且上覆於深井202。在一些實施例中，隔離結構206沿著HV井318的邊界橫向延伸以封閉(例如，完全封閉)HV井318。HV源極/汲極320分別在HV井318的相對側，並具有與HV井318相反的摻雜型。選擇性導電HV通道322在HV井318中，並從HV源極/汲極320中的一個延伸到HV源極/汲極320中的另一個。
HV閘極電極324和一個或多個HV閘極介電層堆疊在選擇性導電HV通道322上，橫向地位於HV源極/汲極320之間。HV閘極電極324可以是或包括(例如)摻雜多晶矽、金屬、一些其他合適的導體材料或任何前述之組合。在一些實施例中，HV源極/汲極320是n型，並且HV閘極電極324是或包括具有n型功函數的金屬。在一些其他實施例中，HV源極/汲極320是p型，HV閘極電極324是或包括具有p型功函數的金屬。
HV閘極介電層在HV閘極電極324下方以使HV閘極電極324與選擇性導電HV通道322電性絕緣。舉例來說，下部HV閘極介電層326l、中間HV閘極介電層326m和上部HV閘極介電層326u可以堆疊在HV閘極電極324和選擇性導電HV通道322之間。下部HV閘極介電層326l和中間HV閘極介電層326m可以是或包括(例如)氧化矽、一些其他合適的介電質或任何前述的組合。上部HV閘極介電層326u可以是或包括(例如)氧化鉿、 氧化鋁、氮化矽、其他一些合適的高κ介電質或任何前述之組合。在一些實施例中，HV閘極介電層的HV介電質厚度Th大於控制閘極介電質厚度Tc1及/或選擇閘極介電質厚度Ts。在一些實施例中，HV介電質厚度Th也大於I/O介電質厚度Ti。應該理解，由於HV元件304在較高的電壓下工作，HV介電質厚度Th大於其他介電質厚度(例如，I/O介電質厚度Ti)。
在其中IC包括核心邏輯元件306的一些實施例中，半導體基底104包括核心井328、一對核心源極/汲極330和選擇性導電核心通道332。為便於說明，只有一個核心源極/汲極330是標記330。核心井328下伏於核心源極/汲極330。在一些實施例中，核心井328在深井202的一側。在其他實施例中，核心井328上覆於深井202。在一些實施例中，隔離結構206沿著核心井328的邊界橫向延伸以封閉(例如，完全封閉)核心井328。核心源極/汲極330分別在核心井328的相對側，並具有與核心井328相反的摻雜型。選擇性導電核心通道332在核心井328中，並從核心源極/汲極330中的一個延伸至核心源極/汲極330中的另一個。
核心閘極電極334和核心閘極介電層336堆疊在選擇性導電核心通道332上，橫向地位於核心源極/汲極330之間。核心閘極電極334上覆於核心閘極介電層336並且可以是或包括(例如)摻雜多晶矽、金屬、一些其他合適的導體材料或任何前述之組合。在一些實施例中，核心源極/汲極330是n型，而核心閘極電極334是或包括具有n型功函數的金屬。在一些其他實施例中，核心源極/汲極330為p型，而核心閘極電極334是或包括具有p型功函數的金屬。核心閘極介電層336可以是或包括(例如)氧 化鉿、氮化矽、氧化鋁、其他一些合適的高κ介電質或任何前述之組合。在一些實施例中，核心閘極介電層336的核心介電質厚度Tc2小於控制閘極介電質厚度Tc1及/或選擇閘極介電質厚度Ts。在一些實施例中，核心介電質厚度Tc也小於I/O介電質厚度Ti及/或HV介電質厚度Th。
在一些實施例中，源極/汲極延伸204延伸I/O源極/汲極310、HV源極/汲極320、核心源極/汲極330或任何前述之組合。為便於說明，只有一些源極/汲極延伸204是標記204。在一些實施例中，閘極間隙壁208加襯於I/O閘極電極314的側壁、HV閘極電極324的側壁、核心閘極電極334的側壁或任何前述之組合。在一些實施例中，額外的間隙壁210加襯於I/O井308、HV井318、核心井328或任何前述之組合上的閘極間隙壁208的側壁。
BEOL內連線結構212覆蓋記憶胞102和額外的半導體元件(例如，I/O邏輯元件302)。BEOL內連線結構212包括ILD層214和多個接點通孔216。為便於說明，只有一些接點通孔216是標記216。接點通孔216延伸穿過ILD層214到達選擇閘極電極120、控制閘極電極114、個別記憶體源極/汲極110i或任何前述之組合。在一些實施例中，接點通孔216也延伸穿過ILD層214到達I/O閘極電極314、I/O源極/汲極310、HV閘極電極324、HV源極/汲極320、核心閘極電極334、核心源極/汲極330或任何前述之組合。
在一些實施例中，矽化物接墊218分別在共同記憶體源極/汲極110c和個別記憶體源極/汲極110i上。此外，在一些實施例中，矽化物接墊218分別在I/O源極/汲極310、HV源極/汲極 320、核心源極/汲極330或任何前述之組合上。為了便於說明，只有一些矽化物接墊218是標記218。
參照圖3B，提供了圖3A的IC的一些替代實施例的橫截面圖300B，其中上部控制閘極介電層118u和上部選擇閘極介電層122u分別成杯狀罩在控制閘極電極114的下側和選擇閘極電極120的下側。此外，上部I/O閘極介電層316u、上部HV閘極介電層326u以及核心閘極介電層336分別成杯狀罩在I/O閘極電極314的下側、HV閘極電極324的下側以及核心閘極電極334的下側。圖3B的IC可以(例如)根據下文討論的「後形成高κ」(high κ last)的實施例的方法所形成。
在一些實施例中，殘留介電層338在核心井328上的閘極間隙壁208和額外的間隙壁210之下。在一些實施例中，殘留介電層338分別在核心閘極介電層336的相對側壁上具有一對區段。殘留介電層338可以是或包括(例如)氧化矽、一些其他合適的介電質或任何前述之組合。
參照圖4-7、圖8A、圖8B、圖9-12、圖13A-13S和圖14A-14I，一系列橫截面圖400-700、800A、800B、900-1200、1300A-1300S、1400A-1400I提供了用於形成圖3A和圖3B的IC的方法的各種實施例。圖13A-13S是圖14A-14I的替代方案，使得所述方法可以從圖12的行為進行到：1)圖13A-13S的行為；或者2)圖14A-14I的行為。
圖13A-13S在移除圖13O中的犧牲閘極之前形成上部選擇閘極介電層122u(參見例如圖13C)。相反地，圖14A-14I在移除圖14E中的犧牲閘極之後形成上部選擇閘極介電層122u(參見 例如圖14F)。因此，在上部選擇閘極介電層122u包含高κ介電質的實施例中，圖13A-13S對應於「先形成高κ」(high κ “first”)的實施例的方法，而圖14A-14I對應於「後形成高κ」(high κ “last”)的實施例的方法。另外，圖13A-13S在形成圖13C中的犧牲閘極之前從核心半導體區104c移除圖12中的第二閘極介電層1202。相反地，圖14A-14I在圖14C中形成矽化物接墊219期間從核心半導體區104c部分地移除圖12中的第二閘極介電層1202，並且在移除圖14E中的犧牲閘極期間部分地移除圖12中的第二閘極介電層1202。圖13A-13S可例如用於形成圖3A的結構，而圖14A-14I可例如用於形成圖3B的結構。
如圖4的橫截面圖400所示，提供半導體基底104。在一些實施例中，半導體基底104是或包括塊狀單晶矽基底、SOI基底、一些其他合適的半導體基底或任何前述之組合。
由圖4的橫截面圖400還示出，在半導體基底104中形成隔離結構206，以劃分(demarcate)和電性分隔核心半導體區104c、HV半導體區104h、記憶體半導體區104m和I/O半導體區104i。隔離結構206可以是或包括(例如)STI結構、DTI結構、一些其他合適的隔離結構或任何前述之組合。在一些實施例中，用於形成隔離結構206的製程包括圖案化半導體基底104，以定義具有隔離結構206的佈局的溝渠，並且隨後用介電材料填充溝渠。例如，上述圖案化可由微影、一些其他合適的圖案化製程或任何前述之組合來執行。如本文中所使用，術語(例如，製程)可以(例如)是單數或複數。
由圖4的橫截面圖400還示出，在半導體基底104和隔 離結構206上形成犧牲介電層402。犧牲介電層402可以是或包括(例如)氧化矽、一些其他合適的介電質或任何前述之組合。犧牲介電層402可以(例如)通過熱氧化、化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、濺鍍、一些其他合適的沉積製程或任何前述之組合來形成。
如圖5的橫截面圖500所示，在HV半導體區104h和記憶體半導體區104m中形成深井202，深井202上覆於半導體基底104的塊狀半導體區104b。在一些實施例中，深井202和塊狀半導體區104b具有相反的摻雜型。在一些實施例中，用於形成深井202的製程包括選擇性摻雜半導體基底104。例如，選擇性摻雜可以通過使用具有罩幕就位(in place)的離子植入、一些其他合適的選擇性摻雜或者任何前述之組合來執行。上述罩幕被圖案化為具有深井202的佈局，並且可以是或包括(例如)光阻罩幕、一些其他合適的罩幕或任何前述之組合。注意，離子植入可以(例如)於犧牲介電層402就位時執行，通過對離子植入的離子選擇足夠高的植入能量以穿過犧牲介電層402來執行離子植入。
如圖6的橫截面圖600所示，在半導體基底104中形成多個井。井包括分別形成於I/O半導體區104i、HV半導體區104h、記憶體半導體區104m和核心半導體區104c中的I/O井308、HV井318、選擇閘極井108和核心井328。選擇閘極井108和HV井318上覆於深井202。此外，選擇閘極井108在記憶體半導體區104m的第一側，並且橫向隔開於記憶體半導體區104m的與第一側相對的第二側。在一些實施例中，I/O井308具有第一摻雜型，而HV井318、選擇閘極井108和核心井328具有與第一摻雜型相 反的第二摻雜型。第一摻雜型和第二摻雜型可以(例如)分別是n型和p型，反之亦然。在一些實施例中，第一摻雜型與深井202的摻雜型相同。
在一些實施例中，用於形成井的製程包括一系列選擇性摻雜製程。舉例來說，第一選擇性摻雜製程可以形成一個或多個n型井(例如，I/O井308)，並且第二選擇性摻雜製程可以隨後形成一個或多個p型井(例如，選擇閘極井108、HV井318和核心井328)。例如，每個選擇性摻雜可以通過使用具有罩幕就位的離子植入、一些其他合適的選擇性摻雜或者任何前述之組合來執行。上述罩幕被圖案化為具有正在形成的井的佈局，並且可以是或包括(例如)光阻罩幕、一些其他合適的罩幕或任何前述之組合。注意，離子植入可以(例如)於犧牲介電層402就位時執行，通過對離子植入的離子選擇足夠高的植入能量以穿過犧牲介電層402來執行離子植入。
如圖7的橫截面圖700所示，控制閘極井106形成於記憶體半導體區104m中，位於選擇閘極井108的一側。此外，控制閘極井106上覆於深井202。控制閘極井106具有與選擇閘極井108相同的摻雜型，並且在一些實施例中，其具有與選擇閘極井108不同的摻雜輪廓。舉例來說，選擇閘極井108和控制閘極井106都可以是p型，並且控制閘極井106可以具有與選擇閘極井108不同的摻雜濃度。例如，控制閘極井106可以通過使用罩幕就位的離子植入、一些其他合適的選擇性摻雜或者任何前述之組合來執行。上述罩幕被圖案化為具有控制閘極井106的佈局，並且可以是或包括(例如)光阻罩幕、一些其他合適的罩幕或任何前 述之組合。注意，離子植入可以(例如)於犧牲介電層402就位時執行，通過對離子植入的離子選擇足夠高的植入能量以穿過犧牲介電層402來執行離子植入。
由圖7的橫截面圖700還示出，犧牲介電層402被圖案化以從控制閘極井106移除犧牲介電層402，同時將犧牲介電層402留在選擇閘極井上108、I/O井308、HV井318和核心井328。例如，上述圖案化可以由微影、一些其他合適的圖案化製程或任何前述之組合來執行。在一些實施例中，上述圖案化包括通過使用罩幕(例如，光阻罩幕)的選擇性摻雜製程，對犧牲介電層402執行蝕刻以形成控制閘極井106。此外，上述圖案化可以(例如)在形成控制閘極井106之前或之後執行。
如圖8A的橫截面圖800A所示，電荷補獲層116形成為覆蓋圖7的結構。電荷補獲層116可以是(例如)ONO膜或一些其他合適的電荷補獲層。在一些實施例中，如圖8B的橫截面圖800B所示，電荷補獲層116包括下部氧化物層116l、中間氮化物層116m和上部氧化物層116u。下部氧化物層116l可以(例如)具有約1-3奈米、約1.5-2.5奈米或約1-5奈米的厚度T1。然而，其他值適用於厚度T1。中間氮化物層116m可以(例如)具有約2-14奈米、約6-10奈米或約7.5-8.5奈米的厚度Tm。然而，其他值適用於厚度Tm。上部氧化物層116u例如可具有約2-8奈米、約3-5奈米或約3.5-5.5奈米的厚度Tu。然而，其他值適用於厚度Tu。圖8B的橫截面圖800B可以(例如)是圖8A中的圓標記「圖8B」中的電荷補獲層116的放大圖。電荷補獲層116可以(例如)通過熱氧化、CVD、PVD、ALD、濺鍍、一些其他合適的沉積製程 或任何前述之組合來形成。
如圖9的橫截面圖900所示，犧牲介電層402和電荷補獲層116被圖案化以從HV井318移除犧牲介電層402和電荷補獲層116。上述圖案化留下I/O井308、選擇閘極井108和核心井328上的犧牲介電層402和電荷補獲層116，並且更留下控制閘極井106上的電荷補獲層116。例如，上述圖案化可以由微影、一些其他合適的圖案化製程或任何前述之組合來執行。
如圖10的橫截面圖1000所示，第一閘極介電層1002形成為覆蓋圖9的結構。第一閘極介電層1002可以是或包括(例如)氧化矽、一些其他合適的介電質或任何前述之組合。第一閘極介電層1002可以(例如)通過熱氧化、CVD、PVD、ALD、濺鍍、一些其他合適的沉積製程或任何前述之組合來形成。在一些實施例中，第一閘極介電層1002具有HV井318上的第一厚度T1和I/O井308、選擇閘極井108、控制閘極井106和核心井328上的第二厚度T2，其中第二厚度T2小於第一厚度T1。這可能在第一閘極介電層1002由熱氧化形成並且電荷補獲層116是ONO膜時發生，因為熱氧化在半導體基底104的半導體材料上比在電荷補獲層116的氧化物上更容易形成氧化物。
如圖11的橫截面圖1100所示，第一閘極介電層1002和電荷補獲層116被圖案化，以從I/O井308、選擇閘極井108和核心井328移除第一閘極介電層1002和電荷補獲層116。上述圖案化留下HV井318和控制閘極井106上的第一閘極介電層1002，並且也留下控制閘極井106上的電荷補獲層116。例如，圖案化可以由微影、一些其他合適的圖案化製程或任何前述之組合來執行。
如圖12的橫截面圖1200所示，第二閘極介電層1202形成為覆蓋圖11的結構。第二閘極介電層1202可以是或包括(例如)氧化矽、一些其他合適的介電質或任何前述之組合。第二閘極介電層1202可以(例如)通過熱氧化、CVD、PVD、ALD、濺鍍、一些其他合適的沉積製程或任何前述之組合來形成。在一些實施例中，第二閘極介電層1202在I/O井308、選擇閘極井108和核心井328上具有第一厚度T1，並且此外在HV井318和控制閘極井106上具有第二厚度T2，其中第二厚度T2小於第一厚度T1。這可能在第二閘極介電層1202由熱氧化形成並且第一閘極介電層1002是氧化物時發生，因為熱氧化在半導體基底104的半導體材料上比在第一閘極介電層1002的氧化物上更容易形成氧化物。
如圖13A的橫截面圖1300A所示，第二閘極介電層1202被圖案化，以從核心井328移除第二閘極介電層1202。此外，上述圖案化留下HV井318、控制閘極井106、選擇閘極井108和I/O井308上的第二閘極介電層1202。例如，圖案化可以由微影、一些其他合適的圖案化製程或任何前述之組合來執行。
如圖13B的橫截面圖1300B所示，在圖13A的結構上堆疊形成第三閘極介電層1302、犧牲閘極層1304和閘極硬罩幕層(gate hard mask layer)1306。犧牲閘極層1304上覆於第三閘極介層1302，閘極硬罩幕層1306上覆於犧牲閘極層1304。第三閘極介電層1302可以是或包括(例如)氧化鉿、氮化矽、氧化鋁、其他一些合適的高κ介電質或任何前述之組合。在一些實施例中，第三閘極介電層1302的厚度T約為1-3奈米、約1.5-2.5奈 米或約1-5奈米。然而，其他值適用於厚度T。犧牲閘極層1304可以是或包括(例如)n型或p型摻雜多晶矽、未摻雜多晶矽、一些其他合適的材料或任何前述之組合。閘極硬罩幕層1306可以是或包括(例如)氮化矽、氧化矽、一些其他合適的介電材料或任何前述之組合。在一些實施例中，用於形成第三閘極介電層1302、犧牲閘極層1304和閘極硬罩幕層1306的製程包括熱氧化、CVD、PVD、ALD、濺鍍、一些其他合適的沉積製程或任何前述之組合。
如圖13C的橫截面圖1300C所示，第三閘極介電層1302(參見圖13B)、犧牲閘極層1304(參見圖13B)和閘極硬罩幕層1306(參見圖13B)被圖案化。上述圖案化形成堆疊在核心井328上的核心閘極介電層336、犧牲核心閘極1308和核心閘極硬罩幕1310。上述圖案化形成堆疊在HV井318上的上部HV閘極介電層326u、犧牲HV閘極1312和HV閘極硬罩幕1314。上述圖案化形成堆疊在控制閘極井106上的上部控制閘極介電層118u、犧牲控制閘極1316和控制閘極硬罩幕1318。上述圖案化形成堆疊在選擇閘極井108上的上部選擇閘極介電層122u、犧牲選擇閘極1320和選擇閘極硬罩幕1322。上述圖案化形成堆疊在I/O井308上的上部I/O閘極介電層316u、犧牲I/O閘極1324和I/O閘極硬罩幕1326。核心閘極介電層336、上部HV閘極介電層326u、上部控制閘極介電層118u、上部選擇閘極介電層122u和上部I/O閘極介電層316u由第三閘極介電層1302形成。犧牲核心閘極1308、犧牲HV閘極1312、犧牲控制閘極1316、犧牲選擇閘極1320和犧牲I/O閘極1324(統稱為犧牲閘極)由犧牲閘極層1304形成。核心閘極硬罩幕1310、HV閘極硬罩幕1314、控制閘極硬罩幕1318、 選擇閘極硬罩幕1322和I/O閘極硬罩幕1326(統稱為閘極硬罩幕)由閘極硬幕罩層1306形成。
在一些實施例中，將第三閘極介電層1302、犧牲閘極層1304和閘極硬罩幕層1306圖案化的製程包括將閘極硬幕罩層1306圖案化以形成閘極硬罩幕。例如，上述圖案化可以由微影、一些其他合適的圖案化製程或任何前述之組合來執行。接著，上述製程包括在閘極硬罩幕就位時對犧牲閘極層1304及第三閘極介電層1302執行蝕刻，以將閘極硬罩幕的圖案轉移至犧牲閘極層1304及第三閘極介電層1302。在一些實施例中，半導體基底104及/或第二閘極介電層1202用作上述蝕刻的蝕刻停止件。
如圖13D的橫截面圖1300D所示，在犧牲核心閘極1308、犧牲HV閘極1312、犧牲控制閘極1316、犧牲選擇閘極1320、犧牲I/O閘極1324的側壁上形成多個閘極間隙壁208。閘極間隙壁208可以是或包括(例如)氮化矽、氮氧化矽、一些其他合適的介電材料或任何前述的組合。在一些實施例中，用於形成閘極間隙壁208的製程包括沉積覆蓋圖13C結構的閘極間隙壁層，並隨後對閘極間隙壁層執行回蝕。上述回蝕移除閘極間隙壁層的水平區段而不移除閘極間隙壁層的垂直區段。在完成回蝕後，閘極間隙壁的其餘垂直區段對應於閘極間隙壁208。
如圖13E的橫截面圖1300E所示，在半導體基底104中形成第一源極/汲極延伸204a。為便於說明，只有一些第一源極/汲極延伸204a是標記204a。第一源極/汲極延伸204a包括在核心井328上的第一對源極/汲極延伸、在HV井318上的第二對源極/汲極延伸、以及在I/O井308上的第三對源極/汲極延伸。此外， 第一源極/汲極延伸204a與各自的井具有相反的摻雜型。舉例來說，第一對源極/汲極延伸可能具有與核心井328相反的摻雜型。
在一些實施例中，用於形成第一源極/汲極延伸204a的製程包括一系列選擇性摻雜製程。舉例來說，第一選擇性摻雜製程可形成n型源極/汲極延伸，而第二選擇性摻雜製程可隨後形成p型源極/汲極延伸。例如，核心井328和HV井318中的源極/汲極延伸可以是n型，而I/O井308中的源極/汲極延伸可以是(例如)p型，反之亦然。例如，每個選擇性摻雜製程都可以使用具有罩幕就位的離子植入、一些其他合適的選擇性摻雜或者任何前述之組合來執行。上述罩幕被圖案化為具有源極/汲極延伸的佈局，並且可以是或包括(例如)光阻罩幕、一些其他合適的罩幕或任何前述之組合。注意，離子植入可以(例如)於第一閘極介電層1002和第二閘極介電層1202就位時執行，通過對離子植入的離子選擇足夠高的植入能量以穿過第一閘極介電層1002和第二閘極介電層1202來執行離子植入。
如圖13F的橫截面圖1300F所示，第一閘極介電層1002、第二閘極介電層1202和電荷補獲層116被圖案化。上述圖案化將電荷補獲層116定位在上部控制閘極介電層118u和閘極間隙壁208的正下方。上述圖案化形成堆疊在上部控制閘極介電層118u與電荷補獲層116之間的中間控制閘極介電層118m和下部控制閘極介電層118l。上述圖案化形成下部選擇閘極介電層122l，下部選擇閘極介電層122l下伏於上部選擇閘極介電層122u。中間控制閘極介電層118m和下部選擇閘極介電層122l由第二閘極介電層1202形成，下部控制閘極介電層118l由第一閘極介電層1002形 成。上述圖案化可以(例如)由微影、一些其他合適的圖案化製程或任何前述之組合來執行。舉例來說，可以形成覆蓋核心井328、HV井318和I/O井308的光阻罩幕，同時使選擇閘極井108和控制閘極井106露出。然後，可以在光阻罩幕就位時對第一閘極介電層1002、第二閘極介電層1202和電荷補獲層116執行蝕刻，接著光阻罩幕可以被移除。在蝕刻期間，光阻罩幕連同控制閘極硬罩幕1318、選擇閘極硬罩幕1322和閘極間隙壁208一起用作罩幕。
如圖13G的橫截面圖1300G所示，在半導體基底104中形成第二源極/汲極延伸204b。第二源極/汲極延伸204b包括共同源極/汲極延伸和一對個別源極/汲極延伸。共同源極/汲極延伸在選擇閘極井108和控制閘極井106上，位於犧牲選擇閘極1320與犧牲控制閘極1316之間。個別源極/汲極延伸分別在選擇閘極井108和控制閘極井106上方，使得犧牲控制閘極1316、犧牲選擇閘極1320和共同源極/汲極延伸在個別源極/汲極延伸之間。第二源極/汲極延伸204b具有與控制閘極井106和選擇閘極井108相反的摻雜型。
在一些實施例中，用於形成第二源極/汲極延伸204b的製程包括選擇性摻雜製程。例如，選擇性摻雜製程可以使用具有罩幕就位的離子植入、一些其他合適的選擇性摻雜製程或任何前述之組合。上述罩幕被圖案化為具有第二源極/汲極延伸204b的佈局，並且可以是或包括(例如)光阻罩幕、一些其他合適的罩幕或任何前述之組合。在一些實施例中，在相同光阻罩幕就位時執行圖13F的圖案化和圖13G的選擇性摻雜製程。
如圖13H的橫截面圖1300H所示，多個額外的間隙壁210形成於閘極間隙壁208的側壁上。額外的間隙壁210可以是或包括(例如)氮化矽、氮氧化矽、一些其他合適的介電材料或任何前述之組合。在一些實施例中，用於形成額外的間隙壁210的製程包括沉積覆蓋並加襯於圖13G的結構的主間隙壁層，並且隨後對主間隙壁層執行回蝕。上述回蝕移除主間隙壁層的水平區段而不移除主間隙壁層的垂直區段。主間隙壁層的其餘垂直區段對應於額外的間隙壁210。
如圖13I的橫截面圖1300I所示，在半導體基底104中形成源極/汲極。源極/汲極包括一對核心源極/汲極330、一對HV源極/汲極320、一對I/O源極/汲極310、一個共同記憶體源極/汲極110c和一對個別記憶體源極/汲極110i。在核心井328、HV井318和I/O井308上分別形成核心源極/汲極330、HV源極/汲極320和I/O源極/汲極310。核心源極/汲極330、HV源極/汲極320和I/O源極/汲極310分別與第一源極/汲極延伸204a中相應的一個鄰接，並且具有相同摻雜型，但其摻雜濃度高於相應的源極/汲極延伸。共同記憶體源極/汲極110c在選擇閘極井108和控制閘極井106上，在犧牲控制閘極1316與犧牲選擇閘極1320之間。個別記憶體源極/汲極110i分別在選擇閘極井108和控制閘極井106上，使得犧牲控制閘極1316、犧牲選擇閘極1320和共同記憶體源極/汲極110c在個別記憶體源極/汲極110i之間。共同記憶體源極/汲極110c和個別記憶體源極/汲極110i分別與第二源極/汲極延伸204b中相應的一個鄰接，並具有相同摻雜型，但其摻雜濃度高於各自源極/汲極延伸。
在一些實施例中，用於形成源極/汲極的製程包括一系列選擇性摻雜製程。舉例來說，第一選擇性摻雜製程可形成n型源極/汲極，而第二選擇性摻雜製程可隨後形成p型源極/汲極。例如，核心源極/汲極330、HV源極/汲極320、共同記憶體源極/汲極110c和個別記憶體源極/汲極110i可以是n型，而I/O源極/汲極310可以(例如)是p型。例如，每個選擇性摻雜製程都可以使用具有罩幕就位的離子植入、一些其他合適的選擇性摻雜或者任何前述之組合來執行。上述罩幕被圖案化為具有源極/汲極的佈局，並且可以是或包括(例如)光阻罩幕、一些其他合適的罩幕或任何前述之組合。注意，離子植入可以(例如)於第一閘極介電層1002和第二閘極介電層1202就位時執行，通過對離子植入的離子選擇足夠高的植入能量以穿過第一閘極介電層1002和第二閘極介電層1202來執行離子植入。
如圖13J的橫截面圖1300J所示，矽化物接墊218形成於核心源極/汲極330、HV源極/汲極320、I/O源極/汲極310、共同記憶體源極/汲極110c以及個別記憶體源極/汲極110i(統稱為源極/汲極)上。矽化物接墊218可以是或包括(例如)矽化鎳、一些其他合適的矽化物或任何前述之組合。在一些實施例中，用於形成矽化物接墊218的製程包括：1)形成覆蓋並加襯於圖13I的結構的保護介電層；2)圖案化上述保護介電層以露出源極/汲極；3)在保護介電層就位時執行矽化(salicide)製程；以及4)移除保護介電層。在一些實施例中，通過蝕刻或一些其他合適的移除製程來執行上述移除。上述蝕刻相對於下伏於及/或鄰近保護介電層的其他材料(例如氮化物或矽化物)而優先移除保護介電層的 材料(例如氧化物)。
由圖13J的橫截面圖1300J還示出，第一閘極介電層1002和第二閘極介電層1202(參見圖13I)被圖案化。上述圖案化形成堆疊在上部HV閘極介電層326u下的下部HV閘極介電層326l和中間HV閘極介電層326m。上述圖案化更形成下部HV閘極介電層326l，下部HV閘極介電層326l下伏於上部I/O閘極介電層316u。下部HV閘極介電層326l由第一閘極介電層1002形成，並且中間HV閘極介電層326m和下部I/O閘極介電層316l由第二閘極介電層1202形成。例如，上述圖案化可以通過蝕刻或一些其他合適的圖案化製程來執行。在一些實施例中，上述蝕刻與在形成矽化物接墊218時用來移除保護介電層的蝕刻相同。
如圖13K的橫截面圖1300K所示，回蝕層1328形成為覆蓋圖13J的結構。在一些實施例中，回蝕層1328是可流動的(flowable)、自流平(self-leveling)材料，因此重力導致回蝕層1328的頂表面變平坦。在一些實施例中，回蝕層1328是有機材料、抗反射塗層(ARC)、一些其他合適的材料或任何前述之組合。回蝕層1328可以通過(例如)CVD、PVD、一些其他合適的沉積製程或任何前述之組合來形成。
如圖13L的橫截面圖1300L所示，執行蝕刻以回蝕上述回蝕層1328，並且更移除核心閘極硬罩幕1310(參見圖13K)、HV閘極硬罩幕1314(參見圖13K)、控制閘極硬罩幕1318(參見圖13K)、選擇閘極硬罩幕1322(參見圖13K)和I/O閘極硬罩幕1326(參見圖13K)。為簡潔起見，核心閘極硬罩幕1310、HV閘極硬罩幕1314、控制閘極硬罩幕1318、選擇閘極硬罩幕1322和 I/O閘極硬罩幕1326統稱為「硬罩幕」。上述蝕刻是用對於硬罩幕具有與回蝕層1328相同或實質上相同蝕刻率的蝕刻劑來執行的。如此，一旦回蝕層1328被充分蝕刻以露出硬罩幕，則回蝕層1328的頂表面和硬罩幕的頂表面被一起回蝕。此外，相對於回蝕層1328和硬罩幕，蝕刻劑對於犧牲核心閘極1308、犧牲HV閘極1312、犧牲控制閘極1316、犧牲選擇閘極1320和犧牲I/O閘極1324具有低蝕刻率。
如圖13M的橫截面圖1300M所示，移除回蝕層1328(參見圖13L)，並且形成下部ILD層2141來代替回蝕層1328。下部ILD層214l可以是或包括(例如)氧化物、低κ介電質、一些其他合適的介電質或任何前述之組合。在一些實施例中，用於移除回蝕層1328的製程包括蝕刻或一些其他合適的移除製程。在一些實施例中，用於形成下部ILD層214l的製程包括通過CVD、PVD、ALD、濺鍍、一些其他合適的沉積製程或任何前述之組合來沉積下部ILD層214l。
如圖13N的橫截面圖1300N所示，在下部ILD層214l中執行平坦化，以使下部ILD層214l的頂表面與犧牲核心閘極1308、犧牲HV閘極1312、犧牲控制閘極1316、犧牲選擇閘極1320和犧牲I/O閘極1324的頂表面共平面化(coplanarize)。例如，平坦化可以通過CMP或一些其他合適的平坦化製程來執行。
如圖13O的橫截面圖1300O所示，移除第一犧牲閘極。第一犧牲閘極包括犧牲控制閘極1316，但不包括犧牲選擇閘極1320(參見圖13N)，在一些實施例中，犧牲控制閘極1316和犧牲選擇閘極1320對應於p-通道記憶體元件。第一犧牲閘極包括犧 牲選擇閘極1320，但不包括犧牲控制閘極1316，在一些實施例中，犧牲控制閘極1316和犧牲選擇閘極1320對應於n-通道記憶體元件。此外，第一犧牲閘極包括對應於n-通道半導體元件並相鄰於犧牲控制閘極1316和犧牲選擇閘極1320的犧牲閘極。在一些實施例中，第一犧牲閘極包括犧牲核心閘極1308(參見圖13N)、犧牲HV閘極1312(參見圖13N)和犧牲選擇閘極1320。上述移除導致第一閘極開口1330代替移除的犧牲閘極電極。例如，上述移除可以通過選擇性蝕刻、一些其他合適的移除製程或任何前述之組合來執行。在一些實施例中，選擇性蝕刻包括：1)在圖13N的結構上形成罩幕；2)對未被罩幕覆蓋的犧牲閘極執行蝕刻；以及3)隨後移除罩幕。上述罩幕具有要被移除的犧牲閘極的佈局，並且可以是或包括(例如)光阻罩幕、一些其他合適的罩幕或任何前述之組合。
如圖13P的橫截面圖1300P所示，在第一閘極開口1330(參見圖13O)中形成具有n型功函數的金屬閘極電極(以下稱n型金屬閘極電極)。例如，n型功函數可以是：1)功函數在約0.1eV、0.2eV或0.4eV內的用於n型多晶矽的功函數；2)小於約4.0eV、4.2eV或4.4eV的功函數；3)約3.5-4.4eV、4.0-4.4eV或3.8-4.5eV之間的功函數；4)一些其他合適的n型功函數；或5)任何前述之組合。此外，n型金屬閘極電極可以是或包括(例如)鉿、鋯、鈦、鉭、鋁、一些其他合適的n型功函數金屬或任何前述之組合。在一些實施例中，n型金屬閘極電極包括核心閘極電極334、HV閘極電極324和選擇閘極電極120。核心閘極電極334、HV閘極電極324和選擇閘極電極120分別填充核心井328、 HV井318和選擇閘極井108上的第一閘極開口1330。
在一些實施例中，形成n型金屬閘極電極的製程包括形成覆蓋圖13O的結構的導電層，並且導電層更填充第一閘極開口1330。導電層是或者包括具有n型功函數的金屬，並且可以通過(例如)CVD、PVD、化學鍍、電鍍、一些其他合適的生長或沉積製程或任何前述之組合形成。然後在導電層中執行平坦化，直到達到下部ILD層214l為止。例如，平坦化可以通過CMP或一些其他合適的平坦化製程來執行。
如圖13Q的橫截面圖1300Q所示，移除第二犧牲閘極。第二犧牲閘極包括犧牲控制閘極1316(參見圖13N)，但不包括犧牲選擇閘極1320(參見圖13N)，在一些實施例中，犧牲控制閘極1316和犧牲選擇閘極1320對應於n-通道記憶體元件。第二犧牲閘極包括犧牲選擇閘極1320，但不包括犧牲控制閘極1316，在一些實施例中，犧牲控制閘極1316和犧牲選擇閘極1320對應於p通道記憶體元件。此外，第二犧牲閘極包括對應於p通道半導體元件並鄰近於犧牲控制閘極1316和犧牲選擇閘極1320的犧牲閘極。在一些實施例中，第二犧牲閘極包括犧牲I/O閘極1324(參見圖13N)和犧牲控制閘極1316。上述移除導致第二閘極開口1332代替移除的犧牲閘極電極，並且例如可以如關於圖13O所描述的那樣執行。
如圖13R的橫截面圖1300R所示，在第二閘極開口1332(參見圖13Q)中形成具有p型功函數的金屬閘極電極(以下簡稱p型金屬閘極電極)。例如，p型功函數可以是：1)功函數在約0.1eV、0.2eV或0.4eV內的用於p型多晶矽的功函數；2)大於 約4.8eV、5.0eV或5.2eV的功函數；3)約4.8-5.2eV、5.0-5.4eV或4.6-5.6eV之間的功函數；4)一些其他合適的p型功函數；或5)任何前述之組合。p型金屬閘極電極可以是(例如)釕、鈀、鉑、鈷、鎳、氮化鋁鈦、碳氮化鎢、一些其他合適的p型功函數金屬或任何前述之組合。在一些實施例中，p型金屬閘極電極包括控制閘極電極114和I/O閘極電極314。控制閘極電極114和I/O閘極電極314分別填充控制閘極井106和I/O井308上的第二閘極開口1332。
在一些實施例中，用於形成p型金屬閘極電極的製程包括形成覆蓋圖13Q的結構的導電層，並且導電層更填充第二閘極開口1332。導電層是或者包括具有p型功函數的金屬，並且可以通過(例如)CVD、PVD、化學鍍、電鍍、一些其他合適的生長或沉積製程或任何前述之組合形成。然後在導電層中執行平坦化，直到達到下部ILD層214l為止。例如，平坦化可以通過CMP或一些其他合適的平坦化製程來執行。
如圖13S的橫截面圖1300S所示，上部ILD層214u形成為覆蓋圖13R的結構並具有平面或實質上平面的頂表面。上部ILD層214u可以是或包括(例如)氧化物、低κ介電質、一些其他合適的介電質或任何前述之組合。此外，形成上部ILD層214u可以(例如)先沉積上部ILD層214u，並且隨後在上部ILD層214u的頂表面中執行平坦化。上述沉積可以(例如)通過CVD、PVD、濺鍍、一些其他合適的沉積製程或任何前述之組合來進行。例如，平坦化可以通過CMP或一些其他合適的平坦化製程來執行。
由圖13S的橫截面圖1300S還示出，接點通孔216形成 為延伸穿過上部ILD層214u和下部ILD層214l到達矽化物接墊218、控制閘極電極114、選擇閘極電極120、核心閘極電極334、HV閘極電極324、I/O閘極電極314或任何前述之組合。可(例如)通過圖案化上部ILD層214u和下部ILD層214l以定義具有接點通孔216的佈局的多個通孔開口，並且隨後以金屬、一些其他合適的導體材料或任何前述之組合填充通孔開口，來形成接點通孔216。
如上所述，圖13A-13S是圖14A-14I的替代方案，使得所述方法可以從圖12的行為進行到：1)圖13A-13S的行為；或者2)圖14A-14I的行為。圖13A-13S描述了可用於形成圖3A的結構的方法的第一實施例。圖14A-14I描述了所述方法的第二實施例，可以用來形成圖3B的結構。第二實施例是第一實施例的變形，其中省略了圖13A的圖案化和圖13B的第三閘極介電層1302。此外，在圖13O和圖13Q中移除犧牲閘極之後形成核心閘極介電層336、上部HV閘極介電層326u、上部控制閘極介電層118u、上部選擇閘極介電層122u和上部I/O閘極介電層316u。
如圖14A的橫截面圖1400A所示，犧牲閘極層1304和閘極硬罩幕層1306堆疊在圖12的結構上。犧牲閘極層1304和閘極硬罩幕層1306例如可以如關於圖13B所描述的那樣形成。
如圖14B的橫截面圖1400B所示，第一閘極介電層1002、第二閘極介電層1202、電荷補獲層116、犧牲閘極層1304(參見圖14A)以及閘極硬罩幕層1306(參見圖14A)被圖案化。此外，形成第一源極/汲極延伸204a、第二源極/汲極延伸204b、核心源極/汲極330、HV源極/汲極320和I/O源極/汲極310、共 同記憶體源極/汲極110c和個別記憶體源極/汲極110i。此外，還形成了閘極間隙壁208和額外的間隙壁210。上述圖案化和形成可以(例如)通過關於圖13C-13I所示出和描述的行為來執行。
如圖14C的橫截面圖1400C所示，矽化物接墊218形成於核心源極/汲極330、HV源極/汲極320、I/O源極/汲極310、共同記憶體源極/汲極110c和個別記憶體源極/汲極110i(統稱為源極/汲極)上。例如，矽化物接墊218可以如關於圖13J所描述的那樣形成。在一些實施例中，用於形成矽化物接墊218的製程包括：1)形成覆蓋並加襯於圖14B的結構的保護介電層；2)圖案化上述保護介電層以露出源極/汲極；3)在保護介電層就位時執行矽化(salicide)製程；以及4)移除保護介電層。在一些實施例中，通過蝕刻或一些其他合適的移除製程來執行上述移除。
由圖14C的橫截面圖1400C還示出，第一閘極介電層1002和第二閘極介電層1202(參見圖14B)被圖案化。上述圖案化形成堆疊在犧牲HV閘極1312下方的下部HV閘極介電層326l和中間HV閘極介電層326m。上述圖案化更形成下部I/O閘極介電層316l以及虛擬閘極介電層1402，下部I/O閘極介電層316l下伏於犧牲I/O閘極1324，且虛擬閘極介電層1402下伏於犧牲核心閘極1308。例如，上述圖案化可以通過蝕刻或一些其他合適的圖案化製程來執行。在一些實施例中，上述蝕刻與在形成矽化物接墊218時用來移除保護介電層的蝕刻相同。
如圖14D的橫截面圖1400D所示，移除核心閘極硬罩幕1310、HV閘極硬罩幕1314、控制閘極硬罩幕1318、選擇閘極硬罩幕1322、I/O閘極硬罩幕1326(參見圖14C)。此外，犧牲核心 閘極1308、犧牲HV閘極1312、犧牲控制閘極1316、犧牲選擇閘極1320、犧牲I/O閘極1324的頂表面分別是共平面的。例如，上述移除和共平面化可以通過關於圖13K-13N示出和描述的行為來執行。
如圖14E的橫截面圖1400E所示，移除第一犧牲閘極。第一犧牲閘極包括犧牲控制閘極1316，但不包括犧牲選擇閘極1320(參見圖14D)，在一些實施例中，犧牲控制閘極1316和犧牲選擇閘極1320對應於p-通道記憶體元件。第一犧牲閘極包括犧牲選擇閘極1320，但不包括犧牲控制閘極1316，在一些實施例中，犧牲控制閘極1316和犧牲選擇閘極1320對應於n-通道記憶體元件。此外，第一犧牲閘極包括對應於n-通道半導體元件並相鄰於犧牲控制閘極1316和犧牲選擇閘極1320的犧牲閘極。舉例來說，第一犧牲閘極可更包含犧牲核心閘極1308、犧牲HV閘極1312(參見圖14D)。在移除犧牲核心閘極1308的實施例中，虛擬閘極介電層1402(參見圖14D)下伏於犧牲核心閘極1308的部分也被移除，從而產生了殘留介電層338。上述移除導致第一閘極開口1330代替移除的犧牲閘極，並且例如可以如關於圖13O所描述的那樣執行。
如圖14F的橫截面圖1400F所示，在第一閘極開口1330(參見圖14D)中形成n型金屬閘極電極和閘極介電層。閘極介電層分別成杯狀罩在n型金屬閘極電極的下側，可以是或包括(例如)氧化鉿、氧化鋁、氮化矽、其他一些合適的高κ介電質或任何前述之組合。例如，n型金屬閘極電極可以如關於圖13P所描述的那樣。在一些實施例中，n型金屬閘極電極包括核心閘極電極 334、HV閘極電極324和選擇閘極電極120，而閘極介電層包括核心閘極介電層336、上部HV閘極介電層326u和上部選擇閘極介電層122u。
在一些實施例中，形成n型金屬閘極電極和閘極介電層的製程包括形成覆蓋並加襯於圖14E的結構的第三閘極介電層，以及隨後在第三閘極介電層上形成導電層。導電層可以通過(例如)CVD、PVD、化學鍍、電鍍、一些其他合適的生長或沉積製程或任何前述之組合來形成。第三閘極介電層可由例如CVD、PVD、濺鍍、一些其他合適的沉積製程或任何前述之組合形成。然後在導電層和第三閘極介電層中執行平坦化，直到達到下部ILD層214l為止。例如，平坦化可以通過CMP或一些其他合適的平坦化製程來執行。
如圖14G的橫截面圖1400G所示，移除第二犧牲閘極。第二犧牲閘極包括犧牲控制閘極1316(參見圖14D)，但不包括犧牲選擇閘極1320(參見圖14D)，在一些實施例中，犧牲控制閘極1316和犧牲選擇閘極1320對應於n-通道記憶體元件。第二犧牲閘極包括犧牲選擇閘極1320，但不包括犧牲控制閘極1316，在一些實施例中，犧牲控制閘極1316和犧牲選擇閘極1320對應於p通道記憶體元件。此外，第二犧牲閘極包括對應於p通道半導體元件並相鄰於犧牲控制閘極1316和犧牲選擇閘極1320的犧牲閘極。舉例來說，第二犧牲閘極可更包括犧牲I/O閘極1324(參見圖14D)。上述移除導致第二閘極開口1332代替所移除的犧牲閘極，並且例如可以如關於圖13Q所描述的那樣所描述的那樣執行。
如圖14H的橫截面圖1400H所示，在第二閘極開口1332 中形成p型金屬閘極電極和閘極介電層(參見圖14G)。閘極介電層分別成杯狀罩在p型金屬閘極電極的下側，可以(例如)是或包括氧化鉿、氧化鋁、氮化矽、其他一些合適的高κ介電質或任何前述之組合。例如，p型金屬閘極電極可以如關於圖13R所描述的那樣。在一些實施例中，p型金屬閘極電極包括I/O閘極電極314和控制閘極電極114，而閘極介電層包括上部I/O閘極介電層316u和上部控制閘極介電層118u。
在一些實施例中，形成p型金屬閘極電極和其他閘極介電層的製程包括形成覆蓋並加襯於圖14G的結構的第四閘極介電層，以及隨後在第四閘極介電層上形成導電層。導電層可以通過(例如)CVD、PVD、化學鍍、電鍍、一些其他合適的生長或沉積製程或任何前述之組合來形成。第四閘極介電層可由例如CVD、PVD、濺鍍、一些其他合適的沉積製程或任何前述之組合形成。然後在導電層和第四閘極介電層中執行平坦化，直到達到下部ILD層214l為止。例如，平坦化可以通過CMP或一些其他合適的平坦化製程來執行。
如圖14I的橫截面圖1400I所示，上部ILD層214u形成為覆蓋圖14H的結構並且具有平面或實質上平面的頂表面。此外，接點通孔216形成為延伸穿過上部ILD層214u和下部ILD層214l到達矽化物接墊218、控制閘極電極114、選擇閘極電極120、核心閘極電極334、HV閘極電極324、I/O閘極電極314或任何前述之組合。上部ILD層214u和接點通孔216例如可以如關於圖13S所描述的那樣形成。
如上所述，在形成源極/汲極(例如，共同記憶體源極/ 汲極110c)之後，用閘極電極(例如，控制閘極電極114)置換犧牲閘極(例如，圖13C和圖14B中的犧牲控制閘極1316)。因此，用於形成源極/汲極的摻雜製程不會影響閘極電極的功函數。此外，因為犧牲閘極被閘極電極置換，所以犧牲閘極可以是不依賴於摻雜製程的一些其他合適的材料。因此，半導體基底104中的雜質輪廓(例如，控制閘極井106和選擇閘極井108的摻雜輪廓)在形成犧牲閘極的同時不會受到摻雜製程的損害。此外，因為閘極電極是金屬，所以半導體基底104中的摻雜輪廓在形成閘極電極的同時不會受到摻雜製程的損害。此外，由於閘極電極是金屬且形成於高κ介電質(例如，上部控制閘極介電層118u)上，閘極電極可按比例縮放以用於先進製程節點，例如，28奈米、20奈米以及較小的製程節點。
雖然圖4-7、圖8A、圖8B、圖9-12、圖13A-13S和圖14A-14I示出了用金屬置換犧牲選擇閘極1320(參見例如圖13N)，但應該理解的是，犧牲選擇閘極1320在其他實施例中可能不會被置換。在另一些實施例中，犧牲選擇閘極1320由導體材料形成並且保持到最終的積體電路。導體材料可以(例如)是或包括n型或p型多晶矽或一些其他合適的導體材料。在一些實施例中，控制閘極電極120(參見例如圖13R)是或包括具有第一摻雜型(例如，n型或p型)的功函數的金屬，犧牲選擇閘極1320由具有第一摻雜型的摻雜多晶矽或一些其他合適的具有第一摻雜型的功函數的材料形成。在其他實施例中，控制閘極電極120是或包括具有第一摻雜型(例如n型或p型)的功函數的金屬，犧牲選擇閘極1320由具有第二摻雜型的摻雜多晶矽或一些其他合適的 具有第二一摻雜型的功函數的材料形成，其中第二摻雜型與第一摻雜型相反。
雖然圖4-7、圖8A、圖8B、圖9-12、圖13A-13S和圖14A-14I示出了用不同金屬置換犧牲選擇閘極1320(參見例如圖13N)和犧牲控制閘極1316(參見例如圖13N)，也可以用相同金屬置換犧牲選擇閘極1320和犧牲控制閘極1316。舉例來說，在犧牲控制閘極1316被具有n型功函數的金屬置換的情況下，犧牲選擇閘極1320也可以被具有n型功函數的金屬置換。又例如，在犧牲控制閘極1316被具有p型功函數的金屬置換的情況下，犧牲選擇閘極1320也可以被具有p型功函數的金屬置換。
參照圖15，提供了圖4-7、圖8A、圖8B、圖9-12、圖13A-13S和圖14A-14I方法的一些實施例的流程圖1500。所述方法可(例如)用於形成具有大操作裕度和高抹除速度的記憶胞。
在操作1502處，形成隔離結構，所述隔離結構延伸到半導體基底中。隔離結構分隔和劃分記憶體區、I/O區、核心區和HV區。參見例如圖4。
在操作1504處，在記憶體區和HV區中形成深井。參見例如圖5。
在操作1506處，在核心區、HV區、記憶體區和I/O區中分別形成核心井、HV井、選擇閘極井和I/O井。參見例如圖6。
在操作1508處，在記憶體區中形成控制閘極井，其鄰近選擇閘極井。參見例如圖7。
在操作1510處，在核心井、HV井、控制閘極井、選擇閘極井和I/O井上分別形成閘極堆疊。每個閘極堆疊包括閘極硬 罩幕、犧牲閘極和閘極介電層。閘極堆疊的控制閘極堆疊更包括電荷補獲層。參見例如圖8-12和圖13A-13C，或圖8-12、圖14A和圖14B。
在操作1512處，在閘極堆疊的側壁上形成閘極間隙壁。參見例如圖13D或圖14B。
在操作1514處，在半導體基底中形成源極/汲極延伸，其分別上覆於核心井、HV井、控制閘極井、選擇閘極井和I/O井。參見例如圖13E-13G或圖14B。
在操作1516處，在閘極間隙壁的側壁上形成額外的間隙壁。參見例如圖13H或圖14B。
在操作1518處，在半導體基底中形成源極/汲極，其分別與源極/汲極延伸相鄰。參見例如圖13I或圖14B。
在操作1520處，在源極/汲極上形成矽化物接墊。參見例如圖13J或圖14C。
在操作1522處，移除閘極堆疊的閘極硬罩幕。參見例如圖13K和13L或圖14D。
在操作1524處，用金屬閘極電極置換犧牲閘極電極。控制閘極井上的犧牲閘極電極被具有第一摻雜型的功函數的金屬控制閘極電極置換，其中第一摻雜型與控制閘極井上的源極/汲極的第二摻雜型相反。參見例如圖13M-13R或圖14E-14H。
在實施例中，記憶胞為n-通道記憶胞，控制閘極井上的源極/汲極為n型，金屬控制閘極電極具有p型功函數。金屬控制閘極電極採用p型功函數金屬控制閘極電極，具有高功函數。高功函數導致電子後閘極注入困難。困難的電子後閘極注入可以使 用高抹除電壓來達到高抹除速度。此外，困難的電子後閘極注入導致低抹除飽和準位和大操作裕度。操作裕度是從程式化狀態下的控制閘極臨界電壓到抹除狀態下的控制閘極臨界電壓的電壓範圍，並且大操作裕度使記憶胞在讀取操作期間對製程變化和雜訊較有彈性。此外，控制閘極電極和選擇閘極電極的金屬與高κ控制介電質和高κ選擇介電質一起，可允許記憶胞按比例縮放以用於先進製程節點，例如，28奈米、20奈米以及較小的製程節點。
在操作1526處，在金屬閘極電極上形成內連線結構。參見例如圖13S或圖14I。
雖然圖15的流程圖1500在本文中被圖示和描述為一系列動作或事件，但應該理解，這些動作或事件的所示順序不應被解釋為限制意義。舉例來說，一些動作可以不同的順序發生及/或與除本文所示及/或描述的動作或事件以外的其他動作或事件同時發生。此外，並非所有圖示的動作都可能需要實施本文描述的一個或多個方面或實施例，並且本文描述的一個或多個動作可以在一個或多個單獨的動作及/或階段中執行。
在一些實施例中，本申請案提供了一種IC，其包括：半導體基底；以及在所述半導體基底上的記憶胞，其中所述記憶胞包括控制閘極電極、選擇閘極電極、電荷補獲層以及共同源極/汲極，其中所述共同源極/汲極在所述半導體基底中且具有第一摻雜型，所述控制閘極電極和所述選擇閘極電極上覆於所述半導體基底，並分別在所述共同源極/汲極的相對側，所述控制閘極電極上覆於所述電荷補獲層且包括具有第二摻雜型的功函數的金屬，以及所述第二摻雜型與所述第一摻雜型相反。在一些實施例中，所 述第一摻雜型為n型且所述第二摻雜型為p型。在一些實施例中，所述第一摻雜型為p型且所述第二摻雜型為n型。在一些實施例中，所述金屬的所述功函數超過約5.0電子伏特。在一些實施例中，所述金屬包含釕、鈀、鉑、鈷、鎳、氮化鋁鈦、碳氮化鎢或任何前述之組合。在一些實施例中，所述選擇閘極電極包括具有所述第一摻雜型的功函數的第二金屬。在一些實施例中，所述第二金屬包括鉿、鋯、鈦、鉭、鋁或任何前述之組合。在一些實施例中，所述記憶胞更包括控制閘極介電層，其成杯狀罩在所述控制閘極電極的下側，其中所述控制閘極介電層上覆於所述電荷補獲層，其中所述控制閘極介電層加襯於所述控制閘極電極的側壁和所述控制閘極電極的底面。在一些實施例中，所述選擇閘極電極包括多晶矽。在一些實施例中，所述記憶胞更包括高κ控制閘極介電層和高κ選擇閘極介電層，其中所述第一摻雜型為n型，其中所述第二摻雜型為p型，其中所述高κ控制閘極介電層下伏於所述控制閘極電極，在所述電荷補獲層與所述控制閘極電極之間，其中所述高κ選擇閘極介電層下伏於所述選擇閘極電極，其中所述選擇閘極電極包括具有所述第一摻雜型的功函數的金屬。
在一些實施例中，本申請案提供了製造IC的方法，所述方法包括：在半導體基底上形成電荷補獲層；形成覆蓋所述電荷補獲層的犧牲閘極層；圖案化所述犧牲閘極層以形成犧牲控制閘極且更形成犧牲選擇閘極，所述犧牲控制閘極上覆於所述電荷補獲層，所述犧牲選擇閘極相鄰於所述電荷補獲層和所述犧牲控制閘極；在所述半導體基底中形成共同源極/汲極，所述共同源極/汲極在所述犧牲控制閘極與所述犧牲選擇閘極之間，其中所述共 同源極/汲極具有第一摻雜型；以及用控制閘極電極置換所述犧牲控制閘極，其中所述控制閘極電極包括具有第二摻雜型的功函數的金屬，其中所述第二摻雜型與所述第一摻雜型相反。在一些實施例中，所述第一摻雜型為n型，且其中所述第二摻雜型為p型。在一些實施例中，所述方法更包括：沉積覆蓋所述電荷補獲層的高κ介電層，其中所述犧牲閘極層形成於所述高κ介電層之上；以及圖案化所述高κ介電層以形成高κ控制閘極介電層且更形成高κ選擇閘極介電層，所述高κ控制閘極介電層下伏於所述犧牲控制閘極，所述高κ選擇閘極介電層下伏於所述犧牲選擇閘極。在一些實施例中，所述置換用所述控制閘極電極和高κ控制閘極介電層代替所述犧牲控制閘極，其中所述高κ控制閘極介電層成杯狀罩在所述控制閘極電極的下側。在一些實施例中，所述方法更包括：用選擇閘極電極置換所述犧牲選擇閘極，其中所述選擇閘極電極包括具有所述第一摻雜型的功函數的金屬，其中所述第一摻雜型的所述功函數在約3.5-4.4電子伏特之間，且其中所述第二摻雜型的所述功函數在約4.8-5.2電子伏特之間。在一些實施例中，所述半導體基底包括記憶體半導體區和周邊半導體區，其中所述犧牲控制閘極和所述犧牲選擇閘極形成於所述記憶體半導體區上，其中所述方法更包括：形成覆蓋所述記憶體半導體區和所述周邊半導體區的閘極介電層；從所述周邊半導體區移除所述閘極介電層，而非從所述記憶體半導體區移除所述閘極介電層，其中所述犧牲閘極層是在所述移除之後形成的，並形成為覆蓋所述周邊半導體區和所述記憶體半導體區且形成於所述閘極介電層上，其中所述圖案化更形成在所述周邊半導體區上的犧牲閘極； 以及用閘極電極置換所述犧牲閘極，其中所述閘極電極包括具有所述第一摻雜型或所述第二摻雜型的功函數的金屬。在一些實施例中，所述半導體基底包括記憶體半導體區和周邊半導體區，其中所述犧牲控制閘極和所述犧牲選擇閘極形成於所述記憶體半導體區上，其中所述方法更包括：形成覆蓋所述記憶體半導體區和所述周邊半導體區的閘極介電層，其中所述犧牲閘極層形成為覆蓋所述周邊半導體區和所述記憶體半導體區且形成於所述閘極介電層上，並且其中所述圖案化更形成在所述周邊半導體區上的犧牲閘極；以及用閘極電極置換所述犧牲閘極，其中所述閘極電極包括具有所述第一摻雜型或所述第二摻雜型的功函數的金屬，其中所述置換從所述周邊半導體區移除所述閘極介電層。
在一些實施例中，本申請案提供了另一種IC，其包括：半導體基底；以及記憶胞，包括在所述半導體基底中的一對源極/汲極區，且更包括堆疊於所述半導體基底上且在所述源極/汲極區之間的控制閘極電極、資料儲存層以及控制閘極介電層，其中所述源極/汲極區具有第一摻雜型，所述控制閘極介電層在所述資料儲存層與所述控制閘極電極之間，所述控制閘極電極的相對側壁被所述控制閘極介電層加襯，所述控制閘極電極包括具有第二摻雜型的功函數的金屬，以及所述第二摻雜型與所述第一摻雜型相反。在一些實施例中，所述第一摻雜型為n型，且其中所述金屬的所述功函數超過約5.0電子伏特。在一些實施例中，所述半導體基底包括周邊半導體區和記憶體半導體區，其中所述記憶胞在所述記憶體半導體區上，並且其中所述積體電路更包括：在所述周邊半導體區上的半導體元件，其中所述半導體元件包括金屬閘極 電極和閘極介電層，其中所述金屬閘極電極上覆於所述閘極介電層。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
100:橫截面圖
102:記憶胞
104:半導體基底
106:控制閘極井
108:選擇閘極井
110c:共同記憶體源極/汲極
110i:個別記憶體源極/汲極
112:選擇性導電記憶體通道
114:控制閘極電極
116:電荷補獲層
116l:下部氧化物層
116m:中間氮化物層
116u:上部氧化物層
118:控制閘極介電層
120:選擇閘極電極
122:選擇閘極介電層

Claims (10)

  1. 一種積體電路，包括：半導體基底；以及在所述半導體基底上的記憶胞，其中所述記憶胞包括控制閘極電極、選擇閘極電極、電荷補獲層以及共同源極/汲極，其中所述共同源極/汲極在所述半導體基底中且具有第一摻雜型，所述控制閘極電極和所述選擇閘極電極上覆於所述半導體基底，並分別在所述共同源極/汲極的相對側，所述控制閘極電極上覆於所述電荷補獲層且包括具有第二摻雜型的功函數的金屬，以及所述第二摻雜型與所述第一摻雜型相反，其中所述第一摻雜型為n型且所述第二摻雜型為p型，且其中控制閘極介電層在所述資料儲存層與所述控制閘極電極之間，所述控制閘極介電層包括下部控制閘極介電層、中間控制閘極介電層和上部控制閘極介電層，且所述下部控制閘極介電層和所述中間控制閘極介電層的邊緣凸出於所述上部控制閘極介電層的邊緣。
  2. 如申請專利範圍第1項所述的積體電路，其中所述控制閘極介電層成杯狀罩在所述控制閘極電極的下側，其中所述控制閘極介電層上覆於所述電荷補獲層，其中所述控制 閘極介電層加襯於所述控制閘極電極的側壁和所述控制閘極電極的底面。
  3. 如申請專利範圍第1項所述的積體電路，其中所述記憶胞更包括高κ控制閘極介電層和高κ選擇閘極介電層，其中所述高κ控制閘極介電層下伏於所述控制閘極電極，在所述電荷補獲層與所述控制閘極電極之間，其中所述高κ選擇閘極介電層下伏於所述選擇閘極電極，其中所述選擇閘極電極包括具有所述第一摻雜型的功函數的金屬。
  4. 一種積體電路，包括：半導體基底；以及記憶胞，包括在所述半導體基底中的一對源極/汲極區，且更包括堆疊於所述半導體基底上且在所述源極/汲極區之間的控制閘極電極、資料儲存層以及控制閘極介電層，其中所述源極/汲極區具有第一摻雜型，所述控制閘極介電層在所述資料儲存層與所述控制閘極電極之間，所述控制閘極電極的相對側壁被所述控制閘極介電層加襯，所述控制閘極電極包括具有第二摻雜型的功函數的金屬，以及所述第二摻雜型與所述第一摻雜型相反，其中所述第一摻雜型為n型且所述第二摻雜型為p型，且其中所述控制閘極介電層包括下部控制閘極介電層、中間控 制閘極介電層和上部控制閘極介電層，且所述下部控制閘極介電層和所述中間控制閘極介電層的邊緣凸出於所述上部控制閘極介電層的邊緣。
  5. 如申請專利範圍第4項所述的積體電路，其中所述記憶胞更包括上覆於所述半導體基底且位於所述控制閘極電極側邊的選擇閘極電極，所述選擇閘極電極包括金屬，且所述選擇閘極電極所包括的所述金屬的功函數與所述控制閘極電極所包括的所述金屬的所述功函數不同。
  6. 如申請專利範圍第5項所述的積體電路，其中所述控制閘極電極所包括的所述金屬的所述功函數大於所述選擇閘極電極所包括的所述金屬的所述功函數。
  7. 如申請專利範圍第1項或第4項所述的積體電路，其中所述金屬的所述功函數超過約5.0電子伏特。
  8. 如申請專利範圍第1項或第4項所述的積體電路，其中所述金屬包含釕、鈀、鉑、鈷、鎳、氮化鋁鈦、碳氮化鎢或任何前述之組合。
  9. 一種製造積體電路的方法，包括：在半導體基底上形成電荷補獲層；形成覆蓋所述電荷補獲層的犧牲閘極層；圖案化所述犧牲閘極層以形成犧牲控制閘極且更形成犧牲選擇閘極，所述犧牲控制閘極上覆於所述電荷補獲層，所述犧牲選擇閘極相鄰於所述電荷補獲層和所述犧牲控制閘極； 在所述半導體基底中形成共同源極/汲極，所述共同源極/汲極在所述犧牲控制閘極與所述犧牲選擇閘極之間，其中所述共同源極/汲極具有第一摻雜型；以及用控制閘極電極置換所述犧牲控制閘極，其中所述控制閘極電極包括具有第二摻雜型的功函數的金屬，其中所述第二摻雜型與所述第一摻雜型相反，其中所述第一摻雜型為n型且所述第二摻雜型為p型，且其中所述方法更包括在所述資料儲存層與所述控制閘極電極之間形成控制閘極介電層，所述控制閘極介電層包括下部控制閘極介電層、中間控制閘極介電層和上部控制閘極介電層，且所述下部控制閘極介電層和所述中間控制閘極介電層的邊緣凸出於所述上部控制閘極介電層的邊緣。
  10. 如申請專利範圍第9項所述的製造積體電路的方法，更包括：用選擇閘極電極置換所述犧牲選擇閘極，其中所述選擇閘極電極包括金屬，且所述選擇閘極電極所包括的所述金屬的功函數與所述控制閘極電極所包括的所述金屬的所述功函數不同。
TW107122294A 2017-08-30 2018-06-28 積體電路及其製造方法 TWI703729B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762552149P 2017-08-30 2017-08-30
US62/552,149 2017-08-30
US15/935,277 US10672783B2 (en) 2017-08-30 2018-03-26 Integrated circuit and method for manufacturing the same
US15/935,277 2018-03-26

Publications (2)

Publication Number Publication Date
TW201914019A TW201914019A (zh) 2019-04-01
TWI703729B true TWI703729B (zh) 2020-09-01

Family

ID=65435662

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107122294A TWI703729B (zh) 2017-08-30 2018-06-28 積體電路及其製造方法

Country Status (4)

Country Link
US (4) US10672783B2 (zh)
KR (2) KR20190024614A (zh)
CN (1) CN109427810B (zh)
TW (1) TWI703729B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535670B2 (en) * 2016-02-25 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory having an erase gate formed between two floating gates with two word lines formed on other sides and a method for forming the same
US10825914B2 (en) * 2017-11-13 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Manufacturing method of semiconductor device
US10734398B2 (en) * 2018-08-29 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure with enhanced floating gate
US11569251B2 (en) 2019-08-08 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage polysilicon gate in high-K metal gate device
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
WO2021212362A1 (en) * 2020-04-22 2021-10-28 Yangtze Memory Technologies Co., Ltd. Variable capacitor
US11488873B2 (en) 2020-06-22 2022-11-01 Taiwan Semiconductor Manufacturing Company Metal gates and methods of forming thereby
TWI740719B (zh) * 2020-11-17 2021-09-21 世界先進積體電路股份有限公司 高壓半導體裝置
US11374096B1 (en) 2021-01-04 2022-06-28 Vanguard International Semiconductor Corporation High voltage semiconductor device
US11621271B2 (en) 2021-02-16 2023-04-04 United Microelectronics Corp. Silicon-oxide-nitride-oxide-silicon (SONOS) memory cell and forming method thereof
US11950424B2 (en) * 2021-06-07 2024-04-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
CN113488470B (zh) * 2021-07-08 2023-12-26 长鑫存储技术有限公司 半导体存储装置及其制作方法
CN114121667B (zh) * 2021-11-10 2024-04-30 上海华力集成电路制造有限公司 半导体器件的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200830539A (en) * 2006-11-03 2008-07-16 Samsung Electronics Co Ltd Memory device and method of operating and fabricating the same
US7611941B1 (en) * 2008-06-18 2009-11-03 Infineon Technologies Ag Method for manufacturing a memory cell arrangement
US8883624B1 (en) * 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow
TW201724219A (zh) * 2015-12-30 2017-07-01 台灣積體電路製造股份有限公司 積體電路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3892736B2 (ja) 2001-03-29 2007-03-14 株式会社東芝 半導体記憶装置
US7045406B2 (en) * 2002-12-03 2006-05-16 Asm International, N.V. Method of forming an electrode with adjusted work function
US6858483B2 (en) 2002-12-20 2005-02-22 Intel Corporation Integrating n-type and p-type metal gate transistors
KR100684899B1 (ko) * 2005-05-18 2007-02-20 삼성전자주식회사 비휘발성 기억 장치
US7697344B2 (en) 2006-11-03 2010-04-13 Samsung Electronics Co., Ltd. Memory device and method of operating and fabricating the same
US7754559B2 (en) * 2008-03-19 2010-07-13 Tower Semiconductor Ltd. Method for fabricating capacitor structures using the first contact metal
US7795091B2 (en) * 2008-04-30 2010-09-14 Winstead Brian A Method of forming a split gate memory device and apparatus
CN103514954B (zh) * 2013-10-11 2016-08-17 芯成半导体（上海）有限公司 闪存的擦除方法、读取方法及编程方法
US9893076B2 (en) * 2015-02-05 2018-02-13 Conversant Intellectual Property Management Inc. Access transistor of a nonvolatile memory device and method for fabricating same
US9793286B2 (en) * 2015-12-30 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
JP6232464B2 (ja) * 2016-04-20 2017-11-15 株式会社フローディア 不揮発性半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200830539A (en) * 2006-11-03 2008-07-16 Samsung Electronics Co Ltd Memory device and method of operating and fabricating the same
US7611941B1 (en) * 2008-06-18 2009-11-03 Infineon Technologies Ag Method for manufacturing a memory cell arrangement
US8883624B1 (en) * 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow
TW201724219A (zh) * 2015-12-30 2017-07-01 台灣積體電路製造股份有限公司 積體電路

Also Published As

Publication number Publication date
US20190393230A1 (en) 2019-12-26
KR102327445B1 (ko) 2021-11-17
US10879258B2 (en) 2020-12-29
CN109427810A (zh) 2019-03-05
KR20190024614A (ko) 2019-03-08
US20200083233A1 (en) 2020-03-12
US10672783B2 (en) 2020-06-02
US20190067302A1 (en) 2019-02-28
KR20200117936A (ko) 2020-10-14
CN109427810B (zh) 2021-09-10
US20210098475A1 (en) 2021-04-01
TW201914019A (zh) 2019-04-01
US11424261B2 (en) 2022-08-23
US10510767B1 (en) 2019-12-17

Similar Documents

Publication Publication Date Title
TWI703729B (zh) 積體電路及其製造方法
US8679915B2 (en) Non-volatile semiconductor device and method of fabricating embedded non-volatile semiconductor memory device with sidewall gate
KR101670557B1 (ko) 고 κ 금속 게이트 논리 장치를 가진 ＦＬＡＳＨ 메모리 장치를 집적하기 위해 리세스된 살리사이드 구조
CN104009004B (zh) 半导体装置的制造方法和半导体装置
US8940603B2 (en) Method of making semiconductor device
CN109309051B (zh) 集成电路及其形成方法
US9583502B2 (en) Method of manufacturing a semiconductor device
US9905429B2 (en) Semiconductor device and a manufacturing method thereof
TW201635495A (zh) 半導體裝置及其製造方法
US10644017B2 (en) Semiconductor device and manufacturing method therefor
TWI690058B (zh) 積體電路、其包含記憶體裝置及其製造方法
JP2009272565A (ja) 半導体記憶装置、及びその製造方法
TW200414450A (en) Method for fabricating NROM memory cell field
JP2018182156A (ja) 半導体装置およびその製造方法
US20160172201A1 (en) Manufacturing method of semiconductor device
JP6787798B2 (ja) 半導体装置の製造方法
US10622487B2 (en) Lateral charge storage region formation for semiconductor wordline
JP5937172B2 (ja) 半導体装置および半導体装置の製造方法
CN106024852B (zh) 用于制造半导体器件的方法
JP2019091871A (ja) フェーシングバーを有するｎａｎｄフラッシュメモリ装置およびその製造方法
JP2015002309A (ja) 半導体装置の製造方法