CN109427810B - 集成电路及其制造方法 - Google Patents

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Abstract

本申请的各个实施例针对包括具有大操作窗口和高擦除速度的存储单元的集成电路(IC)及其制造方法。在一些实施例中，IC包括半导体衬底和存储单元。存储单元包括控制栅电极、选择栅电极、电荷捕获层和共用源极/漏极。共用源极/漏极由半导体衬底限定并且是n型。控制栅电极和选择栅电极位于半导体衬底上面并且分别位于共用源极/漏极的相对两侧上。此外，控制栅电极位于电荷捕获层上面并且包括具有p型功函的金属。在一些实施例中，选择栅电极包括具有n型功函的金属。

Description

集成电路及其制造方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及集成电路及其制造方法。
背景技术
在过去的几十年间，集成电路(IC)制造工业已经经历了指数增长。随着IC的演化，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以产生的最小组件)已经减小。IC演化的一些进步包括嵌入式存储技术和高k金属栅极(HKMG)技术。嵌入式存储技术是将存储器件与逻辑器件集成在同一半导体芯片上。HKMG技术是使用金属栅电极和高k栅极介电层制造半导体器件。
发明内容
根据本发明的一个方面，提供了一种集成电路(IC)，包括：半导体衬底；以及存储单元，位于所述半导体衬底上，其中，所述存储单元包括控制栅电极、选择栅电极、电荷捕获层和共用源极/漏极，其中，所述共用源极/漏极位于所述半导体衬底中并且具有第一掺杂类型，其中，所述控制栅电极和所述选择栅电极位于所述半导体衬底上面并且分别位于所述共用源极/漏极的相对两侧上，所述控制栅电极位于所述电荷捕获层上面并且包括具有第二掺杂类型的功函的金属，以及所述第二掺杂类型与所述第一掺杂类型相反。
根据本发明的另一个方面，提供了一种用于制造集成电路(IC)的方法，所述方法包括：在半导体衬底上形成电荷捕获层；形成覆盖所述电荷捕获层的牺牲栅极层；图案化所述牺牲栅极层以形成位于所述电荷捕获层上面的牺牲控制栅极，并且还形成与所述电荷捕获层和所述牺牲控制栅极相邻的牺牲选择栅极；在所述半导体衬底中且在所述牺牲控制栅极与所述牺牲选择栅极之间形成共用源极/漏极，其中，所述共用源极/漏极具有第一掺杂类型；以及用控制栅电极替换所述牺牲控制栅极，其中，所述控制栅电极包括具有第二掺杂类型的功函的金属，并且，所述第二掺杂类型与所述第一掺杂类型相反。
根据本发明的又一个方面，提供了一种集成电路(IC)，包括：半导体衬底；以及存储单元，包括位于所述半导体衬底中的一对源极/漏极区域，并且还包括堆叠在所述半导体衬底上方且位于所述源极/漏极区域之间的控制栅电极、数据存储层以及控制栅极介电层，其中，所述源极/漏极区域具有第一掺杂类型，所述控制栅极介电层位于所述数据存储层与所述控制栅电极之间，所述控制栅电极具有由所述控制栅极介电层衬垫的相对侧壁，所述控制栅电极包括具有第二掺杂类型的功函的金属，以及所述第二掺杂类型与所述第一掺杂类型相反。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了包括具有大操作窗口和高擦除速度的存储单元的集成电路(IC)的一些实施例的截面图。
图2A和图2B示出了包括图1的部件和一些附加部件的IC的各个实施例的截面图。
图3A和图3B示出了包括图2A和图2B的存储单元并且还包括附加半导体器件(例如，高压器件和逻辑器件)的IC的各个实施例的截面图。
图4至图7、图8A、图8B、图9至图12、图13A至图13S和图14A至图14I示出了用于形成具有大操作窗口和高擦除速度的存储单元的方法的一些实施例的一系列截面图。
图15示出了图4至图7、图8A、图8B、图9至图12、图13A至图13S和图14A至图14I的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。甚至，术语“第一”、“第二”、“第三”、“第四”等仅仅是通用标识符，并且因此可以在各个实施例中互换。例如，虽然元件(例如，开口)在一些实施例中可以称为“第一”元件，但是在其它实施例中该元件可以称为“第二”元件。
在一些情况下，集成电路(IC)包括半导体衬底和存储单元。存储单元位于半导体衬底上并且可以是例如双晶体管(2T)硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元。p型控制栅极阱和p型选择栅极阱邻接在半导体衬底中。n型共用源极/漏极位于半导体衬底中且在p型控制栅极阱和p型选择栅极阱之间。n型多晶硅选择栅电极位于p型选择栅极阱上面并且位于n型共用源极/漏极的第一侧上。电荷捕获层和n型多晶硅控制栅电极堆叠在p型控制栅极阱上，并且位于n型共用源极/漏极的与第一侧相对的第二侧上。此外，电荷捕获层和n型多晶硅控制栅电极位于半导体衬底中的选择性导电沟道上面。选择性导电沟道从共用源极/漏极延伸至n型多晶硅控制栅电极的与共用源极/漏极位于相对侧上的单独源极/漏极。
在存储单元的使用期间，存储单元的各个导电组件(例如，n型多晶硅控制栅电极和共用源极/漏极)被选择性地偏置以改变存储在电荷捕获层中的电荷量。在擦除状态下，电荷捕获层存储低电荷量。在编程状态下，电荷捕获层存储高电荷量。低电荷量表示第一数据值，并且高电荷量表示第二数据值，从而使得电荷捕获层存储数据位。而且，在存储单元的使用期间，选择性导电沟道根据n型多晶硅控制栅电极是否被偏置为超过阈值电压的电压而选择性地导通。电荷捕获层中的电荷屏蔽(screen)由n型多晶硅控制栅电极产生的电场，从而使得阈值电压根据由电荷捕获层存储的电荷量而改变。因此，可以通过利用编程状态的阈值电压和擦除状态的阈值电压之间的电压来偏置n型多晶硅控制栅电极以读取电荷捕获层的数据状态。
从编程状态的阈值电压到擦除状态的阈值电压的电压范围称为操作窗口。操作窗口越大，存储单元在读取存储单元的数据状态时处理变化和噪声的能力越强。例如，如果操作窗口较小，则噪声可能具有足够的幅度使读取操作期间偏置n型多晶硅控制栅电极的电压增大或减小至操作窗口之外，因此该读取操作可能返回不正确的结果。又例如，在存储单元是批量制造的情况下，工艺变化可能导致每个存储单元实体的操作窗口变化。如果操作窗口较小，则具有不与规范界限重叠的操作窗口的存储单元实体的可能性增加。这进而可能导致批量制造良率较低和制造成本较高。
IC的第一个挑战是n型多晶硅控制栅电极具有低功函。低功函可能导致存储单元具有小的操作窗口、容易的电子背栅注入、缓慢的擦除速度、高的擦除饱和度或上述的任何组合。即，为了实现高擦除速度，通常使用高擦除电压。然而，使用高擦除电压时，低功函会导致电子背栅注入。由于电子背栅注入，从电荷捕获层去除电子的同时，电子从n型多晶硅控制栅电极隧穿至电荷捕获层。最终，进入电荷捕获层的电子和离开电荷捕获层的电子达到称为擦除饱和电平(erase saturation level)的稳定状态。然而，由于擦除饱和电平较高，因此存储单元不能被完全擦除。由于存储单元没有被完全擦除，因此阈值电压从编程状态到擦除状态的偏移较小，这导致较小的操作窗口。此外，因为在从电荷捕获层去除电子的同时，电子从n型多晶硅控制栅电极隧穿至电荷捕获层，所以即使使用高擦除电压，电子背栅注入也会导致缓慢的擦除速度。IC的第二个挑战是基于多晶硅栅电极的半导体器件正在达到按比例缩小极限。
由于p型多晶硅控制栅电极具有较高的功函，因此第一个挑战的可能解决方案是使用p型多晶硅控制栅电极代替n型多晶硅控制栅电极。但是，该解决方案没有解决第二个挑战。此外，p型多晶硅控制栅电极不容易与用于形成IC的工艺集成。例如，用于形成IC的工艺可以包括形成p型多晶硅控制栅电极，并且随后在p型控制栅极阱中形成n型源极/漏极。形成n型源极/漏极可能导致p型多晶硅控制栅电极的反向掺杂，从而使得p型多晶硅控制栅电极可以具有中间禁带功函。又例如，在p型多晶硅控制栅电极的形成期间产生的p型掺杂剂可以迁移至p型控制栅极阱并且改变p型控制栅极阱的掺杂分布，从而改变存储单元的性能参数。第一个挑战的另一可能解决方案是使用p型多晶硅控制栅电极代替n型多晶硅控制栅电极，并且进一步使用n型控制栅极阱代替p型控制栅极阱。然而，由于p沟道存储单元并不常用，因此p沟道存储单元不容易集成至现有的IC中。
第二个挑战的可能解决方案是将高k金属栅极(HKMG)技术用于具有n型功函的金属控制栅电极。然而，与n型多晶硅控制栅电极一样，金属控制栅电极具有低功函。如上所述，低功函可能导致存储单元具有小的操作窗口、容易的电子背栅注入、缓慢的擦除速度、高的擦除饱和度或上述的任何组合。
本申请的各个实施例针对具有大操作窗口和高擦除速度的存储单元，以及使用HKMG技术形成存储单元的方法。在一些实施例中，存储单元位于半导体衬底上，并且包括控制栅电极、选择栅电极、电荷捕获层和共用源极/漏极。共用源极/漏极位于半导体衬底中并且具有n型掺杂分布。电荷捕获层和控制栅电极堆叠在半导体衬底上方并且位于共用源极/漏极的第一侧上。此外，控制栅电极位于电荷捕获层上面并且是或包括具有p型功函的第一金属。选择栅电极位于半导体衬底上方并且位于共用源极/漏极的与第一侧相对的第二侧上。此外，在一些实施例中，选择栅电极是或包括具有n型功函的第二金属。
通过对控制栅电极使用具有p型功函的金属，控制栅电极具有高功函。高功函使得电子背栅注入困难，这使得擦除速度较高并且擦除饱和电平较低。此外，低的擦除饱和电平使得操作窗口较大。操作窗口是从编程状态的控制栅极阈值电压到擦除状态的控制栅极阈值电压的电压范围，并且大的操作窗口使得存储单元在读取操作期间处理变化和噪声的能力更强。存储单元也可以以最小成本集成至用于形成IC的工艺中(例如，没有额外的中间掩模和/或光掩模)。此外，控制和选择栅电极的金属与高k栅极介电层一起可以允许将存储单元按比例缩小至先进的工艺节点，诸如例如28纳米(nm)、20nm和更小的工艺节点。
参照图1，提供了包括具有大操作窗口和高擦除速度的存储单元102的IC的一些实施例的截面图100。存储单元102可以是例如2T金属-氧化物-氮化物-氧化物-硅(MONOS)存储单元或一些其它合适的存储单元。如图所示，半导体衬底104包括控制栅极阱106、选择栅极阱108、共用存储器源极/漏极110c、一对单独存储器源极/漏极110i以及一对选择性导电存储器沟道112。半导体衬底104可以是或包括例如块状单晶硅衬底、绝缘体上硅(SOI)衬底、一些其它合适的半导体衬底或上述的任何组合。
控制栅极阱106和选择栅极阱108具有第一掺杂类型并且邻接在半导体衬底104中。在一些实施例中，控制栅极阱106和选择栅极阱108具有不同的掺杂分布(例如，不同的掺杂浓度)。共用存储器源极/漏极110c位于控制栅极阱106和选择栅极阱108上面且横向位于控制栅极阱106和选择栅极阱108之间。此外，共用存储器源极/漏极110c具有与第一掺杂类型相反的第二掺杂类型。单独存储器源极/漏极110i分别位于控制栅极阱106和选择栅极阱108上面，并且分别位于共用存储器源极/漏极110c的相对两侧上。此外，单独存储器源极/漏极110i具有第二掺杂类型。第一和第二掺杂类型可以分别是例如p型和n型，反之亦然。选择性导电存储器沟道112分别位于控制栅极阱106和选择栅极阱108中，并且每个均从共用存储器源极/漏极110c延伸至相应的一个存储器源极/漏极110i。在IC的操作中，选择性导电存储器沟道112在低电阻状态和高电阻状态之间可逆地改变。
控制栅电极114、电荷捕获层116和控制栅极介电层118堆叠在控制栅极阱106上且横向位于共用存储器源极/漏极110c和相应的一个单独存储器源极/漏极110i之间。电荷捕获层116和控制栅极介电层118位于控制栅电极114下面并且使控制栅电极114与控制栅极阱106电绝缘。此外，控制栅极介电层118位于电荷捕获层116上面。电荷捕获层116可以是例如氧化物-氮化物-氧化物(ONO)膜或一些其它合适的电荷捕获层。在一些实施例中，电荷捕获层116包括下氧化物层116l、位于下氧化物层116l上面的中间氮化物层116m以及位于中间氮化物层116m上面的上氧化物层116u。控制栅极介电层118可以是或包括例如氧化铪、氧化铝、氮化硅、一些其它合适的高k电介质、氧化硅、一些其它合适的电介质或上述的任何组合。如本文使用的，高k电介质可以是或包括例如介电常数大于约3.9、5、10、15或20的电介质。
在共用存储器源极/漏极110c和单独存储器源极/漏极110i是p型(例如，存储单元102是p沟道存储单元)的一些实施例中，控制栅电极114是或包括具有n型功函的金属。如本文使用的，n型功函可以是例如：1)与n型多晶硅的功函相差约0.1电子伏特(eV)、约0.2eV或约0.4eV的功函；2)小于约4.0、约4.2或约4.4eV的功函；3)介于约3.5至4.4eV、约4.0至4.4eV或约3.8至4.5eV的功函；4)一些其它合适的n型功函；或5)上述的任何组合。n型多晶硅可以例如具有介于约1×1019至1×1020cm-3、约5×1019至8×1019cm-3或约8×1019至8×1020cm-3之间的掺杂浓度。然而，可接受其它合适的掺杂浓度。如本文使用的，具有n型功函的金属可以是或包括例如铪、锆、钛、钽、铝、一些其它合适的n型功函金属或上述的任何组合。
在共用存储器源极/漏极110c和单独存储器源极/漏极110i是n型(例如，存储单元102是n沟道存储单元)的一些实施例中，控制栅电极114是或包括具有p型功函的金属。如本文使用的，p型功函可以是例如：1)与p型多晶硅的功函相差约0.1eV、0.2e或0.4eV的功函；2)大于约4.8eV、约5.0eV或约5.2eV的功函；3)介于约4.8至5.2eV、约5.0至5.4eV或约4.6至5.6eV之间的功函；4)一些其它合适的p型功函；或5)上述的任何组合。p型多晶硅可以例如具有介于约1×1019至1×1020cm-3、约5×1019至8×1019cm-3或约8×1019至8×1020cm-3之间的掺杂浓度。然而，可接受其它合适的掺杂浓度。如本文使用的，具有p型功函的金属可以是例如钌、钯、铂、钴、镍、氮化钛铝、碳氮化钨、一些其它合适的p型功函金属或上述的任何组合。
在存储单元102的使用期间，存储单元102的各个导电组件(例如，控制栅电极114)被选择性地偏置以改变存储在电荷捕获层116中的电荷量。在擦除状态下，电荷捕获层116存储低电荷量。在编程状态下，电荷捕获层116存储高电荷量。低电荷量表示第一数据值，并且高电荷量表示第二数据值，从而使得电荷捕获层116存储数据位。而且，在存储单元102的使用期间，位于控制栅电极114下面的一个选择性导电存储器沟道112根据控制栅电极114是否被偏置为超过阈值电压的电压而选择性地导通。电荷捕获层116中的电荷屏蔽(screen)由控制栅电极114产生的电场，从而使得阈值电压根据由电荷捕获层116存储的电荷量而改变。因此，可以通过利用编程状态的阈值电压和擦除状态的阈值电压之间的电压偏置控制栅电极114来读取电荷捕获层116的数据状态。如上所述，该电压范围称为操作窗口。
通过对控制栅电极114使用具有p型功函的金属，控制栅电极114具有高功函，这使得在擦除电荷捕获层116期间电子背栅注入(electron back gate injection)困难。电子背栅注入是在高电场(例如，来自高擦除电压)的影响下电子从控制栅电极114至电荷捕获层116的隧穿。因为电子背栅极注入困难，所以擦除饱和电平较低。擦除饱和电平是电子由于电子背栅注入进入电荷捕获层116和电子由于擦除离开电荷捕获层116达到稳定状态(即，平衡)的电平。由于擦除饱和电平较低，电荷捕获层116可以完全或几乎完全被擦除。此外，由于擦除状态的控制栅极阈值电压和编程状态的控制栅极阈值电压之间的差较大，因此操作窗口较大。因为操作窗口较大，所以存储单元102可以例如在读取操作期间处理变化和噪声的能力较强。此外，由于控制栅电极114的高功函，可以使用高擦除电压而不必考虑容易的电子背栅注入、高擦除饱和电平和小操作窗口。相应地，擦除速度可能较高。
选择栅电极120和选择栅极介电层122堆叠在选择栅极阱108上且横向位于共用存储器源极/漏极110c和相应的一个单独存储器源极/漏极110i之间。选择栅极介电层122位于选择栅电极120下面并且使选择栅电极120与选择栅极阱108电绝缘。选择栅极介电层122可以是或包括例如氧化铪、氧化铝、氮化硅、一些其它合适的高k电介质、氧化硅、一些其它合适的电介质或上述的任何组合。选择栅电极120可以是或包括例如掺杂的多晶硅、金属、一些其它合适的导电材料或上述的任何组合。
在一些实施例中，控制栅电极114是或包括具有p型功函的金属，选择栅电极120是或包括具有n型功函的金属，并且共用存储器源极/漏极110c和单独存储器源极/漏极110i是n型。在其它实施例中，控制栅电极114是或包括具有n型功函的金属，选择栅电极120是或包括具有p型功函的金属，并且共用存储器源极/漏极110c和单独存储器源极/漏极110i是p型。在又一些其它实施例中，控制栅电极114是或包括具有第一掺杂类型(例如，n型或p型)的功函的金属，选择栅电极120是或包括具有第一掺杂类型的功函的金属，并且共用存储器源极/漏极110c和单独存储器源极/漏极110i是与第一掺杂类型相反的第二掺杂类型(例如，p型或n型)。
通过对控制栅电极114和选择栅电极120使用金属并且对控制栅极介电层118和选择栅极介电层122使用高k电介质(即，通过使用HKMG技术)，存储单元102可以按比例缩小至先进的工艺节点，诸如例如28nm、20nm和更小的工艺节点。此外，通过对控制栅电极114和选择栅电极120使用金属，而不是掺杂的多晶硅，不存在用于形成控制栅电极114和选择栅电极120的掺杂工艺，从而使得存储单元102的性能参数可以在批量制造期间更一致。如上所述，用于形成多晶硅控制和选择栅电极而实施的掺杂工艺可以改变控制和选择栅极阱的掺杂分布，这可能改变存储单元的性能参数。此外，通过对控制栅电极114和选择栅电极120使用金属，而不是掺杂的多晶硅，可以更好地控制控制栅电极114和选择栅电极120的功函。如上所述，用于形成源极/漏极而实施的掺杂工艺可能反向掺杂多晶硅控制和选择栅电极，从而改变多晶硅控制和选择栅电极的功函。
在一些实施例中，控制栅电极114是或包括具有p型功函的金属，选择栅电极120是或包括n型多晶硅，并且共用存储器源极/漏极110c和单独存储器源极/漏极110i是n型。在其它实施例中，控制栅电极114是或包括具有n型功函的金属，选择栅电极120是或包括p型多晶硅，并且共用存储器源极/漏极110c和单独存储器源极/漏极110i是p型。在又一些其它实施例中，控制栅电极114是或包括具有第一掺杂类型(例如，n型或p型)的功函的金属，选择栅电极120是或包括具有第一掺杂类型的多晶硅，并且共用存储器源极/漏极110c和单独存储器源极/漏极110i是与第一掺杂类型相反的第二掺杂类型(例如，p型或n型)。
在一些实施例中，控制栅电极114的功函和选择栅电极120的功函之间的差为约0.8至1.2eV、0.9至1.1eV或约0.5至1.5eV。然而，可接受其它适合的功函差值。在一些实施例中(例如，在存储单元102是n沟道存储单元的实施例中)，控制栅电极114的功函大于选择栅电极120的功函。在一些实施例中(例如，在存储单元102是p沟道存储单元的实施例中)，控制栅电极114的功函小于选择栅电极120的功函。
虽然图1示出和描述为控制栅极阱106和选择栅极阱108不同，但是应该理解，在其它实施例中，控制栅极阱106和选择栅极阱108可以是集成的(例如，一个并且相同)。此外，在又一些其它实施例中，可以省略控制栅极阱106和选择栅极阱108，从而使得选择性导电存储器沟道112位于半导体衬底104的基体(bulk)内。
参照图2A，提供了IC的一些实施例的截面图200A，其中，IC包括图1的部件和一些附加部件(在之后讨论的)。此外，图1的部件接受修改(例如，改变几何形状、位置等)以容纳附加部件。例如，单独存储器源极/漏极110i可以与控制栅电极114和选择栅电极120横向间隔开以容纳源极/漏极延伸件204。图2A的IC可以例如根据之后讨论的先高k实施例的方法形成。
如图所示，半导体衬底104还包括位于控制栅极阱106、选择栅极阱108、共用存储器源极/漏极110c和单独存储器源极/漏极110i下面的基体半导体区域104b。在其它实施例中，基体半导体区域104b是掺杂的。例如，基体半导体区域104b可以具有p型掺杂分布或n型掺杂分布。
在一些实施例中，半导体衬底104包括位于控制栅极阱106和选择栅极阱108下面的深阱202。在一些实施例中，深阱202具有与控制栅极阱106和选择栅极阱108相反的掺杂类型。例如，控制栅极阱106和选择栅极阱108可以是p型，而深阱202可以是n型，反之亦然。在一些实施例中，半导体衬底104还包括多个源极/漏极延伸件204。为了便于说明，仅一些源极/漏极延伸件204标记为204。源极/漏极延伸件204位于控制栅极阱106和选择栅极阱108上面，并且每个均从对应的源极/漏极横向延伸。例如，共用存储器源极/漏极110c和单独存储器源极/漏极110i可以由源极/漏极延伸件204延伸。源极/漏极延伸件204每个均与对应的源极/漏极具有相同的掺杂类型，但是具有较小的掺杂浓度。
隔离结构206延伸至半导体衬底104的顶部，并且沿着控制栅极阱106和选择栅极阱108的边界横向延伸以包围控制栅极阱106和选择栅极阱108。在一些实施例中，隔离结构206具有环形或一些其它合适的闭合路径形状的平面顶部布局。隔离结构206可以是或包括例如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构或一些其它合适的隔离结构。
控制栅电极114位于控制栅极阱106和电荷捕获层116上面，并且通过一个或多个控制栅极介电层与电荷捕获层116电绝缘。例如，下控制栅极介电层118l、中间控制栅极介电层118m和上控制栅极介电层118u可以堆叠在控制栅电极114和电荷捕获层116之间。下控制栅极介电层118l和中间控制栅极介电层118m可以是或包括例如氧化硅、一些其它合适的电介质或上述的任何组合。上控制栅极介电层118u可以是或包括例如氧化铪、氧化铝、氮化硅、一些其它合适的高k电介质或上述的任何组合。
选择栅电极120位于选择栅极阱108上面并且通过一个或多个选择栅极介电层与选择栅极阱108电绝缘。例如，下选择栅极介电层122l和上选择栅极介电层122u可以堆叠在选择栅电极120和选择栅极阱108之间。下选择栅极介电层122l可以是或包括例如氧化硅、一些其它合适的电介质或上述的任何组合。上选择栅极介电层122u可以是或包括例如氧化铪、氧化铝、氮化硅、一些其它合适的高k电介质或上述的任何组合。
栅极间隔件208衬垫控制栅电极114和选择栅电极120的侧壁。在一些实施例中，每个栅极间隔件208均具有分别位于对应的栅电极(例如，控制栅电极114或选择栅电极120)的相对侧壁上的一对段部。栅极间隔件208可以是或包括例如氮化硅、氧化硅、一些其它合适的电介质或上述的任何组合。
附加间隔件210衬垫栅极间隔件208的侧壁和电荷捕获层116的侧壁。在一些实施例中，附加间隔件210也衬垫下选择栅极介电层122l的侧壁、下控制栅极介电层118l的侧壁和中间控制栅极介电层118m的侧壁。在一些实施例中，每个附加间隔件210均具有分别位于对应一个栅极间隔件208的相对侧壁上的一对段部。附加间隔件210可以是或包括例如氧化硅、氮化硅、一些其它合适的电介质或上述的任何组合。
后段制程(BEOL)互连结构212覆盖存储单元102并且包括层间介电(ILD)层214和多个接触通孔216。ILD层214可以是或包括例如氧化硅、氮化硅、低k电介质、一些其它合适的电介质或上述的任何组合。如本文使用的，低k电介质可以是或包括例如介电常数k小于约3.9、3、2或1的电介质。接触通孔216穿过ILD层214延伸至控制栅电极114、选择栅电极120、单独存储器源极/漏极110i或上述的任何组合。接触通孔216可以是或包括例如钨、铜、铝铜、铝、一些其它合适的导电材料或上述的任何组合。
在一些实施例中，硅化物焊盘218分别位于共用存储器源极/漏极110c和单独存储器源极/漏极110i上。硅化物焊盘218减小共用存储器源极/漏极110c和单独存储器源极/漏极110i和对应的接触通孔216之间的接触电阻。硅化物焊盘218可以是或包括例如硅化镍、一些其它合适的硅化物或上述的任何组合。
参照图2B，提供了图2A的IC的一些可选实施例的截面图200B，其中，上控制栅极介电层118u和上选择栅极介电层122u分别罩住控制栅电极114的下侧和选择栅电极120的下侧。图2B的IC可以例如根据之后讨论的后高k实施例的方法形成。
参照图3A，提供了IC的一些实施例的截面图300A，其中，IC包括图2A的存储单元102以及与存储单元102集成的一个或多个附加半导体器件。一个或多个半导体器件可以包括例如输入/输出(I/O)逻辑器件302、高压(HV)器件304和核心逻辑器件306、一些其它合适的半导体器件或上述的任何组合。图3A的IC可以根据例如之后讨论的先高k实施例的方法形成。
I/O逻辑器件302有助于IC的I/O操作。例如，I/O逻辑器件302和其它I/O逻辑器件(未示出)可以共同实现用于向IC输入数据和/或从IC输出数据的I/O电路。HV器件304是相对于I/O逻辑器件302和/或核心逻辑器件306在高压下工作的器件。高压可以例如介于约20至50伏、10至100伏、30至70伏或一些其它合适的高压。在一些实施例中，HV器件304驱动存储单元阵列中的位线和/或字线，存储单元阵列可以包括存储单元102。核心逻辑器件306有助于IC的核心功能。例如，核心逻辑器件306和其它核心逻辑器件(未示出)可以共同实现IC的核心电路。这种核心电路可以例如包括行解码器电路、列解码器电路、图像信号处理(ISP)电路、控制电路、一些其它合适的核心电路或上述的任何组合。I/O逻辑器件302、HV器件304和核心逻辑器件306可以是或包括例如金属氧化物半导体(MOS)器件、MOS场效应晶体管(MOSFET)、绝缘栅极场效应晶体管(IGFET)、一些其它合适的半导体器件或上述的任何组合。
在IC包括I/O逻辑器件302的一些实施例中，半导体衬底104包括I/O阱308、一对I/O源极/漏极310以及选择性导电I/O沟道312。为了便于说明，仅一个I/O源极/漏极310标记为310。I/O阱308位于I/O源极/漏极310下面并且具有第一掺杂类型。在一些实施例中，I/O阱308位于深阱202的旁侧处。在其它实施例中，I/O阱308位于深阱202上面。在一些实施例中，隔离结构206沿着I/O阱308横向延伸以包围(例如，完全包围)I/O阱308。I/O源极/漏极310分别位于I/O阱308的相对侧上并且具有与I/O阱308相反的掺杂类型。选择性导电I/O沟道312位于I/O阱308中并且从一个I/O源极/漏极310延伸至另一个I/O源极/漏极310。
I/O栅电极314和一个或多个I/O栅极介电层堆叠在选择性导电I/O沟道312上且横向位于I/O源极/漏极310之间。I/O栅电极314可以是或包括例如掺杂的多晶硅、金属、一些其它合适的导电材料或上述的任何组合。在一些实施例中，I/O源极/漏极310是n型，并且I/O栅电极314是或包括具有n型功函的金属。在一些实施例中，I/O源极/漏极310是p型，并且I/O栅电极314是或包括具有p型功函的金属。
I/O栅极介电层位于I/O栅电极314下方，以将I/O栅电极314与选择性导电I/O沟道312电绝缘。例如，下I/O栅极介电层316l和上I/O栅极介电层316u可以堆叠在I/O栅电极314和选择性导电I/O沟道312之间。下I/O栅极介电层316l可以是或包括例如氧化硅、一些其它合适的电介质或上述的任何组合。上I/O栅极介电层316u可以是或包括例如氧化铪、氧化铝、氮化硅、一些其它合适的高k电介质或上述的任何组合。在一些实施例中，I/O栅极介电层的I/O具有的介电厚度Ti小于控制栅极介电厚度Tc1和/或约等于选择栅极介电厚度Ts。控制栅极介电厚度Tc1可以例如由电荷捕获层116和控制栅极介电层限定。选择栅极介电厚度Ts可以例如由选择栅极介电层限定。
在IC包括HV器件304的一些实施例中，半导体衬底104包括HV阱318、一对HV源极/漏极320以及选择性导电HV沟道322。为了便于说明，仅一个HV源极/漏极320标记为320。HV阱318位于HV源极/漏极320下面并且位于深阱202上面。在一些实施例中，隔离结构206沿着HV阱318横向延伸以包围(例如，完全包围)HV阱318。HV源极/漏极320分别位于HV阱318的相对侧上并且具有与HV阱318相反的掺杂类型。选择性导电HV沟道322位于HV阱318中并且从一个HV源极/漏极320延伸至另一个HV源极/漏极320。
HV栅电极324和一个或多个HV栅极介电层堆叠在选择性导电HV沟道322上且横向位于HV源极/漏极320之间。HV栅电极324可以是或包括例如掺杂的多晶硅、金属、一些其它合适的导电材料或上述的任何组合。在一些实施例中，HV源极/漏极320是n型，并且HV栅电极324是或包括具有n型功函的金属。在一些其它实施例中，HV源极/漏极320是p型，并且HV栅电极324是或包括具有p型功函的金属。
HV栅极介电层位于HV栅电极324下方，以将HV栅电极324与选择性导电HV沟道322电绝缘。例如，下HV栅极介电层326l、中间HV栅极介电层326m和上HV栅极介电层326u可以堆叠在HV栅电极324和选择性导电HV沟道322之间。下HV栅极介电层326l和中间HV栅极介电层326m可以是或包括例如氧化硅、一些其它合适的电介质或上述的任何组合。上HV栅极介电层326u可以是或包括例如氧化铪、氧化铝、氮化硅、一些其它合适的高k电介质或上述的任何组合。在一些实施例中，HV栅极介电层具有的HV介电厚度Th大于控制栅极介电厚度Tc1和/或选择栅极介电厚度Ts。在一些实施例中，HV介电厚度Th也大于I/O介电厚度Ti。应该理解，因为HV器件304在更高的电压下工作，所以HV介电厚度Th大于其它介电厚度(例如，I/O介电厚度Ti)。
在IC包括核心逻辑器件306的一些实施例中，半导体衬底104包括核心阱328、一对核心源极/漏极330以及选择性导电核心沟道332。为了便于说明，仅一个核心源极/漏极330标记为330。核心阱328位于核心源极/漏极330下面。在一些实施例中，核心阱328位于深阱202的旁侧处。在其它实施例中，核心阱328位于深阱202上面。在一些实施例中，隔离结构206沿着核心阱328横向延伸以包围(例如，完全包围)核心阱328。核心源极/漏极330分别位于核心阱328的相对侧上并且具有与核心阱328相反的掺杂类型。选择性导电核心沟道332位于核心阱328中并且从一个核心源极/漏极330延伸至另一个核心源极/漏极330。
核心栅电极334和核心栅极介电层336堆叠在选择性导电核心沟道332上且横向位于核心源极/漏极330之间。核心栅电极334可以是或包括例如掺杂的多晶硅、金属、一些其它合适的导电材料或上述的任何组合。在一些实施例中，核心源极/漏极330是n型，并且核心栅电极334是或包括具有n型功函的金属。在一些其它实施例中，核心源极/漏极330是p型，并且核心栅电极334是或包括具有p型功函的金属。核心栅极介电层336可以是或包括例如氧化铪、氮化硅、氧化铝、一些其它合适的高k电介质或上述的任何组合。在一些实施例中，核心栅极介电层336的核心介电厚度Tc2小于控制栅极介电厚度Tc1和/或选择栅极介电厚度Ts。在一些实施例中，核心介电厚度Tc2也小于I/O介电厚度Ti和/或HV介电厚度Th。
在一些实施例中，源极/漏极延伸件204延伸了I/O源极/漏极310、HV源极/漏极320、核心源极/漏极330或上述的任何组合。为便于说明，仅一些源极/漏极延伸件204标记为204。在一些实施例中，栅极间隔件208衬垫I/O栅电极314的侧壁、HV栅电极324的侧壁、核心栅电极334的侧壁或上述的任何组合。在一些实施例中，附加间隔件210衬垫栅极间隔件208在I/O阱308、HV阱318、核心阱328或上述的任何组合上的侧壁。
BEOL互连结构212覆盖存储单元102和附加半导体器件(例如，I/O逻辑器件302)。BEOL互连结构212包括ILD层214和多个接触通孔216。为了便于说明，仅一些接触通孔216标记为216。接触通孔216穿过ILD层214延伸至选择栅电极120、控制栅电极114、单独存储器源极/漏极110i或上述的任何组合。在一些实施例中，接触通孔216也穿过ILD层214延伸至I/O栅电极314、I/O源极/漏极310、HV栅电极324、HV源极/漏极320、核心栅电极334、核心源极/漏极330或上述的任何组合。
在一些实施例中，硅化物焊盘218分别位于共用存储器源极/漏极110c和单独存储器源极/漏极110i上。此外，在一些实施例中，硅化物焊盘分别位于I/O源极/漏极310、HV源极/漏极320、核心源极/漏极330或上述的任何组合上。为了便于说明，仅一些硅化物焊盘218标记为218。
参照图3B，提供了图3A的IC的一些可选实施例的截面图300B，其中，上控制栅极介电层118u和上选择栅极介电层122u分别罩住控制栅电极114的下侧和选择栅电极120的下侧。此外，上I/O栅极介电层316u、上HV栅极介电层326u和核心栅极介电层336u分别罩住I/O栅电极314的下侧、HV栅电极324的下侧以及核心栅电极334的下侧。图2A的IC可以例如根据之后讨论的后高k实施例的方法形成。
在一些实施例中，残留介电层338位于核心阱328上的栅极间隔件208和附加间隔件210下面。在一些实施例中，残留介电层338具有分别位于核心栅极介电层336的相对侧壁上的一对段部。残留介电层338可以是或包括例如氧化硅、一些其它合适的电介质或上述的任何组合。
参照图4至图7、图8A、图8B、图9至图12、图13A至图13S和图14A至图14I，提供了用于形成图3A和图3B的IC的方法的各个实施例的一系列截面图400至700、800A、800B、900至1200、1300A至1300S、1400A至1400I。图13A至图13S为14A至图14I的替代方案，从而使得该方法可以从图12的步骤进入：1)图13A至图13S的步骤；或者2)14A至图14I的步骤。
图13A至图13S在去除图13O中的牺牲栅极之前形成上选择栅极介电层122u(例如，见图13C)。相反地，图14A至图14I在去除图14E中的牺牲栅极之后形成上选择栅极介电层122u(例如，见图14F)。因此，在上选择栅极介电层122u包括高k电介质的实施例中，图13A至图13S对应于方法的“先”高k实施例，而图14A至图14I对应于方法的“后”高k实施例。此外，图13A至图13S在形成图13C中的牺牲栅极之前从核心半导体区域104c去除图12中的第二栅极介电层1202。相反地，图14A至图14I在图14C中的硅化物焊盘219的形成期间和图14E中的牺牲栅极的去除期间分别部分地从核心半导体区域104c去除图12中的第二栅极介电层1202。图13A至图13S可以例如用于形成图3A的结构，图14A至图14I可以例如用于形成图3B的结构。
如图4的截面图400示出的，提供了半导体衬底104。在一些实施例中，半导体衬底104是或包括块状单晶硅衬底、SOI衬底、一些其它合适的半导体衬底或上述的任何组合。
同样由图4的截面图400示出的，在半导体衬底104中形成隔离结构206以划定并且电分离核心半导体区域104c、HV半导体区域104h、存储半导体区域104m和I/O半导体区域104i。隔离结构206可以是或包括例如STI结构、DTI结构、一些其它合适的隔离结构或上述的任何组合。在一些实施例中，用于形成隔离结构206的工艺包括图案化半导体衬底104以限定具有隔离结构206的布局的沟槽，并且随后用介电材料填充沟槽。可以例如通过光刻、一些其它合适的图案化工艺或上述的任何组合来实施图案化。
同样由图4的截面图400示出的，在半导体衬底104和隔离结构206上形成牺牲介电层402。牺牲介电层402可以是或包括例如氧化硅、一些其它合适的电介质或上述的任何组合。可以例如通过热氧化、化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、溅射、一些其它合适的沉积工艺或上述的任何组合形成牺牲介电层402。
如图5的截面图500示出的，深阱202形成在HV半导体区域104h和存储半导体区域104m中，同时位于半导体衬底104的基体半导体区域104b上。在一些实施例中，深阱202和体半导体区域104b具有相反的掺杂类型。在一些实施例中，用于形成深阱202的工艺包括选择性地掺杂半导体衬底104。可以例如使用利用位于适当位置的掩模的离子注入、一些其它合适的选择性掺杂工艺或上述的任何组合来实施选择性掺杂。该掩模被图案化为具有深阱202的布局，并且可以是或包括例如光刻胶掩模、一些其它合适的掩模或上述的任何组合。注意，例如可以在牺牲介电层402存在的情况下，通过选择对于离子注入的离子能够足以穿过牺牲介电层402的注入能量来实施离子注入。
如图6的截面图600示出的，在半导体衬底104中形成多个阱。阱包括分别形成在I/O半导体区域104i、HV半导体区域104h、存储半导体区域104m和核心半导体区域104c中的I/O阱308、HV阱318、选择栅极阱108以及核心阱328。选择栅极阱108和HV阱318位于深阱202上面。此外，选择栅极阱108位于存储半导体区域104m的第一侧，并且与存储半导体区域104m的第二侧(与第一侧相对)横向间隔开。在一些实施例中，I/O阱308具有第一掺杂类型，而HV阱318、选择栅极阱108和核心阱328具有与第一掺杂类型相反的第二掺杂类型。第一和第二掺杂类型可以例如分别是n型和p型，反之亦然。在一些实施例中，第一掺杂类型与深阱202的相同。
在一些实施例中，用于形成阱的工艺包括一系列选择性掺杂工艺。例如，第一选择性掺杂工艺可以形成一个或多个n型阱(例如，I/O阱308)，并且第二选择性掺杂工艺可以随后形成一个或多个p型阱(例如，选择栅极阱108、HV阱318和核心井328)。每个选择性掺杂工艺均可以例如通过存在掩模的离子注入、一些其它合适的选择性掺杂工艺或上述的任何组合来实施。该掩模被图案化为具有将形成的阱的布局，并且可以是或包括例如光刻胶掩模、一些其它合适的掩模或上述的任何组合。注意，例如可以在牺牲介电层402存在的情况下，通过选择对于离子注入的离子能够足以穿过牺牲介电层402的注入能量来实施离子注入。
如图7的截面图700示出的，控制栅极阱106形成在存储半导体区域104m中并且位于选择栅极阱108的旁侧。此外，控制栅极阱106位于深阱202上面。控制栅极阱106具有与选择栅极阱108相同的掺杂类型，并且在一些实施例中，具有与选择栅极阱108不同的掺杂分布。例如，选择栅极阱108和控制栅极阱106可以都是p型，并且控制栅极阱106可以具有与选择栅极阱108不同的掺杂浓度。可以例如通过存在掩模的离子注入、一些其它合适的选择性掺杂工艺或上述的任何组合形成控制栅极阱106。该掩模被图案化为具有控制栅极阱106的布局，并且可以是或包括例如光刻胶掩模、一些其它合适的掩模或上述的任何组合。注意，例如可以在牺牲介电层402存在的情况下，通过选择对于离子注入的离子能够足以穿过牺牲介电层402的注入能量来实施离子注入。
同样由图7的截面图700示出的，图案化牺牲介电层402以从控制栅极阱106去除牺牲介电层402，同时留下选择栅极阱108、I/O阱308、HV阱318和核心阱328上的牺牲介电层402。可以例如通过光刻、一些其它合适的图案化工艺或上述的任何组合来实施图案化。在一些实施例中，图案化包括通过掩模(例如，光刻胶掩模)蚀刻进入牺牲介电层402，该掩模被用于形成控制栅极阱106而实施的选择性掺杂工艺使用。此外，可以例如在控制栅极阱106的形成之前或之后实施图案化。
如图8A的截面图800A示出的，形成覆盖图7的结构的电荷捕获层116。电荷捕获层116可以是例如ONO膜或一些其它合适的电荷捕获层。在一些实施例中，如图8B的截面图800B示出的，电荷捕获层116包括下氧化物层116l、中间氮化物层116m和上氧化物层116u。例如，下氧化物层116l可以例如具有约1至3纳米、约1.5至2.5纳米或约1至5纳米的厚度T1。然而，可接受用于厚度T1的其它值。中间氮化物层116m可以例如具有约2至14纳米、约6至10纳米或约7.5至8.5纳米的厚度Tm。然而，可接受用于厚度Tm的其它值。上氧化层116u可以例如具有约2至8纳米、约3至5纳米或约3.5至5.5纳米的厚度Tu。然而，可接受用于厚度Tu的其它值。图8B的截面图800B可以是例如在图8A中标记为“图8B”的圆圈内截取的电荷捕获层116的放大视图。可以例如通过热氧化、CVD、PVD、ALD、溅射、一些其它合适的沉积工艺或上述的任何组合形成电荷捕获层116。
如图9的截面图900示出的，图案化牺牲介电层402和电荷捕获层116以从HV阱318处去除牺牲介电层402和电荷捕获层116。图案化留下I/O阱308、选择栅极阱108和核心阱328上的介电层402和电荷捕获层116，并且进一步留下控制栅极阱106上的电荷捕获层116。可以例如通过光刻、一些其它合适的图案化工艺或上述的任何组合来实施图案化。
如图10的截面图1000示出的，形成覆盖图9的结构的第一栅极介电层1002。第一栅极介电层1002可以是或包括例如氧化硅、一些其它合适的电介质或上述的任何组合。可以例如通过热氧化、CVD、PVD、ALD、溅射、一些其它合适的沉积工艺或上述的任何组合来形成第一栅极介电层1002。在一些实施例中，第一栅极介电层1002在HV阱318上具有第一厚度T1并且在I/O阱308、选择栅极阱108、控制栅极阱106和核心阱328上具有第二厚度T2，其中，第二厚度T2小于第一厚度T1。这可能发生在当第一栅极介电层1002通过热氧化形成并且电荷捕获层116是ONO膜时，这是由于热氧化物中的氧化物更容易形成在半导体衬底104的半导体材料上而不是形成在电荷捕获层116的氧化物上。
如图11的截面图1100示出的，图案化第一栅极介电层1002和电荷捕获层116以从I/O阱308、选择栅极阱108和核心阱328处去除第一栅极介电层1002和电荷捕获层116。图案化留下位于HV阱318和控制栅极阱106上的第一栅极介电层1002，并且也留下位于控制栅极阱106上的电荷捕获层116。可以例如通过光刻、一些其它合适的图案化工艺或上述的任何组合来实施图案化。
如图12的截面图1200示出的，形成覆盖图11的结构的第二栅极介电层1202。第二栅极介电层1202可以是或包括例如氧化硅、一些其它合适的电介质或上述的任何组合。可以例如通过热氧化、CVD、PVD、ALD、溅射、一些其它合适的沉积工艺或上述的任何组合来形成第二栅极介电层1202。在一些实施例中，第二栅极介电层1202在I/O阱308、选择栅极阱108和核心阱328上具有第一厚度T1，并且还在HV阱318和控制栅极阱106上具有第二厚度T2，其中，第二厚度T2小于第一厚度T1。这可能发生在当第二栅极介电层1202通过热氧化形成并且第一栅极介电层1002是氧化物时，这是由于热氧化物中的氧化物更容易形成在半导体衬底104的半导体材料上而不是形成在第一栅极介电层1002的氧化物上。
如图13A的截面图1300A示出的，图案化第二栅极介电层1202以从核心阱328去除第二栅极介电层1202。此外，图案化留下位于HV阱318、控制栅极阱106、选择栅极阱108和I/O阱308上的第二栅极介电层1202。可以例如通过光刻、一些其它合适的图案化工艺或上述的任何组合来实施图案化。
如图13B的截面图1300B示出的，形成堆叠在图13A的结构上的第三栅极介电层1302、牺牲栅极层1304和栅极硬掩模层1306。牺牲栅极层1304位于第三栅极介电层1302上面，并且栅极硬掩膜层1306位于牺牲栅极层1304上面。第三栅极介电层1302可以是或包括例如氧化铪、氮化硅、氧化铝、一些其它合适的高k电介质或上述的任何组合。在一些实施例中，第三栅极介电层1302具有约1至3纳米、约1.5至2.5纳米或约1至5纳米的厚度T。然而，可接受用于厚度T的其它值。牺牲栅极层1304可以是或包括例如n型或p型掺杂的多晶硅、未掺杂的多晶硅、一些其它合适材料或上述的任何组合。栅极硬掩模层1306可以是或包括例如氮化硅、氧化硅、一些其它合适的介电材料或上述的任何组合。在一些实施例中，用于形成第三栅极介电层1302、牺牲栅极层1304和栅极硬掩模层1306的工艺包括热氧化、CVD、PVD、ALD、溅射、一些其它合适的沉积工艺或上述的任何组合。
如图13C的截面图1300C示出的，图案化第三栅极介电层1302(见图13B)、牺牲栅极层1304(见图13B)和栅极硬掩模层1306(见图13B)。图案化形成堆叠在核心阱328上的核心栅极介电层336、牺牲核心栅极1308和核心栅极硬掩模1310。图案化形成堆叠在HV阱318上的上HV栅极介电层326u、牺牲HV栅极1312和HV栅极硬掩模1314。图案化形成堆叠在控制栅极阱106上的上控制栅极介电层118u、牺牲控制栅极1316和控制栅极硬掩模1318。图案化形成堆叠在选择栅极阱108上的上选择栅极介电层112u、牺牲选择栅极1320和选择栅极硬掩模1322。图案化形成堆叠在I/O栅极阱308上的上I/O栅极介电层316u、牺牲I/O栅极1324和I/O栅极硬掩模1326。核心栅极介电层336、上HV栅极介电层326u、上控制栅极介电层118u、上选择栅极介电层112u和上I/O栅极介电层316u由第三栅极介电层1302形成。牺牲核心栅极1308、牺牲HV栅极1312、牺牲控制栅极1316、牺牲选择栅极1320和牺牲I/O栅极1324(统称为牺牲栅极)由牺牲栅极介电层1304形成。核心栅极硬掩模1310、HV栅极硬掩模1314、控制栅极硬掩模1318、选择栅极硬掩模1322和I/O栅极硬掩模1326(统称为栅极硬掩模)由栅极硬掩模层1306形成。
在一些实施例中，用于图案化第三栅极介电层1302、牺牲栅极层1304和栅极硬掩模层1306的工艺包括图案化栅极硬掩模层1306以形成栅极硬掩模。可以例如通过光刻、一些其它合适的图案化工艺或上述的任何组合来实施图案化。之后，该工艺包括在存在栅极硬掩模的情况下对牺牲栅极层1304和第三栅极介电层1302实施蚀刻以将栅极硬掩模的图案转印至牺牲栅极层1304和第三栅极介电层1302。在一些实施例中，半导体衬底104和/或第二栅极介电层1202用作蚀刻的蚀刻停止层。
如图13D的截面图1300D示出的，在牺牲核心栅极1308、牺牲HV栅极1312、牺牲控制栅极1316、牺牲选择栅极1320和牺牲I/O栅极1324的侧壁上形成多个栅极间隔件208。栅极间隔件208可以是或包括例如氮化硅、氮氧化硅、一些其它合适的介电材料或上述的任何组合。在一些实施例中，用于形成栅极间隔件208的工艺包括沉积覆盖且衬垫图13C的结构的栅极间隔件层，并且随后对栅极间隔件层实施回蚀。回蚀去除栅极间隔件层的水平段而不去除栅极间隔件层的垂直段。在完成回蚀后，栅极间隔件层的剩余的垂直段对应于栅极间隔件208。
如图13E的截面图1300E示出的，在半导体衬底104中形成第一源极/漏极延伸件204a。为了便于说明，仅一些第一源极/漏极延伸件204a标记为204a。第一源极/漏极延伸件204a包括位于核心阱328上方的第一对源极/漏极延伸件、位于HV阱318上方的第二对源极/漏极延伸件以及位于I/O阱上方的第三对源极/漏极延伸件。此外，第一源极/漏极延伸件204a具有与相应的阱相反的掺杂类型。例如，第一对源极/漏极延伸件可以具有与核心阱328相反的掺杂类型。
在一些实施例中，用于形成第一源极/漏极延伸件204a的工艺包括一系列选择性掺杂工艺。例如，第一选择性掺杂工艺可以形成n型源极/漏极延伸件，并且第二选择性掺杂工艺可以随后形成p型源极/漏极延伸件。核心阱328和HV阱318中的源极/漏极延伸件可以是例如n型，而I/O阱308中的源极/漏极延伸件可以是例如p型，反之亦然。可以例如使用存在掩模的离子注入、一些其它合适的选择性掺杂工艺或上述的任何组合来实施每个选择性掺杂工艺。该掩模被图案化为具有将形成的源极/漏极延伸件的布局，并且可以是或包括例如光刻胶掩模、一些其它合适的掩模或上述的任何组合。注意，例如可以在第一栅极介电层1002和第二栅极介电层1202存在的情况下，通过选择对于离子注入的离子能够足以穿过第一栅极介电层1002和第二栅极介电层1202的注入能量来实施离子注入。
如图13F的截面图1300F示出的，图案化第一栅极介电层1002、第二栅极介电层1202和电荷捕获层116。图案化将电荷捕获层116定位至上控制栅极介电层118u和栅极间隔件208正下方。图案化形成堆叠在上控制栅极介电层118u和电荷捕获层116之间的中间控制栅极介电层118m和下控制栅极介电层118l。图案化在上选择栅极介电层122u下面形成下选择栅极介电层122l。中间控制栅极介电层118m和下选择栅极介电层122l由第二栅极介电层1202形成，并且下控制栅极介电层118l由第一栅极介电层1002形成。可以例如通过光刻、一些其它合适的图案化工艺或上述的任何组合来实施图案化。可以例如形成覆盖核心阱328、HV阱318和I/O阱308的光刻胶掩模，同时选择栅极阱108和控制栅极阱106未被覆盖。之后，利用位于适当位置的光刻胶掩模对第一栅极介电层1002、第二栅极介电层1202和电荷捕获层116实施蚀刻，并且之后，可以去除光刻胶掩模。在蚀刻期间，光刻胶掩模与控制栅极硬掩模1318、选择栅极硬掩模1322和栅极间隔件208一起用作掩模。
如图13G的截面图1300G示出的，在半导体衬底104中形成第二源极/漏极延伸件204b。第二源极/漏极延伸件204b包括共用源极/漏极延伸件和一对单独源极/漏极延伸件。共用源极/漏极延伸件位于选择栅极阱108和控制栅极阱106上方且在牺牲选择栅极1320和牺牲控制栅极1316之间。单独源极/漏极延伸件分别位于选择栅极阱108和控制栅极阱106上方，从而使得牺牲控制栅极1316和牺牲选择栅极1320以及共用源极/漏极延伸件位于单独源极/漏极延伸件之间。第二源极/漏极延伸件204b具有与控制栅极阱106和选择栅极阱108相反的掺杂类型。
在一些实施例中，用于形成第二源极/漏极延伸件204b的工艺包括选择性掺杂工艺。可以例如使用利用位于适当位置的掩模的离子注入、一些其它合适的选择性掺杂工艺或上述的任何组合来实施选择性掺杂工艺。该掩模被图案化为具有第二源极/漏极延伸件204b的布局，并且可以是或包括例如光刻胶掩模、一些其它合适的掩模或上述的任何组合。在一些实施例中，利用相同的位于适当位置的掩模来实施图13F的图案化和图13G的选择性掺杂工艺。
如图13H的截面图1300H示出的，在栅极间隔件208的侧壁上形成多个附加间隔件210。附加间隔件210可以是或包括例如氮化硅、氮氧化硅、一些其它合适的介电材料或上述的任何组合。在一些实施例中，用于形成附加间隔件210的工艺包括沉积覆盖并且衬垫图13G的结构的主间隔件层，并且随后对主间隔件层实施回蚀。回蚀去除主间隔件层的水平段而不去除主间隔件层的垂直段。主间隔件层的剩余的垂直段对应于附加间隔件210。
如图13I的截面图1300I示出的，在半导体衬底104中形成源极/漏极。源极/漏极包括一对核心源极/漏极330、一对HV源极/漏极320、一对I/O源极/漏极310、共用存储器源极/漏极110c和一对单独存储器源极/漏极110i。核心源极/漏极330、HV源极/漏极320和I/O源极/漏极310分别形成在核心阱328、HV阱318和I/O阱308上。核心源极/漏极330、HV源极/漏极320和I/O源极/漏极310每个均邻接相应的一个第一源极/漏极延伸件204a并且具有与相应的源极/漏极延伸件相同的掺杂类型但是更高的掺杂浓度。共用存储器源极/漏极110c位于选择栅极阱108和控制栅极阱106上且在牺牲选择栅极1320和牺牲控制栅极1316之间。单独存储器源极/漏极110i分别位于选择栅极阱108和控制栅极阱106上，从而使得牺牲控制栅极1316和牺牲选择栅极1320以及共用存储器源极/漏极110c位于单独存储器源极/漏极110i之间。共用存储器源极/漏极110c和单独存储器源极/漏极110i每个均邻接相应的一个第二源极/漏极延伸件204b并且具有与相应的源极/漏极延伸件相同的掺杂类型但是更高的掺杂浓度。
在一些实施例中，用于形成源极/漏极的工艺包括一系列选择性掺杂工艺。例如，第一选择性掺杂工艺可以形成n型源极/漏极，并且第二选择性掺杂工艺可以随后形成p型源极/漏极。核心源极/漏极330、HV源极/漏极320、共用存储器源极/漏极110c和单独存储器源极/漏极110i可以是例如n型，而I/O源极/漏极310可以是例如p型。可以例如使用利用位于适当位置的掩模的离子注入、一些其它合适的选择性掺杂工艺或上述的任何组合来实施每个选择性掺杂工艺。该掩模被图案化为具有将形成的源极/漏极的布局，并且可以是或包括例如光刻胶掩模、一些其它合适的掩模或上述的任何组合。注意，例如可以在存在第一栅极介电层1002和第二栅极介电层1202的情况下，通过选择对于离子注入的离子能够足以穿过第一栅极介电层1002和第二栅极介电层1202的注入能量来实施离子注入。
如图13J的截面图1300J示出的，在核心源极/漏极330、HV源极/漏极320、I/O源极/漏极310、共用存储器源极/漏极110c和单独存储器源极/漏极110i(统称为源极/漏极)上形成硅化物焊盘218。硅化物焊盘218可以是或包括例如硅化镍、一些其它合适的硅化物或上述的任何组合。在一些实施例中，用于形成硅化物焊盘218的工艺包括：1)形成覆盖并且衬垫图13I的结构的保护介电层；2)图案化保护介电层以暴露源极/漏极；3)利用位于适当位置的保护介电层实施硅化工艺；以及4)去除保护介电层。在一些实施例中，通过蚀刻或一些其它合适的去除工艺来实施去除。该蚀刻相对于在保护介电层下面和/或与保护介电层相邻的其它材料(例如，氮化物或硅化物)优先去除保护介电层的材料(例如，氧化物)。
同样由图13J的截面图1300J示出的，图案化第一栅极介电层1002和第二栅极介电层1202(见图13I)。图案化形成堆叠在上HV栅极介电层326u下方的下HV栅极介电层326l和中间HV栅极介电层326m。图案化还在上I/O栅极介电层316u下面形成下I/O栅极介电层316l。下HV栅极介电层326l由第一栅极介电层1002形成，并且中间HV栅极介电层326m和下I/O栅极介电层316l由第二栅极介电层1202形成。可以例如通过蚀刻或一些其它合适的图案化工艺来实施图案化。在一些实施例中，蚀刻是与去除在形成硅化物焊盘218时使用的保护介电层相同的蚀刻。
如图13K的截面图1300K示出的，形成覆盖图13J的结构的回蚀层1328。在一些实施例中，回蚀层1328是可流动的自流平材料，从而使得重力使回蚀层1328的顶面变平。在一些实施例中，回蚀层1328是有机材料、抗反射涂层(ARC)、一些其它合适的材料或上述的任何组合。可以通过例如CVD、PVD、一些其它合适的沉积工艺或上述的任何组合形成回蚀层1328。
如图13L的截面图1300L示出的，实施蚀刻以回蚀回蚀层1328，并且进一步去除核心栅极硬掩模1310(见图13K)、HV栅极硬掩模1314(见图13K)、控制栅极硬掩模1318(见图13K)、选择栅极硬掩模1322(见图13K)和I/O栅极硬掩模1326(见图13K)。为了简洁起见，核心栅极硬掩模1310、HV栅极硬掩模1314、控制栅极硬掩模1318、选择栅极硬掩模1322和I/O栅极硬掩模1326统称为“硬掩模”。利用对回蚀层1328与对硬掩模具有相同或基本相同的蚀刻速率的蚀刻剂来实施蚀刻。因此，一旦充分蚀刻回蚀层132以暴露硬掩模，则一起回蚀回蚀层1328的顶面和硬掩模的顶面。此外，相对于回蚀层1328和硬掩模，蚀刻剂对牺牲核心栅极1308、牺牲HV栅极1312、牺牲控制栅极1316、牺牲选择栅极1320和牺牲I/O栅极1324具有低蚀刻速率。
如图13M的截面图1300M示出的，去除回蚀层1328(见图13L)，并且取代回蚀层1328形成下ILD层214l。下ILD层214l可以是或包括例如氧化物、低k电介质、一些其它合适的电介质或上述的任何组合。在一些实施例中，用于去除回蚀层1328的工艺包括蚀刻或一些其它合适的去除工艺。在一些实施例中，用于形成下ILD层214l的工艺包括通过CVD、PVD、ALD、溅射、一些其它合适的沉积工艺或上述的任何组合来沉积下ILD层214l。
如图13N的截面图1300N示出的，对下ILD层214l实施平坦化，以使下ILD层214l的顶面分别与牺牲核心栅极1308、牺牲HV栅极1312、牺牲控制栅极1316、牺牲选择栅极1320和牺牲I/O栅极1324的顶面共面。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
如图13O的截面图1300O示出的，去除第一牺牲栅极。在牺牲控制栅极1316和牺牲选择栅极1320对应于p沟道存储器件的一些实施例中，第一牺牲栅极包括牺牲控制栅极1316，而不包括牺牲选择栅极1320(见图13N)。在牺牲控制栅极1316和牺牲选择栅极1320对应于n沟道存储器件的一些实施例中，第一牺牲栅极包括牺牲选择栅极1320，而不包括牺牲控制栅极1316。此外，第一牺牲栅极包括对应于n沟道半导体器件并且与牺牲控制栅极1316和牺牲选择栅极1320相邻的牺牲栅极。在一些实施例中，第一牺牲栅极包括牺牲核心栅极1308(见图13N)、牺牲HV栅极1312(见图13N)和牺牲选择栅极1320。去除使得在去除的牺牲栅电极的位置产生第一栅极开口1330。可以例如通过选择性蚀刻、一些其它合适的去除工艺或上述的任何组合来实施去除。在一些实施例中，选择性蚀刻包括：1)在图13N的结构上形成掩模；2)对未由掩模覆盖的牺牲栅实施蚀刻；以及3)随后去除掩模。掩模具有将去除的牺牲栅极的布局，并且可以是或包括例如光刻胶掩模、一些其它合适的掩模或上述的任何组合。
如图13P的截面图1300P示出的，在第一栅极开口1330(见图13O)中形成具有n型功函的金属栅电极(之后称为n型金属栅电极)。n型功函可以是例如：1)与n型多晶硅的功函相差约0.1eV、0.2e或0.4eV的功函；2)小于约4.0eV、4.2eV或4.4eV的功函；3)介于约3.5至4.4eV、4.0至4.4eV或3.8至4.5eV之间的功函；4)一些其它合适的n型功函；或5)上述的任何组合。此外，n型金属栅电极可以是或包括例如铪、锆、钛、钽、铝、一些其它合适的n型功函金属或上述的任何组合。在一些实施例中，n型金属栅电极包括核心栅电极334、HV栅电极324和选择栅电极120。核心栅电极334、HV栅电极324和选择栅电极120填充分别在核心阱328、HV阱318和选择栅极阱108上的第一栅极开口1330。
在一些实施例中，用于形成n型金属栅电极的工艺包括形成覆盖图13O的结构的导电层，并且进一步填充第一栅极开口1330。导电层是或包括具有n型功函的金属并且可以例如通过CVD、PVD、化学镀、电镀、一些其它合适的生长或沉积工艺或上述的任何组合形成。之后对导电层实施平坦化直至到达下ILD层214l。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
如图13Q的截面图1300Q示出的，去除第二牺牲栅极。在牺牲控制栅极1316和牺牲选择栅极1320对应于n沟道存储器件的一些实施例中，第二牺牲栅极包括牺牲控制栅极1316(见图13N)，而不包括牺牲选择栅极1320(见图13N)。在牺牲控制栅极1316和牺牲选择栅极1320对应于p沟道存储器件的一些实施例中，第二牺牲栅极包括牺牲选择栅极1320，而不包括牺牲控制栅极1316。此外，第二牺牲栅极包括对应于p沟道半导体器件并且与牺牲控制栅极1316和牺牲选择栅极1320相邻的牺牲栅极。在一些实施例中，第二牺牲栅极包括牺牲I/O栅极1324(见图13N)和牺牲控制栅极1316。去除使得在去除的牺牲栅电极的位置产生第二栅极开口1332并且可以例如参照图13O描述的来实施。
如图13R的截面图1300R示出的，在第二栅极开口1332(见图13Q)中形成具有p型功函的金属栅电极(之后称为p型金属栅电极)。p型功函可以是例如：1)与p型多晶硅的功函相差约0.1eV、0.2e或0.4eV的功函；2)小于约4.0eV、5.0eV或5.2eV的功函；3)介于约4.8至5.2eV、5.0至5.4eV或4.6至5.6eV之间的功函；4)一些其它合适的p型功函；或5)上述的任何组合。此外，p型金属栅电极可以是例如钌、钯、铂、钴、镍、氮化钛铝、碳氮化钨、一些其它合适的p型功函金属或上述的任何组合。在一些实施例中，p型金属栅电极包括控制栅电极114和I/O栅电极314。控制栅电极114和I/O栅电极314填充分别在控制栅极阱106和I/O阱308上的第二栅极开口1332。
在一些实施例中，用于形成p型金属栅电极的工艺包括形成覆盖图13Q的结构的导电层，并且进一步填充第二栅极开口1332。导电层是或包括具有p型功函的金属并且可以例如通过CVD、PVD、化学镀、电镀、一些其它合适的生长或沉积工艺或上述的任何组合形成。之后对导电层实施平坦化直至到达下ILD层214l。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
如图13S的截面图1300S示出的，形成覆盖图13R的结构并且具有平坦的或基本平坦的顶面的上ILD层214u。上ILD层214u可以是或包括例如氧化物、低k电介质、一些其它合适的电介质或上述的任何组合。此外，上ILD层214u可以例如形成为沉积上ILD层214u，并且随后对上ILD层214u的顶面实施平坦化。可以例如通过CVD、PVD、溅射、一些其它合适的沉积工艺或上述的任何组合来实施沉积。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
同样由图13S的截面图1300S示出的，形成延伸穿过上ILD层214u和下ILD层214l直至硅化物焊盘218、控制栅电极114、选择栅电极120、核心栅电极334、HV栅电极324、I/O栅电极314或上述的任何组合的接触通孔216。可以例如通过图案化上ILD层214u和下ILD层214l以限定具有接触通孔216的布局的多个通孔开口并且随后用金属、一些其它合适的导电材料或上述的任何组合填充通孔开口来形成接触通孔216。
如上所述，图13A至图13S为14A至图14I的替代方案，从而使得该方法可以从图12的步骤进入：1)图13A至图13S的步骤；或者2)14A至图14I的步骤。图13A至图13S描述了可以例如用于形成图3A的结构的方法的第一实施例。图14A至图14I描述了可以例如用于形成图3B的结构的方法的第二实施例。第二实施例是第一实施例的变型，其中，省略了图13A的图案化和图13B的第三栅极介电层1302。此外，核心栅极介电层336、上HV栅极介电层326u、上控制栅极介电层118u、上选择栅极介电层112u和上I/O栅极介电层316u在图13O和图13Q的牺牲栅极的去除之后形成。
如图14A的截面图1400A示出的，形成堆叠在图12的结构上的牺牲栅极层1304和栅极硬掩模层1306。牺牲栅极层1304和栅极硬掩模层1306可以例如参照图13B描述的形成。
如图14B的截面图1400B示出的，图案化第一栅极介电层1002和第二栅极介电层1202、电荷捕获层116、牺牲栅极层1304(见图14A)和栅极硬掩模层1306(见图14A)。此外，形成第一源极/漏极延伸件204a和第二源极/漏极延伸件204b、核心源极/漏极330、HV源极/漏极320和I/O源极/漏极310以及共用存储器源极/漏极110c和单独存储器源极/漏极110i。此外，形成栅极间隔件208和附加间隔件210。可以例如通过参照图13C至图13I示出和描述的步骤来实施图案化和形成。
如图14C的截面图1400C示出的，在核心源极/漏极330、HV源极/漏极320、I/O源极/漏极310、共用存储器源极/漏极110c和单独存储器源极/漏极110i(统称为源极/漏极)上形成硅化物焊盘218。硅化物焊盘218可以例如参照图13J描述的形成。在一些实施例中，用于形成硅化物焊盘218的工艺包括：1)形成覆盖并且衬垫图14B的结构的保护介电层；2)图案化保护介电层以暴露源极/漏极；3)利用位于适当位置的保护介电层实施硅化工艺；以及4)去除保护介电层。在一些实施例中，通过蚀刻或一些其它合适的去除工艺来实施去除。
同样由图14C的截面图1400C示出的，图案化第一栅极介电层1002和第二栅极介电层1202(见图14B)。图案化形成堆叠在牺牲HV栅极1312下方的下HV栅极介电层326l和中间HV栅极介电层326m。图案化还在牺牲I/O栅极1324下面形成下I/O栅极介电层316l，并且在牺牲核心栅极1308下面形成伪栅极介电层1402。可以例如通过蚀刻或一些其它合适的图案化工艺来实施图案化。在一些实施例中，蚀刻是与去除在形成硅化物焊盘218时使用的保护介电层相同的蚀刻。
如图14D的截面图1400D示出的，去除核心栅极硬掩模1310、HV栅极硬掩模1314、控制栅极硬掩模1318、选择栅极硬掩模1322和I/O栅极硬掩模1326(见图14C)。此外，使牺牲核心栅极1308、牺牲HV栅极1312、牺牲控制栅极1316、牺牲选择栅极1320和牺牲I/O栅极1324的相应的顶面共面。可以例如通过参照图13K至图13N示出和描述的步骤来实施去除和共面。
如图14E的截面图1400E示出的，去除第一牺牲栅极。在牺牲控制栅极1316和牺牲选择栅极1320对应于p沟道存储器件的一些实施例中，第一牺牲栅极包括牺牲控制栅极1316，而不包括牺牲选择栅极1320(见图14D)。在牺牲控制栅极1316和牺牲选择栅极1320对应于n沟道存储器件的一些实施例中，第一牺牲栅极包括牺牲选择栅极1320，而不包括牺牲控制栅极1316。此外，第一牺牲栅极包括对应于n沟道半导体器件并且与牺牲控制栅极1316和牺牲选择栅极1320相邻的牺牲栅极。例如，第一牺牲栅极还可以包括牺牲核心栅极1308(见图14D)、牺牲HV栅极1312(见图14D)。在去除牺牲核心栅极1308的实施例中，也去除了伪栅极介电层1402在牺牲核心栅极1308下面的部分，从而产生残留的介电层338。去除使得在去除的牺牲栅电极的位置产生第一栅极开口1330，并且可以例如参照图13O描述的来实施。
如图14F的截面图1400F示出的，在第一栅极开口1330(见图14D)中形成n型金属栅电极和栅极介电层。栅极介电层分别罩住n型金属栅电极的下侧，并且可以是或包括例如氧化铪、氧化铝、氮化硅、一些其它合适的高k电介质或上述的任何组合。n型金属栅电极可以是例如参照图13P描述的。在一些实施例中，n型金属栅电极包括核心栅电极334、HV栅电极324和选择栅电极120，而栅极介电层包括核心栅极介电层336、上HV栅极介电层326u和上选择栅极介电层122u。
在一些实施例中，用于形成n型金属栅电极和栅极介电层的工艺包括形成覆盖并且衬垫图14E的结构的第三栅极介电层，并且随后在第三栅极介电层上方形成导电层。可以例如通过CVD、PVD、化学镀、电镀、一些其它合适的生长或沉积工艺或上述的任何组合来形成导电层。可以例如通过CVD、PVD、溅射、一些其它合适的沉积工艺或上述的任何组合来形成第三栅极介电层。之后，对导电层和第三栅极介电层实施平坦化直至到达下ILD层214l。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
如图14G的截面图1400G示出的，去除第二牺牲栅极。在牺牲控制栅极1316和牺牲选择栅极1320对应于n沟道存储器件的一些实施例中，第二牺牲栅极包括牺牲控制栅极1316(见图14D)，而不包括牺牲选择栅极1320(见图14D)。在牺牲控制栅极1316和牺牲选择栅极1320对应于p沟道存储器件的一些实施例中，第二牺牲栅极包括牺牲选择栅极1320，而不包括牺牲控制栅极1316。此外，第二牺牲栅极包括对应于p沟道半导体器件并且与牺牲控制栅极1316和牺牲选择栅极1320相邻的牺牲栅极。例如，第二牺牲栅极还可以包括牺牲I/O栅极1324(见图14D)。在去除牺牲核心栅极1308的实施例中，也去除了伪栅极介电层1402(见图14D)在牺牲核心栅极1308下面的部分，从而产生残留的介电层338。去除使得在去除的牺牲栅电极的位置产生第二栅极开口1332，并且可以例如参照图13Q描述的来实施。
如图14H的截面图1400H示出的，在第二栅极开口1332(见图14G)中形成p型金属栅电极和栅极介电层。栅极介电层分别罩住p型金属栅电极的下侧，并且可以是或包括例如氧化铪、氧化铝、氮化硅、一些其它合适的高k电介质或上述的任何组合。p型金属栅电极可以是例如参照图13R描述的。在一些实施例中，p型金属栅电极包括I/O栅电极314和控制栅电极114，而栅极介电层包括上I/O栅极介电层316u和上控制栅极介电层118u。
在一些实施例中，用于形成p型金属栅电极和附加栅极介电层的工艺包括形成覆盖并且衬垫图14G的结构的第四栅极介电层，并且随后在第四栅极介电层上方形成导电层。可以例如通过CVD、PVD、化学镀、电镀、一些其它合适的生长或沉积工艺或上述的任何组合来形成导电层。可以例如通过CVD、PVD、溅射、一些其它合适的沉积工艺或上述的任何组合来形成第四栅极介电层。之后，对导电层和第四栅极介电层实施平坦化直至到达下ILD层214l。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
如图14I的截面图1400I示出的，形成覆盖图14H的结构并且具有平坦的或基本平坦的顶面的上ILD层214u。此外，形成延伸穿过上ILD层214u和下ILD层214l直至硅化物焊盘218、控制栅电极114、选择栅电极120、核心栅电极334、HV栅电极324、I/O栅电极314或上述的任何组合的接触通孔216。上ILD层214u和接触通孔216可以例如参照图13S描述的形成。
如上所述，在形成源极/漏极(例如，共用存储器源极/漏极110c)之后，用栅电极(例如，控制栅电极114)替换牺牲栅极(例如，图13C和图14B的牺牲控制栅极1316)。因此，用于形成源极/漏极的掺杂工艺不会影响栅电极的功函。此外，因为牺牲栅极用栅电极替换，所以牺牲栅极可以是未掺杂的多晶硅或不依赖于掺杂工艺的一些其它合适的材料。因此，在形成牺牲栅极时，半导体衬底104中的掺杂分布(例如，控制栅极阱106和选择栅极阱108的掺杂分布)不会受到掺杂工艺的损坏。此外，因为栅电极是金属，所以在形成栅电极时，半导体衬底104中的掺杂分布不会受到掺杂工艺的损坏。此外，因为栅电极是金属并且形成在高k电介质(例如，上控制栅极介电层118u)上，因此可以将栅电极按比例缩小至先进的工艺节点，诸如例如28nm、20nm和更小的工艺节点。
虽然图4至图7、图8A、图8B、图9至图12、图13A至图13S和图14A至图14I示出了用金属替换牺牲选择栅极1320(例如，见图13N)，但是应该理解，在其它实施例中，可以不替换牺牲选择栅极1320。在这些其它实施例中的一些中，牺牲选择栅极1320由导电材料形成并且存在于最终的集成电路中。导电材料可以是或包括例如n型或p型多晶硅或一些其它合适的导电材料。在选择栅电极120(例如，见图13R)是或包括具有第一掺杂类型(例如，n型或p型)的功函的金属的一些实施例中，牺牲选择栅极1320由具有第一掺杂类型的掺杂的多晶硅或具有第一掺杂类型的功函的一些其它合适的材料形成。在选择栅电极120是或包括具有第一掺杂类型(例如，n型或p型)的功函的金属的其它实施例中，牺牲选择栅极1320由具有第二掺杂类型的掺杂的多晶硅形成或具有第二掺杂类型的功函的一些其它合适的材料形成，其中，第二掺杂类型与第一掺杂类型相反。
虽然图4至图7、图8A、图8B、图9至图12、图13A至图13S和图14A至图14I示出了用不同金属替换牺牲选择栅极1320(例如，见图13N)和牺牲控制栅极1316(例如，见图13N)，但是在其它实施例中，可以用相同的金属替换牺牲选择栅极1320和牺牲控制栅极1316。例如，在用具有n型功函的金属替换牺牲控制栅极1316的情况下，牺牲选择栅极1320也可以用具有n型功函的金属替换。又例如，在用具有p型功函的金属替换牺牲控制栅极1316的情况下，牺牲选择栅极1320也可以用具有p型功函的金属替换。
参照图15，提供了图4至图7、图8A、图8B、图9至图12、图13A至图13S和图14A至图14I的一些实施例的流程图1500。该方法可以例如用于形成具有大操作窗口和高擦除速度的存储单元。
在1502中，形成延伸至半导体衬底内的隔离结构。隔离结构分隔和划定存储区域、I/O区域、核心区域和HV区域。例如，见图4。
在1504中，在存储区域和HV区域中形成深阱。例如，见图5。
在1506中，分别在核心区域、HV区域、存储区域和I/O区域中形成核心阱、HV阱、选择栅极阱和I/O阱。例如，见图6。
在1508中，在存储区域中形成邻近选择栅极阱的控制栅极阱。例如，见图7。
在1510中，分别在核心阱、HV阱、控制栅极阱、选择栅极阱和I/O阱上形成栅极堆叠件。每个栅极堆叠件均包括栅极硬掩模、牺牲栅极和栅极介电层。栅极堆叠件的控制栅极堆叠件还包括电荷捕获层。例如，见图8A至图12和图13A至图13C或图8A至图12、图14A和图14B。
在1512中，在栅极堆叠件的侧壁上形成栅极间隔件。例如，见图13D或图14B。
在1514中，在半导体衬底中形成分别位于核心阱、HV阱、控制栅极阱、选择栅极阱和I/O阱上面的源极/漏极延伸件。例如，见图13E至图13G或图14B。
在1516中，在栅极间隔件的侧壁上形成附加间隔件。例如，见图13H或图14B。
在1518中，在半导体衬底中形成分别邻接源极/漏极延伸件的源极/漏极。例如，见图13I或图14B。
在1520中，在源极/漏极上形成硅化物焊盘。例如，见图13J或图14C。
在1522中，去除栅极堆叠件的栅极硬掩模。例如，见图13K和图13L或图14D。
在1524中，用金属栅电极替换牺牲栅电极。用具有第一掺杂类型的功函的金属控制栅电极替换控制栅极阱上的牺牲栅电极，其中，第一掺杂类型与控制栅极阱上的源极/漏极的第二掺杂类型相反。例如，见图13M至图13R或图14E至图14H。
在存储单元是n沟道存储单元的实施例中，控制栅极阱上的源极/漏极是n型并且金属控制栅电极具有p型功函。通过对金属控制栅电极使用具有p型功函的金属，金属控制栅电极具有高功函。高功函使得电子背栅注入困难。困难的电子背栅注入使得能够使用高擦除电压来实现高擦除速度。此外，困难的电子背栅注入使得擦除饱和电平低和操作窗口大。操作窗口是从编程状态的控制栅极阈值电压到擦除状态的控制栅极阈值电压的电压范围，并且大的操作窗口使得存储单元在读取操作期间处理变化和噪声的能力更强。此外，控制和选择栅电极的金属与高k栅极控制和选择电介质一起可以允许将存储单元按比例缩小至先进的工艺节点，诸如例如28纳米(nm)、20nm和更小的工艺节点。
在1526中，在金属栅电极上形成互连结构。例如，见图13S或图14I。
虽然图15的流程图1500在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
在一些实施例中，本申请提供了一种IC，包括：半导体衬底；以及位于半导体衬底上的存储单元，其中，存储单元包括控制栅电极、选择栅电极、电荷捕获层和共用源极/漏极，其中，共用源极/漏极位于半导体衬底中并且具有第一掺杂类型，其中，控制栅电极和选择栅电极位于半导体衬底上面并且分别位于共用源极/漏极的相对侧上，其中，控制栅电极位于电荷捕获层上面并且包括具有第二掺杂类型的功函的金属，并且其中，第二掺杂类型与第一掺杂类型相反。在一些实施例中，第一掺杂类型是n型并且第二掺杂类型是p型。在一些实施例中，第一掺杂类型是p型并且第二掺杂类型是n型。在一些实施例中，金属的功函超过约5.0电子伏特。在一些实施例中，金属包括钌、钯、铂、钴、镍、氮化钛铝、碳氮化钨或上述的任何组合。在一些实施例中，选择栅电极包括具有第一掺杂类型的功函的第二金属。在一些实施例中，第二金属包括铪、锆、钛、钽、铝或上述的任何组合。在一些实施例中，存储单元还包括罩住控制栅电极的下侧的控制栅极介电层，其中，控制栅极介电层位于电荷捕获层上面，并且其中，控制栅极介电层衬垫控制栅电极的侧壁和控制栅电极的底面。在一些实施例中，选择栅电极包括多晶硅。在一些实施例中，存储单元还包括高k控制栅极介电层和高k选择栅极介电层，其中，第一掺杂类型是n型，其中，第二掺杂类型是p型，其中，高k控制栅极介电层位于控制栅电极下面、电荷捕获层和控制栅电极之间，其中，高k选择栅极介电层位于选择栅电极下面，并且其中，选择栅电极包括具有第一掺杂类型的功函的金属。
在一些实施例中，本申请提供了一种用于制造IC的方法，该方法包括：在半导体衬底上形成电荷捕获层；形成覆盖电荷捕获层的牺牲栅极层；图案化牺牲栅极层以形成位于电荷捕获层上面的牺牲控制栅极，并且进一步形成与电荷捕获层和牺牲控制栅极相邻的牺牲选择栅极；在半导体衬底中、牺牲控制栅极和牺牲选择栅极之间形成共用源极/漏极，其中，共用源极/漏极具有第一掺杂类型；以及用控制栅电极替换牺牲控制栅极，其中，控制栅电极包括具有第二掺杂类型的功函的金属，并且其中，第二掺杂类型与第一掺杂类型相反。在一些实施例中，第一掺杂类型是n型，其中第二掺杂类型是p型。在一些实施例中，该方法还包括：沉积覆盖电荷捕获层的高k介电层，其中，牺牲栅极层形成在高k介电层上方；以及图案化高k介电层以在牺牲控制栅极下面形成高k控制栅极介电层，并且进一步在牺牲选择栅极下面形成高k选择栅极介电层。在一些实施例中，替换用控制栅电极和高k控制栅极介电层替换牺牲控制栅极，其中，高k控制栅极介电层罩住控制栅电极的下侧。在一些实施例中，该方法还包括用选择栅电极替换牺牲选择栅极，其中，选择栅电极包括具有第一掺杂类型的功函的金属，其中，第一掺杂类型的功函在约3.5至4.4电子伏特之间，并且其中，第二掺杂类型的功函在约4.8至5.2电子伏特之间。在一些实施例中，半导体衬底包括存储半导体区域和外围半导体区域，其中，牺牲控制栅极和牺牲选择栅极形成在存储半导体区域上，并且其中，该方法还包括：形成覆盖存储半导体区域以及外围半导体区域的栅极介电层；从外围半导体区域而不是存储半导体区域去除栅极介电层，其中，牺牲栅极层在去除之后形成并且形成为覆盖栅极介电层上方的外围和存储半导体区域，并且其中，图案化还在外围半导体区域上形成牺牲栅极；以及用栅电极替换牺牲栅极，其中，栅电极具有第一或第二掺杂类型的功函的金属。在一些实施例中，半导体衬底包括存储半导体区域和外围半导体区域，其中，牺牲控制栅极和牺牲选择栅极形成在存储半导体区域上，并且其中，该方法还包括：形成覆盖存储半导体区域和外围半导体区域的栅极介电层，其中，牺牲栅极层形成为覆盖栅极介电层上方的外围和存储半导体区域，并且其中，图案化还在外围半导体区域上形成牺牲栅极；以及用栅电极替换牺牲栅极，其中，栅电极包括具有第一或第二掺杂类型的功函的金属，并且其中，替换从外围半导体区域去除栅极介电层。
在一些实施例中，本申请提供了另一IC，包括：半导体衬底；以及存储单元，存储单元包括位于半导体衬底中的一对源极/漏极区域，并且还包括堆叠在半导体衬底上方以及源极/漏极区域之间的控制栅电极、数据存储层以及控制栅极介电层，其中，源极/漏极区域具有第一掺杂类型，其中，控制栅极介电层位于数据存储层与控制栅电极之间，其中，控制栅电极具有由控制栅极介电层衬垫的相对侧壁，其中，控制栅电极包括具有第二掺杂类型的功函的金属，并且其中，第二掺杂类型与第一掺杂类型相反。在一些实施例中，第一掺杂类型是n型，其中，金属的功函超过约5.0电子伏特。在一些实施例中，半导体衬底包括外围半导体区域和存储半导体区域，其中，存储单元位于存储半导体区域上，并且其中，IC还包括位于外围半导体区域上的半导体器件，其中，半导体器件包括金属栅电极和栅极介电层，并且其中，金属栅电极位于栅极介电层上面。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路，包括：
半导体衬底；以及
存储单元，位于所述半导体衬底上，
其中，所述存储单元包括控制栅电极、选择栅电极、电荷捕获层和共用源极/漏极，
所述共用源极/漏极位于所述半导体衬底中并且具有第一掺杂类型，
所述控制栅电极和所述选择栅电极位于所述半导体衬底上面并且分别位于所述共用源极/漏极的相对两侧上，
所述控制栅电极位于所述电荷捕获层上面并且包括具有第二掺杂类型的功函的金属，并且所述选择栅电极包括具有所述第一掺杂类型的功函的第二金属，以及
所述第二掺杂类型与所述第一掺杂类型相反，当所述存储单元是p沟道存储单元时所述控制栅电极是具有n型功函的金属，当所述存储单元是n沟道存储单元时所述控制栅电极是具有p型功函的金属。
2.根据权利要求1所述的集成电路，其中，所述第一掺杂类型是n型并且所述第二掺杂类型是p型。
3.根据权利要求1所述的集成电路，其中，所述第一掺杂类型是p型并且所述第二掺杂类型是n型。
4.根据权利要求1所述的集成电路，其中，所述金属的功函超过5.0电子伏特。
5.根据权利要求1所述的集成电路，其中，所述金属包括钌、钯、铂、钴、镍或上述的任何组合。
6.根据权利要求1所述的集成电路，其中，所述存储单元还包括高k控制栅极介电层，所述高k控制栅极介电层包括氧化铪、氧化铝或氮化硅。
7.根据权利要求6所述的集成电路，其中，所述第二金属包括铪、锆、钛、钽、铝或上述的任何组合。
8.根据权利要求1所述的集成电路，其中，所述存储单元还包括：
控制栅极介电层，罩住所述控制栅电极的下侧，所述控制栅极介电层位于所述电荷捕获层上面，并且，所述控制栅极介电层衬垫所述控制栅电极的侧壁和所述控制栅电极的底面。
9.根据权利要求1所述的集成电路，其中，所述选择栅电极的所述第二金属的功函在3.5电子伏特至4.4电子伏特之间。
10.根据权利要求1所述的集成电路，其中，所述存储单元还包括高k控制栅极介电层和高k选择栅极介电层，所述第一掺杂类型是n型，所述第二掺杂类型是p型，所述高k控制栅极介电层位于所述控制栅电极下面且在所述电荷捕获层和所述控制栅电极之间，所述高k选择栅极介电层位于所述选择栅电极下面，并且，所述选择栅电极包括具有所述第一掺杂类型的功函的金属。
11.一种用于制造集成电路的方法，所述方法包括：
在半导体衬底上形成电荷捕获层；
形成覆盖所述电荷捕获层的牺牲栅极层；
图案化所述牺牲栅极层以形成位于所述电荷捕获层上面的牺牲控制栅极，并且还形成与所述电荷捕获层和所述牺牲控制栅极相邻的牺牲选择栅极；
在所述半导体衬底中且在所述牺牲控制栅极与所述牺牲选择栅极之间形成共用源极/漏极，其中，所述共用源极/漏极具有第一掺杂类型；以及
用控制栅电极替换所述牺牲控制栅极，其中，所述控制栅电极包括具有第二掺杂类型的功函的金属；
用选择栅电极替换所述牺牲选择栅极，其中，所述选择栅电极包括具有所述第一掺杂类型的功函的第二金属，并且，所述第二掺杂类型与所述第一掺杂类型相反,当所述共用源极/漏极是p型时所述控制栅电极是具有n型功函的金属，当所述共用源极/漏极是n型时所述控制栅电极是具有p型功函的金属。
12.根据权利要求11所述的方法，其中，所述第一掺杂类型是n型，并且，所述第二掺杂类型是p型。
13.根据权利要求11所述的方法，还包括：
沉积覆盖所述电荷捕获层的高k介电层，其中，所述牺牲栅极层形成在所述高k介电层上方；以及
图案化所述高k介电层以在所述牺牲控制栅极下面形成高k控制栅极介电层，并且还在所述牺牲选择栅极下面形成高k选择栅极介电层。
14.根据权利要求11所述的方法，其中，用控制栅电极替换所述牺牲控制栅极包括用所述控制栅电极和高k控制栅极介电层替换所述牺牲控制栅极，所述高k控制栅极介电层罩住所述控制栅电极的下侧。
15.根据权利要求11所述的方法，还包括：
用选择栅电极替换所述牺牲选择栅极，其中，所述选择栅电极包括具有所述第一掺杂类型的功函的金属，所述第一掺杂类型的功函在3.5电子伏特至4.4电子伏特之间，并且，所述第二掺杂类型的功函在4.8电子伏特至5.2电子伏特之间。
16.根据权利要求11所述的方法，其中，所述半导体衬底包括存储半导体区域和外围半导体区域，所述牺牲控制栅极和所述牺牲选择栅极形成在所述存储半导体区域上，所述方法还包括：
形成覆盖所述存储半导体区域以及所述外围半导体区域的栅极介电层；
从所述外围半导体区域而不是所述存储半导体区域处去除所述栅极介电层，其中，所述牺牲栅极层在所述去除之后形成并且形成为覆盖所述栅极介电层上方的所述外围半导体区域和所述存储半导体区域，并且，所述图案化还在所述外围半导体区域上形成牺牲栅极；以及
用栅电极替换所述牺牲栅极，所述栅电极具有所述第一掺杂类型或所述第二掺杂类型的功函的金属。
17.根据权利要求11所述的方法，其中，所述半导体衬底包括存储半导体区域和外围半导体区域，所述牺牲控制栅极和所述牺牲选择栅极形成在所述存储半导体区域上，所述方法还包括：
形成覆盖所述存储半导体区域和所述外围半导体区域的栅极介电层，所述牺牲栅极层形成为覆盖所述栅极介电层上方的所述外围半导体区域和所述存储半导体区域，并且，所述图案化还在所述外围半导体区域上形成附加牺牲栅极；以及
用附加栅电极替换所述附加牺牲栅极，所述附加栅电极包括具有所述第一掺杂类型或所述第二掺杂类型的功函的金属，并且，所述替换从所述外围半导体区域处去除所述栅极介电层。
18.一种集成电路，包括：
半导体衬底；以及
存储单元，包括选择栅电极和位于所述半导体衬底中的一对源极/漏极区域，并且还包括堆叠在所述半导体衬底上方且位于所述源极/漏极区域之间的控制栅电极、数据存储层以及控制栅极介电层，
其中，所述源极/漏极区域具有第一掺杂类型，
所述控制栅极介电层位于所述数据存储层与所述控制栅电极之间，
所述控制栅电极具有由所述控制栅极介电层衬垫的相对侧壁，
所述控制栅电极包括具有第二掺杂类型的功函的金属，所述选择栅电极包括具有所述第一掺杂类型的功函的第二金属，以及
所述第二掺杂类型与所述第一掺杂类型相反，当所述存储单元是p沟道存储单元时所述控制栅电极是具有n型功函的金属，当所述存储单元是n沟道存储单元时所述控制栅电极是具有p型功函的金属。
19.根据权利要求18所述的集成电路，其中，所述第一掺杂类型是n型，并且，所述金属的功函超过5.0电子伏特。
20.根据权利要求18所述的集成电路，其中，所述半导体衬底包括外围半导体区域和存储半导体区域，其中，所述存储单元位于所述存储半导体区域上，并且，所述集成电路还包括：
半导体器件，位于所述外围半导体区域上，其中，所述半导体器件包括金属栅电极和栅极介电层，所述金属栅电极位于所述栅极介电层上面。
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