KR102327445B1 - 큰 동작 윈도우를 가지는 메모리 셀을 형성하기 위한 고-k 금속 게이트(hkmg) 공정 - Google Patents

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Abstract

본 출원의 다양한 실시예는 큰 동작 윈도우와 고속의 소거 속도를 가지는 메모리 셀을 가지는 집적 회로(IC)에 관한 것이다. 일부 실시예에서, IC는 반도체 기판과 메모리 셀을 포함한다. 메모리 셀은 제어 게이트 전극, 선택 게이트 전극, 전하 트랩층 및 공통 소스/드레인을 포함한다. 공통 소스/드레인은 반도체 기판에 의해 형성되며, n-형이다. 제어 게이트 전극과 선택 게이트 전극은 반도체 기판 위에 배치되며, 각각 공통 소스/드레인의 양측에 배치된다. 또한, 제어 게이트 전극은 전하 트랩층 위에 배치되며, p-형 일 함수를 가지는 금속을 포함한다. 일부 실시예에서, 선택 게이트 전극은 n-형 일 함수를 가지는 금속을 포함한다.

Description

큰 동작 윈도우를 가지는 메모리 셀을 형성하기 위한 고-K 금속 게이트(HKMG) 공정{HIGH-K METAL GATE (HKMG) PROCESS FOR FORMING A MEMORY CELL WITH A LARGE OPERATION WINDOW}
<관련 출원의 참조>
본 출원은 그 전체 내용이 여기에 참조로 포함된, 2017년 8월 30일자 출원된 미국 가특허 출원 제62/552,149호의 이익을 주장한다.
<배경>
집적 회로(IC) 제조 산업은 지난 수십 년간에 걸쳐 기하급수적 성장을 경험하고 있다. IC의 발전 과정에서, 기능적 밀도(즉, 칩 면적 당 상호 접속 소자의 수)는 전반적으로 증대된 반면, 기하학적 구조의 크기(즉, 형성될 수 있는 최소 성분)는 감소하였다. IC의 발전에서 일부 진보는 임베디드 메모리 기술 및 고-k 금속 게이트(HKMG) 기술을 포함한다. 임베디드 메모리 기술은 동일한 반도체 칩 상에 메모리 소자와 논리 소자를 집적시키는 기술이다. HKMG 기술은 금속 게이트 전극 및 고-k 게이트 유전체 층을 사용한 반도체 디바이스의 제조 기술이다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 큰 동작 윈도우와 고속의 소거 속도를 가지는 메모리 셀을 포함하는 집적 회로의 일부 실시예의 횡단면도를 예시한다.
도 2a 및 도 2b는 도 1의 특징부와 일부 추가의 특징부를 포함하는 IC의 다양한 실시예의 횡단면도를 예시한다.
도 3a 및 도 3b는 도 2a 및 도 2b의 메모리 셀을 포함하고 추가적인 반도체 디바이스(예, 고전압 소자 또는 논리 소자)를 더 포함하는 IC의 다양한 실시예의 횡단면도를 예시한다.
도 4~7, 도 8a 및 8b, 도 9~12, 도 13a~13s 및 도 14a~14i는 큰 동작 윈도우와 고속의 소거 속도를 가지는 메모리 셀을 형성하는 방법의 일부 실시예의 일련의 횡단면도를 예시한다.
도 15는 도 4~7, 도 8a 및 8b, 도 9~12, 도 13a~13s 및 도 14a~14i의 방법의 일부 실시예의 흐름도를 예시한다.
본 개시 내용은 본 개시 내용의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 소자 또는 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 또한, "제1", "제2", "제3", "제4" 등의 용어는 단지 포괄적인 식별자이며, 이로써, 다양한 실시예에서 호환될 수 있다. 예를 들면, 어떤 요소(예, 개구)가 일부 실시예에서 "제1" 요소로 지칭될 수 있지만, 다른 실시예에서 상기 요소는 "제2" 요소로 지칭될 수 있다.
일부의 경우, 집적 회로(IC)는 반도체 기판과 메모리 셀을 포함한다. 메모리 셀은 반도체 기판 상에 있으며, 예컨대, 2 트랜지스터(2T) 실리콘-산화물-질화물-산화물-실리콘(SONOS) 메모리 셀일 수 있다. p-형 제어 게이트 웰과 p-형 선택 게이트 웰은 반도체 기판 내에서 경계를 이룬다. n-형 공통 소스/드레인은 반도체 기판 내에서 p-형 제어 및 선택 게이트 웰들 사이에 배치된다. n-형 폴리실리콘 선택 게이트 전극은 p-형 선택 게이트 웰 위에 배치되고 n-형 공통 소스/드레인의 제1 측면 상에 있다. 전하 트랩층(trapping layer)과 n-형 폴리실리콘 제어 게이트 전극은 p-형 제어 게이트 웰 위에 적층되고 n-형 공통 소스/드레인의 상기 제1 측면과 반대인 제2 측면 상에 있다. 또한, 전하 트랩층과 n-형 폴리실리콘 제어 게이트 전극은 반도체 기판 내의 선택적 도전성 채널 위에 배치된다. 선택적 도전성 채널은 공통 소스/드레인으로부터 해당 공통 소스/드레인으로서의 n-형 폴리실리콘 제어 게이트 전극의 반대측 상의 개별 소스/드레인까지 연장된다.
메모리 셀 사용 중에, 메모리 셀의 다양한 도전 요소(예, n-형 폴리실리콘 제어 게이트 전극과 공통 소스/드레인)는 전하 트랩층 내에 저장된 전하량을 변화시키도록 선택적으로 바이어스된다. 소거된 상태에서, 전하 트랩층은 소량의 전하를 저장한다. 프로그래밍된 상태에서, 전하 트랩층은 다량의 전하를 저장한다. 소량의 전하는 제1 데이터 값을 나타내고 다량의 전하는 제2 데이터 값을 나타냄으로써, 전하 트랩층은 다소간의 데이터를 저장한다. 또한, 메모리 셀의 사용 중에, 선택적 도전성 채널은 n-형 폴리실리콘 제어 게이트 전극에 임계 전압을 초과하는 전압이 바이어스되는지 여부에 따라 선택적으로 도전을 행한다. 전하 트랩층 내의 전하는 n-형 폴리실리콘 제어 게이트 전극에 의해 형성된 전기장을 차폐함으로써 전하 트랩층에 의해 저장된 전하량에 따라 임계 전압이 변한다. 따라서, 전하 트랩층의 데이터 상태는 n-형 폴리실리콘 제어 게이트 전극을 프로그래밍된 상태에서의 임계 전압과 소거된 상태에서의 임계 전압 사이의 전압으로 바이어스하는 것에 의해 판독될 수 있다.
프로그래밍된 상태에서의 임계 전압으로부터 소거 상태에서의 임계 전압까지의 전압 범위는 동작 윈도우(operation window)로서 알려진다. 동작 윈도우가 클수록 메모리 셀은 더 탄력적으로 메모리 셀의 데이터 상태를 판독하면서 변동과 노이즈를 처리할 수 있다. 에를 들면, 동작 윈도우가 작으면, 노이즈는 n-형 폴리실리콘 제어 게이트 전극이 판독 동작 중에 바이어스되는 전압을 동작 윈도우 외부로 증감시킬 정도의 진폭을 가질 수 있어서, 판독 동작은 부적절한 결과를 가져올 수 있다. 다른 예로서, 메모리 셀이 대량 제조되는 경우, 공정 변동에 의해 동작 윈도우가 메모리 셀의 인스턴스마다 변할 수 있다. 동작 윈도우가 작으면, 규격 한계와 중복되지 않는 동작 윈도우를 가지는 메모리 셀 인스턴스의 가능성이 증가한다. 이것은 결국 낮은 대량 생산 수율 및 높은 제조 비용을 야기할 수 있다.
IC의 제1 도전 과제는 n-형 폴리실리콘 제어 게이트 전극이 낮은 일 함수를 가지는 것이다. 낮은 일 함수는 메모리 셀이 작은 동작 윈도우를 가지도록 하고 백 게이트 전자 주입이 용이해지고 소거 속도가 감소되고 소거 포화도가 높아지고 또는 이들의 임의의 조합을 가지도록 하는 결과를 가져올 수 있다. 즉, 고속의 소거 속도를 달성하기 위해, 통상 높은 소거 전압이 적용된다. 그러나, 낮은 일 함수는 높은 소거 전압을 적용시 백 게이트 전자 주입을 유도한다. 백 게이트 전자 주입에 기인하여 전자들은 전하 트랩층으로부터 동시에 제거되는 동안 n-형 폴리실리콘 제어 게이트 전극으로부터 전하 트랩층까지 터널링된다. 결국, 전하 트랩층으로 들어가는 전자와 전하 트랩층으로부터 나오는 전자는 소위 소거 포화 레벨인 정상 상태에 도달한다. 그러나, 소거 포화 레벨이 높아서 메모리 셀은 완전 소거될 수 없다. 메모리 셀이 완전히 소거되지 않음에 따라, 프로그래밍된 상태로부터 소거된 상태로의 임계 전압의 이동이 적게 일어나며, 이는 작은 동작 윈도우를 유도한다. 또한, 전자는 전하 트랩층으로부터 동시에 제거되는 동안 n-형 폴리실리콘 제어 게이트 전극으로부터 전하 트랩층으로 터널링되기 때문에, 백 게이트 전자 주입은 높은 소거 전압이 적용되고 있는 경우에도 낮은 소거 속도를 유도한다. IC의 제2 도전 과제는 폴리실리콘 게이트 전극에 기초한 반도체 디바이스가 스케일링 한계에 도달하는 것이다.
제1 도전 과제에 대한 가능한 해법은 p-형 폴리실리콘 제어 게이트 전극의 경우 높은 일 함수를 가지므로 n-형 폴리실리콘 제어 게이트 전극 대신에 p-형 폴리실리콘 제어 게이트 전극을 사용하는 것이다. 그러나, 이 해법은 제2 도전 과제를 다루지 않는다. 또한, p-형 폴리실리콘 제어 게이트 전극은 IC 형성 공정과 쉽게 통합되지 않는다. 예를 들면, IC 형성 공정은 p-형 폴리실리콘 제어 게이트 전극을 형성한 후 p-형 제어 게이트 웰에 n-형 소스/드레인을 형성하는 단계를 포함할 수 있다. n-형 소스/드레인을 형성하는 단계는 p-형 폴리실리콘 제어 게이트 전극의 역 도핑(counter doping)을 유도할 수 있으므로, p-형 폴리실리콘 제어 게이트 전극은 중간-갭 일 함수를 가질 수 있다. 다른 예로서, p-형 폴리실리콘 제어 게이트 전극의 형성 중에 발생하는 p-형 도펀트는 p-형 제어 게이트 웰로 이동하여 p-형 제어 게이트 웰의 도핑 프로파일을 변화시킴으로써 메모리 셀의 성능 파라미터를 변화시킬 수 있다. 제1 도전 과제에 대한 다른 가능한 해법은 n-형 폴리실리콘 제어 게이트 전극 대신에 p-형 폴리실리콘 제어 게이트 전극을 사용하고 추가로 p-형 제어 게이트 웰 대신에 n-형 제어 게이트 웰을 사용하는 것이다. 그러나, p-채널 메모리 셀은 통상 사용되지 않으므로, p-채널 메모리 셀은 기존의 IC에 쉽게 집적되지 않는다.
제2 도전 과제에 대한 가능한 해법은 n-형 일 함수를 가지는 금속 제어 게이트 전극에 고-k 금속 게이트(HKMG) 기술을 적용하는 것이다. 그러나, n-형 폴리실리콘 제어 게이트 전극에서와 같이, 금속 제어 게이트 전극은 낮은 일 함수를 가진다. 전술한 바와 같이, 낮은 일 함수는 메모리 셀이 작은 동작 윈도우를 가지도록 하고 백 게이트 전자 주입이 용이해지고 소거 속도가 낮아지고 소거 포화도가 높아지거나 이들이 임의로 조합되게 하는 결과를 가져올 수 있다.
본 출원의 다양한 실시예들은 큰 동작 윈도우와 높은 소거 속도를 가지는 메모리 셀 및 HKMG 기술을 이용하여 메모리 셀을 형성하는 방법을 지향한다. 일부 실시예에서, 메모리 셀은 반도체 기판 상에 있으며, 제어 게이트 전극, 선택 게이트 전극, 전하 트랩층 및 공통 소스/드레인을 포함한다. 공통 소스/드레인은 반도체 기판 내에 있으며, n-형 도핑 프로파일을 가진다. 전하 트랩층과 제어 게이트 전극은 반도체 기판 위에 적층되며, 공통 소스/드레인의 제1 측면 상에 있다. 또한, 제어 게이트 전극은 전하 트랩층 위에 배치되며, p-형 일 함수를 가지는 제1 금속이거나 이를 포함한다. 선택 게이트 전극은 반도체 기판 위에 있으며, 공통 소스/드레인에서 상기 제1 측면과 반대인 제2 측면 상에 있다. 또한, 일부 실시예에서, 선택 게이트 전극은 n-형 일 함수를 가지는 제2 금속이거나 이를 포함한다.
제어 게이트 전극용으로 p-형 일 함수를 가지는 금속을 사용하는 것에 의해, 제어 게이트 전극은 높은 일 함수를 가진다. 높은 일 함수는 백 게이트 전자 주입을 어렵게 하여 높은 소거 속도와 낮은 소거 포화 레벨을 유도한다. 또한, 낮은 소거 포화 레벨은 큰 동작 윈도우를 유도한다. 동작 윈도우는 프로그래밍된 상태에서의 제어 게이트 임계 전압으로부터 소거된 상태에서의 제어 게이트 임계 전압까지의 전압 범위이고, 큰 동작 윈도우는 메모리 셀이 판독 동작 중에 변동 및 노이즈의 처리를 더 탄력적으로 행할 수 있게 한다. 메모리 셀은 최소 비용으로(예, 추가의 레티클 및/또는 포토마스크 없이) IC 형성 공정에 통합될 수 있다. 또한, 제어 및 선택 게이트 전극들의 금속은 고-k 게이트 유전체 층과 함께 메모리 셀이 예컨대 28 나노미터(nm), 20 nm 이하의 공정 노드 등의 발전된 공정 노드에 맞게 스케일링되게 할 수 있다.
도 1을 참조하면, 큰 동작 윈도우와 높은 소거 속도를 가지는 메모리 셀(102)을 포함하는 IC의 일부 실시예의 횡단면도(100)가 제공된다. 메모리 셀(102)은 예컨대, 2T 금속-산화물-질화물-산화물-실리콘(MONOS) 메모리 셀 또는 일부 다른 적절한 메모리 셀일 수 있다. 예시된 바와 같이, 반도체 기판(104)은 제어 게이트 웰(106), 선택 게이트 웰(108), 공통 메모리 소스/드레인(110c), 한 쌍의 개별 메모리 소스/드레인(110i) 및 한 쌍의 선택적 도전성 메모리 채널(112)을 포함한다. 반도체 기판(104)은 예컨대, 벌크형 단결정 실리콘 기판, 실리콘-온-절연체(SOI) 기판, 일부 다른 적절한 반도체 기판(들) 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 여기서 사용되는 바와 같이, "(들)" 접미사가 붙은 용어(예, 기판)는 예컨대, 단수형 또는 복수형일 수 있다.
제어 게이트 웰(106)과 선택 게이트 웰(108)은 제1 도핑형을 가지며, 반도체 기판(104)에서 경계를 이룬다. 일부 실시예에서, 제어 및 선택 게이트 웰(106, 108)은 다른 도핑 프로파일(예, 다른 도핑 농도)을 가진다. 공통 메모리 소스/드레인(110c)은 측방으로 제어 및 선택 게이트 웰(106, 108) 사이에서 제어 및 선택 게이트 웰(106, 108) 위에 배치된다. 또한, 공통 메모리 소스/드레인(110c)은 제1 도핑형과 반대인 제2 도핑형을 가진다. 개별 메모리 소스/드레인(110i)은 각각 제어 및 선택 게이트 웰(106, 108) 위에 배치되며, 공통 메모리 소스/드레인(110c)의 양측에 각각 있다. 또한, 개별 메모리 소스/드레인(110i)은 제2 도핑형을 가진다. 제1 및 제2 도핑형은 각각, 예컨대, p-형과 n-형이거나 그 반대일 수 있다. 선택적 도전성 메모리 채널(112)은 각각 제어 및 선택 게이트 웰(106, 108) 내에 있으며, 각각 공통 메모리 소스/드레인(110c)으로부터 개별 메모리 소스/드레인(110i) 각각으로 연장된다. IC의 동작 중, 선택적 도전성 메모리 채널(112)은 낮은 저항 상태와 높은 저항 상태 사이에서 가역적으로 변한다.
측방으로는 공통 메모리 소스/드레인(110c)과 개별 메모리 소스/드레인(110i) 각각의 사이에서 제어 게이트 웰(106) 상에 제어 게이트 전극(114), 전하 트랩층(116) 및 제어 게이트 유전체 층(118)이 적층된다. 전하 트랩층(116)과 제어 게이트 유전체 층(118)은 제어 게이트 전극(114)의 하부에 배치되어 제어 게이트 전극(114)을 제어 게이트 웰(106)로부터 전기적으로 절연시킨다. 또한, 제어 게이트 유전체 층(118)은 전하 트랩층(116) 위에 배치된다. 전하 트랩층(116)은 예컨대, 산화물-질화물-산화물(ONO) 필름 또는 일부 다른 적절한 전하 트랩층일 수 있다. 일부 실시예에서, 전하 트랩층(116)은 하부 산화물 층(116l), 하부 산화물 층(116l)을 덮는 중간 질화물 층(116m), 및 중간 질화물 층(116m)을 덮는 상부 산화물 층(116n)을 포함한다. 제어 게이트 유전체 층(118)은 예컨대, 하프늄 산화물, 알루미늄 산화물, 실리콘 질화물, 임부 다른 적절한 고-k 유전체(들), 실리콘 산화물, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 여기서 사용되는 고-k 유전체는 예컨대, 약 3.9, 5, 10, 15 또는 20보다 큰 유전율(k)을 가지는 유전체이거나 이를 포함할 수 있다.
공통 및 개별 메모리 소스/드레인(110c, 110i)이 p-형(예, 메모리 셀(102)이 p-채널 메모리 셀임)인 일부 실시예에서, 제어 게이트 전극(114)은 n-형 일 함수를 가지는 금속이거나 이를 포함한다. 여기서 사용되는 n-형 일 함수는 예컨대, 1) n-형 다결정 실리콘에 대한 일 함수의 약 0.1 eV, 약 0.2 eV, 또는 약 0.4 eV 이내의 일 함수; 2) 약 4.0 eV, 약 4.2 eV, 또는 약 4,4 eV 미만의 일 함수; 3) 약 3.5~4.4 eV, 약 4.0~4.4 eV, 또는 약 3.8~4.5 eV의 일 함수; 4) 일부 다른 적절한 n-형 일 함수; 또는 5) 이들의 임의의 조합일 수 있다. n-형 다결정 실리콘은 예컨대, 약 1×1019~1×1020cm-3, 약 5×1019~8×1019cm-3, 또는 약 8×1019~8×1020cm-3의 도핑 농도를 가질 수 있다. 그러나, 다른 적절한 도핑 농도도 가능하다. 여기서 사용되는 바와 같이, n-형 일 함수를 가지는 금속은 예컨대, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 일부 다른 적절한 n-형 일 함수 금속(들), 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
공통 및 개별 메모리 소스/드레인(110c, 110i)이 n-형(예, 메모리 셀(102)이 n-채널 메모리 셀임)인 일부 실시예에서, 제어 게이트 전극(114)은 p-형 일 함수를 가지는 금속이거나 이를 포함한다. 여기서 사용되는 p-형 일 함수는 예컨대, 1) p-형 다결정 실리콘에 대한 일 함수의 약 0.1 eV, 약 0.2 eV, 또는 약 0.4 eV 이내의 일 함수; 2) 약 4.8 eV, 약 5.0 eV, 또는 약 5,2 eV 보다 큰 일 함수; 3) 약 4.8~5.2 eV, 약 5.0~5.4 eV, 또는 약 4.6~5.6 eV의 일 함수; 4) 일부 다른 적절한 p-형 일 함수; 또는 5) 이들의 임의의 조합일 수 있다. p-형 다결정 실리콘은 예컨대, 약 1×1019~1×1020cm-3, 약 5×1019~8×1019cm-3, 또는 약 8×1019~8×1020cm-3의 도핑 농도를 가질 수 있다. 그러나, 다른 적절한 도핑 농도도 가능하다. 여기서 사용되는 바와 같이, p-형 일 함수를 가지는 금속은 예컨대, 루테늄, 팔라듐, 백금, 코발트, 니켈, 티타늄 알루미늄 질화물, 텅스텐 탄소 질화물, 일부 다른 적절한 p-형 일 함수 금속(들), 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
메모리 셀(102)의 사용 중에, 메모리 셀(102)의 다양한 도전 요소(예, 제어 게이트 전극(114))는 전하 트랩층(116) 내에 저장된 전하량을 변화시키도록 선택적으로 바이어스된다. 소거된 상태에서, 전하 트랩층(116)은 소량의 전하를 저장한다. 프로그래밍된 상태에서, 전하 트랩층(116)은 다량의 전하를 저장한다. 소량의 전하는 제1 데이터 값을 나타내고 다량의 전하는 제2 데이터 값을 나타냄으로써, 전하 트랩층(116)은 다소간의 데이터를 저장한다. 또한, 메모리 셀(102)의 사용 중에, 제어 게이트 전극(114)의 하부에 배치된 선택적 도전성 채널(112) 중 하나는 제어 게이트 전극(114)에 임계 전압을 초과하는 전압이 바이어스되는지 여부에 따라 선택적으로 도전을 행한다. 전하 트랩층(116) 내의 전하는 제어 게이트 전극(114)에 의해 형성된 전기장을 차폐함으로써 전하 트랩층(116)에 의해 저장된 전하량에 따라 임계 전압이 변한다. 따라서, 전하 트랩층(116)의 데이터 상태는 제어 게이트 전극(114)을 프로그래밍된 상태에서의 임계 전압과 소거된 상태에서의 임계 전압 사이의 전압으로 바이어스하는 것에 의해 판독될 수 있다. 전술한 바와 같이, 이러한 전압 범위는 동작 윈도우로서 알려진다.
제어 게이트 전극(114)용으로 p-형 일 함수를 가지는 금속을 사용하는 것에 의해, 제어 게이트 전극(114)은 높은 일 함수를 가지며, 이는 전하 트랩층(116)의 소거 중에 백 게이트 전자 주입을 어렵게 한다. 백 게이트 전자 주입은 높은 전기장의 영향 하에서(예, 높은 소거 전압으로부터) 제어 게이트 전극(114)으로부터 전하 트랩층(116)까지의 전자의 터널링이다. 백 게이트 전자 주입은 수행이 어렵기 때문에 소거 포화 레벨이 낮다. 소거 포화 레벨은 백 게이트 전자 주입에 기인하여 전하 트랩층(116)으로 들어가는 전자와 소거에 기인하여 전하 트랩층(116)으로부터 나오는 전자가 정상 상태(즉, 균형 상태)에 도달하는 레벨이다. 낮은 소거 포화 레벨로 인해, 전하 트랩층(116)은 완전히 또는 거의 완전히 소거될 수 있다. 또한, 소거된 상태에서 제어 게이트 임계 전압과 프로그래밍된 상태에서 제어 게이트 임계 전압의 차이가 크기 때문에, 동작 윈도우가 크다. 동작 윈도우가 크기 때문에, 메모리 셀(102)은 예컨대, 판독 동작 중에 변동 및 노이즈의 처리를 탄력적으로 할 수 있다. 추가로, 제어 게이트 전극(114)의 높은 일 함수 때문에, 용이한 백 게이트 전자 주입, 높은 소거 포화 레벨 및 작은 동작 윈도우에 굴하지 않고 높은 소거 전압이 적용될 수 있다. 따라서, 소거 속도가 고속일 수 있다.
측방으로 공통 메모리 소스/드레인(110c)과 개별 메모리 소스/드레인(110i) 각각의 사이에서 선택 게이트 웰(108) 상에 선택 게이트 전극(120)과 선택 게이트 유전체 층(122)이 적층된다. 선택 게이트 유전체 층(122)은 선택 게이트 전극(120)의 하부에 배치되어 선택 게이트 전극(120)을 선택 게이트 웰(108)로부터 전기적으로 절연시킨다. 선택 게이트 유전체 층(122)은 예컨대, 하프늄 산화물, 알루미늄 산화물, 실리콘 질화물, 일부 다른 적절한 고-k 유전체(들), 실리콘 산화물, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 선택 게이트 전극(120)은 예컨대, 도핑된 폴리실리콘, 금속, 일부 다른 적절한 도전 재료(들), 또는 이들의 조합이거나 이들을 포함할 수 있다.
일부 실시예에서, 제어 게이트 전극(114)은 p-형 일 함수를 가지는 금속이거나 이를 포함하며, 선택 게이트 전극(120)은 n-형 일 함수를 가지는 금속이거나 이를 포함하며, 공통 및 개별 메모리 소스/드레인(110c, 110i)은 n-형이다. 다른 실시예에서, 제어 게이트 전극(114)은 n-형 일 함수를 가지는 금속이거나 이를 포함하며, 선택 게이트 전극(120)은 p-형 일 함수를 가지는 금속이거나 이를 포함하며, 공통 및 개별 메모리 소스/드레인(110c, 110i)은 p-형이다. 또 다른 실시예에서, 제어 게이트 전극(114)은 제1 도핑형(예, n-형 또는 p-형)의 일 함수를 가지는 금속이거나 이를 포함하며, 선택 게이트 전극(120)은 제1 도핑형의 일 함수를 가지는 금속이거나 이를 포함하며, 공통 및 개별 메모리 소스/드레인(110c, 110i)은 제1 도핑형과 반대인 제2 도핑형(예, p-형 또는 n-형)이다.
제어 및 선택 게이트 전극(114, 120)용으로 금속과 제어 및 선택 게이트 유전체 층(118, 122)용으로 고-k 유전체를 사용하는 것에 의해(즉, HKMG 기술을 사용하는 것에 의해), 메모리 셀(102)은 예컨대, 28 nm, 20 nm 이하의 공정 노드와 같은 발전된 공정 노드에 맞게 스케일링될 수 있다. 또한, 제어 및 선택 게이트 전극(114, 120)용으로 도핑된 폴리실리콘 대신에 금속을 사용하는 것에 의해, 제어 및 선택 게이트 전극(114, 120)을 형성하는 도핑 공정이 존재하지 않으므로, 대량 제조 중에 메모리 셀(102)의 성능 파라미터가 더 균일할 수 있다. 전술한 바와 같이, 폴리실리콘 제어 및 선택 게이트 전극을 형성하기 위해 수행되는 도핑 공정은 제어 및 선택 게이트 웰의 도핑 프로파일을 변화시킬 수 있는데, 이는 메모리 셀의 성능 파라미터를 이동시킬 수 있다. 또한, 제어 및 선택 게이트 전극(114, 120)용으로 도핑된 폴리실리콘 대신에 금속을 사용하는 것에 의해 제어 및 선택 게이트 전극(114, 120)의 일 함수는 더 잘 제어될 수 있다. 전술한 바와 같이, 소스/드레인을 형성하기 위해 수행되는 도핑 공정은 폴리실리콘 제어 및 선택 게이트 전극을 역 도핑할 수 있으므로 폴리실리콘 제어 및 선택 게이트 전극의 일 함수를 변화시킬 수 있다.
일부 실시예에서, 제어 게이트 전극(114)은 p-형 일 함수를 가지는 금속이거나 이를 포함하며, 선택 게이트 전극(120)은 n-형 폴리실리콘이거나 이를 포함하며, 공통 및 개별 메모리 소스/드레인(110c, 110i)은 n-형이다. 다른 실시예에서, 제어 게이트 전극(114)은 n-형 일 함수를 가지는 금속이거나 이를 포함하며, 선택 게이트 전극(120)은 p-형 폴리실리콘이거나 이를 포함하며, 공통 및 개별 메모리 소스/드레인(110c, 110i)은 p-형이다. 또 다른 실시예에서, 제어 게이트 전극(114)은 제1 도핑형(예, n-형 또는 p-형)의 일 함수를 가지는 금속이거나 이를 포함하며, 선택 게이트 전극(120)은 제1 도핑형의 폴리실리콘이거나 이를 포함하며, 공통 및 개별 메모리 소스/드레인(110c, 110i)은 제1 도핑형과 반대인 제2 도핑형(예, p-형 또는 n-형)이다.
일부 실시예에서, 제어 제이트 전극(114)의 일 함수와 선택 게이트 전극(120)의 일 함수의 차이는 약 0.8~1.2 eV, 약 0.9~1.1 eV, 또는 약 0.5~1.5 eV 이다. 그러나, 다른 적절한 일 함수 차이도 가능하다. 일부 실시예(예, 메모리 셀(102)이 n-채널 메모리 셀인 경우)에서, 제어 게이트 전극(114)의 일 함수는 선택 게이트 전극(120)의 일 함수보다 크다. 일부 실시예(예, 메모리 셀(102)이 p-채널 메모리 셀인 경우)에서, 제어 게이트 전극(114)의 일 함수는 선택 게이트 전극(120)의 일 함수보다 작다.
도 1은 제어 및 선택 게이트 웰(106, 108)이 별개인 것으로 예시되고 설명되지만, 제어 및 선택 게이트 웰(106, 108)은 다른 실시예에서 일체화(예, 하나로 동일하게)될 수 있음을 알아야 한다. 또한, 제어 및 선택 게이트 웰(106, 108)은 또 다른 실시예에서 선택적 도전성 메모리 채널(112)이 반도체 기판(104)의 용적 내에 존재하도록 생략될 수 있다.
도 2a를 참조하면, IC가 도 1의 특징부와 일부 추가의 특징부(후술됨)를 포함하는 IC의 일부 실시예의 횡단면도(200A)가 제공된다. 또한, 도 1의 특징부는 상기 추가의 특징부를 수용하도록 변형된다(예, 기하학적 구조, 위치 등의 변화). 예를 들면, 개별 메모리 소스/드레인(110i)은 소스/드레인 연장부(204)를 수용하기 위해 제어 및 선택 게이트 전극(114, 120)으로부터 측방으로 이격될 수 있다. 도 2a의 IC는 예컨대, 후술하는 방법의 고-k의 제1 실시예에 따라 형성될 수 있다.
예시된 바와 같이, 반도체 기판(104)은 제어 게이트 웰(106), 선택 게이트 웰(108), 공통 메모리 소스/드레인(110c) 및 개별 메모리 소스/드레인(110i)의 하부에 배치된 벌크형 반도체 영역(104b)을 더 포함한다. 다른 실시예에서, 벌크형 반도체 영역(104b)은 도핑된다. 예를 들면, 벌크형 반도체 영역(104b)은 p-형 도핑 프로파일 또는 n-형 도핑 프로파일을 가질 수 있다.
일부 실시예에서, 반도체 기판(104)은 제어 및 선택 게이트 웰(106, 108)의 하부에 배치된 딥 웰(deep well)(202)을 포함한다. 일부 실시예에서, 딥 웰(202)은 제어 및 선택 게이트 웰(106, 108)과 반대인 도핑형을 가진다. 예를 들면, 제어 및 선택 게이트 웰(106, 108)은 p-형일 수 있지만, 딥 웰(202)은 n-형이거나 그 반대일 수 있다. 일부 실시예에서, 반도체 기판(104)은 복수의 소스/드레인 연장부(204)를 더 포함한다. 예시의 편의상, 소스.드레인 연장부(204)의 일부만 204로 부호 병기한다. 소스/드레인 연장부(204)는 제어 및 선택 게이트 웰(106, 108) 위에 배치되며, 각각의 연장부는 대응하는 소스/드레인으로부터 측방으로 연장된다. 예를 들면, 공통 및 개별 메모리 소스/드레인(110c, 110i)은 소스/드레인 연장부(204)에 의해 연장될 수 있다. 소스/드레인 연장부(204)는 각각 동일한 도핑형을 가지지만, 대응하는 소스/드레인보다 낮은 도핑 농도를 가진다.
격리 구조체(206)는 반도체 기판(104)의 상부 내로 연장되고 제어 및 선택 게이트 웰(106, 108)의 경계를 따라 측방으로 연장됨으로써 제어 및 선택 게이트 웰(106, 108)을 덮는다. 일부 실시예에서, 격리 구조체(206)는 링형 또는 일부 다른 적절한 경로 폐쇄된 형태인 평탄-상부 레이아웃을 가진다. 격리 구조체(206)는 예컨대, 얕은 트렌치 소자 격리(STI) 구조체, 깊은 트렌치 소자 격리(DTI) 구조체 또는 일부 다른 적절한 격리 구조체이거나 이를 포함할 수 있다.
제어 게이트 전극(114)은 제어 게이트 웰(106)과 전하 트랩층(116) 위에 배치되어 하나 이상의 제어 게이트 유전체 층에 의해 전하 트랩층(116)으로부터 전기적으로 절연된다. 예를 들면, 제어 게이트 전극(114)과 전하 트랩층(116) 사이에 하부 제어 게이트 유전체 층(118l), 중간 제어 게이트 유전체 층(118m) 및 상부 제어 게이트 유전체 층(118u)이 적층된다. 하부 및 중간 제어 게이트 유전체 층(118l, 118m)은 예컨대, 실리콘 산화물, 일부 다른 적절한 유전체(들) 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 상부 제어 게이트 유전체 층(118u)은 예컨대, 하프늄 산화물, 알루미늄 산화물, 실리콘 질화물, 일부 다른 적절한 고-k 유전체(들), 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
선택 게이트 전극(120)은 선택 게이트 웰(108) 위에 배치되어 하나 이상의 선택 게이트 유전체 층에 의해 선택 게이트 웰(108)로부터 전기적으로 절연된다. 예를 들면, 선택 게이트 전극(120)과 선택 게이트 웰(108) 사이에 하부 선택 게이트 유전체 층(122l)와 상부 선택 게이트 유전체 층(122u)이 적층된다. 하부 선택 게이트 유전체 층(122l)은 예컨대, 실리콘 산화물, 일부 다른 적절한 유전체(들) 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 상부 선택 유전체 층(122u)은 예컨대, 하프늄 산화물, 알루미늄 산화물, 실리콘 질화물, 일부 다른 적절한 고-k 유전체(들) 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
게이트 스페이서(208)는 제어 및 선택 게이트 전극(114, 120)의 측벽을 라이닝한다. 일부 실시예에서, 게이트 스페이서(208)는 각각 대응하는 게이트 전극(즉, 제어 게이트 전극(114) 또는 선택 게이트 전극(120))의 양측벽 상에 한 쌍의 세그먼트를 가진다. 게이트 스페이서(208)는 예컨대, 실리콘 질화물, 실리콘 산화물, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
추가적인 스페이서(210)가 게이트 스페이서(208)의 측벽과 전하 트랩층(116)의 측벽을 라이닝한다. 일부 실시예에서, 추가적인 스페이서(210)는 하부 선택 게이트 유전체 층(122l)의 측벽, 하부 제어 게이트 유전체 층(118l)의 측벽 및 중간 제어 게이트 유전체 층(118m)의 측벽도 라이닝한다. 일부 실시예에서, 추가적인 스페이서(210)는 각각 게이트 스페이서(208) 중 대응하는 하나의 양측벽 상에 한 쌍의 세그먼트를 가진다. 추가적인 스페이서(210)는 예컨대, 실리콘 산화물, 실리콘 질화물, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
후처리 공정(BEOL) 상호 접속 구조체(212)는 메모리 셀(102)을 덮고 층간 유전체(ILD) 층(214)과 복수의 컨택 비아(216)를 포함한다. ILD 층(124)은 예컨대, 실리콘 산화물, 실리콘 질화물, 저-k 유전체, 일부 다른 적절한 유전체(들) 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 여기서 사용되는 저-k 유전체는 예컨대, 약 3.9, 3, 2, 1 미만의 유전율(k)을 가지는 유전체이거나 이를 포함할 수 있다. 컨택 비아(216)는 ILD 층(124)을 통해 제어 게이트 전극(114), 선택 게이트 전극(120), 개별 메모리 소스/드레인(110i) 또는 이들의 임의의 조합으로 연장된다. 컨택 비아(216)는 예컨대, 텅스텐, 구리, 알루미늄 구리, 알루미늄, 일부 다른 적절한 도전 재료(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
일부 실시예에서, 실리사이드 패드(218)가 공통 및 개별 메모리 소스/드레인(110c, 110i) 상에 각각 제공된다. 실리사이드 패드(218)는 공통 및 개별 메모리 소스/드레인(110c, 110i)과 대응하는 컨택 비아(216) 사이의 접촉 저항을 감소시킨다. 실리사이드 패드(218)는 예컨대, 니켈 실리사이드, 일부 다른 적절한 실리사이드(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도 2b를 참조하면, 상부 제어 및 선택 게이트 유전체 층(118u, 112u)이 각각 제어 게이트 전극(114)의 하부면과 선택 게이트 전극(120)의 하부면을 감싸는 도 2a의 IC의 일부 대안적인 실시예의 횡단면도(200B)가 제공된다. 도 2b의 IC는 예컨대, 후술하는 방법의 고-k 라스트 실시예에 따라 형성될 수 있다.
도 3a를 참조하면, IC가 도 2a의 메모리 셀(102)과 해당 메모리 셀(102)이 집적된 하나 이상의 추가적인 반도체 디바이스를 포함하는 일부 실시예의 IC의 횡단면도(300A)가 제시된다. 하나 이상의 반도체 디바이스는 예컨대, 입출력(I/O) 논리 소자(302), 고전압(HV) 소자(304), 코어 논리 소자(306), 일부 다른 적절한 반도체 디바이스(들), 또는 이들의 임의의 조합을 포함할 수 있다. 도 3a의 IC는 예컨대, 후술하는 방법의 고-k 퍼스트 실시예에 따라 형성될 수 있다.
I/O 논리 소자(302)는 IC에 대한 I/O 동작을 보조한다. 예를 들면, I/O 논리 소자(302)와 다른 I/O 논리 소자들(미도시)은 함께 IC에 대한 데이터의 입력 및/또는 출력을 위한 I/O 회로를 구현할 수 있다. HV 소자(304)는 I/O 논리 소자(302) 및/또는 코어 논리 소자(306)에 대해 높은 전압에서 동작하는 소자이다. 고전압은 예컨대, 약 20~50V, 10~100V, 30~70V, 또는 일부 다른 적절한 고전압일 수 있다. 일부 실시예에서, HV 소자(304)는 메모리 셀(102)을 포함할 수 있는 메모리 셀 어레이 내의 비트 라인 및/또는 워드 라인을 구동시킨다. 코어 논리 소자(306)는 IC에 대한 코어 기능을 보조한다. 예를 들면, 코어 논리 소자(306)와 다른 코어 논리 소자들(미도시)은 함께 IC용 코어 회로를 구현할 수 있다. 이러한 코어 회로는 예컨대, 로(row) 디코더 회로, 칼럼 디코더 회로, 이미지 신호 처리(ISP) 회로, 제어 회로, 일부 다른 적절한 코어 회로, 또는 이들의 임의의 조합일 수 있다. I/O 논리 소자(302), HV 소자(304) 및 코어 논리 소자(306)는 예컨대, 금속-산화물-반도체(MOS) 소자(들), MOS 전계 효과 트랜지스터(들)(MOSFET(들)), 절연 게이트 전계 효과 트랜지스터(들)(IGFET(들)), 일부 다른 적절한 반도체 디바이스(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
IC가 I/O 논리 소자(302)를 포함하는 일부 실시예에서, 반도체 기판(104)은 I/O 웰(308), 한 쌍의 I/O 소스/드레인(310) 및 선택적 도전성 I/O 채널(312)을 포함한다. 예시의 편의상, I/O 소스/드레인(310) 중 하나만을 310으로 부호 병기한다. I/O 웰(308)은 I/O 소스/드레인(310)의 하부에 배치되며, 제1 도핑형을 가진다. 일부 실시예에서, I/O 웰(308)은 딥 웰(202)의 측면에 있다. 다른 실시예에서, I/O 웰(308)은 딥 웰(202) 위에 배치된다. 일부 실시예에서, 측방으로 I/O 웰(308)의 경계를 따라 격리 구조체(206)가 연장되어 I/O 웰(308)을 덮는다(예, 완전히 덮는다). I/O 소스/드레인(310)은 I/O 웰(308)의 양측에 각각 있으며, I/O 웰(308)과 반대인 도핑형을 가진다. 선택적 도전성 I/O 채널(312)은 I/O 웰(308) 내에 존재하며, I/O 소스/드레인(310) 중 하나로부터 I/O 소스/드레인(310)의 다른 하나로 연장된다.
선택적 도전성 I/O 채널(312) 상에는 측방으로 I/O 소스/드레인(310) 사이에 I/O 게이트 전극(314)과 하나 이상의 I/O 게이트 유전체 층이 적층된다. I/O 게이트 전극(314)은 예컨대, 도핑된 폴리실리콘, 금속, 일부 다른 적절한 도전 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, I/O 소스/드레인(310)은 n-형이고, I/O 게이트 전극(314)은 n-형 일 함수를 가지는 금속이거나 이를 포함한다. 일부 실시예에서, I/O 소스/드레인(310)은 p-형이고, I/O 게이트 전극(314)은 p-형 일 함수를 가지는 금속이거나 이를 포함한다.
I/O 게이트 유전체 층(들)은 I/O 게이트 전극(314)의 하부에 있어서 I/O 게이트 전극(314)을 선택적 도전성 I/O 채널(312)로부터 전기적으로 절연시킨다. 예를 들면, 하부 I/O 게이트 유전체 층(316l)과 상부 I/O 게이트 유전체 층(316u)이 I/O 게이트 전극(314)과 선택적 도전성 I/O 채널(312) 사이에 적층될 수 있다. 하부 I/O 게이트 유전체 층(316l)은 예컨대, 실리콘 산화물, 일부 다른 적절한 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 상부 I/O 게이트 유전체 층(316u)은 예컨대, 하프늄 산화물, 알루미늄 산화물, 실리콘 질화물, 일부 다른 적절한 고-k 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, I/O 게이트 유전체 층(들)은 제어 게이트 유전체의 두께(Tc1))보다 얇고 및/또는 대략 선택 게이트 유전체의 두께(Ts)와 동일한 I/O 유전체의 두께(Ti)를 가진다. 제어 게이트 유전체의 두께(Tcl)는 예컨대, 전하 트랩층(116)과 제어 게이트 유전체 층(들)에 의해 형성될 수 있다. 선택 게이트 유전체의 두께(Ts)는 예컨대, 선택 게이트 유전체 층(들)에 의해 형성될 수 있다.
IC가 HV 소자(304)를 포함하는 일부 실시예에서, 반도체 기판(104)은 HV 웰(318), 한 쌍의 HV 소스/드레인(320) 및 선택적 도전성 HV 채널(322)을 포함한다. 예시의 편의상, HV 소스/드레인(320) 중 하나만을 320으로 부호 병기한다. HV 웰(318)은 HV 소스/드레인(320)의 하부에 배치되며 딥 웰(202)의 위에 배치된다. 일부 실시예에서, 측방으로 HV 웰(318)의 경계를 따라 격리 구조체(206)가 연장되어 HV 웰(318)을 덮는다(예, 완전히 덮는다). HV 소스/드레인(320)은 HV 웰(318)의 양측에 각각 있고, HV 웰(318)과 반대인 도핑형을 가진다. 선택적 도전성 HV 채널(322)은 HV 웰(318) 내에 존재하며, HV 소스/드레인(320) 중 하나로부터 HV 소스/드레인(320)의 다른 하나로 연장된다.
선택적 도전성 HV 채널(322) 상에는 측방으로 HV 소스/드레인(320) 사이에 HV 게이트 전극(324)과 하나 이상의 HV 게이트 유전체 층이 적층된다. HV 게이트 전극(324)은 예컨대, 도핑된 폴리실리콘, 금속, 일부 다른 적절한 도전 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, HV 소스/드레인(320)은 n-형이고, HV 게이트 전극(324)은 n-형 일 함수를 가지는 금속이거나 이를 포함한다. 일부 실시예에서, HV 소스/드레인(320)은 p-형이고, HV 게이트 전극(324)은 p-형 일 함수를 가지는 금속이거나 이를 포함한다.
HV 게이트 유전체 층(들)은 HV 게이트 전극(324)의 하부에 있어서 HV 게이트 전극(324)을 선택적 도전성 HV 채널(322)로부터 전기적으로 절연시킨다. 예를 들면, 하부 HV 게이트 유전체 층(326l), 중간 HV 게이트 유전체 층(326m) 및 상부 HV 게이트 유전체 층(326u)이 HV 게이트 전극(324)과 선택적 도전성 HV 채널(322) 사이에 적층될 수 있다. 하부 및 중간 HV 게이트 유전체 층(326l, 326m)은 예컨대, 실리콘 산화물, 일부 다른 적절한 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 상부 HV 게이트 유전체 층(326u)은 예컨대, 하프늄 산화물, 알루미늄 산화물, 실리콘 질화물, 일부 다른 적절한 고-k 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, HV 게이트 유전체 층(들)은 제어 게이트 유전체의 두께(Tc1) 및/또는 선택 게이트 유전체의 두께(Ts)보다 두꺼운 HV 유전체의 두께(Th)를 가진다. 일부 실시예에서, HV 유전체의 두께(Th)는 I/O 유전체 두께(Ti)보다도 두껍다. 이해하는 바와 같이, 일부 HV 유전체의 두께(Th)는 HV 소자(304)가 더 높은 전압에서 동작하므로 다른 유전체의 두께(예, I/O 유전체의 두께(Ti))보다 두껍다.
IC가 코어 논리 소자(306)를 포함하는 일부 실시예에서, 반도체 기판(104)은 코어 웰(328), 한 쌍의 코어 소스/드레인(330) 및 선택적 도전성 코어 채널(332)을 포함한다. 예시의 편의상, 코어 소스/드레인(330) 중 하나만을 330으로 부호 병기한다. 코어 웰(328)은 코어 소스/드레인(330)의 하부에 배치된다. 일부 실시예에서, 코어 웰(328)은 딥 웰(202)의 측면에 제공된다. 다른 실시예에서, 코어 웰(328)은 딥 웰(202) 위에 배치된다. 일부 실시예에서, 측방으로 코어 웰(328)의 경계를 따라 격리 구조체(206)가 연장되어 코어 웰(328)을 덮는다(예, 완전히 덮는다). 코어 소스/드레인(330)은 코어 웰(328)의 양측에 각각 있고, 코어 웰(328)과 반대인 도핑형을 가진다. 선택적 도전성 코어 채널(332)은 코어 웰(328) 내에 존재하며, 코어 소스/드레인(330) 중 하나로부터 코어 소스/드레인(330)의 다른 하나로 연장된다.
선택적 도전성 코어 채널(332) 상에는 측방으로 코어 소스/드레인(330) 사이에 코어 게이트 전극(334)과 코어 게이트 유전체 층(336)이 적층된다. 코어 게이트 전극(334)은 코어 게이트 유전체 층(336) 위에 배치되고, 예컨대, 도핑된 폴리실리콘, 금속, 일부 다른 적절한 도전 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 코어 소스/드레인(330)은 n-형이고, 코어 게이트 전극(334)은 n-형 일 함수를 가지는 금속이거나 이를 포함한다. 일부 다른 실시예에서, 코어 소스/드레인(330)은 p-형이고, 코어 게이트 전극(334)은 p-형 일 함수를 가지는 금속이거나 이를 포함한다. 코어 게이트 유전체 층(336)은 예컨대, 하프늄 산화물, 실리콘 질화물, 알루미늄 산화물, 일부 다른 적절한 고-k 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 코어 게이트 유전체 층(336)은 제어 게이트 유전체의 두께(Tc1) 및/또는 선택 게이트 유전체의 두께(Ts)보다 얇은 코어 유전체의 두께(Tc2)를 가진다. 일부 실시예에서, 코어 유전체의 두께(Tc)는 I/O 유전체의 두께(Ti) 및/또는 HV 유전체의 두께(Th)보다도 얇다.
일부 실시예에서, 소스/드레인 연장부(204)는 I/O 소스/드레인(310), HV 소스/드레인(320), 코어 소스/드레인(330) 또는 이들의 임의의 조합을 연장시킨다. 예시의 편의상, 소스/드레인 연장부(204)의 일부만 204로 부호 병기한다. 일부 실시예에서, 게이트 스페이서(208)가 I/O 게이트 전극(314)의 측벽, HV 게이트 전극(324)의 측벽, 코어 게이트 전극(334)의 측벽, 또는 이들의 임의의 조합을 라이닝한다. 일부 실시예에서, 추가적인 스페이서(210)가 I/O 웰(308), HV 웰(318), 코어 웰(328) 또는 이들의 임의의 조합 상의 게이트 스페이서(208)의 측벽을 라이닝한다.
BEOL 상호 접속 구조체(212)는 메모리 셀(102)과 추가적인 반도체 디바이스(들)(예, I/O 논리 소자(302))를 덮는다. BEOL 상호 접속 구조체(212)는 ILD 층(124)과 복수의 컨택 비아(216)를 포함한다. 예시의 편의상, 컨택 비아(216) 중 일부만 216으로 부호 병기한다. 컨택 비아(216)는 ILD 층(124)을 통해 선택 게이트 전극(120), 제어 게이트 전극(114), 개별 메모리 소스/드레인(110i) 또는 이들의 임의의 조합까지 연장된다. 일부 실시예에서, 컨택 비아(216)는 ILD 층(124)을 통해 I/O 게이트 전극(314), I/O 소스/드레인(310), HV 게이트 전극(324), HV 소스/드레인(320), 코어 게이트 전극(334), 코어 소스/드레인(330) 또는 이들의 임의의 조합까지도 연장된다.
일부 실시예에서, 공통 메모리 소스/드레인(110c)과 개별 메모리 소스/드레인(110i) 상에 각각 실리사이드 패드(218)가 배치된다. 또한, 일부 실시예에서, 실리사이드 패드(218)는 I/O 소스/드레인(310), HV 소스/드레인(320), 코어 소스/드레인(330) 또는 이들의 임의의 조합 상에 각각 제공된다. 예시의 편의상, 실리사이드 패드(218)의 일부만 218로 부호 병기한다.
도 3b를 참조하면, 상부 제어 및 선택 게이트 유전체 층(118u, 122u)이 각각 제어 게이트 전극(114)의 하부면과 선택 게이트 전극(120)의 하부면을 감싸는 도 3a의 IC의 일부 대안적인 실시예의 횡단면도(300B)가 제시된다. 또한, 상부 I/O 게이트 유전체 층(316u), 상부 HV 게이트 유전체 층(326u) 및 코어 게이트 유전체 층(336)은 각각 I/O 게이트 전극(314)의 하부면, HV 게이트 전극(324)의 하부면 및 코어 게이트 전극(334)의 하부면을 감싼다. 도 2a의 IC는 예컨대, 후술하는 방법의 고-k 라스트 실시예에 따라 형성될 수 있다.
일부 실시예에서, 잔류 유전체 층(338)이 코어 웰(328) 상의 게이트 및 추가적인 스페이서(206, 210)의 하부에 배치된다. 일부 실시예에서, 잔류 유전체 층(338)은 코어 게이트 유전체 층(336)의 양측에 각각 한 쌍의 세그먼트를 가진다. 잔류 유전체 층(338)은 예컨대, 실리콘 산화물, 일부 다른 적절한 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도 4~7, 도 8a 및 8b, 도 9~12, 도 13a~13s, 도 14a~14i를 참조하면, 도 3a 및 도 3b의 IC를 형성하는 방법의 다양한 실시예에 따른 일련의 횡단면도(400~700, 800A, 800B, 900~1200, 1300A~1300S, 1400A~1400I)가 제시된다. 도 13a~13s는 도 14a~14i의 대안적인 예로서, 방법은 도 12의 단계로부터 1) 도 13a~13s의 단계 또는 2) 도 14a~14i의 단계로 진행될 수 있다.
도 13a~13s는 도 13o에서 희생 게이트의 제거 전에 상부 선택 게이트 유전체 층(122u)을 형성한다(예, 도 13c 참조). 반면, 도 14a~14i는 도 14e에서 희생 게이트의 제거 후에 상부 선택 게이트 유전체 층(122u)을 형성한다(예, 도 14f 참조). 따라서, 상부 선택 게이트 유전체 층(122u)이 고-k 유전체를 포함하는 실시예에서, 도 13a~13s는 방법의 고-k "퍼스트" 실시예에 대응하는 반면, 도 14a~14i는 방법의 고-k "라스트" 실시예에 대응한다. 추가로, 도 13a~13s는 도 13c에서 희생 게이트를 형성하기 전에 코어 반도체 영역(104c)으로부터 도 12의 제2 게이트 유전체 층(1202)을 제거한다. 반면, 도 14a~14i는 부분적으로 도 14c에서 실리사이드 패드(219)의 형성 중에 그리고 부분적으로 도 14e에서 희생 게이트의 제거 중에 코어 반도체 영역(104c)으로부터 도 12의 제2 게이트 유전체 층(1202)을 제거한다. 도 13a~13s는 예컨대, 도 3a의 구조체를 형성하는 데 이용될 수 있는 반면, 도 14a~14i는 예컨대, 도 3b의 구조체를 형성하는 데 이용될 수 있다.
도 4의 횡단면도(400)에 의해 예시된 바와 같이, 반도체 기판(104)이 제공된다. 일부 실시예에서, 반도체 기판(104)은 벌크형 단결정 실리콘 기판, SOI 기판, 일부 다른 적절한 반도체 기판(들) 또는 이들의 임의의 조합이거나 이를 포함한다.
역시 도 4의 횡단면도(400)에 의해 예시된 바와 같이, 코어 반도체 영역(104c), HV 반도체 영역(104h), 메모리 반도체 영역(104m) 및 I/O 반도체 영역(104i)를 구분하고 전기적으로 분리시키도록 반도체 기판(104)에 격리 구조체(206)가 형성된다. 격리 구조체(206)는 예컨대, STI 구조체, DTI 구조체, 일부 다른 적절한 격리 구조체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 격리 구조체(206)를 형성하는 공정은 격리 구조체(206)의 레이아웃을 가지는 트렌치를 형성하도록 반도체 기판(104)을 패턴화한 후 트렌치에 유전체 재료를 충전하는 것을 포함한다. 패턴화는 예컨대, 포토리소그래피, 일부 다른 적절한 패턴화 공정(들), 또는 이들의 임의의 조합에 의해 수행될 수 있다. 여기서 사용되는 "(들)"의 접미사가 붙은 용어는 예컨대, 단수형 또는 복수형일 수 있다.
역시 도 4의 횡단면도(400)에 의해 예시된 바와 같이, 반도체 기판(104)과 격리 구조체(206) 상에는 희생 유전체 층(402)이 형성된다. 희생 유전체 층(402)은 예컨대, 실리콘 산화물, 일부 다른 적절한 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 희생 유전체 층(402)은 예컨대, 열 산화, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 스퍼터링, 일부 다른 적절한 퇴적 공정(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 5의 횡단면도(500)에 의해 예시된 바와 같이, HV 및 메모리 반도체 영역(104h, 104m)에는 반도체 기판(104)의 벌크형 반도체 영역(104b)을 덮도록 딥 웰(202)이 형성된다. 일부 실시예에서, 딥 웰(202)과 벌크형 반도체 영역(104b)은 반대되는 도핑형을 가진다. 일부 실시예에서, 딥 웰(202)을 형성하는 공정은 반도체 기판(104)을 선택적으로 도핑하는 것을 포함한다. 선택적인 도핑은 예컨대, 적소의 마스크에 의한 이온 주입, 일부 다른 적절한 선택적 도핑 공정(들), 또는 이들의 임의의 조합을 이용하여 수행될 수 있다. 마스크는 딥 웰(202)의 레이아웃으로 패턴화되며, 예컨대, 포토레지스트 마스크, 일부 다른 적절한 마스크(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 이온 주입은 예컨대, 이온 주입의 이온들이 희생 유전체 층(402)을 통과할 정도로 충분히 큰 주입 에너지를 선택하는 것에 의해 적소에서 희생 유전체 층(402)에 의해 수행될 수 있음을 알아야 한다.
도 6의 횡단면도(600)에 의해 예시된 바와 같이, 반도체 기판(104)에 복수의 웰이 형성된다. 웰은 I/O 반도체 영역(104i), HV 반도체 영역(104h), 메모리 반도체 영역(104m), 및 코어 반도체 영역(104c)에 각각 형성된 I/O 웰(308), HV 웰(318), 선택 게이트 웰(108) 및 코어 웰(328)을 포함한다. 선택 게이트 웰(108)과 HV 웰(318)은 딥 웰(202) 위에 배치된다. 또한, 선택 게이트 웰(108)은 메모리 반도체 영역(104m)의 제1 측면 상에 있고, 측방으로는 메모리 반도체 영역(104m)에서 상기 제1 측면에 대향된 제2 측면으로부터 이격된다. 일부 실시예에서, I/O 웰(308)은 제1 도핑형을 가지는 반면, HV 웰(318), 선택 게이트 웰(108) 및 코어 웰(328)은 제1 도핑형과 반대인 제2 도핑형을 가진다. 제1 및 제2 도핑형은 예컨대, 각각 n-형과 p-형이거나 그 반대일 수 있다. 일부 실시예에서, 제1 도핑형은 딥 웰(202)의 도핑형과 동일하다.
일부 실시예에서, 웰을 형성하는 공정은 일련의 선택적 도핑 공정을 포함한다. 예를 들면, 제1 선택적 도핑 공정은 하나 이상의 n-형 웰(예, I/O 웰(308))을 형성하는 단계를 포함할 수 있고, 제2 선택적 도핑 공정은 후속으로 하나 이상의 p-형 웰(예, 선택 게이트 웰(108), HV 웰(318) 및 코어 웰(328))을 형성하는 단계를 포함할 수 있다. 선택적 도핑 공정 각각은 예컨대, 적소의 마스크에 의한 이온 주입, 일부 다른 적절한 선택적 도핑 공정(들), 또는 이들의 임의의 조합에 의해 수행될 수 있다. 마스크는 형성되는 웰(들)의 레이아웃으로 패턴화되며, 예컨대, 포토레지스트 마스크, 일부 다른 적절한 마스크(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 이온 주입은 예컨대, 이온 주입의 이온들이 희생 유전체 층(402)을 통과할 정도로 충분히 큰 주입 에너지를 선택하는 것에 의해 적소에서 희생 유전체 층(402)에 의해 수행될 수 있음을 알아야 한다.
도 7의 횡단면도(700)에 의해 예시된 바와 같이, 메모리 반도체 영역(104m)에서 선택 게이트 웰(108)의 측면에 제어 게이트 웰(106)이 형성된다. 또한, 제어 게이트 웰(106)은 딥 웰(202) 위에 배치된다. 제어 게이트 웰(106)은 선택 게이트 웰(108)과 동일한 도핑형을 가지며, 일부 실시예에서는 선택 게이트 웰(108)과는 상이한 도핑 프로파일을 가진다. 예를 들면, 선택 및 제어 게이트 웰(108, 106)은 모두 p-형일 수 있고, 제어 게이트 웰(106)은 선택 게이트 웰(108)과는 상이한 도핑 농도를 가질 수 있다. 제어 게이트 웰(106)은 예컨대, 적소의 마스크에 의한 이온 주입, 일부 다른 적절한 선택적 도핑 공정(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다. 마스크는 제어 게이트 웰(106)의 레이아웃으로 패턴화되며, 예컨대, 포토레지스트 마스크, 일부 다른 적절한 마스크(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 이온 주입은 예컨대, 이온 주입의 이온들이 희생 유전체 층(402)을 통과할 정도로 충분히 큰 주입 에너지를 선택하는 것에 의해 적소에서 희생 유전체 층(402)에 의해 수행될 수 있음을 알아야 한다.
도 7의 횡단면도(700)에 의해 예시된 바와 같이, 희생 유전체 층(402)은 선택 게이트 웰(108), I/O 웰(308), HV 웰(318) 및 코어 웰(328) 상에 희생 유전체 층(402)을 남기면서 제어 게이트 웰9106)로부터 희생 유전체 층(402)을 제거하도록 패턴화된다. 패턴화는 예컨데, 포토리소그래피, 일부 다른 적절한 패턴화 공정(들), 또는 이들의 임의의 조합에 의해 수행될 수 있다. 일부 실시예에서, 패턴화는 제어 게이트 웰(106)을 형성하기 위해 수행된 선택적 도핑 공정(들)에 의해 사용된 마스크(예, 포토레지스트 마스크)를 통해 희생 유전체 층(402) 내로의 에칭을 포함한다. 또한, 패턴화는 예컨대, 제어 게이트 웰(106)의 형성 이전 또는 이후에 수행될 수 있다.
도 8a의 횡단면도(800A)에 의해 예시된 바와 같이, 도 7의 구조체를 덮도록 전하 트랩층(116)이 형성된다. 전하 트랩층(116)은 예컨대, ONO 필름 또는 일부 다른 적절한 전하 트랩층일 수 있다. 일부 실시예에서, 도 8b의 횡단면도(800B)에 의해 예시된 바와 같이, 전하 트랩층(116)은 하부 산화층(116l), 중간 질화물 층(116m) 및 상부 산화물 층(116u)을 포함한다. 하부 산화물 층(116l)은 예컨대, 약 1~3 nm, 약 1.5~2.5 nm, 또는 약 1~5 nm의 두께(Tl)를 가질 수 있다. 그러나, 상기 두께(Tl)에 대해 다른 값도 가능하다. 중간 질화물 층(116m)은 예컨대, 약 2~14 nm, 약 6~10 nm, 또는 약 7.5~8.5 nm의 두께(Tm)를 가질 수 있다. 그러나, 상기 두께(Tm)에 대해 다른 값도 가능하다. 상부 산화물 층(116u)은 예컨대, 약 2~8 nm, 약 3~5 nm, 또는 약 3.5~5.5 nm의 두께(Tu)를 가질 수 있다. 그러나, 상기 두께(Tu)에 대해 다른 값도 가능하다. 도 8b의 횡단면도(800B)는 예컨대, 도 8a에서 "도 8b"로 표시된 원 내에서 취한 전하 트랩층(116)의 확대도일 수 있다. 전하 트랩층(116)은 예컨대, 열 산화, CVD, PVD, ALD, 스퍼터링, 일부 다른 적절한 퇴적 공정(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 9의 횡단면도(900)에 의해 예시된 바와 같이, 희생 유전체 층(402)과 전하 트랩층(116)은 HV 웰(318)로부터 희생 유전체 층(402)과 전하 트랩층(116)을 제거하도록 패턴화된다. 패턴화는 I/O 웰(308), 선택 게이트 웰(108) 및 코어 웰(328) 상에 희생 유전체 층(402)과 전하 트랩층(116)을 남기고, 제어 게이트 웰(106) 상에 전하 트랩층(116)을 남긴다. 패턴화는 예컨대, 포토리소그래피, 일부 다른 적절한 패턴화 공정(들), 또는 이들의 임의의 조합에 의해 수행될 수 있다.
도 10의 횡단면도(1000)에 의해 예시된 바와 같이, 도 9의 구조체를 덮도록 제1 게이트 유전체 층(1002)이 형성된다. 제1 게이트 유전체 층(1002)은 예컨대, 실리콘 산화물, 일부 다른 적절한 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 제1 게이트 유전체 층(1002)은 예컨대, 열 산화, CVD, PVD, ALD, 스퍼터링, 일부 다른 적절한 퇴적 공정(들) 또는 이들의 임의의 조합에 의해 형성될 수 있다. 일부 실시예에서, 제1 게이트 유전체 층(1002)은 HV 웰(318) 상의 제1 두께(T1)와 I/O 웰(308), 선택 게이트 웰(108), 제어 게이트 웰(106) 및 코어 웰(328) 상의 제2 두께(T2)를 가지며, 제2 두께(T2)는 제1 두께(T1)보다 작다. 이것은 제1 게이트 유전체 층(1002)이 열 산화에 의해 형성되고 전하 트랩층(116)이 ONO 필름인 경우에 일어날 수 있는데, 이는 열 산화의 산화물이 전하 트랩층(116)의 산화물 상에서보다 반도체 기판(104)의 반도체 재료 상에서 더 쉽게 형성되기 때문이다.
도 11의 횡단면도(1100)에 의해 예시된 바와 같이, 제1 게이트 유전체 층(1002)과 전하 트랩층(116)은 I/O 웰(308), 선택 게이트 웰(108) 및 코어 웰(328)로부터 제1 게이트 유전체 층(1002)과 전하 트랩층(116)을 제거하도록 패턴화된다. 패턴화는 HV 웰(318)과 제어 게이트 웰(106) 상에 제1 게이트 유전체 층(1002)을 남기고, 제어 게이트 웰(106) 상에 전하 트랩층(116)을 남긴다. 패턴화는 예컨대, 포토리소그래피, 일부 다른 적절한 패턴화 공정(들), 또는 이들의 임의의 조합에 의해 수행될 수 있다.
도 12의 횡단면도(1200)에 의해 예시된 바와 같이, 도 11의 구조체를 덮도록 제2 게이트 유전체 층(1202)이 형성된다. 제2 게이트 유전체 층(1202)은 예컨대, 실리콘 산화물, 일부 다른 적절한 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 제2 게이트 유전체 층(1202)은 예컨대, 열 산화, CVD, PVD, ALD, 스퍼터링, 일부 다른 적절한 퇴적 공정(들) 또는 이들의 임의의 조합에 의해 형성될 수 있다. 일부 실시예에서, 제2 게이트 유전체 층(1202)은 I/O 웰(308), 선택 게이트 웰(108), 및 코어 웰(328)의 제1 두께(T1)와 HV 웰(318)과 제어 게이트 웰(106) 상의 제2 두께(T2)를 가지며, 제2 두께(T2)는 제1 두께(T1)보다 작다. 이것은 제2 게이트 유전체 층(1202)이 열 산화에 의해 형성되고 제1 게이트 유전체 층(1002)이 산화물인 경우에 일어날 수 있는데, 이는 열 산화의 산화물이 제1 게이트 유전체 층(1002)의 산화물 상에서보다 반도체 기판(104)의 반도체 재료 상에서 더 쉽게 형성되기 때문이다.
도 13a의 횡단면도(1300A)에 의해 예시된 바와 같이, 제2 게이트 유전체 층(1202)은 코어 웰(328)로부터 제2 게이트 유전체 층(1202)를 제거하도록 패턴화된다. 또한, 패턴화는 HV 웰(318), 제어 게이트 웰(106), 선택 게이트 웰(108) 및 I/O 웰(308) 상에 제2 게이트 유전체 층(1202)을 남긴다. 패턴화는 예컨대, 포토리소그래피, 일부 다른 적절한 패턴화 공정(들), 또는 이들의 임의의 조합에 의해 수행될 수 있다.
도 13b의 횡단면도(1300B)에 의해 예시된 바와 같이, 도 13a의 구조체 상에 제3 게이트 유전체 층(1302), 희생 게이트 층(1304) 및 게이트 하드 마스크 층(1306)이 적층 형성된다. 희생 게이트 층(1304)은 제3 게이트 유전체 층(1302) 위에 배치되고, 게이트 하드 마스크 층(1306)은 희생 게이트 층(1304) 위에 배치된다. 제3 게이트 유전체 층(1302)은 예컨대, 하프늄 산화물, 실리콘 질화물, 알루미늄 산화물, 일부 다른 적절한 고-k 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 제3 게이트 유전체 층(1302)은 약 1~3 nm, 약 1.5~2.5 nm, 또는 약 1~5 nm의 두께(T)를 가진다. 그러나, 상기 두께(T)에 대해 다른 값도 가능하다. 희생 게이트 층(1304)은 예컨대, n-형 또는 p-형의 도핑된 폴리실리콘, 도핑되지 않은 폴리실리콘, 일부 다른 적절한 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 게이트 하드 마스크 층(1306)은 예컨대, 실리콘 질화물, 실리콘 산화물, 일부 다른 적절한 유전체 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 제3 게이트 유전체 층(1302), 희생 게이트 층(1304) 및 게이트 하드 마스크 층(1306)을 형성하는 공정은 열 산화, CVD, PVD, ALD, 스퍼터링, 일부 다른 적절한 퇴적 공정(들), 또는 이들의 임의의 조합을 포함한다.
도 13c의 횡단면도(1300C)에 의해 예시된 바와 같이, 제3 게이트 유전체 층(1302)(도 13b 참조), 희생 게이트 층(1304)(도 13b 참조) 및 게이트 하드 마스크 층(1306)(도 13b 참조)는 패턴화된다. 패턴화는 코어 웰(328) 상에 적층된 코어 게이트 유전체 층(336), 희생 코어 게이트(1308) 및 코어 게이트 하드 마스크(1310)를 형성한다. 패턴화는 HV 웰(318) 상에 적층된 상부 HV 게이트 유전체 층(336u), 희생 HV 게이트(1312) 및 HV 게이트 하드 마스크(1314)를 형성한다. 패턴화는 제어 게이트 웰(106) 상에 적층된 상부 제어 게이트 유전체 층(118u), 희생 제어 게이트(1316) 및 제어 게이트 하드 마스크(1318)를 형성한다. 패턴화는 선택 게이트 웰(108) 상에 적층된 상부 선택 게이트 유전체 층(122u), 희생 선택 게이트(1320) 및 선택 게이트 하드 마스크(1322)를 형성한다. 패턴화는 I/O 웰(308) 상에 적층된 상부 I/O 게이트 유전체 층(316u), 희생 I/O 게이트(1324) 및 I/O 게이트 하드 마스크(1326)를 형성한다. 제3 게이트 유전체 층(1302)으로부터 코어 게이트 유전체 층(336), 상부 HV 게이트 유전체 층(326u), 상부 제어 게이트 유전체 층(118u), 상부 선택 게이트 유전체 층(122u), 및 상부 I/O 게이트 유전체 층(316u)이 형성된다. 희생 게이트 층(1304)으로부터 희생 코어 게이트(1308), 희생 HV 게이트(1312), 희생 제어 게이트(1316), 희생 선택 게이트(1320), 및 희생 I/O 게이트(1324)(집합적으로 희생 게이트)가 형성된다. 게이트 하드 마스크 층(1306)으로부터 코어 게이트 하드 마스크(1310), HV 게이트 하드 마스크(1314), 제어 게이트 하드 마스크(1318), 선택 게이트 하드 마스크(1322), 및 I/O 게이트 하드 마스크(1326)(집합적으로 게이트 하드 마스크)가 형성된다.
일부 실시예에서, 제3 게이트 유전체 층(1302), 희생 게이트 층(1304) 및 게이트 하드 마스크 층(1306)을 패턴화하는 공정은 게이트 하드 마스크 층(1306)을 패턴화하여 게이트 하드 마스크를 형성하는 단계를 포함한다. 패턴화는 예컨대, 포토리소그래피, 일부 다른 적절한 패턴화 공정(들), 또는 이들의 임의의 조합에 의해 수행될 수 있다. 이후, 공정은 게이트 하드 마스크의 패턴을 희생 게이트 층(1304)과 제3 게이트 유전체 층(1302)으로 전사하도록 게이트 하드 마스크를 적소에 두고 희생 게이트 층(1304)과 제3 게이트 유전체 층(1302) 내로 에칭을 수행하는 것을 포함한다. 일부 실시예에서, 반도체 기판(104) 및/또는 제2 게이트 유전체 층(1202)은 상기 에칭에 대한 에칭 정지층으로서 기능한다.
도 13d의 횡단면도(1300D)에 의해 예시된 바와 같이, 희생 코어, HV, 제어, 선택 및 I/O 게이트(1308, 1312, 1316, 1320, 1324)의 측벽 상에 복수의 게이트 스페이서(208)가 형성된다. 게이트 스페이서(208)는 예컨대, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적절한 유전체 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 게이트 스페이서(208)를 형성하는 공정은 도 13c의 구조체를 덮고 라이닝하도록 게이트 스페이서 층을 퇴적한 후 해당 게이트 스페이서 층 내로 에치백을 수행하는 단계를 포함한다. 에치백은 게이트 스페이서 층의 수직 세그먼트를 제거하지 않고 게이트 스페이서 층의 수평 세그먼트를 제거한다. 에치백의 완료시, 게이트 스페이서의 남겨진 수직 세그먼트는 게이트 스페이서(208)에 대응한다.
도 13e의 횡단면도(1300E)에 의해 예시된 바와 같이, 반도체 기판(104)에 제1 소스/드레인 연장부(204a)가 형성된다. 예시의 편의상, 제1 소스/드레인 연장부(204a)의 일부만 204a로 부호 병기한다. 제1 소스/드레인 연장부(204a)는 코어 웰(328) 상의 제1 쌍의 소스/드레인 연장부, HV 웰(318) 상의 제2 쌍의 소스/드레인 연장부, 및 I/O 웰(308) 상의 제3 쌍의 소스/드레인 연장부를 포함한다. 또한, 제1 소스/드레인 연장부(204a)는 각각의 웰과는 반대인 도핑형을 가진다. 예를 들면, 제1 쌍의 소스/드레인 연장부는 코어 웰(328)과 반대인 도핑형을 가질 수 있다.
일부 실시예에서, 제1 소스/드레인 연장부(204a)를 형성하는 공정은 일련의 선택적 도핑 공정을 포함한다. 예를 들면, 제1 선택적 도핑 공정은 n-형 소스/드레인 연장부를 형성할 수 있고, 제2 선택적 도핑 공정은 후속으로 p-형 소스/드레인 연장부를 형성할 수 있다. 코어 및 HV 웰(328, 318) 내의 소스/드레인 연장부는 예컨대, n-형일 수 있는 반면 I/O 웰(308) 내의 소스/드레인 연장부는 예컨대, P-형일 수 있거나, 그 반대일 수 있다. 선택적 도핑 공정 각각은 예컨대, 마스크를 적소에 배치한 이온 주입, 일부 다른 적절한 선택적 도핑 공정(들), 또는 이들의 임의의 조합을 이용하여 수행될 수 있다. 마스크는 형성되는 소스/드레인 연장부의 레이아웃으로 패턴화되고 예컨대, 포토레지스트 마스크, 일부 다른 적절한 마스크(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 이온 주입은 예컨대, 이온 주입의 이온들이 제1 및 제2 게이트 유전체 층(1002, 1202)을 통과할 정도로 충분히 큰 주입 에너지를 선택하는 것에 의해 적소에서 제1 및 제2 게이트 유전체 층(1002, 1202)에 의해 수행될 수 있음을 알아야 한다.
도 13f의 횡단면도(1300F)에 의해 예시된 바와 같이, 제1 게이트 유전체 층(1002), 제2 게이트 유전체 층(1202) 및 전하 트랩층(116)이 패턴화된다. 패턴화는 전하 트랩층(116)을 상부 제어 게이트 유전체 층(118u)과 게이트 스페이서(208) 바로 아래에 국한시킨다. 패턴화는 상부 제어 게이트 유전체 층(118u)과 전하 트랩층(116) 사이에 적층된 중간 제어 게이트 유전체 층(118m)과 하부 제어 게이트 유전체 층(118l)을 형성한다. 패턴화는 상부 선택 게이트 유전체 층(122u) 아래에 배치된 하부 선택 게이트 유전체 층(122l)을 형성한다. 중간 제어 게이트 유전체 층(118m)과 하부 선택 게이트 유전체 층(122l)은 제2 게이트 유전체 층(1202)으로부터 형성되며, 하부 제어 게이트 유전체 층(118l)은 제1 게이트 유전체 층(1002)으로부터 형성된다. 패턴화는 예컨대, 포토리소그래피, 일부 다른 적절한 패턴화 공정(들) 또는 이들의 임의의 조합에 의해 수행될 수 있다. 예를 들면, 선택 및 제어 게이트 웰(108, 106)을 덮지 않은 상태로 남기면서 코어, HV, I/O 웰(328, 318, 308)을 덮도록 포토레지스트 마스크가 형성될 수 있다. 이후 포토레지스트 마스크를 적소에 두고 제1 게이트 유전체 층(1002), 제2 게이트 유전체 층(1202) 및 전하 트랩층(116) 내로 에칭이 수행되고 이후 포토레지스트 마스크가 제거될 수 있다. 에칭 중에, 포토레지스트 마스크는 제어 게이트 하드 마스크(1318), 선택 게이트 하드 마스크(1322) 및 게이트 스페이서(208)와 함께 마스크로서 기능한다.
도 13g의 횡단면도(1300G)에 의해 예시된 바와 같이, 제2 소스/드레인 연장부(204b)가 반도체 기판(104)에 형성된다. 제2 소스/드레인 연장부(204b)는 공통 소스/드레인 연장부와 한 쌍의 개별 소스/드레인 연장부를 포함한다. 공통 소스/드레인 연장부는 선택 게이트 웰(108) 및 제어 게이트 웰(106) 위에, 희생 선택 게이트(1320)와 희생 제어 게이트(1316) 사이에 배치된다. 개별 소스/드레인 연장부는 각각 선택 게이트 웰(108)과 제어 게이트 웰(106) 위에 있으며, 개별 소스/드레인 연장부 사이에 희생 제어 및 선택 게이트(1316, 1320)와 공통 소스/드레인 연장부가 있다. 제2 소스/드레인 연장부(204b)는 제어 및 선택 게이트 웰(106, 108)과 반대인 도핑형을 가진다.
일부 실시예에서, 제2 소스/드레인 연장부(204b)를 형성하는 공정은 선택적 도핑 공정을 포함한다. 선택적 도핑 공정은 예컨대, 마스크를 적소에 배치한 이온 주입, 일부 다른 적절한 선택적 도핑 공정(들), 또는 이들의 임의의 조합을 이용하여 수행될 수 있다. 마스크는 제2 소스/드레인 연장부(204b)의 레이아웃으로 패턴화되고 예컨대, 포토레지스트 마스크, 일부 다른 적절한 마스크(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 도 13f의 패턴화와 도 13g의 선택적 도핑 공정은 동일한 포토레지스트 마스크를 적소에 두고 수행된다.
도 13h의 횡단면도(1300H)에 의해 예시된 바와 같이, 게이트 스페이서(208)의 측벽에 복수의 추가적인 스페이서(210)가 형성된다. 추가적인 스페이서(210)는 예컨대, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적절한 유전체 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 추가적인 스페이서(210)를 형성하는 공정은 도 13g의 구조체를 덮고 라이닝하도록 주요 스페이서 층을 퇴적한 후 해당 주요 스페이서 층 내로 에치백을 수행하는 단계를 포함한다. 에치백은 주요 스페이서 층의 수직 세그먼트를 제거하지 않고 주요 스페이서 층의 수평 세그먼트를 제거한다. 주요 스페이서 층의 남겨진 수직 세그먼트는 추가적인 스페이서(210)에 대응한다.
도 13i의 횡단면도(1300I)에 의해 예시된 바와 같이, 소스/드레인이 반도체 기판(104)에 형성된다. 소스/드레인은 한 쌍의 코어 소스/드레인(330), 한 쌍의 HV 소스/드레인(320), 한 쌍의 I/O 소스/드레인(310), 공통 메모리 소스/드레인(110c) 및 한 쌍의 개별 메모리 소스/드레인(110i)을 포함한다. 코어 소스/드레인(330), HV 소스/드레인(320) 및 I/O 소스/드레인(310)은 코어 웰(328), HV 웰(318) 및 I/O 웰(308) 상에 각각 형성된다. 코어 소스/드레인(330), HV 소스/드레인(320) 및 I/O 소스/드레인(310)은 각각 제1 소스/드레인 연장부(204a) 중 하나에 인접하고, 개별 소스/드레인 연장부와 동일한 도핑형을 가지지만 개별 소스/드레인 연장부보다 높은 도핑 농도를 가진다. 공통 메모리 소스/드레인(110c)은 선택 및 제어 게이트 웰(108, 106) 상에서, 희생 선택 및 제어 게이트(1316, 1320) 사이에 배치된다. 개별 메모리 소스/드레인(110i)은 희생 제어 및 선택 게이트(1316, 1320)와 공통 메모리 소스/드레인(110c)이 개별 메모리 소스/드레인(110i) 사이에 배치되도록 선택 및 제어 게이트 웰(108, 106) 상에 각각 배치된다. 공통 및 개별 메모리 소스/드레인(110c, 110i)은 각각 제2 소스/드레인 연장부(204b)의 개별 연장부에 인접하고, 개별 소스/드레인 연장부와 동일한 도핑형을 가지지만, 개별 소스/드레인 연장부보다 높은 도핑 농도를 가진다.
일부 실시예에서, 소스/드레인을 형성하는 공정은 일련의 선택적 도핑 공정을 포함한다. 예를 들면, 제1 선택적 도핑 공정은 n-형 소스/드레인을 형성할 수 있고, 제2 선택적 도핑 공정은 후속으로 p-형 소스/드레인을 형성할 수 있다. 코어 소스/드레인(330), HV 소스/드레인(320), 공통 메모리 소스/드레인(110c) 및 개별 메모리 소스/드레인(110i)은 예컨대, n-형일 수 있는 반면 I/O 소스/드레인(310)은 예컨대, P-형일 수 있다. 선택적 도핑 공정 각각은 예컨대, 마스크를 적소에 배치한 이온 주입, 일부 다른 적절한 선택적 도핑 공정(들), 또는 이들의 임의의 조합을 이용하여 수행될 수 있다. 마스크는 형성되는 소스/드레인의 레이아웃으로 패턴화되고 예컨대, 포토레지스트 마스크, 일부 다른 적절한 마스크(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 이온 주입은 예컨대, 이온 주입의 이온들이 제1 및 제2 게이트 유전체 층(1002, 1202)을 통과할 정도로 충분히 큰 주입 에너지를 선택하는 것에 의해 적소에서 제1 및 제2 게이트 유전체 층(1002, 1202)에 의해 수행될 수 있음을 알아야 한다.
도 13j의 횡단면도(1300J)에 의해 예시된 바와 같이, 실리사이드 패드(218)가 코어 소스/드레인(330), HV 소스/드레인(320), I/O 소스/드레인(310), 공통 메모리 소스/드레인(110c) 및 개별 메모리 소스/드레인(110i)(집합적으로 소스/드레인) 상에 형성된다. 실리사이드 패드(218)는 예컨대, 니켈 실리사이드, 일부 다른 적절한 실리사이드(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 실리사이드 패드(218)를 형성하는 공정은, 1) 도 13i의 구조체를 덮고 라이닝하도록 보호 유전체 층을 형성하는 단계; 2) 소스/드레인을 노출시키도록 보호 유전체 층을 패턴화하는 단계; 3) 보호 유전체 층을 적소에 두고 실리사이드 공정을 수행하는 단계; 4) 보호 유전체 층을 제거하는 단계를 포함한다. 일부 실시예에서, 제거 단계는 에칭 또는 일부 다른 적절한 제거 공정(들)에 의해 수행된다. 에칭은 보호 유전체 층의 하부에 위치하거나 그리고/또는 인접하는 다른 재료(예, 질화물 또는 실리사이드)에 대해 보호 유전체 층의 재료(예, 산화물)를 우선적으로 제거한다.
도 13j의 횡단면도(1300J)에 의해 예시된 바와 같이, 제1 및 제2 게이트 유전체 층(1002, 1202)(도 13i 참조)이 패턴화된다. 패턴화는 상부 HV 게이트 유전체 층(326u) 아래에 적층된 하부 HV 게이트 유전체 층(326l)과 중간 HV 게이트 유전체 층(326m)을 형성한다. 또한, 패턴화는 상부 I/O 게이트 유전체 층(316u)의 하부에 배치된 하부 I/O 게이트 유전체 층을 형성한다. 하부 HV 게이트 유전체 층(326l)은 제1 게이트 유전체 층(1002)으로부터 형성되고, 중간 HV 게이트 유전체 층(326m)과 하부 I/O 게이트 유전체 층(326l)은 제2 게이트 유전체 층(1202)으로부터 형성된다. 패턴화는 예컨대, 에칭 또는 일부 다른 적절한 패턴화 공정(들)에 의해 수행될 수 있다. 일부 실시예에서, 에칭은 실리사이드 패드(218)를 형성하는 동안 사용된 보호 유전체 층을 제거하는 에칭과 동일하다.
도 13k의 횡단면도(1300K)에 의해 예시된 바와 같이, 도 13j의 구조체를 덮도록 에치백 층(1328)이 형성된다. 일부 실시예에서, 에치백 층(1328)은 에치백 층(1328)의 상부면이 중력에 의해 평탄하도록 유동성의 자기-평탄성을 가지는 재료로 되어 있다. 일부 실시예에서, 에치백 층(1328)은 유기 재료, 반사 방지 코팅(ARC), 일부 다른 적절한 재료(들) 또는 이들의 임의의 조합이다. 에치백 층(1328)은 예컨대, CVD, PVD, 일부 다른 적절한 퇴적 공정(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 13l의 횡단면도(1300L)에 의해 예시된 바와 같이, 에치백 층(1328)을 에치백 에칭하고 추가로 코어 게이트 하드 마스크(1310)(도 13k 참조), HV 게이트 하드 마스크(1314)(도 13k 참조), 제어 게이트 하드 마스크(1318)(도 13k 참조), 선택 게이트 하드 마스크(1322)(도 13k 참조) 및 I/O 게이트 하드 마스크(1326)(도 13k 참조)를 제거하도록 에칭이 수행된다. 간단히, 코어 게이트 하드 마스크(1310), HV 게이트 하드 마스크(1314), 제어 게이트 하드 마스크(1318), 선택 게이트 하드 마스크(1322) 및 I/O 게이트 하드 마스크(1326)는 통칭하여 "하드 마스크"로 지칭된다. 에칭은 하드 마스크와 동일하거나 거의 동일한 에치백 층(1328)의 에칭률을 가지는 에칭제에 의해 수행된다. 이로써, 에치백 층(1328)의 상부면과 하드 마스크의 상부면은 일단 에치백 층(1328)이 하드 마스크를 노출시키도록 충분히 에칭되면 함께 에치백된다. 또한, 에칭제는 에치백 층(1328)과 하드 마스크에 비해 희생 코어 게이트(1308), 희생 HV 게이트(1312), 희생 제어 게이트(1316), 희생 선택 게이트(1320) 및 희생 I/O 게이트(1324)에 대해 낮은 에칭률을 가진다.
도 13m의 횡단면도(1300M)에 의해 예시된 바와 같이, 에치백 층(1328)(도 13l 참조)이 제거된 후 에치백 층(1328) 대신에 하부 ILD 층(214l)이 형성된다. 하부 ILD 층(214l)은 예컨대, 산화물, 저-k 유전체, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 에치백 층(1328)을 제거하는 공정은 에칭 또는 일부 다른 적절한 제거 공정(들)을 포함한다. 일부 실시예에서, 하부 ILD 층(214l)을 형성하는 공정은 CVD, PVD, ALD, 스퍼터링, 일부 다른 적절한 퇴적 공정(들), 또는 이들의 임의의 조합에 의해 하부 ILD 층(214l)을 퇴적하는 단계를 포함한다.
도 13n의 횡단면도(1300N)에 의해 예시된 바와 같이, 하부 ILD 층(214l)의 상부면과 희생 코어 게이트(1308), 희생 HV 게이트(1312), 희생 제어 게이트(1316), 희생 선택 게이트(1320) 및 희생 I/O 게이트(1324)의 각각의 상부면을 동평면화하도록 하부 ILD 층(214l)에 대해 평탄화가 수행된다. 평탄화는 예컨대, CMP 또는 일부 다른 적절한 평탄화 공정(들)에 의해 수행될 수 있다.
도 13o의 횡단면도(1300O)에 의해 예시된 바와 같이, 제1 희생 게이트가 제거된다. 제1 희생 게이트는 희생 제어 게이트(1316)를 포함하지만, 희생 제어 및 선택 게이트(1316, 1320)가 p-채널 메모리 소자에 대응하는 일부 실시예에서는 희생 선택 게이트(1320)(도 13n 참조)를 포함하지 않는다. 제1 희생 게이트는 희생 선택 게이트(1320)를 포함하지만, 희생 제어 및 선택 게이트(1316, 1320)가 n-채널 메모리 소자에 대응하는 일부 실시예에서는 희생 제어 게이트(1316)를 포함하지 않는다. 또한, 제1 희생 게이트는 n-채널 반도체 디바이스에 대응하는 한편 희생 제어 및 선택 게이트(1316, 1320)에 인접하는 희생 게이트를 포함한다. 일부 실시예에서, 제1 희생 게이트는 희생 코어 게이트(1308)(도 13n 참조), 희생 HV 게이트(1312)(도 13n 참조), 및 희생 선택 게이트(1320)를 포함한다. 제거의 결과, 제거된 희생 게이트 전극 대신에 제1 게이트 개구(1330)가 형성된다. 제거는 예컨대, 선택적 에칭, 일부 다른 적절한 제거 공정(들), 또는 이들의 임의의 조합에 의해 수행될 수 있다. 일부 실시예에서, 선택적 에칭은, 1) 도 13n의 구조체 상에 마스크를 형성하는 단계; 2) 마스크에 의해 덮지 않은 희생 게이트 내로 에칭을 수행하는 단계; 3) 후속하여 마스크를 제거하는 단계를 포함한다. 마스크는 제거될 희생 게이트의 레이아웃을 가지며, 예컨대, 포토레지스트 마스크, 일부 다른 적절한 마스크(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도 13p의 횡단면도(1300P)에 의해 예시된 바와 같이, 제1 게이트 개구(1330)(도 13o 참조) 내에 n-형 일 함수를 가지는 금속 게이트 전극(이하, n-형 금속 게이트 전극)이 형성된다. n-형 일 함수는 예컨대, 1) n-형 다결정 실리콘에 대한 일 함수의 약 0.1 eV, 약 0.2 eV, 또는 약 0.4 eV 이내의 일 함수; 2) 약 4.0 eV, 약 4.2 eV, 또는 약 4,4 eV 미만의 일 함수; 3) 약 3.5~4.4 eV, 약 4.0~4.4 eV, 또는 약 3.8~4.5 eV의 일 함수; 4) 일부 다른 적절한 n-형 일 함수; 또는 5) 이들의 임의의 조합일 수 있다. 또한, n-형 금속 게이트 전극은 예컨대, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 일부 다른 적절한 n-형 일 함수 금속(들), 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예에서, n-형 금속 게이트 전극은 코어 게이트 전극(334), HV 게이트 전극(324), 및 선택 게이트 전극(120)을 포함한다. 코어 게이트 전극(334), HV 게이트 전극(324), 및 선택 게이트 전극(120)은 코어 웰(328), HV 웰(318) 및 선택 게이트 웰(108) 상의 제1 게이트 개구(1330)를 각각 충전한다.
일부 실시예에서, n-형 금속 게이트 전극을 형성하는 공정은 도 13o의 구조체를 덮는 도전층을 형성하고 추가로 제1 게이트 개구(1330)를 충전하는 단계를 포함한다. 도전층은 n-형 일 함수를 가지는 금속이거나 이를 포함하고, 예컨대, CVD, PVD, 무전해 도금, 전기 도금, 일부 다른 적절한 성장 또는 퇴적 공정(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다. 이후 하부 ILD 층(214l)에 도달하기까지 도전층에 대해 평탄화가 수행된다. 평탄화는 예컨대, CMP 또는 일부 다른 적절한 평탄화 공정(들)에 의해 수행될 수 있다.
도 13q의 횡단면도(1300Q)에 의해 예시된 바와 같이, 제2 희생 게이트가 제거된다. 제2 희생 게이트는 희생 제어 게이트(1316)(도 13n 참조)를 포함하지만, 희생 제어 및 선택 게이트(1316, 1320)가 n-채널 메모리 소자에 대응하는 일부 실시예에서는 희생 선택 게이트(1320)(도 13n 참조)를 포함하지 않는다. 제2 희생 게이트는 희생 선택 게이트(1320)를 포함하지만, 희생 제어 및 선택 게이트(1316, 1320)가 p-채널 메모리 소자에 대응하는 일부 실시예에서는 희생 제어 게이트(1316)를 포함하지 않는다. 또한, 제2 희생 게이트는 p-채널 반도체 디바이스에 대응하는 한편 희생 제어 및 선택 게이트(1316, 1320)에 인접하는 희생 게이트를 포함한다. 일부 실시예에서, 제2 희생 게이트는 희생 I/O 게이트(1324)(도 13n 참조)와 희생 제어 게이트(1316)를 포함한다. 제거의 결과, 제거된 희생 게이트 전극 대신에 제2 게이트 개구(1332)가 형성되며, 예컨대, 도 13o와 관련하여 설명된 바와 같이 수행될 수 있다.
도 13r의 횡단면도(1300R)에 의해 예시된 바와 같이, 제2 게이트 개구(1332)(도 13q 참조) 내에 n-형 일 함수를 가지는 금속 게이트 전극(이하, n-형 금속 게이트 전극)이 형성된다. p-형 일 함수는 예컨대, 1) p-형 다결정 실리콘에 대한 일 함수의 약 0.1 eV, 약 0.2 eV, 또는 약 0.4 eV 이내의 일 함수; 2) 약 4.8 eV, 약 5.0 eV, 또는 약 5,2 eV 보다 큰 일 함수; 3) 약 4.8~5.2 eV, 약 5.0~5.4 eV, 또는 약 4.6~5.6 eV의 일 함수; 4) 일부 다른 적절한 p-형 일 함수; 또는 5) 이들의 임의의 조합일 수 있다. p-형 금속 게이트 전극은 예컨대, 루테늄, 팔라듐, 백금, 코발트, 니켈, 티타늄 알루미늄 질화물, 텅스텐 탄소 질화물, 일부 다른 적절한 p-형 일 함수 금속(들), 또는 이들의 임의의 조합일 수 있다. 일부 실시예에서, p-형 금속 게이트 전극은 제어 게이트 전극(114)과 I/O 게이트 전극(314)을 포함한다. 제어 게이트 전극(114)과 I/O 게이트 전극(314)은 제어 게이트 웰(106)과 I/O 웰(308) 상의 제2 게이트 개구(1332)를 각각 충전한다.
일부 실시예에서, p-형 금속 게이트 전극을 형성하는 공정은 도 13q의 구조체를 덮는 도전층을 형성하고 추가로 제2 게이트 개구(1332)를 충전하는 단계를 포함한다. 도전층은 p-형 일 함수를 가지는 금속이거나 이를 포함하고, 예컨대, CVD, PVD, 무전해 도금, 전기 도금, 일부 다른 적절한 성장 또는 퇴적 공정(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다. 이후 하부 ILD 층(214l)에 도달하기까지 도전층에 대해 평탄화가 수행된다. 평탄화는 예컨대, CMP 또는 일부 다른 적절한 평탄화 공정(들)에 의해 수행될 수 있다.
도 13s의 횡단면도(1300S)에 의해 예시된 바와 같이, 도 13r의 구조체를 덮고 그 상부면이 평면형 또는 거의 평면형인 상부 ILD 층(214u)이 형성된다. 상부 ILD 층(214u)은 예컨대, 산화물, 저-k 유전체, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 또한, 상부 ILD 층(214u)은 예컨대, 상부 ILD 층(214u)을 퇴적한 후 상부 ILD 층(214u)의 상부면에 대해 평탄화를 수행하는 것에 의해 형성될 수 있다. 퇴적은 예컨대, CVD, PVD, 스퍼터링, 일부 다른 적절한 퇴적 공정(들), 또는 이들의 임의의 조합에 의해 수행될 수 있다. 평탄화는 예컨대, CMP 또는 일부 다른 적절한 평탄화 공정(들)에 의해 수행될 수 있다.
역시 도 13s의 횡단면도(1300S)에 의해 예시된 바와 같이, 상부 ILD 층(214u)과 하부 ILD 층(214l)을 통해 실리사이드 패드(218), 제어 게이트 전극(114), 선택 게이트 전극(120), 코어 게이트 전극(334), HV 게이트 전극(324), I/O 게이트 전극(314) 또는 이들의 임의의 조합으로 연장되도록 컨택 비아(216)가 형성된다. 컨택 비아(216)는 예컨대, 컨택 비아(216)의 레이아웃을 가지는 복수의 비아 개구를 형성하도록 상부 ILD 층(214u)과 하부 ILD 층(214l)을 패턴화한 후 비아 개구를 금속, 일부 다른 적절한 도전 재료(들) 또는 이들의 임의의 조합으로 충전하는 것에 의해 형성될 수 있다.
전술한 바와 같이, 도 13a~13s는 도 14a~14i의 대안적인 예로서, 방법은 도 12의 단계로부터 1) 도 13a~13s의 단계 또는 2) 도 14a~14i의 단계로 진행될 수 있다. 도 13a~13s는 예컨대, 도 3a의 구조체를 형성하는 데 사용될 수 있는 방법의 제1 실시예를 기술한다. 도 14a~14i는 예컨대, 도 3b의 구조체를 형성하는 데 사용될 수 있는 방법의 제2 실시예를 기술한다. 제2 실시예는 도 13a에서의 패턴화와 도 13b에서의 제3 게이트 유전체 층(1302)이 생략된 제1 실시예의 변형이다. 또한, 도 13o 및 도 13q에서의 희생 게이트의 제거 후에 코어 게이트 유전체 층(336)과 상부 HV, 제어, 선택, 및 I/O 게이트 유전체 층(326u, 118u, 122u, 316u)이 형성된다.
도 14a의 횡단면도(1400A)에 의해 예시된 바와 같이, 도 12의 구조체 상에 적층되도록 희생 게이트 층(1304)과 게이트 하드 마스크 층(1306)이 형성된다. 희생 게이트 층(1304)과 게이트 하드 마스크 튼(1306)은 예컨대, 도 13b와 관련하여 설명된 바와 같이 형성될 수 있다.
도 14b의 횡단면도(1400B)에 의해 예시된 바와 같이, 제1 및 제2 게이트 유전체 층(1002, 1202), 전하 트랩층(116), 희생 게이트 층(1304)(도 14a 참조) 및 게이트 하드 마스크 층(1306)(도 14a 참조)이 패턴화된다. 또한, 제1 및 제2 소스/드레인 연장부(204a, 204b), 코어, HV 및 I/O 소스/드레인(330, 320, 310) 및 공통 및 개별 메모리 소스/드레인(110c, 110i)이 형성된다. 또한, 게이트 스페이서(208)와 추가적인 스페이서(210)가 형성된다. 패턴화 및 형성 과정은 예컨대, 도 13c~13i와 관련하여 예시되고 기술된 단계에 의해 수행될 수 있다.
도 14c의 횡단면도(1400C)에 의해 예시된 바와 같이, 코어, HV 및 I/O 소스/드레인(330, 320, 310) 및 공통 및 개별 메모리 소스/드레인(110c, 110i)(총칭하여 소스/드레인) 상에 실리사이드 패드(218)가 형성된다. 실리사이드 패드(218)는 예컨대, 도 13j와 관련하여 기술된 바와 같이 형성될 수 있다. 일부 실시예에서, 실리사이드 패드(218)를 형성하는 공정은, 1) 도 14b의 구조체를 덮고 라이닝하도록 보호 유전체 층을 형성하는 단계; 2) 소스/드레인을 노출시키도록 보호 유전체 층을 패턴화하는 단계; 3) 보호 유전체 층을 적소에 두고 살리사이드 공정을 수행하는 단계; 4) 보호 유전체 층을 제거하는 단계를 포함한다. 일부 실시예에서, 제거 단계는 에칭 또는 일부 다른 적절한 제거 공정(들)에 의해 수행된다.
역시 도 14c의 횡단면도(1400C)에 의해 예시된 바와 같이, 제1 및 제2 게이트 유전체 층(1002, 1202)(도 14b 참조)이 패턴화된다. 패턴화는 희생 HV 게이트(1312) 아래에 적층된 하부 HV 게이트 유전체 층(326l)과 중간 HV 게이트 유전체 층(326m)을 형성한다. 또한, 패턴화는 희생 I/O 게이트(1324)의 하부에 배치된 하부 I/O 게이트 유전체 층(316l)과 희생 코어 게이트(1308)의 하부에 배치된 더미 게이트 유전체 층(1402)을 형성한다. 패턴화는 예컨대, 에칭 또는 일부 다른 적절한 패턴화 공정(들)에 의해 수행될 수 있다. 일부 실시예에서, 에칭은 실리사이드 패드(218)를 형성하면서 사용되는 보호 유전체 층을 제거하는 에칭과 동일하다.
도 14d의 횡단면도(1400D)에 의해 예시된 바와 같이, 코어, HV, 제어, 선택 및 I/O 게이트 하드 마스크(1310, 1314, 1318, 1322, 1326)(도 14c 참조)가 제거된다. 또한, 희생 코어, HV, 제어, 선택, I/O 게이트(1308, 1312, 1316, 1320, 1324)의 상부면이 동평면화된다. 제거 및 동평면화 단계는 예컨대, 도 13k~13n과 관련하여 예시되고 기술된 단계에 의해 수행될 수 있다.
도 14e의 횡단면도(1400E)에 의해 예시된 바와 같이, 제1 희생 게이트가 제거된다. 제1 희생 게이트는 희생 제어 게이트(1316)를 포함하지만, 희생 제어 및 선택 게이트(1316, 1320)가 p-채널 메모리 소자에 대응하는 일부 실시예에서는 희생 선택 게이트(1320)(도 14d 참조)를 포함하지 않는다. 제1 희생 게이트는 희생 선택 게이트(1320)를 포함하지만, 희생 제어 및 선택 게이트(1316, 1320)가 n-채널 메모리 소자에 대응하는 일부 실시예에서는 희생 제어 게이트(1316)를 포함하지 않는다. 또한, 제1 희생 게이트는 n-채널 반도체 디바이스에 대응하는 한편 희생 제어 및 선택 게이트(1316, 1320)에 인접하는 희생 게이트를 포함한다. 예를 들면, 제1 희생 게이트는 희생 코어 및 HV 게이트(1308, 1312)(도 14d 참조)를 더 포함할 수 있다. 희생 코어 게이트(1308)가 제거된 실시예에서, 희생 코어 게이트(1308)의 하부에 배치된 더미 게이트 유전체 층(1402)(도 14d 참조)의 일부도 제거됨으로써 잔류 유전체 층(338)이 남겨진다. 제거의 결과, 제거된 희생 게이트 전극 대신에 제1 게이트 개구(1330)가 형성되며, 제거는 예컨대, 도 13o와 관련하여 설명된 바와 같이 수행될 수 있다.
도 14f의 횡단면도(1400F)에 의해 예시된 바와 같이, 제1 게이트 개구(1330)(도 14d 참조) 내에 n-형 금속 게이트 전극과 게이트 유전체 층이 형성된다. 게이트 유전체 층은 n-형 금속 게이트 전극의 하부면을 각각 감싸며, 예컨대, 하프늄 산화물, 알루미늄 산화물, 실리콘 질화물, 일부 다른 적절한 고-k 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. n-형 금속 게이트 전극은 예컨대, 도 13p와 관련하여 기술된 바와 같을 수 있다. 일부 실시예에서, n-형 금속 게이트 전극은 코어, HV, 및 선택 게이트 전극(334, 324, 120)을 포함하는 반면, 게이트 유전체 층은 코어 게이트 유전체 층(336), 상부 HV 게이트 유전체 층(326u), 및 상부 선택 게이트 유전체 층(122u)을 포함한다.
일부 실시예에서, n-형 금속 게이트 전극 및 게이트 유전체 층을 형성하는 공정은 도 14e의 구조체를 덮고 라이닝하는 제3 게이트 유전체 층을 형성한 후 제3 게이트 유전체 층 위에 도전층을 형성하는 단계를 포함한다. 도전층은 예컨대, CVD, PVD, 무전해 도금, 전기 도금, 일부 다른 적절한 성장 또는 퇴적 공정(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다. 제3 게이트 유전체 층은 예컨대, CVD, PVD, 스퍼터링, 일부 다른 적절한 퇴적 공정(들) 또는 이들의 임의의 조합에 의해 형성될 수 있다. 이후 하부 ILD 층(214l)에 도달하기까지 도전층과 제3 게이트 유전체 층에 대해 평탄화가 수행된다. 평탄화는 예컨대, CMP 또는 일부 다른 적절한 평탄화 공정(들)에 의해 수행될 수 있다.
도 14g의 횡단면도(1400G)에 의해 예시된 바와 같이, 제2 희생 게이트가 제거된다. 제2 희생 게이트는 희생 제어 게이트(1316)(도 14d 참조)를 포함하지만, 희생 제어 및 선택 게이트(1316, 1320)가 n-채널 메모리 소자에 대응하는 일부 실시예에서는 희생 선택 게이트(1320)(도 14d 참조)를 포함하지 않는다. 제2 희생 게이트는 희생 선택 게이트(1320)를 포함하지만, 희생 제어 및 선택 게이트(1316, 1320)가 p-채널 메모리 소자에 대응하는 일부 실시예에서는 희생 제어 게이트(1316)를 포함하지 않는다. 또한, 제1 희생 게이트는 p-채널 반도체 디바이스에 대응하는 한편 희생 제어 및 선택 게이트(1316, 1320)에 인접하는 희생 게이트를 포함한다. 예를 들면, 제1 희생 게이트는 희생 I/O 게이트(1324)(도 14d 참조)를 더 포함할 수 있다. 희생 코어 게이트(1308)가 제거된 실시예에서, 희생 코어 게이트(1308)의 하부에 배치된 더미 게이트 유전체 층(1402)(도 14d 참조)의 일부도 제거됨으로써 잔류 유전체 층(338)이 남겨진다. 제거의 결과, 제거된 희생 게이트 대신에 제2 게이트 개구(1332)가 형성되며, 제거는 예컨대, 도 13q와 관련하여 설명된 바와 같이 수행될 수 있다.
도 14h의 횡단면도(1400H)에 의해 예시된 바와 같이, 제2 게이트 개구(1332)(도 14g 참조) 내에 p-형 금속 게이트 전극과 게이트 유전체 층이 형성된다. 게이트 유전체 층은 p-형 금속 게이트 전극의 하부면을 각각 감싸며, 예컨대, 하프늄 산화물, 알루미늄 산화물, 실리콘 질화물, 일부 다른 적절한 고-k 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. p-형 금속 게이트 전극은 예컨대, 도 13r과 관련하여 기술된 바와 같을 수 있다. 일부 실시예에서, p-형 금속 게이트 전극은 I/O 및 제어 게이트 전극(314, 114)을 포함하는 반면, 게이트 유전체 층은 상부 I/O 게이트 유전체 층(316u)과 상부 제어 게이트 유전체 층(118u)을 포함한다.
일부 실시예에서, p-형 금속 게이트 전극 및 추가적인 게이트 유전체 층을 형성하는 공정은 도 14g의 구조체를 덮고 라이닝하는 제4 게이트 유전체 층을 형성한 후 제4 게이트 유전체 층 위에 도전층을 형성하는 단계를 포함한다. 도전층은 예컨대, CVD, PVD, 무전해 도금, 전기 도금, 일부 다른 적절한 성장 또는 퇴적 공정(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다. 제4 게이트 유전체 층은 예컨대, CVD, PVD, 스퍼터링, 일부 다른 적절한 퇴적 공정(들) 또는 이들의 임의의 조합에 의해 형성될 수 있다. 이후 하부 ILD 층(214l)에 도달하기까지 도전층과 제4 게이트 유전체 층에 대해 평탄화가 수행된다. 평탄화는 예컨대, CMP 또는 일부 다른 적절한 평탄화 공정(들)에 의해 수행될 수 있다.
도 14i의 횡단면도(1400I)에 의해 예시된 바와 같이, 도 14h의 구조체를 덮고 평면이거나 거의 평면인 상부면을 가지는 상부 ILD 층(214u)이 형성된다. 또한, 상기 ILD 층(214u)과 하부 ILD 층(214l)을 통해 실리사이드 패드(218), 제어 게이트 전극(114), 선택 게이트 전극(120), 코어 게이트 전극(334), HV 게이트 전극(324), I/O 게이트 전극(314) 또는 이들의 임의의 조합으로 연장되도록 컨택 비아(216)가 형성된다. 상부 ILD 층(214u)과 컨택 비아(216)는 예컨대, 도 13s와 관련하여 기술된 바와 같이 형성될 수 있다.
전술한 바와 같이, 소스/드레인(예, 공통 메모리 소스/드레인(110c))을 형성한 후, 게이트 전극(예, 제어 게이트 전극(114))을 희생 게이트(예, 도 13c 및 도 14b에서의 희생 제어 게이트(1316))로 대체한다. 따라서, 소스/드레인을 형성하는 데 사용되는 도핑 공정은 게이트 전극의 일 함수에 영향을 미치지 않는다. 또한, 희생 게이트는 게이트 전극으로 대체되므로, 희생 게이트는 도핑되지 않은 폴리실리콘 또는 도핑 공정에 의존하지 않는 일부 다른 적절한 재료일 수 있다. 따라서, 반도체 기판(104)의 도핑 프로파일(예, 제어 및 선택 게이트 웰(106, 108)의 도핑 프로파일)은 희생 게이트를 형성하는 동안 도핑 공정으로부터 손상을 받지 않는다. 또한, 게이트 전극은 금속이므로, 반도체 기판(104)의 도핑 프로파일은 게이트 전극을 형성하는 동안 도핑 공정으로부터 손상을 받지 않는다. 또한, 게이트 전극은 금속이고 고-k 유전체(예, 상부 제어 게이트 유전체 층(118)) 상에 형성되므로, 게이트 전극은 예컨대, 28 nm, 20 nm 이하의 공정 노드와 같은 발전된 공정 노드에 맞게 스케일링될 수 있다.
도 4~7, 도 8a 및 8b, 도 9~12, 도 13a~13s 및 도 14a~14i는 희생 선택 게이트(1320)(도 13n 참조)를 금속으로 대체하는 것을 예시하고 있지만, 다른 실시예에서 희생 선택 게이트(1320)는 대체되지 않을 수 있음을 알아야 한다. 이러한 다른 실시예 중 일부의 실시예에서, 희생 선택 게이트(1320)는 도전 재료로 형성되어 최종 집적 회로 내에 유지된다. 도전 재료는 예컨대, n-형 또는 p-형 폴리실리콘 또는 일부 다른 적절한 도전 재료이거나 이를 포함할 수 있다. 제어 게이트 전극(120)(도 13r 참조)이 제1 도핑형(예, n-형 또는 p-형)의 일 함수를 가지는 금속이거나 이를 포함하는 일부 실시예에서, 희생 선택 게이트(1320)는 제1 도핑형으로 도핑된 폴리실리콘 또는 제1 도핑형의 일 함수를 가지는 일부 다른 적절한 재료로 형성된다. 제어 게이트 전극(120)이 제2 도핑형(예, p-형 또는 n-형)의 일 함수를 가지는 금속이거나 이를 포함하는 다른 실시예에서, 희생 선택 게이트(1320)는 제1 도핑형과 반대인 제2 도핑형으로 도핑된 폴리실리콘 또는 제2 도핑형의 일 함수를 가지는 일부 다른 적절한 재료로 형성된다.
도 4~7, 도 8a 및 8b, 도 9~12, 도 13a~13s, 도 14a~14i는 희생 선택 게이트(1320)(예, 도 13n 참조)와 희생 제어 게이트(1316)(예, 도 13n 참조)를 상이한 금속으로 대체한 경우를 예시하지만, 다른 실시예에서 희생 선택 게이트(1320)와 희생 제어 게이트(1316)는 동일한 금속으로 대체될 수 있다. 예를 들면, 희생 제어 게이트(1316)가 n-형 일 함수를 가지는 금속으로 대체된 경우, 희생 선택 게이트(1320)도 역시 n-형 일 함수를 가지는 금속으로 대체될 수 있다. 다른 예로서, 희생 제어 게이트(1316)가 p-형 일 함수를 가지는 금속으로 대체된 경우, 희생 선택 게이트(1320)도 역시 p-형 일 함수를 가지는 금속으로 대체될 수 있다.
도 15를 참조하면, 도 4~7, 도 8a 및 8b, 도 9~12, 도 13a~13s, 도 14a~14i의 방법이 일부 실시예에 따른 흐름도(1500)가 제시된다. 방법은 예컨대, 큰 동작 윈도우와 고속의 소거 속도를 가지는 메모리 셀을 형성하도록 채용될 수 있다.
1502 단계에서, 반도체 기판 내로 연장되는 격리 구조체를 형성한다. 격리 구조체는 메모리 영역, I/O 영역, 코어 영역 및 HV 영역을 분리시키고 경계를 형성한다. 예컨대 도 4를 참조하라.
1504 단계에서, 메모리 영역과 HV 영역에 딥 웰을 형성한다. 예컨대 도 5를 참조하라.
1506 단계에서, 코어 영역, HV 영역, 메모리 영역, 및 I/O 영역에 코어 웰, HV 웰, 선택 게이트 웰, 및 I/O 웰을 각각 형성한다. 예컨대 도 6을 참조하라.
1508 단계에서, 메모리 영역에서 선택 게이트 웰에 인접하게 제어 게이트 웰을 형성한다. 예컨대 도 7을 참조하라.
1510 단계에서, 코어 웰, HV 웰, 제어 게이트 웰, 선택 게이트 웰, 및 I/O 웰 상에 각각 게이트 스택을 형성한다. 게이트 스택은 각각 게이트 하드 마스크, 희생 게이트 및 게이트 유전체 층을 포함한다. 게이트 스택의 제어 게이트 스택은 전하 트랩층을 더 포함한다. 예컨대 도 8~12와 도 13a~13c 또는 도 8~12, 도 14a 및 도 14b를 참조하라.
1512 단계에서, 게이트 스택의 측벽 상에 게이트 스페이서를 형성한다. 예컨대 도 13d 또는 도 14b를 참조하라.
1514 단계에서, 반도체 기판 내에, 코어 웰, HV 웰, 제어 게이트 웰, 선택 게이트 웰 및 I/O 웰 위에 각각 배치되도록 소스/드레인 연장부를 형성한다. 예컨대 도 13e~13g 또는 도 14b를 참조하라.
1516 단계에서, 게이트 스페이서의 측벽 상에 추가적인 스페이서를 형성한다. 예컨대 도 13h 또는 도 14b를 참조하라.
1518 단계에서, 반도체 기판 내에, 소스/드레인 연장부에 각각 인접하게 소스/드레인을 형성한다. 예컨대 도 13i 또는 도 14b를 참조하라.
1520 단계에서, 소스/드레인 상에 실리사이드 패드를 형성한다. 예컨대 도 13j 또는 도 14c를 참조하라.
1522 단계에서, 게이트 스택의 게이트 하드 마스크를 제거한다. 예컨대 도 13k 및 13l, 또는 도 14d를 참조하라.
1524 단계에서, 희생 게이트 전극을 금속 게이트 전극으로 대체한다. 제어 게이트 웰 상의 희생 게이트 전극을 제1 도핑형의 일 함수를 가지는 금속 제어 게이트 전극으로 대체하며, 제1 도핑형은 제어 게이트 웰 상의 소스/드레인의 제2 도핑형과 반대이다. 예컨대 도 13m~13r 또는 도 14e~14h를 참조하라.
메모리 셀이 n-채널 메모리인 실시예에서, 제어 게이트 웰 상의 소스/드레인은 n-형이고 금속 제어 게이트 전극은 p-형 일 함수를 가진다. 금속 제어 게이트 전극용으로 p-형 일 함수를 가지는 금속을 사용하는 것에 의해, 금속 제어 게이트 전극은 높은 일 함수를 가진다. 높은 일 함수는 백 게이트 전자 주입을 어렵게 한다. 백 게이트 전자 주입의 곤란함은 높은 소거 전압의 사용으로 고속의 소거 속도를 달성케 한다. 또한, 백 게이트 전자 주입의 곤란함은 낮은 소거 포화 레벨과 큰 동작 윈도우를 유도한다. 동작 윈도우는 프로그래밍된 상태에서의 제어 게이트 임계 전압으로부터 소거된 상태에서의 제어 게이트 임계 전압까지의 전압 범위이고, 큰 동작 윈도우는 메모리 셀이 판독 동작 중에 변동 및 노이즈의 처리를 더 탄력적으로 행할 수 있게 한다. 추가로, 제어 및 선택 게이트 전극들의 금속은 고-k 게이트 제어 및 선택 유전체와 함께 메모리 셀이 예컨대 28 나노미터(nm), 20 nm 이하의 공정 노드 등의 발전된 공정 노드에 맞게 스케일링되게 할 수 있다.
1526 단계에서, 금속 게이트 전극 상에 상호 접속 구조체를 형성한다. 예컨대 도 13s 또는 도 14l을 참조하라.
도 15의 흐름도(1500)는 일련의 단계 또는 이벤트로서 예시되고 기술되고 있지만, 이러한 단계 또는 이벤트의 예시된 순서는 한정되는 의미로 해석되지 않음을 알 것이다. 예를 들면, 일부 단계는 본 명세서에 예시 및/또는 기술된 것과 다른 순서로 일어나거나 및/또는 그것과 다른 단계 또는 이벤트와 동시에 일어날 수 있다. 또한, 본 명세서의 하나 이상의 양태 또는 실시예를 구현하기 위해 예시된 모든 단계가 필요한 것은 아니며, 본 명세서에 표현된 단계 중 하나 이상이 하나 이상의 별개의 단계 및/또는 상황에서 실시될 수 있다.
일부 실시예에서, 본 출원이 제공하는 IC는, 반도체 기판과; 반도체 기판 상의 메모리 셀을 포함하며, 메모리 셀은 제어 게이트 전극, 선택 게이트 전극, 전하 트랩층 및 공통 소스/드레인을 포함하며, 공통 소스/드레인은 반도체 기판 내제 존재하며, 제1 도핑형을 가지며, 제어 게이트 전극과 선택 게이트 전극은 반도체 기판 위에 배치되며, 각각 공통 소스/드레인의 양측에 배치되며, 제어 게이트 전극은 전하 트랩층 위에 배치되며, 제1 도핑형과 반대인 제2 도핑형의 일 함수를 가지는 금속을 포함한다. 일부 실시예에서, 제1 도핑형은 n-형이고 제2 도핑형은 p-형이다. 일부 실시예에서, 제1 도핑형은 p-형이고 제2 도핑형은 n-형이다. 일부 실시예에서, 금속의 일 함수는 약 5.0 eV보다 크다. 일부 실시예에서, 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈, 티타늄 알루미늄 질화물, 텅스텐 탄소 질화물, 또는 이들의 임의의 조합을 포함한다. 일부 실시예에서, 선택 제이트 전극은 제1 도핑형의 일 함수를 가지는 제2 금속을 포함한다. 일부 실시예에서, 제2 금속은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 또는 이들의 임의의 조합을 포함한다. 일부 실시예에서, 메모리 셀은 제어 게이트 전극의 하부면을 감싸는 제어 게이트 유전체 층을 더 포함하고, 제어 게이트 유전체 층은 전하 트랩층 위에 배치되며, 제어 게이트 유전체 층은 제어 게이트 전극의 측벽과 제어 게이트 전극의 바닥면을 라이닝한다. 일부 실시예에서, 선택 게이트 전극은 폴리실리콘을 포함한다. 일부 실시예에서, 메모리 셀은 고-k 제어 게이트 유전체 층과 고-k 선택 게이트 유전체 층을 더 포함하고, 제1 도핑형은 n-형이고, 제2 도핑형은 p-형이며, 고-k 제어 게이트 유전체 층은 전하 트랩층과 제어 게이트 전극 사이에서 제어 게이트 전극의 하부에 배치되며, 고-k 선택 게이트 유전체 층은 선택 게이트 전극의 하부에 배치되며, 선택 게이트 전극은 제1 도핑형의 일 함수를 가지는 금속을 포함한다.
본 출원은 IC의 제조 방법을 제공한다. 방법은, 반도체 기판 상에 전하 트랩층을 형성하는 단계; 전하 트랩층을 덮는 희생 게이트 층을 형성하는 단계; 전하 트랩층 위에 배치된 희생 제어 게이트를 형성하고 추가로 전하 트랩층과 희생 제어 게이트에 인접한 희생 선택 게이트를 형성하도록 희생 게이트 층을 패턴화하는 단계; 반도체 기판 내에서 희생 제어 및 선택 게이트 사이에 제1 도핑형을 가지는 공통 소스/드레인을 형성하는 단계; 희생 제어 게이트를, 제1 도핑형과 반대인 제2 도핑형의 일 함수를 가지는 금속을 포함하는 제어 게이트 전극으로 대체하는 단계를 포함한다. 일부 실시예에서, 제1 도핑형은 n-형이고, 제2 도핑형은 p-형이다. 일부 실시예에서, 방법은, 전하 트랩층을 덮고, 상부에 희생 게이트 층이 형성되는, 고-k 유전체 층을 퇴적하는 단계; 희생 제어 게이트의 하부에 배치되는 고-k 제어 게이트 유전체 층을 형성하고 또한 희생 선택 게이트의 하부에 배치되는 고-k 선택 게이트 유전체 층을 형성하도록 고-k 유전체 층을 패턴화하는 단계를 더 포함한다. 일부 실시예에서, 대체 단계는 희생 제어 게이트를 제어 게이트 전극 및 고-k 제어 게이트 유전체 층으로 대체하는 단계를 포함하고, 고-k 제어 게이트 유전체 층은 제어 게이트 전극의 하부를 감싼다. 일부 실시예에서, 방법은 희생 선택 게이트를 선택 게이트 전극으로 대체하는 단계를 포함하고, 선택 게이트 전극은 제1 도핑형의 일 함수를 가지는 금속을 포함하고, 제1 도핑형의 일 함수는 약 3.5~4.4 eV이고, 제2 도핑형의 일 함수는 약 4.8~5.2 eV이다. 일부 실시예에서, 반도체 기판은 메모리 반도체 영역과 주변 반도체 영역을 포함하고, 희생 제어 및 선택 게이트는 메모리 반도체 영역 상에 형성되며, 방법은, 메모리 반도체 영역과 주변 반도체 영역을 덮는 게이트 유전체 층을 형성하는 단계; 메모리 반도체 영역이 아닌 주변 반도체 영역으로부터 게이트 유전체 층을 제거하는 단계로서, 희생 게이트 층은 상기 제거 단계 이후에 형성되되, 게이트 유전체 층 상부의 주변 및 메모리 반도체 영역들을 덮도록 형성되며, 상기 패턴화 단계에 의해 주변 반도체 영역 상에 희생 게이트가 더 형성되는, 게이트 층을 제거하는 단계; 및 희생 게이트를, 제1 또는 제2 도핑형의 일 함수를 가지는 금속을 포함하는 게이트 전극으로 대체하는 단계를 더 포함한다. 일부 실시예에서, 반도체 기판은 메모리 반도체 영역과 주변 반도체 영역을 포함하고, 희생 제어 및 선택 게이트는 메모리 반도체 영역 상에 형성되며, 방법은, 메모리 반도체 영역과 주변 반도체 영역을 덮는 게이트 유전체 층을 형성하는 단계로서, 희생 게이트 층은 게이트 유전체 층의 상부의 주변 및 메모리 반도체 영역을 덮도록 형성되며, 상기 패턴화 단계에 의해 주변 반도체 영역 상에 희생 게이트가 더 형성되는, 게이트 유전체 층을 형성하는 단계; 및 희생 게이트를, 제1 또는 제2 도핑형의 일 함수를 가지는 금속을 포함하는 게이트 전극으로 대체하는 단계로, 대체에 의해 주변 반도체 영역으로부터 게이트 유전체 층이 제거되는, 대체 단계를 더 포함한다.
본 출원에 제공하는 다른 IC는, 반도체 기판; 반도체 기판 내의, 한 쌍의 소스/드레인 영역을 포함하는 메모리 셀을 포함하고, 메모리 셀은 반도체 기판 위에 그리고 소스/드레인 영역 사이에 적층된 제어 게이트 전극, 데이터 저장층, 및 제어 게이트 유전체 층을 더 포함하며, 소스/드레인 영역은 제1 도핑형을 가지며, 제어 게이트 유전체 층은 데이터 저장층과 제어 게이트 전극 사이에 배치되며, 제어 게이트 전극은 제어 게이트 유전체 층에 의해 라이닝된 양측벽을 가지며, 제어 게이트 전극은 제1 도핑형과 반대인 제2 도핑형의 일 함수를 가지는 금속을 포함한다. 일부 실시예에서, 제1 도핑형은 n-형이고, 금속의 일 함수는 약 5.0 eV보다 크다. 일부 실시예에서, 반도체 기판은 주변 반도체 영역과 메모리 반도체 영역을 포함하며, 메모리 셀은 메모리 반도체 영역 상에 있고, IC는 주변 반도체 영역 상에 반도체 디바이스를 더 포함하며, 반도체 디바이스는 금속 게이트 전극과 게이트 유전체 층을 포함하며, 금속 게이트 전극은 게이트 유전체 층 위에 배치된다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 집적 회로(IC)에 있어서,
반도체 기판; 및
상기 반도체 기판 상의 메모리 셀을 포함하며;
상기 메모리 셀은 제어 게이트 전극, 선택 게이트 전극, 전하 트랩층 및 공통 소스/드레인을 포함하며,
상기 공통 소스/드레인은 상기 반도체 기판 내에 있고, 제1 도핑형을 가지며,
상기 제어 게이트 전극과 상기 선택 게이트 전극은 상기 반도체 기판 위에 배치되며, 각각 상기 공통 소스/드레인의 양측에 배치되며,
상기 제어 게이트 전극은 상기 전하 트랩층 위에 배치되며, 제1 도핑형과 반대인 제2 도핑형의 일 함수를 가지는 금속을 포함하는 것인 IC.
2. 제1항에 있어서, 상기 제1 도핑형은 n-형이고 상기 제2 도핑형은 p-형인 것인 IC.
3. 제1항에 있어서, 상기 제1 도핑형은 p-형이고 상기 제2 도핑형은 n-형인 것인 IC.
4. 제1항에 있어서, 상기 금속의 일 함수는 약 5.0 eV보다 큰 것인 IC.
5. 제1항에 있어서, 상기 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈, 티타늄 알루미늄 질화물, 텅스텐 탄소 질화물, 또는 이들의 임의의 조합을 포함하는 것인 IC.
6. 제1항에 있어서, 상기 선택 제이트 전극은 상기 제1 도핑형의 일 함수를 가지는 제2 금속을 포함하는 것인 IC.
7. 제6항에 있어서, 상기 제2 금속은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 또는 이들의 임의의 조합을 포함하는 것인 IC.
8. 제1항에 있어서, 상기 메모리 셀은,
상기 제어 게이트 전극의 하부면을 감싸는 제어 게이트 유전체 층을 더 포함하고, 상기 제어 게이트 유전체 층은 상기 전하 트랩층 위에 배치되며, 상기 제어 게이트 유전체 층은 상기 제어 게이트 전극의 측벽과 상기 제어 게이트 전극의 바닥면을 라이닝하는 것인 IC.
9. 제1항에 있어서, 상기 선택 게이트 전극은 폴리실리콘을 포함하는 것인 IC.
10. 제1항에 있어서, 상기 메모리 셀은 고-k 제어 게이트 유전체 층과 고-k 선택 게이트 유전체 층을 더 포함하고, 상기 제1 도핑형은 n-형이고, 상기 제2 도핑형은 p-형이며, 상기 고-k 제어 게이트 유전체 층은 상기 전하 트랩층과 상기 제어 게이트 전극 사이에서 상기 제어 게이트 전극의 하부에 배치되며, 상기 고-k 선택 게이트 유전체 층은 상기 선택 게이트 전극의 하부에 배치되며, 상기 선택 게이트 전극은 상기 제1 도핑형의 일 함수를 가지는 금속을 포함하는 것인 IC.
11. 집적 회로(IC)를 제조하는 방법에 있어서,
반도체 기판 상에 전하 트랩층을 형성하는 단계;
상기 전하 트랩층을 덮는 희생 게이트 층을 형성하는 단계;
상기 전하 트랩층 위에 배치된 희생 제어 게이트를 형성하고 또한 상기 전하 트랩층과 상기 희생 제어 게이트에 인접한 희생 선택 게이트를 형성하도록 상기 희생 게이트 층을 패턴화하는 단계;
상기 희생 제어 게이트와 희생 선택 게이트 사이에서 상기 반도체 기판 내에, 제1 도핑형을 가지는 공통 소스/드레인을 형성하는 단계; 및
상기 희생 제어 게이트를, 상기 제1 도핑형과 반대인 제2 도핑형의 일 함수를 가지는 금속을 포함하는 제어 게이트 전극으로 대체하는 단계
를 포함하는 IC 제조 방법.
12. 제11항에 있어서, 상기 제1 도핑형은 n-형이고, 상기 제2 도핑형은 p-형인 것인 IC 제조 방법.
13. 제11항에 있어서,
상기 전하 트랩층을 덮고, 상부에 상기 희생 게이트 층이 형성되는, 고-k 유전체 층을 퇴적하는 단계; 및
상기 희생 제어 게이트의 하부에 배치되는 고-k 제어 게이트 유전체 층을 형성하고 또한 상기 희생 선택 게이트의 하부에 배치되는 고-k 선택 게이트 유전체 층을 형성하도록 상기 고-k 유전체 층을 패턴화하는 단계
를 더 포함하는 IC 제조 방법.
14. 제11항에 있어서, 상기 대체 단계는 상기 희생 제어 게이트를 제어 게이트 전극 및 고-k 제어 게이트 유전체 층으로 대체하는 단계를 포함하고, 상기 고-k 제어 게이트 유전체 층은 상기 제어 게이트 전극의 하부를 감싸는 것인 IC 제조 방법.
15. 제11항에 있어서,
상기 희생 선택 게이트를 선택 게이트 전극으로 대체하는 단계를 더 포함하고, 상기 선택 게이트 전극은 상기 제1 도핑형의 일 함수를 가지는 금속을 포함하고, 상기 제1 도핑형의 일 함수는 약 3.5~4.4 eV이고, 상기 제2 도핑형의 일 함수는 약 4.8~5.2 eV인 것인 IC 제조 방법.
16. 제11항에 있어서, 상기 반도체 기판은 메모리 반도체 영역과 주변 반도체 영역을 포함하고, 상기 희생 제어 및 선택 게이트는 상기 메모리 반도체 영역 상에 형성되며, 상기 방법은,
상기 메모리 반도체 영역과 상기 주변 반도체 영역을 덮는 게이트 유전체 층을 형성하는 단계;
상기 메모리 반도체 영역이 아닌 상기 주변 반도체 영역으로부터 상기 게이트 유전체 층을 제거하는 단계로서, 상기 희생 게이트 층은 상기 제거 단계 이후에 형성되되, 상기 게이트 유전체 층 상부의 상기 주변 및 메모리 반도체 영역들을 덮도록 형성되며, 상기 패턴화 단계에 의해 상기 주변 반도체 영역 상에 희생 게이트가 더 형성되는, 상기 게이트 층을 제거하는 단계; 및
상기 희생 게이트를, 상기 제1 또는 제2 도핑형의 일 함수를 가지는 금속을 포함하는 게이트 전극으로 대체하는 단계
를 더 포함하는 것인 IC 제조 방법.
17. 제11항에 있어서, 상기 반도체 기판은 메모리 반도체 영역과 주변 반도체 영역을 포함하고, 상기 희생 제어 및 선택 게이트는 상기 메모리 반도체 영역 상에 형성되며, 상기 방법은,
상기 메모리 반도체 영역과 상기 주변 반도체 영역을 덮는 게이트 유전체 층을 형성하는 단계로서, 상기 희생 게이트 층은 상기 게이트 유전체 층의 상부의 상기 주변 및 메모리 반도체 영역들을 덮도록 형성되며, 상기 패턴화 단계에 의해 상기 주변 반도체 영역 상에 희생 게이트가 더 형성되는, 상기 게이트 유전체 층을 형성하는 단계; 및
상기 희생 게이트를, 상기 제1 또는 제2 도핑형의 일 함수를 가지는 금속을 포함하는 게이트 전극으로 대체하는 단계로서, 상기 대체에 의해 상기 주변 반도체 영역으로부터 상기 게이트 유전체 층이 제거되는, 상기 대체 단계
를 더 포함하는 것인 IC 제조 방법.
18. 집적 회로(IC)에 있어서,
반도체 기판; 및
상기 반도체 기판 내의, 한 쌍의 소스/드레인 영역을 포함하는 메모리 셀
을 포함하고, 상기 메모리 셀은 상기 반도체 기판 위에 그리고 상기 소스/드레인 영역 사이에 적층된 제어 게이트 전극, 데이터 저장층, 및 제어 게이트 유전체 층을 더 포함하며,
상기 소스/드레인 영역은 제1 도핑형을 가지며,
상기 제어 게이트 유전체 층은 상기 데이터 저장층과 상기 제어 게이트 전극 사이에 있고,
상기 제어 게이트 전극은 상기 제어 게이트 유전체 층에 의해 라이닝된 양측벽을 가지며,
상기 제어 게이트 전극은 상기 제1 도핑형과 반대인 제2 도핑형의 일 함수를 가지는 금속을 포함하는 것인 IC.
19. 제18항에 있어서, 상기 제1 도핑형은 n-형이고, 상기 금속의 일 함수는 약 5.0 eV보다 큰 것인 IC.
20. 제18항에 있어서, 상기 반도체 기판은 주변 반도체 영역과 메모리 반도체 영역을 포함하며, 상기 메모리 셀은 상기 메모리 반도체 영역 상에 있고, 상기 IC는,
상기 주변 반도체 영역 상에 반도체 디바이스를 더 포함하며, 상기 반도체 디바이스는 금속 게이트 전극과 게이트 유전체 층을 포함하며, 상기 금속 게이트 전극은 상기 게이트 유전체 층 위에 배치되는 것인 IC.

Claims (8)

  1. 집적 회로(IC)에 있어서,
    반도체 기판; 및
    상기 반도체 기판 상의 메모리 셀을 포함하고;
    상기 메모리 셀은 제어 게이트 전극, 선택 게이트 전극, 전하 트랩층 및 공통 소스/드레인을 포함하고,
    상기 공통 소스/드레인은 상기 반도체 기판 내에 있고, 제1 도핑형을 가지고,
    상기 제어 게이트 전극과 상기 선택 게이트 전극은 상기 반도체 기판 위에 배치되며, 각각 상기 공통 소스/드레인의 대향하는 측에 있고,
    상기 제어 게이트 전극은 상기 전하 트랩층 위에 배치되며, 제1 일 함수를 가지는 금속을 포함하고,
    상기 선택 게이트 전극은 상기 제1 일 함수와 상이한 제2 일 함수를 갖고,
    상기 제1 및 제2 일 함수 중 하나는 5.0 전자볼트(eV)보다 크고 상기 제1 및 제2 일 함수 중 다른 하나는 4.4 eV보다 작고,
    상기 제1 일 함수는 상기 제1 도핑형과 반대인 제2 도핑형을 갖는 도핑된 폴리실리콘의 일 함수와 동일하고, 상기 제2 일 함수는 상기 제1 도핑형을 갖는 도핑된 폴리실리콘의 일 함수와 동일한 것인, IC.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 도핑형은 p-형이고, 상기 제2 도핑형은 n-형인 것인 IC.
  4. 제1항에 있어서, 상기 제1 도핑형은 n-형이고, 상기 금속의 상기 제1 일 함수는 5.0 eV를 초과하는 것인 IC.
  5. 제1항에 있어서, 상기 제1 도핑형은 n-형이고, 상기 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈, 티타늄 알루미늄 질화물, 텅스텐 탄소 질화물, 또는 이들의 임의의 조합을 포함하는 것인 IC.
  6. 집적 회로(IC)에 있어서,
    반도체 기판; 및
    상기 반도체 기판 상의 메모리 셀을 포함하고;
    상기 메모리 셀은 제어 게이트 전극, 선택 게이트 전극, 전하 트랩층 및 공통 소스/드레인을 포함하고,
    상기 공통 소스/드레인은 상기 반도체 기판 내에 있고, 제1 도핑형을 가지고,
    상기 제어 게이트 전극과 상기 선택 게이트 전극은 상기 반도체 기판 위에 배치되며, 각각 상기 공통 소스/드레인의 대향하는 측에 있고,
    상기 제어 게이트 전극은 상기 전하 트랩층 위에 배치되며, 제1 일 함수를 가지는 금속을 포함하고,
    상기 선택 게이트 전극은 상기 제1 일 함수와 상이한 제2 일 함수를 갖고,
    상기 제1 및 제2 일 함수 중 하나는 5.0 전자볼트(eV)보다 크고 상기 제1 및 제2 일 함수 중 다른 하나는 4.4 eV보다 작고,
    상기 메모리 셀은,
    상기 제어 게이트 전극의 하부면을 감싸는 제어 게이트 유전체 층을 더 포함하고, 상기 제어 게이트 유전체 층은 상기 전하 트랩층 위에 배치되고, 상기 제어 게이트 유전체 층은 상기 제어 게이트 전극의 바닥면과 상기 제어 게이트 전극의 측벽들을 라이닝하는 것인 IC.
  7. 집적 회로(IC)를 제조하는 방법에 있어서,
    반도체 기판 상에 전하 트랩층을 형성하는 단계;
    상기 전하 트랩층을 덮는 희생 게이트 층을 형성하는 단계;
    상기 전하 트랩층 위에 배치된 희생 제어 게이트를 형성하고, 상기 전하 트랩층과 상기 희생 제어 게이트에 인접한 희생 선택 게이트를 더 형성하도록 상기 희생 게이트 층을 패터닝하는 단계;
    상기 희생 제어 게이트와 희생 선택 게이트 사이에서 상기 반도체 기판 내에, 제1 도핑형을 가지는 공통 소스/드레인을 형성하는 단계;
    상기 희생 제어 게이트를 제어 게이트 전극 - 상기 제어 게이트 전극은 제1 일 함수를 갖는 금속을 포함함 - 으로 대체하는 단계;
    상기 희생 선택 게이트를 선택 게이트 전극 - 상기 선택 게이트 전극은 상기 제1 일 함수와 상이한 제2 일 함수를 갖고, 상기 제1 및 제2 일 함수 중 하나는 5.0 전자볼트(eV)보다 크고, 상기 제1 및 제2 일 함수 중 다른 하나는 4.4 eV보다 작음 - 으로 대체하는 단계
    를 포함하고, 상기 제1 일 함수는 상기 제1 도핑형과 반대인 제2 도핑형을 갖는 도핑된 폴리실리콘의 일 함수와 동일하고, 상기 제2 일 함수는 상기 제1 도핑형을 갖는 도핑된 폴리실리콘의 일 함수와 동일한 것인, IC 제조 방법.
  8. 집적 회로(IC)에 있어서,
    반도체 기판; 및
    상기 반도체 기판 내의 한 쌍의 소스/드레인 영역과, 상기 반도체 기판 위의 선택 게이트 전극을 포함하는 메모리 셀
    을 포함하고, 상기 메모리 셀은, 상기 반도체 기판 위에 적층되고 상기 소스/드레인 영역 사이에서 상기 소스/드레인 영역과 경계를 이루는, 제어 게이트 전극, 데이터 저장층, 및 제어 게이트 유전체 층을 더 포함하며,
    상기 소스/드레인 영역은 제1 도핑형을 가지고,
    상기 제어 게이트 유전체 층은 상기 데이터 저장층과 상기 제어 게이트 전극 사이에 있고,
    상기 제어 게이트 전극은 상기 제어 게이트 유전체 층에 의해 라이닝된 대향하는 측벽들을 가지며,
    상기 제어 게이트 전극은 제1 일 함수 - 상기 제1 일 함수는, 제2 도핑형을 갖는 도핑된 폴리실리콘의 0.4 전자볼트의 일 함수 이내에 있음 - 를 가지는 금속을 포함하고,
    상기 제2 도핑형은 상기 제1 도핑형과 반대이고,
    상기 선택 게이트 전극은 상기 제1 일 함수와 상이한 제2 일 함수를 갖고, 상기 제2 일 함수는 상기 제1 도핑형을 갖는 도핑된 폴리실리콘과 동일한 것인, IC.
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