DE19823212B4 - Halbleitereinrichtung mit einer Feldabschirm-Isolationsstruktur und Verfahren zur Herstellung derselben - Google Patents

Halbleitereinrichtung mit einer Feldabschirm-Isolationsstruktur und Verfahren zur Herstellung derselben Download PDF

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Abstract

Halbleitereinrichtung, mit einer Feldabschirm-Isolationsstruktur (10, 110, 120, 130) für das elektrische Isolieren von MOS-Transistoren, wobei die Feldabschirm-Isolationsstruktur versehen ist mit:
einer Feldabschirm-Oxidschicht (101, 111, 121, 131), die auf einem Halbleitersubstrat (SB, OB) ausgebildet ist; und einer Feldabschirm-Gateelektrode (103,113, 123, 133), die auf der Feldabschirm-Oxidschicht ausgebildet ist, und wobei
ein Randabschnitt der Feldabschirm-Oxidschicht dicker ist als ein Mittenabschnitt derselben, und eine Fläche des Halbleitersubstrats, auf der jeder der, MOS-Transistoren ausgebildet ist, tieferliegend angeordnet ist als eine Fläche des Halbleitersubstrats, auf der die Feldabschirm-Oxidschicht ausgebildet ist.

Description

  • Die Erfindung betrifft eine Halbleitereinrichtung und ein Verfahren für die Herstellung derselben, und bezieht sich insbesondere auf eine Halbleitereinrichtung mit einer Feldabschirm-Isolationsstruktur und ein Verfahren für die Herstellung derselben.
  • 44 ist eine Aufsicht auf eine bekannte Halbleitereinrichtung mit einer Feldabschirm-Isolationsstruktur. In dieser Figur ist, einen aktiven Bereich AR eines MOS-Transistors definierend, eine Feldabschirm (FS)-Gateelektrode 1 nach Art einer rechteckförmigen Umrandung ausgebildet, um eine Feldabschirm-Isolationsstruktur herzustellen, und ist eine Gateelektrode 2 des MOS-Transistors oberhalb der Gateelektrode 1 derart ausgebildet, daß die Feldabschirm-Gateelektrode halbiert wird.
  • Die aktiven Bereiche AR, die sich außenliegend zu beiden Seiten der Gateelektrode 2 befinden, sind Bereiche, die als Source/Drain (S/D)-Bereiche 3 dienen; oberhalb der Source/Drain-Bereiche 3 sind Source/Drain-Elektroden 4, die im wesentlichen aus Aluminium bestehen, ausgebildet Vielzahl von Kontaktlöchern 5 sind zwischen den Source/Drain-Bereichen 3 und den Source/Drain-Elektroden 4 ausgebildet.
  • Darüber hinaus sind isolierende Schichten zwischen der Feldabschirm-Gateelektrode 1 und der Gateelektrode 2 sowie zwischen dem Source/Drain-Bereich 3 und der Source/Drain-Elektrode 4 bereitgestellt, die jedoch aus Gründen der Übersichtlichkeit der Darstellung und um zu ermöglichen, daß die wesentlichen Elemente verdeutlicht sind, in dieser Figur nicht gezeigt sind.
  • 45 ist ein Querschnitt entlang der Linie A-A gemäß 44, der den Aufbau des MOS-Transistors und die auf einem (Bulk-) Siliziumsubstrat ausgebildete Feldabschirm-Gateelektrode 1 zeigt.
  • Gemäß dieser Figur ist die Gateelektrode 2 auf einer Fläche eines Siliziumsubstrats SB ausgebildet. Die Gateelektrode 2 weist eine Gateoxidschicht 21, die auf der Fläche des Siliziumsubstrats SB ausgebildet ist, eine Polysiliziumschicht 22, die auf der Gateoxidschicht 21 ausgebildet ist, und eine Silizidschicht 23, die auf der Polysiliziumschicht 22 ausgebildet ist, auf; ferner sind Seitenwand-Oxidschichten 24 auf den Seitenflächen dieser Filme und Schichten ausgebildet. In der Fläche des Siliziumsubstrats SB außerhalb jeder Seite der Gateelektrode 2 sind eine Source/Drain-Schicht 31 und eine leicht dotierte Drainschicht bzw. LDD-Schicht 32, die den Source/Drain-Bereich 3 bilden, bereitgestellt. Eine Silizidschicht 33 bedeckt die Oberfläche der Source/Drain-Schicht 31.
  • Auf der Oberfläche des Siliziumsubstrats SB außerhalb des Source/Drain-Bereichs 3 ist die Feldabschirm-Gateelektrode 1 ausgebildet. Die Feldabschirm-Gateelektrode 1 weist eine Feldabschirm-Gateoxidschicht 11, die auf der Fläche des Siliziumsubstrat SB ausgebildet ist, eine Polysiliziumschicht 12, die auf der Feldabschirm-Gateoxidschicht 11 ausgebildet ist, und eine obere Feldabschirm-Oxidschicht 13, die auf der Polysiliziumschicht 12 ausgebildet ist, auf; ferner sind Seitenwand-Oxidschichten 14 auf den Seitenflächen dieser Filme und Schichten ausgebildet. In einigen Fällen werden darüber hinaus der Aufbau der Feldabschirm-Gateelektrode 1 als Feldabschirm-Isolationsstruktur und die Polysiliziumschicht 12 als Feldabschirm-Gateelektrode bezeichnet.
  • Eine zwischenliegende isolierende Schicht 9 ist derart ausgebildet, daß sie die Feldabschirm-Gateelektrode 2 und den Source/Drain-Bereich 3 bedeckt. Ein Kontaktloch 5 ist ausgebildet, durchdringt die zwischenliegende isolierende Schicht 9 zwischen dem Source/Drain-Bereich 3 und der Source/Drain-Elektrode 4 und ist mit einem Leiter gefüllt, um dadurch den Source/Drain-Bereich 3 und die Source/Drain-Elektrode 4 elektrisch miteinander zu verbinden.
  • Nachstehend wird unter Bezugnahme auf 46 bis 51 ein Herstellungsverfahren diskutiert. Zunächst werden die Feldabschirm-Gateoxidschicht 11, die Polysiliziumschicht 12 und die obere Feldabschirm-Oxidschicht 13 auf dem Siliziumsubstrat SB (mit implantiertem Kanal) in dieser Reihenfolge aufgeschichtet. Mit einer Resistmaske R1 wird eine Strukturierung auf den mehreren Schichten durchgeführt, wie in 46 gezeigt, um die Feldabschirm-Gateelektrode 1 auszubilden. Die Feldabschirm-Gateoxidschicht 11 wird durch eine chemische Abscheidung aus der Dampf- oder Gasphase bzw. mittels einem CVD-Verfahren bei der Temperatur von 700°C mit einer Dicke von 10 bis 100 nm erzeugt. Die Polysiliziumschicht 12 wird durch ein CVD-Verfahren bei einer Temperatur zwischen 600 und 800°C mit einer Dicke von 10 bis 100 nm erzeugt. Die Polysiliziumschicht 12 wird mit Phosphor (P) mit einer Konzentration von etwa 1 × 1020/cm3 als Verunreinigung implantiert bzw. dotiert. Die obere Feldabschirm-Oxidschicht 13 wird mittels einem CVD-Verfahren beispielsweise bei der Temperatur von 700°C mit einer Dicke von 50 bis 200 nm erzeugt.
  • In dem Schritt gemäß 47 wird nach dem Entfernen der Resistmaske R1 die Seitenwand-Oxidschicht 14 ausgebildet. Der Prozeß zum Ausbilden der Seitenwand-Oxidschicht 14 ist wie folgt: eine Oxidschicht wird erzeugt derart, daß sie die Feldabschirm-Gateelektrode 1 bedeckt, und sodann wird die Oxidschicht durch anisotropes Ätzen (Trockenätzen) selektiv entfernt, um die Seitenwand-Oxidschicht 14, die selbstausrichtend ist, auszubilden. In diesem Fall jedoch besteht das Problem einer Beschädigung aufgrund des anisotropen Ätzens, das an einem Bereich X der Fläche des Siliziumsubstrats SB gemäß 47 zurückbleibt. Dieses Problem wird nachstehend unter Bezugnahme auf 56 und 57 im einzelnen diskutiert werden.
  • Nachfolgend wird die Gateoxidschicht 21 auf der Oberfläche des Siliziumsubstrats SB ausgebildet, und wird die Polysiliziumschicht 22 ausgebildet derart, daß die Gateoxidschicht 21 und die Feldabschirm-Gateelektrode 1 bedeckt werden. Sodann wird, wie in 48 gezeigt, eine Resistmaske R2 an einer vorbestimmten Position auf der Polysiliziumschicht 22 erzeugt, und wird eine Strukturierung auf der Polysiliziumschicht 22 durch die Resistmaske R2 durchgeführt.
  • In dem Schritt gemäß 49 wird unter Verwendung der Polysiliziumschicht 22 als Maske mittels Ionenimplantation die niedrig dotierte Drainschicht 32 ausgebildet, die selbstausrichtend ist. Bei dieser Ionenimplantation wird Arsen (As) oder Phosphor (P) bei einer Energie von 30 bis 70 KeV und mit einer Dosis von 1 × 1013 bis 4 × 1014/cm2 implantiert. Die Ionenimplantation sollte mit einem Implantationswinkel von 45° bis 60° und rotierendem Siliziumsubstrat kontinuierlich durchgeführt werden.
  • Nachfolgend wird, wie in 50 gezeigt, die Seitenwand-Oxidschicht 24 auf der Seitenwand der Gateelektrode 2 erzeugt. Der Prozeß für das Erzeugen der Seitenwand-Oxidschicht 24 ist wie folgt: eine Oxidschicht wird mit einer Dicke von 50 bis 80 nm derart erzeugt, daß sie die Gateelektrode 2 bedeckt, und dann wird die Oxidschicht durch anisotropes Ätzen (Trockenätzen) selektiv entfernt, um die Seitenwand-Oxidschicht 24, die selbstausrichtend ist, auszubilden.
  • Danach wird unter Verwendung der Feldabschirm-Gateelektrode 1 und der Gateelektrode 2 als Maske die Source/Drain-Schicht 31 mittels Ionenimplantation erzeugt. Bei dieser Ionenimplantation wird Arsen (As) oder Phosphor (P) bei einer Energie von 30 bis 70 KeV und mit einer Dosis von 4 × 1014 bis 7 × 1015/cm2 implantiert.
  • Nachfolgend werden, wie in 51 gezeigt, nur auf der oberen Fläche der Gateelektrode 2 und der Fläche des Source/Drain-Bereichs 3 die Silizidschichten 23 und 33 erzeugt, die selbstausrichtend sind. Diese Silizidschichten 23 und 33 können aus einer Kobalt-Siliziumverbindung, einer Titan-Siliziumverbindung, einer Wolfram-Siliziumverbindung oder ähnlichem bestehen.
  • Danach wird die zwischenliegende isolierende Schicht 9 erzeugt derart, daß die Feldabschirm-Gateelektrode 1, die Gateelektrode 2 und der Source/Drain-Bereich 3 bedeckt werden, wird das Kontaktloch ausgebildet derart, daß dieses die zwischenliegende isolierende Schicht 9 auf dem Source/Drain-Bereich 3 durchdringt, wird dieses mit dem Leiter gefüllt, und wird die Source/Drain-Elektrode 4, die im wesentlichen aus Aluminium besteht, auf diese aufgebracht, um die bekannte Halbleitereinrichtung mit einer Feldabschirm-Isolationsstruktur gemäß 44 und 45 zu erhalten.
  • Als nächstes ist ein Querschnitt entlang der Linie B-B gemäß 44 in 52 gezeigt. Gemäß dieser Figur ist die Gateoxidschicht 21 auf der Oberfläche des Siliziumsubstrats SB zwischen zwei Feldabschirm-Gateelektroden 1 ausgebildet, und ist die Polysiliziumschicht 22 derart ausgebildet, daß die Gateoxidschicht 21 und die Feldabschirm-Gateelektroden 1 bedeckt sind. Darüber hinaus wird die Silizidschicht 23 auf der Polysiliziumschicht 22 ausgebildet. Ferner wird in dem Siliziumsubstrat SB unter der Gateoxidschicht 21 ein Kanalbereich erzeugt, wenn die Vorrichtung in Betrieb ist.
  • Die zwischenliegende isolierende Schicht 9 wird derart ausgebildet, daß sie die Feldabschirm-Gateelektrode 1, die Gateelektrode 2 und den Source/Drain-Bereich 3 bedeckt, und das Kontaktloch 5 wird derart ausgebildet, daß es die sich auf dem Endabschnitt der Gateelektrode 2 befindende zwischenliegende isolierende Schicht 9 durchdringt, und mit dem Leiter gefüllt, um die Gateelektrode 2 und eine Gate-Zwischenverbindungsschicht 6 zu verbinden.
  • Nachstehend wird ein Herstellungsverfahren unter Bezugnahme auf 53 bis 55 diskutiert. Zunächst werden die Feldabschirm-Gateoxidschicht (Feldabschirm-Oxidschicht) 11, die Polysiliziumschicht 12 und die obere Feldabschirm-Oxidschicht 13 auf dem Siliziumsubstrat SB in dieser Reihenfolge aufgeschichtet. Mit der Resistmaske R1 wird eine Strukturierung auf den mehreren Schichten durchgeführt, wie in 53 gezeigt, um die Feldabschirm-Gateelektrode 1 zu erzeugen. Dieser Schritt ist derselbe wie der der 46, so daß eine redundante Diskussion weggelassen wird.
  • In dem Schritt gemäß 54 wird nach dem Entfernen der Resistmaske R1 die Seitenwand-Oxidschicht 14 erzeugt. Der Prozeß für das Erzeugen der Seitenwand-Oxidschicht 14 ist wie folgt: eine Oxidschicht wird derart ausgebildet, daß sie die Feldabschirm-Gateelektrode 1 bedeckt, und sodann wird die Oxidschicht durch anisotropes Ätzen (Trockenätzen) entfernt, um die Seitenwand-Oxidschicht 14, die selbstausrichtend ist, zu erzeugen.
  • In diesem Schritt bleibt eine Beschädigung aufgrund des anisotropen Ätzens an einem Bereich Y auf der Oberfläche des Siliziumsubstrats SB gemäß 54 zurück. Diese Beschädigung ist dieselbe wie die in dem Bereich X gemäß 47. Dieses Problem wird nachstehend unter Bezugnahme auf 56 und 57 im einzelnen diskutiert werden.
  • Nachfolgend wird in dem Schritt gemäß 55 die Gateoxidschicht 21 auf der Oberfläche des Siliziumsubstrats SB erzeugt, und wird die Polysiliziumschicht 22, die einen Körper der Gateelektrode 2 bildet, derart ausgebildet, daß sie die Gateoxidschicht 21 und die Feldabschirm-Gateelektrode 1 bedeckt. Dieser Schritt für das Erzeugen der Polysiliziumschicht 22 ist derselbe wie der gemäß 48, so daß eine redundante Diskussion weggelassen wird. In diesem Fall wird durch die Beschädigung in dem Bereich Y der Oberfläche des Siliziumsubstrats gemäß 54 ein Defekt bzw. Fehler in einem Bereich Z gemäß 55 erzeugt. Dieses Problem wird nachstehend unter Bezugnahme auf 58 im einzelnen diskutiert werden.
  • Sodann werden, wie unter Bezugnahme auf 51 diskutiert, die Silizidschichten 23 und 33 (nicht gezeigt), die selbstausrichtend sind, nur auf der oberen Fläche der Gateelektrode 2 und der Fläche des Source/Drain-Bereichs 3 (nicht gezeigt) erzeugt. Die zwischenliegende isolierende Schicht 9 wird derart ausgebildet, daß sie die Feldabschirm-Gateelektrode 1 und die Gateelektrode 2 bedeckt; das Kontaktloch 5 wird derart ausgebildet, daß es die sich an den Endabschnitt der Gateelektrode 2 befindende zwischenliegende isolierende Schicht 9 bedeckt, und mit dem Leiter gefüllt, und die Gate-Zwischenverbindungsschicht 6, die im wesentlichen aus Aluminium besteht, wird auf dieser ausgebildet, um die bekannte Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur gemäß 44 und 45 zu erhalten.
  • Der japanischen Patentanmeldungs-Offenlegungsschrift 7-273185, die eine Anordnung offenbart, welche darauf abzielt, eine Aufblähung von Endabschnitten einer Feldabschirm-Gateoxidschicht zu vermeiden, ist weder eine Lehre betreffend einen Aufbau, bei dem eine Oberfläche eines Halbleitersubstrats, auf der ein MOS-Transistor ausgebildet ist, tiefer liegt als eine Fläche des Halbleitersubstrats, auf der eine Feldabschirm-Oxidschicht ausgebildet ist, noch eine Lehre betreffend dessen Funktion und Wirkungen entnehmbar.
  • In den japanischen Patentanmeldungs-Offenlegungsschriften Nr. 2-137335 und 6-204237, die eine Anordnung offenbaren, bei der Endabschnitte einer Gateoxidschicht dicker sind, wird kein Bezug auf die Dicke von Randabschnitten einer Feldabschirm-Oxidschicht genommen; ferner ist diesen Dokumenten weder eine Beschreibung betreffend irgendeiner Anordnung, bei der eine Fläche eines Halbleitersubstrats, auf der ein MOS-Transistor ausgebildet ist, tiefer liegt als eine Fläche des Halbleitersubstrats, auf der die Feldabschirm-Oxidschicht ausgebildet ist, noch eine Beschreibung betreffend deren Funktion und Wirkung entnehmbar.
  • In den japanischen Patentanmeldungs-Offenlegungsschriften Nr. 56-104446 und 57-36842, die Anordnungen offenbaren, bei welchen eine Halbleiterschicht zur Isolation eine höhere Verunreinigungskonzentration aufweist, wird kein Bezug genommen auf die Probleme, die der SOI-Technologie (Silizium-auf-Isolator-Substrat) inhärent sind; ferner ist diesen weder eine Beschreibung betreffend irgendeiner Anordnung, bei der eine Fläche eines Halbleitersubstrats, auf der ein MOS-Transistor ausgebildet ist, tiefer liegt als eine Fläche des Halbleitersubstrats, auf der die Feldabschirm-Oxidschicht ausgebildet ist, noch eine Beschreibung betreffend deren Funktion und Wirkung der Absenkung des elektrischen Widerstands einer SOI-Schicht unter einer Feldabschirm-Gateelektrode entnehmbar.
  • Mit dem vorstehenden Aufbau und auf die gemäß dem vorstehenden Verfahren beschriebene Art und Weise hergestellt, weist die bekannte Halbleitereinrichtung mit einer Feldabschirm-Isolationsstruktur das nachfolgende Problem auf.
  • 56 veranschaulicht die Struktur in dem Bereich X gemäß 47 und in dem Bereich Y gemäß 54 im einzelnen. In dieser Figur ist ein Zustand unmittelbar nachdem die Seitenwand-Oxidschicht 14 auf der Seitenfläche der Feldabschirm-Gateelektrode 1 durch anisotropes Ätzen (Trockenätzen) erzeugt ist, gezeigt.
  • Wenn die Seitenwand-Oxidschicht 14 ausgebildet wird, wird für eine exzellente Richtungshaltung während des anisotropen Ätzens ein Trockenätzen ausgeführt, welches ein Überätzen bewirken kann, durch welches die Oberfläche des Siliziumsubstrats SB entfernt wird.
  • Insbesondere wird an einem Randabschnitt der Seitenwand-Oxidschicht 14 mehr Silizium entfernt als an anderen Abschnitten, so daß infolgedessen das Silizium an der Substratoberfläche teilweise vertieft entfernt wird. Einer der Faktoren, die zu diesem Problem führen, ist die örtlich ungleichmäßige Dichte eines Ätzmittels. Auf diese Art und Weise wird, wie in 56 gezeigt, ein zahnförmiger Abschnitt DP auf der Oberfläche des Siliziumsubstrats SB nahe dem Randabschnitt der Seitenwand-Oxidschicht 14 gebildet.
  • Nach dem Schritt des Erzeugens der Seitenwand-Oxidschicht 14 muß eine natürliche Oxidschicht, die auf der Oberfläche des Siliziumsubstrats SB ausgebildet wurde, durch Naßätzen vor dem Erzeugen der Gateoxidschicht 21 auf der Oberfläche des Siliziumsubstrats SB entfernt werden, wie unter Bezugnahme auf 48 diskutiert. Zu dieser Zeit werden, zusammen mit der natürlichen Oxidschicht, die obere Feldabschirm-Oxidschicht 13 und die Seitenwand-Oxidschicht 14 geringfügig entfernt. Dieser Zustand ist in 57 gezeigt.
  • In dieser Figur gibt die durchbrochene Linie an, wo die obere Feldabschirm-Oxidschicht 13 und die Seitenwand-Oxidschicht 14 vor dem Entfernen der natürlichen Oxidschicht ausgebildet waren. Wie aus 57 deutlich wird, wird in der Umgebung der Seitenwand-Oxidschicht 14 ein Kanten- bzw. Randabschnitt EP erzeugt, wenn die obere Feldabschirm-Oxidschicht 13 und die Seitenwand-Oxidschicht zurückgeformt werden.
  • 58 zeigt einen Zustand nach dem Erzeugen der Gateoxidschicht 21 und der Polysiliziumschicht 22 unter dieser Bedingung. Diese Figur ist eine Detailansicht des Bereich Z gemäß 55.
  • Wie in 58 gezeigt, wird die Gateoxidschicht 21 über dem Randabschnitt EP ausgebildet. Die Gateoxidschicht 21 ist mit einer Dicke von etwa 5 bis 10 nm dünn, und in manchen Fällen ist die Gateoxidschicht auf dem Randabschnitt EP sogar dünner. Ferner ist an dem Randabschnitt EP das elektrische Feld aufgrund einer Konzentration der elektrischen Feldlinien stärker. Dies kann in Verbindung mit der geringen Dicke der Gateoxidschicht 21 mit hoher Wahrscheinlichkeit zu einer Zerstörung der Gateoxidschicht führen, was zu einer geringeren Zuverlässigkeit der Gateoxidschicht und, damit verbunden, des MOS-Transistors mit Feldabschirm-Isolationsstruktur führt.
  • Auch der MOS-Transistor mit Feldabschirm-Isolationsstruktur auf einem SOI-Substrat weist dasselbe Problem auf.
  • Obwohl die vorstehende kurze Diskussion gegeben wurde, wird in dem SOI-Substrat oder dem großvolumigen Siliziumsubstrat vor dem Erzeugen der Source/Drain-Schicht und der niedrig dotierten Drain-Schicht eine Ladungsträger-Kanalimplantation durchgeführt. Bei der Kanalimplantation weist das bekannte Verfahren das nachstehende Problem auf. Das Problem bei der Kanalimplantation wird im folgenden unter Bezugnahme auf 59 bis 64 unter Heranziehen eines Prozesses für die Herstellung eines CMOS-Transistors mit Feldabschirm-Isolationsstruktur auf dem SOI-Substrat als Beispiel diskutiert.
  • Wie in 59 gezeigt, ist die Feldabschirm-Gateelektrode 1 auf dem SOI-Substrat OB ausgebildet, und ist das SOI-Substrat in den NMOS-Transistorerzeugungsbereich NR und den PMOS-Transistorerzeugungsbereich PR unterteilt. Zu dieser Zeit wird auch eine Maskenausrichtungsmarkierung AL mit derselben Konfiguration wie die Feldabschirm-Gateelektrode 1 erzeugt. Darüber hinaus besteht das SOI-Substrat OB aus dem isolierenden Substrat einschließlich dem Siliziumsubstrat SB und der auf dieser ausgebildeten vergrabenen Oxidschicht OX sowie der auf dem isolierenden Substrat ausgebildeten SOI-Schicht (einkristallinen Siliziumschicht) SL.
  • Ferner tritt, wie an früherer Stelle diskutiert, ein Problem dahingehend auf, daß mit der Erzeugung der Feldabschirm-Gateelektrode 1 die SOI-Schicht SL nahe dem Randabschnitt der Seitenwand-Oxidschicht 14 vertieft entfernt wird.
  • Als nächstes wird in dem Schritt gemäß 60 eine Resistmaske R3 in dem NMOS-Transistorerzeugungsbereich NR erzeugt und ein Kanal in den PMOS-Transistorerzeugungsbereich PR implantiert, um einen Kanalimplantationsbereich CDP zu erzeugen. Diese Implantation wird mit beispielsweise Phosphor-Ionen durchgeführt.
  • Nachfolgend wird in dem Schritt gemäß 61 eine Resistmaske R4 in dem PMOS-Transistorerzeugungsbereich PR ausgebildet und ein Kanal in den NMOS-Transistorerzeugungsbereich NR implantiert, um einen Kanalimplantationsbereich CDN zu erzeugen. Diese wird mit beispielsweise Bor-Ionen durchgeführt. Die Maskenausrichtungsmarkierung AL wird dazu verwendet, die Positionen für das Erzeugen der Resistmasken R3 und R4 auszurichten.
  • Der Zustand nach der Kanalimplantation nahe der Feldabschirm-Gateelektrode 1 ist in 62 gezeigt. Die implantierte Verunreinigung (P oder B) weist eine Konzentrationsspitze an der durch die durchbrochene Linie IP angegebenen Position auf, wie in 62 gezeigt. Im einzelnen besitzt die implantierte Verunreinigung eine Konzentrationsspitze an der Mittenposition in der SOI-Schicht SL, auf der keine Feldabschirm-Gateelektrode 1 ausgebildet ist, sowie im Innern der Polysiliziumschicht 12 in der Feldabschirm-Gateelektrode 1. Diese Verteilung wird durch die Implantation mit einer Energie, die für die SOI-Schicht SL geeignet ist, bewirkt. Um den Kanal auch in die SOI-Schicht SL unter der Feldabschirm-Gateelektrode 1 zu implantieren, ist es erforderlich, die Ionenimplantation mit einer höheren Energie durchzuführen. Der Zustand nach dieser Implantation ist in 63 gezeigt.
  • Wie durch die durchbrochene Linie IP gemäß 63 gezeigt, hat die Verunreinigung (P oder B) eine Konzentrationsspitze in der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 1 und in der vergrabenen Oxidschicht OX des isolierenden Substrats, auf dem keine Feldabschirm-Gateelektrode 1 ausgebildet ist.
  • Der Kanalimplantationsbereich, der durch die vorstehenden beiden Ionenimplantationen erhalten wird, ist in 64 gezeigt. Wie in 64 gezeigt, sind Kanalimplantationsbereiche CD1 und CD2, die jeweils eine nahezu gewünschte Konzentration aufweisen, in der SOI-Schicht SL, auf der keine Feldabschirm-Gateelektrode 1 ausgebildet ist, bzw. in der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 1 erzeugt, aber die Verunreinigung in der SOI-Schicht SL unter der Seitenwand-Oxidschicht 14 weist nicht die gewünschte Konzentration auf.
  • Somit muß, da die Kanalimplantation im Stand der Technik nach dem Erzeugen der Feldabschirm-Gateelektrode 1 durchgeführt wird, der Kanal mit einer höheren Energie durch die Feldabschirm-Gateelektrode 1 hindurch erzeugt werden, falls es erforderlich ist, daß der Kanal auch in die Halbleiterschicht unter der Feldabschirm-Gateelektrode 1 implantiert werden soll. Daher besteht dann, wenn das SOI-Substrat OB verwendet wird, die Möglichkeit, daß die Verunreinigung auch in die vergrabenen Oxidschicht OX in den Abschnitt, in dem keine Feldabschirm-Gateelektrode 1 ausgebildet ist, implantiert werden kann, und andererseits kann die Verunreinigung unter der Seitenwand-Oxidschicht 14 der Feldabschirm-Gateelektrode 1 nicht die gewünschte Konzentration aufweisen.
  • Ferner offenbart die Druckschrift US 5 164 806 eine Elementisolationsstruktur, die zur Isolation der Elemente eines Halbleitersubstrats verwendet wird, und die einen Dotierungsbereich mit einer geringeren Konzentration als die eines Source-/Drain- und eines Kanalstoppbereichs zwischen dem Source-/Drain-Bereich eines in einem aktiven Bereich ausgebildeten MOS-Transistors und dem unter einer LOCOS-Schicht ausgebildeten Kanalstoppbereich aufweist.
  • Eine Feldabschirmisolationsstruktur weist eine Dotierungsbereich mit geringer Konzentration zwischen dem Source-/Drain-Bereich eines in dem aktiven Bereich ausgebildeten MOS-Transistor und dem durch eine Feldabschirmelektrodenschicht bedeckten Oberflächenbereich. Der Dotierungsbereich mit geringer Konzentration verbessert deren Übergangsdurchbruchspannung in dem Grenzbereich zu dem Elementisolationsbereich.
  • Eine verbesserte LOCOS-Schicht wir in einem amorphen Bereich auf der Oberfläche des Substrats durch ein schräges Ionenimplantationsverfahren bei einem rotierenden Substrat ausgebildet, und der amorphe Bereich wird durch thermische Oxidation ausgebildet. Das Verfahren unterdrückt das Auftreten eines Vogelschnabels.
    •
  • Die Erfindung ist auf eine Halbleitereinrichtung gerichtet. Ihr liegt die Aufgabe zugrunde, einen Aufbau eines MOS- Transistors mit Feldabschirm-Isolationsstruktur wobei ein Verfahren für die Herstellung desselben bereitzustellen, mittels welchen die Zuverlässigkeit einer Gateoxidschicht verbessert wird und durch eine Kanalimplantation verursachte Probleme gelöst sind.
  • Gemäß einem ersten Gesichtspunkt der Erfindung wird die vorstehende Aufgabe gelöst durch eine Halbleitereinrichtung, umfassend eine Feldabschirm-Isolationsstruktur für das elektrische Isolieren von MOS-Transistoren, wobei die Feldabschirm-Isolationsstruktur versehen ist mit: einer Feldabschirm-Oxidschicht, die auf einem Halbleitersubstrat ausgebildet ist; und einer Feldabschirm-Gateelektrode, die auf der Feldabschirm-Oxidschicht ausgebildet ist, und wobei ein Randabschnitt der Feldabschirm-Oxidschicht dicker ist als ein Mittenabschnitt derselben, und eine Fläche des Halbleitersubstrats, auf der jeder der MOS-Transistoren ausgebildet ist, tieferliegend angeordnet ist, als eine Fläche des Halbleitersubstrats, auf der die Feldabschirm-Oxidschicht ausgebildet ist.
  • Bei einer derartigen Halbleitereinrichtung ist es, da der Randabschnitt der Feldabschirm-Oxidschicht dicker ist als der Mittenabschnitt derselben, möglich, einen Durchschlag an dem Randabschnitt, an dem eine Konzentration der elektrischen Feldliniendichte auftritt, zu vermeiden, wodurch infolgedessen die Zuverlässigkeit der Feldabschirm-Isolationsstruktur erhöht wird. Außerdem ist es, da die Fläche des Halbleitersubstrats, auf dem der MOS-Transistor ausgebildet ist, tiefer liegt als die Fläche des Halbleitersubstrats, auf dem die Feldabschirm-Oxidschicht ausgebildet ist, möglich, den Abstand zwischen der Gateelektrode des MOS-Transistors und der oberhalb des MOS-Transistors bereitgestellten Zwischenverbindungsschicht zu erweitern und die parasitäre Kapazität zwischen diesen zu reduzieren, so daß daher eine Halbleiter mit schnellerer Taktfrequenz und geringerer Leistungsaufnahme bereitgestellt werden kann.
  • Vorteilhaft ist hierbei das SOI-Substrat mit einer SOI-Schicht, die auf einem isolierenden Substrat ausgebildet ist, und die Feldabschirm-Isolationsstruktur und jeder der MOS-Transistoren, die auf der SOI-Schicht ausgebildet sind: Hierdurch wird auch dann, wenn die Feldabschirm-Isolationsstruktur auf dem SOI-Substrat ausgebildet ist, die Zuverlässigkeit der Feldabschirm-Isolationsstruktur erhöht und die parasitäre Kapazität zwischen der Gateelektrode des MOS-Transistors und der oberhalb den MOS-Transistor bereitgestellten Zwischenverbindungsschicht verringert.
  • In einer Weiterbildung der Erfindung ist eine Verunreinigungskonzentration in der SOI-Schicht unter der Feldabschirm-Gateelektrode höher als diejenige in einem Kanalbereich jedes der in der SOI-Schicht ausgebildeten MOS-Transistoren.
  • Hierdurch wird der elektronische Widerstand in der SOI-Schicht unter der Feldabschirm-Gateelektrode gesenkt und es kann durch diesen Abschnitt der SOI-Schicht das Substratpotential zuverlässig festgelegt werden.
  • Bevorzugt weist der Kanalbereich von jedem der in der SOI-Schicht ausgebildeten MOS-Transistoren eine Verunreinigung eines ersten Leitungstyps mit einer ersten Konzentration und eine Verunreinigung eines zweiten Leitungstyps mit einer zweiten Konzentration auf, die niedriger ist als die erste Konzentration, und die Konzentration der Verunreinigung des ersten Leitungstyps in der SOI-Schicht unter der Feldabschirm-Gateelektrode ist nahezu gleich der ersten Konzentration.
  • Bei einer derartigen Halbleitereinrichtung ist die effektive Konzentration der Verunreinigung des ersten Leitungstyps in dem Kanalbereich im Wesentlichen verringert. Die Konzentration der Verunreinigung des ersten Leitungstyps in der SOI-Schicht unter der Feldabschirm-Gateelektrode bleibt gleich. Infolgedessen wird, da die Verunreinigungskonzentration in dem Kanalbereich ein geeignetes verringertes Niveau erhält, während die Verunreinigungskonzentration in der SOI-Schicht unter der Feldabschirm-Gateelektrode höher ist, der elektrische Widerstand in der SOI-Schicht unter der Feldabschirm-Gateelektrode gesenkt und es kann durch diesen Abschnitt der SOI-Schicht das Substratpotential zuverlässig festgelegt werden.
  • In einer vorteilhaften Weiterbildung der Erfindung umfaßt die Feldabschirm-Isolationsstruktur ferner eine erste isolierende Oxidationsschutzschicht, die zwischen der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelektrode ausgebildet ist; und eine zweite isolierende Oxidationsschutzschicht, die direkt auf der Feldabschirm-Gateelektrode ausgebildet ist.
  • Das Bereitstellen der ersten und der zweiten isolierenden Oxidationsschutzschicht auf und unter der Feldabschirm-Gateelektrode verhindert eine Oxidation der Feldabschirm-Gateelektrode, die zu einer Abnahme der Dicke führt.
  • Vorteilhaft umfaßt die Halbleitereinrichtung Überlagerungs-Prüfmarken, die auf dem Halbleitersubstrat bereitgestellt sind und zur Ausrichtung bei der Erzeugung der Feldabschirm-Isolationsstruktur verwendet werden, wobei die Feldabschirm-Isolationsstruktur selektiv auf jeder der Überlagerungs-Prüfmarken ausgebildet wird.
  • Durch Verwenden der Überlagerungs-Prüfmarkierungen in dem Herstellungsprozeß kann eine präzise Ausrichtung der Feldabschirm-Isolationsstruktur erzielt werden.
  • Vorteilhaft bestehen die Überlagerungs-Prüfmarken aus einer Vielzahl von LOCOS-Oxidschichten, die unabhängig voneinander sind, wobei die Vielzahl der LOCOS-Oxidschichten in einer ersten Gruppe von LOCOS-Oxidschichten, die in einer ersten Richtung angeordnet sind, und in einer zweiten Gruppe von LOCOS-Oxidschichten, die in einer zweiten Richtung, die senkrecht zu der ersten Richtung verläuft, angeordnet sind. Die Feldabschirm-Isolationsstruktur ist unabhängig auf jeder der Vielzahl der LOCOS-Oxidschichten ausgebildet.
  • Hierdurch kann in einer entsprechenden Halbleitereinrichtung die Abweichung der Feldabschirm-Isolationsstruktur in der ersten Richtung und in der zweiten Richtung senkrecht zu der ersten Richtung durch die Position der Feldabschirm-Isolationsstruktur, die auf jeder der ersten und der zweiten Gruppe von LOCOS-Oxidschichten ausgebildet ist, überprüft werden.
  • Die vorstehende Aufgabe wird ferner erfindungsgemäß gelöst durch ein Verfahren zur Herstellung einer Halbleitereinrichtung, wobei die Halbleitereinrichtung eine Feldabschirm-Isolationsstruktur für das elektrische Isolieren von MOS-Transistoren umfaßt, und die Feldabschirm-Isolationsstruktur eine Feldabschirm-Oxidschicht, die auf einem Halbleitersubstrat ausgebildet ist, und eine Feldabschirm-Gateelektrode, die auf der Feldabschirm-Oxidschicht ausgebildet ist, beinhaltet, und wobei das Verfahren versehen ist mit den Schritten: (a) Vorbereiten des Halbleitersubstrats; (b) selektives Ausbilden der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelektrode auf der Halbleitereinrichtung und danach Ausbilden von Seitenwand-Oxidschichten auf Seitenwänden der Feldabschirm-Gateelektrode; und (c) Ausbilden einer Opfer-Oxidschicht auf einer freiliegenden Fläche des Halbleitersubstrats und Entfernen der Opfer-Oxidschicht.
  • In Übereinstimmung mit diesem Verfahren für die Herstellung der Halbleitereinrichtung erlaubt die Ausbildung der Opfer-Oxidschicht auf dem Halbleitersubstrat die Korrektur der zahnförmigen Erhebung des Halbleitersubstrats, das in der Nähe des Randabschnitts der Seitenwand-Oxidschicht erzeugt wird, wenn die Seitenwand-Oxidschicht ausgebildet wird, um Defekte oder Fehler in der Gateoxidschicht des MOS-Transistors aufgrund der zahnförmigen Erhebung des Halbleitersubstrats zu verhindern, so daß daher die Zuverlässigkeit der Gateoxidschicht erhöht wird. Ferner wird, da der Randabschnitt der Feldabschirmoxidschicht durch die Opfer-Oxidschicht dicker wird und die Fläche des Halbleitersubstrats, auf der der MOS-Transistor ausgebildet ist, durch Oxidation verbraucht wird, die Fläche des Halbleitersubstrats, auf dem der MOS-Transistor ausgebildet ist, derart zurückgeformt, daß sie niedriger liegt als die Fläche des Halbleitersubstrats, auf dem die Feldabschirm-Oxidschicht ausgebildet ist. Den Effekt nutzend, daß die Opfer-Oxidschicht die Verunreinigung in der Halbleiterschicht absorbiert, ist es möglich, die Verunreinigungskonzentration des Halbleitersubstrats abhängig vom Ort frei zu ändern.
  • Schritt (a) wird bevorzugt auf einem SOI-Substrat ausgeführt, bei dem eine SOI-Schicht auf einem isolierenden Substrat und die Feldabschirm-Oxidschicht und die Opfer-Oxidschicht auf der SOI-Schicht ausgebildet sind.
  • Hierdurch ist es möglich, ein Verfahren bereitzustellen, das für die Herstellung der Halbleitereinrichtung mit der Feldabschirm-Isolationsstruktur auf der SOI-Schicht geeignet ist.
  • In einer vorteilhaften Weiterbildung des Verfahrens beinhaltet Schritt (a) das Durchführen einer Ionenimplantation mit einer Verunreinigung eines ersten Leitungstyps in die SOI-Schicht derart, daß die Verunreinigung des ersten Leitungstyps eine erste Konzentration hat, und beinhaltet der Schritt (c) den Schritt des (c-1) Durchführens einer Ionenimplantation nach dem Ausbilden der Opfer-Oxidschicht mit einer Verunreinigung eines zweiten Leitungstyps in die SOI-Schicht durch die Opfer-Oxidschicht derart, daß die Verunreinigung des zweiten Leitungstyps eine zweite Konzentration hat, die niedriger ist als die erste Konzentration.
  • Alternativ kann der Schritt (a) das Durchführen einer Ionenimplantation mit einer Verunreinigung eines ersten Leitungstyps in die SOI-Schicht derart, daß die Verunreinigung des ersten Leitungstyps eine erste Konzentration hat, beinhalten, und der Schritt (b) den Schritt des (b-1) Durchführens einer Ionenimplantation vor dem Ausbilden der Seitenwand-Oxidschichten mit einer Verunreinigung eines zweiten Leitungstyps in die SOI-Schicht unter Verwendung der Feldabschirm-Gateelektrode als Maske derart, daß die Verunreinigung des zweiten Leitungstyps eine zweite Konzentration hat, die niedriger ist als die erste Konzentration, beinhalten.
  • In Übereinstimmung mit der vorstehenden vorteilhaften Weiterbildung und der beschriebenen Alternative ist es möglich, ein Verfahren bereitzustellen, das für die Herstellung der Halbleitereinrichtung mit dem Aufbau derart, daß die Verunreinigungskonzentration in der SOI-Schicht unter der Feldabschirm-Gateelektrode höher ist als diejenige in dem Kanalbereich des in der SOI-Schicht ausgebildeten MOS-Transistors, geeignet ist.
  • Gemäß einem weiteren Gesichtspunkt der Erfindung umfaßt der Schritt (b) die Schritte des (b-2) vollständigen Ausbildens der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelektrode, und (b-3) selektiven Entfernens der Feldabschirm-Gateelektrode. Die Schritte (b-2) und (b-3) werden vor dem Schritt (b-1) durchgeführt.
  • In Übereinstimmung mit dem derart ausgestalteten Verfahren für die Herstellung einer Halbleitereinrichtung wird, da die Verunreinigung des zweiten Leitungstyps in die SOI-Schicht durch die Feldabschirm-Oxidschicht implantiert wird, der Eintritt unerwünschter Substanzen in die SOI-Schicht blockiert, so daß eine Kontamination der SOI-Schicht verhindert wird.
  • Gemäß einer weiteren vorteilhaften Ausgestaltung umfasst das Verfahren bevorzugt die Schritte des selektiven Ausbildens einer LOCOS-Oxidschicht an einer vorbestimmten Position auf einer Fläche des Halbleitersubstrats vor dem Schritt (b), wobei der Schritt (b) den Schritt des (b-4) Ausbildens einer Resistmaske auf der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelektrode und selektiven Entfernens der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelektrode durch Ätzen beinhaltet, und wobei die LOCOS-Oxidschicht als eine Überlagerungs-Prüfmarke bei der Ausbildung der Resistmaske verwendet wird.
  • Hierdurch können ein bestimmter Aufbau sowie ein bestimmtes Verfahren für die Ausrichtung bei dem Ausbilden der Feldabschirm-Isolationsstruktur bereitgestellt werden. Darüber hinaus kann, da die Überlagerungs-Prüfmarkierung vor der Ausbildung der Feldabschirm-Isolationsstruktur erzeugt wird, die Kanalimplantation durch Verwenden der Überlagerungs-Prüfmarkierung für beispielsweise die Ausrichtung der Masken bei der Kanalimplantation selektiv durchgeführt werden. Daher ist es möglich, die Verunreinigungskonzentration in dem Kanalimplantationsbereich zu vergleichmäßigen und zu verhindern, daß die Verunreinigung aus dem gewünschten Bereich austritt bzw. außerhalb diesem implantiert wird, da keine Änderung der Implantationsenergie benötigt wird.
  • Weiter bevorzugt beinhaltet der Schritt (b) die Schritte des (b-5) Ausbildens einer ersten isolierenden Oxidationsschutzschicht derart, daß diese zwischen der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelektrode zu liegen kommt; und (b-6) Ausbildens einer zweiten isolierenden Oxidationsschutzschicht direkt auf der Feldabschirm-Gateelektrode.
  • In Übereinstimmung hiermit kann ein bestimmtes Verfahren zum Ausbilden der ersten und der zweiten isolierenden Oxidationsschutzschicht auf und unter der Feldabschirm-Gateelektrode bereitgestellt werden.
  • Gemäß einem weiteren Gesichtspunkt der Erfindung wird die Feldabschirm-Oxidschicht durch eine chemische Abscheidung aus der Dampfphase (CVD) erzeugt, wodurch eine präzise Dicke der Feldabschirm-Oxidschicht erhalten werden kann.
    •
  • Die Erfindung wird nachstehend anhand von bevorzugten Ausführungsbeispielen unter Bezugnahme auf die beigefügte Zeichnung näher beschrieben. Es zeigen:
  • 1 eine Aufsicht auf eine Halbleitereinrichtung mit einer Feldabschirm-Isolationsstruktur;
  • 2 einen Querschnitt, der einen Aufbau einer Halbleitereinrichtung in Übereinstimmung mit einem ersten bevorzugten Ausführungsbeispiel zeigt;
  • 3 bis 9 Schritte in einem Prozeß für die Herstellung der Halbleitereinrichtung gemäß dem ersten Ausführungsbeispiel;
  • 10 eine Aufsicht auf eine SOI-Einrichtung mit einer Feldabschirm-Isolationsstruktur;
  • 11 und 12 Querschnitte, von welchen jeder einen Aufbau einer Halbleitereinrichtung in Übereinstimmung mit einem zweiten bevorzugten Ausführungsbeispiel zeigt;
  • 13 bis 17 Schritte in einem Prozeß für die Herstellung der Halbleitereinrichtung gemäß dem zweiten bevorzugten Ausführungsbeispiel;
  • 18 bis 22 Schritte in einem Prozeß für die Herstellung der Halbleitereinrichtung gemäß einem dritten bevorzugten Ausführungsbeispiel;
  • 23 und 24 Schritte in einem Prozeß für die Herstellung der Halbleitereinrichtung in Übereinstimmung mit einer Modifikation des dritten bevorzugten Ausführungsbeispiels;
  • 25 eine Aufsicht auf eine Halbleitereinrichtung in Übereinstimmung mit einem vierten bevorzugten Ausführungsbeispiel;
  • 26 einen Querschnitt, der einen Aufbau der Halbleitereinrichtung in Übereinstimmung mit dem vierten bevorzugten Ausführungsbeispiel zeigt;
  • 27 bis 42 Schritte in einem Prozeß für die Herstellung der Halbleitereinrichtung gemäß dem vierten bevorzugten Ausführungsbeispiel;
  • 43, wie die Überlagerungs-Prüfmarkierungen zu verwenden sind;
  • 44 eine Aufsicht auf eine Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur;
  • 46 bis 51 Schritte in einem Prozeß für die Herstellung einer Halbleitereinrichtung gemäß dem Stand der Technik;
  • 52 einen Querschnitt, der den Aufbau der Halbleitereinrichtung gemäß dem Stand der Technik zeigt;
  • 53 bis 55 Schritte in einem Prozeß für die Herstellung einer Halbleitereinrichtung gemäß dem Stand der Technik;
  • 56 bis 58 ein Problem der Halbleitereinrichtung gemäß dem Stand der Technik;
  • 59 bis 60 Schritte in einem Prozeß der Implantation eines Kanals gemäß dem Stand der Technik; und
  • 62 bis 64 ein Problem des Kanalimplantationsprozesses gemäß dem Stand der Technik.
  • Nachstehend werden unter Bezugnahme auf 1 bis 9 eine Halbleitereinrichtung und ein Herstellungsverfahren hierfür in Übereinstimmung mit einem ersten bevorzugten Ausführungsbeispiel beschrieben.
  • 1 ist eine Aufsicht auf eine Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur. In dieser Figur ist, den aktiven Bereich des MOS-Transistors definierend, eine Feldabschirm-Gateelektrode (FS-Gateelektrode) 10 nach Art eines rechteckförmigen Umrandung ausgebildet, um eine Feldabschirm-Isolationsstruktur zu bilden, und ist eine Gateelektrode 20 des MOS-Transistors oberhalb der Feldabschirm-Gateelektrode 10 derart ausgebildet, daß die Feldabschirm-Gateelektrode halbiert wird.
  • Die aktiven Bereiche AR, die sich außerhalb auf beiden Seiten der Gateelektrode 20 befinden, sind Bereiche, die als Source/Drain-Bereiche (S/D-Bereiche) 30 dienen, und oberhalb der Source/Drain-Bereiche 30 sind Source/Drain-Elektroden (S/D-Elektroden), die im wesentlichen aus Aluminium bestehen, ausgeformt. Eine Vielzahl von Kontaktlöchern 50 sind zwischen den Source/Drain-Bereichen 30 und den Source/Drain-Elektroden 40 erzeugt.
  • Darüber hinaus sind isolierende Schichten zwischen der Feldabschirm-Gateelektrode 10 und der Gateelektrode 20 sowie zwischen dem Source/Drain-Bereich 30 und der Source/Drain-Elektrode 40 bereitgestellt, die jedoch aus Gründen der Übersichtlichkeit der Darstellung und um zu ermöglichen, daß wesentliche Elemente verdeutlicht sind, in dieser Figur nicht gezeigt sind.
  • 2 zeigt einen Querschnitt entlang der Linie B-B gemäß 1, der einen Aufbau des MOS-Transistors und die auf einem (Bulk-) Siliziumsubstrat ausgebildete Feldabschirm-Gateelektrode 10 darstellt.
  • Gemäß 2 ist eine Gateoxidschicht 201 auf der Fläche eines Siliziumsubstrats SB zwischen zwei Feldabschirm-Gateelektroden 10 ausgebildet, und ist eine Polysiliziumschicht 202 derart aufgebracht, daß die Gateoxidschicht 201 und die Feldabschirm-Gateelektrode 10 bedeckt werden. Eine Siliziumschicht 203 ist auf der Polysiliziumschicht 202 ausgebildet. Darüber hinaus wird in dem Siliziumsubstrat SB unter der Gateoxidschicht 201 ein Kanalbereich erzeugt, wenn die Vorrichtung in Betrieb ist.
  • Die Feldabschirm-Gateelektrode 10 weist eine Feldabschirm-Gateoxidschicht 101, die auf der Fläche des Siliziumsubstrats SB ausgebildet ist, eine untere Feldabschirm-Nitridschicht (eine erste isolierende Oxidationsschutzschicht) 102, eine Polysiliziumschicht 103, eine obere Feldabschirm-Nitridschicht (eine zweite isolierende Oxidationsschutzschicht) 104 und eine obere Feldabschirm-Oxidschicht 105 auf, die in dieser Reihenfolge auf der Feldschirm-Gateoxidschicht 101 ausgebildet sind; ferner sind Seitenwand-Oxidschichten 106 auf den Seitenflächen dieser Filme und Schichten ausgebildet. In einigen Fällen werden darüber hinaus der Aufbau der Feldabschirm-Gateelektrode 10 als Feldabschirm-Isolationsstruktur und die Polysiliziumschicht 103 als Feldabschirm-Gateelektrode bezeichnet.
  • Eine zwischenliegende isolierende Schicht 90 ist derart ausgebildet, daß sie die Feldabschirm-Gateelektrode 10, die Gateelektrode 20 und den Source/Drain-Bereich 30 (nicht gezeigt) bedeckt. Ein Kontaktloch 50 ist ausgebildet, durchdringt die zwischenliegende isolierende Schicht 90, die sich an einem Endabschnitt der Gateelektrode 20 befindet und mit einem Leiter gefüllt ist, um dadurch die Gateelektrode 20 und eine Gate-Zwischenverbindungsschicht 60 elektrisch miteinander zu verbinden.
  • Nachstehend wird unter Bezugnahme auf 3 bis 9 ein Verfahren für die Herstellung der Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur angegeben. Im Folgenden wird im wesentlichen ein Prozeß für die Herstellung der Feldabschirm-Gateelektrode 10 bereitgestellt.
  • Zunächst werden die Feldabschirm-Gateoxidschicht 101, die untere Feldabschirm-Nitridschicht 102, die Polysiliziumschicht 103, die obere Feldabschirm-Nitridschicht 104 und die obere Feldabschirm-Oxidschicht 105 auf dem Siliziumsubstrat SB (mit implantiertem Kanal) in dieser Reihenfolge aufgeschichtet.
  • Die Feldabschirm-Gateoxidschicht 101 wird durch ein CVD-Verfahren oder durch thermische Oxidation mit einer Dicke zwischen 10 und 100 nm erzeugt. Die untere Feldabschirm-Nitridschicht 102 wird durch beispielsweise ein CVD-Verfahren mit einer Dicke zwischen zum Beispiel 10 und 50 nm erzeugt. Die Polysiliziumschicht 103 wird durch beispielsweise ein CVD-Verfahren bei einer Temperatur von zum Beispiel 600 bis 800°C mit einer Dicke zwischen 50 und 100 nm erzeugt. Die Polysiliziumschicht 103 wird mit Phosphorionen (P) mit einer Implantationsdosis von etwa 1 × 1020/cm2 als Verunreinigung dotiert. Die obere Feldabschirm-Nitridschicht 104 wird durch beispielsweise ein CVD- Verfahren mit einer Dicke zwischen zum Beispiel 10 und 50 nm erzeugt. Die obere Feldabschirm-Oxidschicht 105 wird durch beispielsweise ein CVD-Verfahren bei einer Temperatur von zum Beispiel 700°C mit einer Dicke zwischen 50 und 100 nm erzeugt.
  • In dem Schritt gemäß 3 wird eine Resistmaske R11 selektiv auf der oberen Feldabschirm-Oxidschicht 105 ausgebildet, und werden sodann mehrere Schichten von der oberen Felabschirm-Oxidschicht 105 bis zu der unteren Feldabschirm-Nitridschicht 102 selektiv entfernt. Die Feldabschirm-Gateoxidschicht 102 wird belassen, um die Beschädigung des Siliziumsubstrats SB aufgrund des Ätzvorgangs zu verringern.
  • Nachfolgend wird nach dem Entfernen der Resistmaske R11 eine Oxidschicht 107, die zu der Seitenwand-Oxidschicht 106 werden soll, durch ein CVD-Verfahren in dem Schritt gemäß 4 ausgebildet.
  • In dem Schritt gemäß 5 wird die Oxidschicht 107 durch anisotropes Trockenätzen entfernt, um die Seitenwand-Oxidschicht 106 auf den Seitenflächen der mehreren Schichten, bestehend aus der unteren Feldabschirm-Nitridschicht 102, der Polysiliziumschicht 103, der oberen Feldabschirm-Nitridschicht 104 und der oberen Feldabschirm-Oxidschicht 105, zu erzeugen. In diesem Schritt wird auch die Feldabschirm-Gateoxidschicht 101 außerhalb der Seitenwand-Oxidschicht 106 entfernt, und zu dieser Zeit wird das Siliziumsubstrat SB nahe dem Randabschnitt der Seitenwand-Oxidschicht 106 vertieft entfernt derart, daß ein zahnförmiger Abschnitt DP erzeugt wird.
  • In dem Schritt gemäß 6 wird eine Opfer-Oxidschicht SO auf der Fläche des Siliziumsubstrats erzeugt. Die Opfer- Oxidschicht SO wird durch ein CVD-Verfahren oder durch thermische Oxidation bei einer Temperatur zwischen 750 und 1200°C mit einer Dicke zwischen 10 und 50 nm erzeugt.
  • Die Opfer-Oxidschicht SO wird nicht nur auf der freiliegenden Fläche des Siliziumsubstrats SB ausgebildet, sondern auch auf der Fläche des Siliziumsubstrats SB, die von der Feldabschirm-Gateelektrode 10 bedeckt ist, so daß infolgedessen die Feldabschirm-Gateoxidschicht 101 dicker wird.
  • Im einzelnen ist, wie in 6 gezeigt, die Feldabschirm-Gateoxidschicht 101 unter der Seitenwand-Oxidschicht 106 an dem Randabschnitt der Feldabschirm-Gateelektrode 10 dicker. Dies ist darauf zurückzuführen, daß sich Sauerstoff, der als Oxidationsmittel für die Ausbildung der Opfer-Oxidschicht SO verwendet wird, in das Siliziumsubstrat SB unter der Seitenwand-Oxidschicht 106 eindringt, um das Siliziumsubstrat SB zu oxidieren.
  • Ein Erhöhen der Dicke der Feldabschirm-Gateoxidschicht 101 an dem Randabschnitt der Feldabschirm-Gateelektrode 10 gewährleistet eine höhere Ausfallsicherheit des Feldabschirm-Gates.
  • Die Erzeugung der Feldabschirm-Gateoxidschicht 101 mittels einem CVD-Verfahren ist nachteilig, weil im allgemeinen eine Oxidschicht, die durch ein CVD-Verfahren erzeugt wird, im Hinblick auf die Ausfallsicherheit (Widerstand gegenüber Durchschlag und dergleichen) einer durch thermische Oxidation erzeugten Schicht unterlegen ist. In diesem bevorzugten Ausführungsbeispiel wird jedoch die Feldabschirm-Gateoxidschicht 101 an dem Randabschnitt der Feldabschirm-Gateelektrode 10 dicker, wenn die Opfer-Oxidschicht SO ausgebildet wird, um einen Durchschlag auch an dem Kantenabschnitt, an dem eine Konzentration der elektrischen Feldliniendichte wahrscheinlich auftritt, zu vermeiden, so daß daher die CVD-Oxidschicht eine Ausfallsicherheit erreichen kann, die der der thermischen Oxidschicht gleichwertig ist. Darüber hinaus kann die Dicke der Feldabschirm-Gateoxidschicht 101 an dem Randabschnitt der Feldschirm-Gateelektrode 10 in einem gewissen Ausmaß durch die Dicke der Opfer-Oxidschicht SO gesteuert werden, und andererseits kann, falls die Feldabschirm-Gateoxidschicht 101 mit der Ausbildung der Gateoxidschicht unfreiwillig dicker wird, die Dicke der Feldabschirm-Gateoxidschicht 101, die nicht frei gewählt wird, nicht gesteuert werden.
  • Der Sauerstoff dringt durch die Seitenwand-Oxidschicht 106 weiter nach innen ein, aber die Polysiliziumschicht 103 wird nicht oxidiert, da ihre obere und ihre untere Fläche von der oberen Feldabschirm-Nitridschicht 104 und der unteren Feldabschirm-Nitridschicht 102 bedeckt sind, so daß infolgedessen eine Abnahme der Dicke der Polysiliziumschicht 103 vermieden wird. Falls eine Abnahme der Dicke der Polysiliziumschicht 103 nicht besonders berücksichtigt werden muß, beispielsweise in einem Fall, in dem die Polysiliziumschicht 103 ausreichend dick ist, ist es nicht erforderlich, die obere Feldabschirm-Nitridschicht 104 und die untere Feldabschirm-Nitridschicht 102 bereitzustellen.
  • Außerdem wird, wie in 6 gezeigt, der Höhen- bzw. Niveauunterschied des zahnförmigen Abschnitts DP nahe dem Randabschnitt der Seitenwand-Oxidschicht 106 durch die Opfer-Oxidschicht SO reduziert. Unter Beachtung des Randabschnitts EP in dem zahnförmigen Abschnitt DP dringt der Sauerstoff in den Kantenabschnitt EP von der Seitenwand der Feldabschirm-Gateoxidschicht 101 und der Seitenwand des zahnförmigen Abschnitts DP her ein, so daß daher der Randabschnitt EP den höchsten Siliziumverbrauch hat. Infolgedessen wird der Randabschnitt EP abgerundet und wird der zahnförmige Abschnitt DP flach, wobei sein Höhen- bzw. Niveauunterschied reduziert wird.
  • Darüber hinaus wird, da das Silizium in der Fläche des Siliziumsubstrats SB durch Ausbilden der Opfer-Oxidschicht SO verbraucht wird, die Fläche des Siliziumsubstrats SB durch diesen Siliziumverbrauch nach dem Entfernen der Opfer-Oxidschicht SO zurückgeformt. Infolgedessen nimmt der Abstand zwischen der in diesem Abschnitt ausgebildeten Gateelektrode und der Zwischenverbindungsschicht, die mit der zwischenliegenden isolierenden Schicht ausgebildet ist, durch die Zurückformung des Siliziumsubstrats SB zu. Somit wird die parasitäre Kapazität zwischen diesen reduziert, und es kann somit eine Halbleitereinrichtung mit schnellerer Taktfrequenz und mit geringerem Leistungsverbrauch bereitgestellt werden.
  • Vor und nach dem Erzeugen der Opfer-Oxidschicht SO wird ein Tempervorgang auf der Feldschirm-Gateoxidschicht 101 und der oberen Feldabschirm-Oxidschicht 105 bei einer Temperatur zwischen 1000 bis 1200°C für die Dauer von 10 bis 60 Minuten durchgeführt.
  • Diese Temperung hat den Zweck, die Beschädigung aufgrund des Ätzvorgangs zu beseitigen, und hat dann, wenn die Feldabschirm-Gateoxidschicht 101 und die obere Feldabschirm-Oxidschicht 105 mittels einem CVD-Verfahren erzeugt werden, den weiteren Zweck, die Ätzrate der CVD-Oxidschicht, d. h. der Feldabschirm-Gateoxidschicht 101 und der oberen Feldabschirm-Oxidschicht 105, auf einen Wert vergleichbar der einer thermischen Oxidschicht in dem nachfolgendem Naßätzvorgang zu steigern (üblicherweise ist die Ätzrate der CVD-Oxidschicht geringer als die der thermischen Oxidschicht).
  • Nachfolgend wird in dem Schritt gemäß 7 die Opfer-Oxidschicht SO durch Naßätzen entfernt. In diesem Fall wird kein zahnförmiger Abschnitt DP an dem Randabschnitt der Feldabschirm-Gateelektrode 10 in dem Siliziumsubstrat SB aufgefunden.
  • In dem Schritt gemäß 8 wird, vor dem Erzeugen der Gateoxidschicht, ein Naßätzvorgang vollständig durchgeführt, um eine natürliche Oxidschicht, die auf der Fläche des Siliziumsubstrats SB entstanden ist, zu entfernen. Zu dieser Zeit werden, zusammen mit der natürlichen Oxidschicht, die obere Feldabschirm-Oxidschicht 105 und die Seitenwand-Oxidschicht 106 geringfügig (mit) entfernt und zurückgeformt. In 8 gibt die durchbrochene Linie an, wo die obere Feldabschirm-Oxidschicht 105 und die Seitenwand-Oxidschicht 106 vor dem Entfernen der natürlichen Oxidschicht ausgebildet waren. Wie aus 8 deutlich wird, wird auch dann, wenn die obere Feldschirm-Oxidschicht 105 und die Seitenwand-Oxidschicht 106 zurückgeformt werden, in der Umgebung der Seitenwand-Oxidschicht 106 kein Randabschnitt erzeugt.
  • Demzufolge tritt, wie in 9 gezeigt, kein Defekt oder Fehler in der Umgebung der Seitenwand-Oxidschicht 106 aufgrund des Vorhandenseins des Kantenabschnitts auf, wenn die Gateoxidschicht 201 ausgebildet wird, so daß daher die Zuverlässigkeit der Gateoxidschicht in der Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur erhöht wird.
  • In dem Schritt gemäß 9 wird die Polysiliziumschicht 202, die die Gateelektrode bildet auf der Gateoxidschicht 201 ausgebildet, wird danach eine selbstausrichtende Silizidschicht (nicht gezeigt) nur auf der oberen Fläche der Gateelektrode 20 und der Fläche des Source/Drain-Bereichs (nicht gezeigt) erzeugt, und wird die zwischenliegende isolierende Schicht 90 derart ausgebildet, daß die Feldabschirm-Gateelektrode 10, die Gateelektrode 20 und den Source/Drain-Bereich 30 bedeckt werden. Auf diese Art und Weise kann die Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur gemäß dem in 1 und 2 gezeigten ersten bevorzugten Ausführungsbeispiel bereitgestellt werden.
  • In der vorstehenden Beschreibung des ersten bevorzugten Ausführungsbeispiels unter Bezugnahme auf 3 und 4 wird ein Beispiel herangezogen, in dem die Resistmaske R11 selektiv auf der oberen Feldabschirm-Oxidschicht 105 ausgebildet wird, und unter Verwendung der Resistmaske R11 die mehreren Schichten der oberen Feldabschirm-Oxidschicht 105 bis hin zu der unteren Feldabschirm-Nitridschicht 102 selektiv entfernt werden. Als weiteres Beispiel kann ein Verfahren angegeben werden, in dem nur die obere Feldabschirm-Oxidschicht 105 mit der Resistmaske R11 strukturiert wird und andere Schichten unter Verwendung der oberen Feldabschirm-Oxidschicht 105 als Maske strukturiert werden.
  • Dies verhindert das Auftreten des mit der Verwendung der Resistmaske R11 verbundenen Nachteils. Im einzelnen wird dann, wenn die Resistmaske R11 verwendet wird, die aus Resistmaske R11 freigesetzte Verunreinigung auf der Seitenwand der danebenliegenden Schicht abgeschieden, so daß die Breite der Schicht zunimmt. Falls dieses Phänomen in mehr als einer Schicht auftritt, besteht die Möglichkeit dahingehend, daß der Querschnitt der mehrfach geschichteten Struktur derart stufig werden kann, daß die Form der Resistmaske R11 nicht präzise wiedergegeben werden kann. Das Einschränken der Verwendung der Resistmaske R11 verhindert das Auftreten des wie vorstehend angegebenen Nachteils.
  • Darüber hinaus wird in der vorstehenden Beschreibung des ersten Ausführungsbeispiels unter Bezugnahme auf 3 und 4 ein Beispiel herangezogen, in dem die Oxidschicht 107, die zu der Seitenwand-Oxidschicht 106 werden soll, mittels einem CVD-Verfahren erzeugt wird, ohne die Feldabschirm-Gateoxidschicht 101 zu entfernen. Als weiteres Beispiel kann ein Verfahren angegeben werden, in dem die Oxidschicht 107, die zu der Seitenwand-Oxidschicht 107 werden soll, nach dem Erzeugen der Feldabschirm-Gateoxidschicht 101 ausgebildet wird. In diesem Fall kann, obwohl ein zahnförmiger Abschnitt DP in dem Siliziumsubstrat SB an dem Randabschnitt der Feldabschirm-Gateelektrode 10 erzeugt wird, der zahnförmige Abschnitt DP durch die Opfer-Oxidschicht SO sicher aufgelöst werden.
  • In einem zweiten bevorzugten Ausführungsbeispiel wird die Erfindung auch auf eine Halbleitereinrichtung mit einem SOI-Substrat (Silizium-auf-Isolator-Substrat) angewendet, wodurch besonders die Zuverlässigkeit der Gateoxidschicht und der Feldabschirm-Gateoxidschicht durch Ausbilden der Opfer-Oxidschicht auf der Fläche des Siliziumsubstrats auch in der Halbleitereinrichtung mit auf dem SOI-Substrat ausgebildeter Feldabschirm-Isolationsstruktur erhöht wird.
  • Da die SOI-Einrichtung einen Aufbau aufweist, bei dem sich der Kanal in einem schwebenden Zustand befindet, tritt das Problem einer Verschlechterung der Drain-Durchschlagspannung aufgrund des Effekts des sich in schwebendem Zustand befindenden Substrats (ein Phänomen, das durch einen Kanal in einem schwebenden Zustand verursacht wird) auf. Um dieses Problem zu lösen ist es wirkungsvoll, das Body-Potential, d.h. das Kanalpotential, durch Bereitstellen einer Body-Elektrode festzulegen. Die Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur ist am besten geeignet für die Bereitstellung der Body-Elektrode.
  • 10 ist eine Aufsicht auf eine beispielhafte SOI-Einrichtung mit Feldabschirm-Isolationsstruktur. In dieser Figur ist ein Öffnungsabschnitt OP1, der als aktiver Bereich AR des MOS-Transistors dient, in einer Feldabschirm-Gateelektrode 110, die von oben gesehen rechteckförmig ist, bereitgestellt. Eine Gateelektrode 210 des MOS-Transistors ist derart ausgebildet, daß sie den aktiven Bereich AR halbiert. Die aktiven Bereiche RR, die sich außerhalb auf beiden Seiten der Gateelektrode 210 befinden, sind Bereich, die als Source/Drain-Bereiche 310 dienen. Ferner sind Kontaktlöcher 510 mit dem Source/Drain-Bereich 310 verbunden.
  • Die Randabschnitte entlang der Längenrichtung der Gateelektrode 210 sind auf die Feldabschirm-Gateelektrode 110, mit der die Kontaktlöcher 510 verbunden sind, erweitert.
  • Zusätzlich zu dem Öffnungsabschnitt OP1 ist ein Öffnungsabschnitt OP2 bereitgestellt, mit dem das Kontaktloch 510 zum Anschluß an die Body-Elektrode verbunden ist.
  • 11 und 12 zeigen Querschnitte entlang der Linien A-A bzw. B-B gemäß 10.
  • Gemäß 11 ist die Feldabschirm-Gateelektrode 110 auf einem SOI-Substrat OB ausgebildet. Das SOI-Substrat OB besteht aus einem isolierenden Substrat, das das Siliziumsubstrat SB und eine vergrabene Oxidschicht OX, die auf dieser ausgebildet ist, sowie eine SOI-Schicht (einkristalline Siliziumschicht) SL, die auf dem isolierenden Substrat ausgebildet ist, umfaßt. Die Feldabschirm-Gateelektrode 110 weist eine Feldabschirm-Gateoxidschicht 111, die auf der Fläche der SOI-Schicht SL ausgebildet ist, eine untere Feldabschirm-Nitridschicht 112, die auf der Feldabschirm-Gateoxidschicht 111 ausgebildet ist, eine Polysiliziumschicht 113, eine obere Feldabschirm-Nitridschicht 114 und eine obere Feldabschirm-Oxidschicht 115 auf, und Seitenwand-Oxidschichten 116 sind auf den Seitenflächen dieser Filme und Schichten ausgebildet.
  • Das SOI-Substrat OB kann durch ein SIMOX (Separation by Implanted Oxygen)-Verfahren, durch Wafer-Bonden oder durch ein bekanntes anderes Verfahren erzeugt werden.
  • Eine Polysiliziumschicht 212 ist teilweise auf der Feldabschirm-Gateelektrode 110 ausgebildet, und eine Silizidschicht 213 ist auf der Polysiliziumschicht 212 ausgebildet.
  • Eine weitere Silizidschicht 213, die als Body-Elektrode dienen soll, ist auf der Oberfläche der SOI-Schicht SL an der Unterseite des Öffnungsabschnitts OP2, der in der Feldabschirm-Gateelektrode 110 bereitgestellt ist, ausgebildet, und eine isolierende Zwischenschicht 910 ist derart ausgebildet, daß sie die Feldabschirm-Gateelektrode 110 und den Öffnungsabschnitt OP2 bedeckt.
  • Die Kontaktlöcher 510 sind, die isolierende Zwischenschicht 910 durchdringend, auf der Silizidschicht 213, die in dem Öffnungsabschnitt OP2 ausgebildet ist, und auf der Silizidschicht 213, die auf der Polysiliziumschicht 212 ausgebildet ist, ausgebildet.
  • Gemäß 12 ist die Gateoxidschicht 211 auf der Fläche der SOI-Schicht SL zwischen zwei Feldabschirm-Gateelektroden 110 ausgebildet, und ist die Polysiliziumschicht 212 derart erzeugt, daß sie die Gateoxidschicht 211 und teilweise die Feldabschirm-Gateelektroden 110 bedeckt. Die Silizidschicht 213 ist auf der Polysiliziumschicht 212 ausgebildet.
  • Die isolierende Zwischenschicht 910 ist über den Feldabschirm-Gateelektroden 110 und der Gateelektrode 210 ausgebildet, und die Kontaktlöcher 510 sind, die isolierende Zwischenschicht 910 durchdringend, an den Randabschnitten der Polysiliziumschicht 212 ausgebildet.
  • Wie zuverlässig das Body-Potential festgelegt ist, hängt bei der Halbleitereinrichtung mit dem Aufbau gemäß 10 von dem Widerstand über dem Kanal des Transistors und die Body-Elektrode, d.h, dem Widerstand der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 ab.
  • Außerdem hängt der Widerstandswert der SOI-Schicht unter der Feldabschirm-Gateelektrode von der Schichtdicke der SOI-Schicht, deren Verunreinigungskonzentration und dem Abstand zwischen dem Kanal des Transistors und der Body-Elektrode ab. Im einzelnen, gemäß 11, hängt er von der Schichtdicke der SOI-Schicht SL, deren Verunreinigungskonzentration und dem Abstand zwischen der Silizidschicht 213 und der SOI-Schicht SL unter der Polysiliziumschicht 212 ab. Gemäß 10 ist der kleinste Abstand L zwischen dem Randabschnitt des Öffnungsabschnitts OP2 und der Gateelektrode 210 der Abstand zwischen dem Kanal des Transistors und der Body-Elektrode.
  • Um den Widerstandswert der SOI-Schicht unter der Feldabschirm-Gateelektrode 110 zu reduzieren, ist es erforderlich, den kleinsten Abstand L soweit als möglich zu verkürzen. Falls dies im Hinblick auf den Aufbau der Einrichtung schwierig sein sollte, ist es anstelle dessen erforderlich, die Schichtdicke in der SOI-Schicht SL zu erhöhen, oder die Verunreinigungskonzentration in der SOI-Schicht SL zu erhöhen.
  • Für die Optimierung der Transistorcharakteristiken besteht eine Grenze für die Schichtdicke der SOI-Schicht SL. Beispielsweise muß die SOI-Schicht SL eine Schichtdicke von etwa 100 nm haben.
  • Es ist nicht möglich, die Verunreinigungskonzentration in der SOI-Schicht SL zu hoch festzulegen, da sie in Übereinstimmung mit der Verunreinigungskonzentration in dem Kanalbereich festgelegt ist.
  • Ein Verfahrend bei dem die Opfer-Oxidschicht in dem Substrat des Siliziumsubstrats ausgebildet wird, erfüllt diese Forderungen und kann weiter den Widerstandswert der SOI-Schicht unter der Feldabschirm-Gateelektrode reduzieren.
  • Bezugnehmend auf einen Herstellungsprozeß wird nachstehend ein Aufbau für das Reduzieren des Widerstandswerts der SOI-Schicht SL unter der Feldabschirm-Gateelektrode beschrieben.
  • Nachstehend wird unter Bezugnahme auf 13 bis 17 ein Verfahren für die Herstellung der Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur im wesentlichen für einen Prozeß für die Herstellung der Feldabschirm-Gateelektrode 110 gemäß 12 beschrieben.
  • Der Schritt der Erzeugung der Feldabschirm-Gateoxidschicht 111, der unteren Feldabschirm-Nitridschicht 112, der Polysiliziumschicht 113, der oberen Feldabschirm-Nitridschicht 114 und der oberen Feldabschirm-Oxidschicht 115 auf dem SOI-Substrat OB in dieser Reichenfolge und der Schritt der Erzeugung der Seitenwand-Oxidschicht 116 auf den Seitenwänden dieser Filme und Schichten, d.h. die Schritte vor 13, sind weitgehend dieselben wie diejenigen für die Herstellung der Halbleitereinrichtung in dem ersten bevorzugten Ausführungsbeispiel, das unter Bezugnahme auf 3 bis 5 diskutiert wurde, so daß daher eine redundante Diskussion weggelassen wird.
  • Während in dem ersten Ausführungsbeispiel die Verunreinigung vor dem Erzeugen der Feldabschirm-Gateelektrode 110 in das Siliziumsubstrat SB implantiert wird (Kanalimplantation) derart, daß die Verunreinigungskonzentration geeignet für den Kanalbereich werden kann, wird in dem zweiten Ausführungsbeispiel die Verunreinigung vor dem Erzeugen der Feldabschirm-Gateelektrode 110 in die SOI-Schicht SL implantiert derart, daß die Verunreinigungskonzentration höher werden kann als diejenige, die für den Kanalbereich geeignet ist. Beispielsweise wird dann, wenn ein NMOS-Transistor erzeugt wird, Bor (B) als Verunreinigung bei einer Energie von 10 bis 30 KeV und mit einer Dosis von 1 × 1012 bis 5 × 1013/cm2 implantiert.
  • Darüber hinaus wird in dem Schritt gemäß 13 die SOI-Schicht SL nahe der Seitenwand-Oxidschicht 16 vertieft entfernt, um den zahnförmigen Abschnitt DP zu erzeugen, wie bei der Erzeugung der Feldabschirm-Gateelektrode auf dem großvolumigen Siliziumsubstrat.
  • Nachfolgend wird in dem Schritt gemäß 14 die Opfer-Oxidschicht SO auf der Fläche der SOI-Schicht SL ausgebildet. Das Verfahren für die Erzeugung der Opfer-Oxidschicht SO ist dasselbe wie dasjenige des ersten Ausführungsbeispiels, so daß keine weitere Beschreibung derselben erfolgt.
  • Dann wird die Ausfallsicherheit der Gateoxidschicht auf dasselbe Maß wie dasjenige der thermischen Oxidschicht erhöht, da die Feldabschirm-Gateoxidschicht 111 an dem Randabschnitt der Feldabschirm-Gateelektrode 110 durch Ausbilden der Opfer-Oxidschicht SO dicker gemacht wird, und wird weiter verbessert, da der Niveauunterschied des zahnförmigen Abschnitts DP nahe dem Randabschnitt der Seitenwand-Oxidschicht 116 verringert wird, um keinen Randabschnitt zu bilden.
  • Die Verunreinigungskonzentration in dem Kanalbereich (innerhalb der SOI-Schicht SL nicht unter der Feldabschirm-Gateelektrode gemäß 4) kann für den Kanalbereich geeignet eingestellt werden, während die Verunreinigungskonzentration in der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 hoch ist. Somit wird die vor dem Erzeugen der Feldabschirm-Gateelektrode (Anfangskonzentration) festgelegte Konzentration beibehalten, und es wird der volle Wirkungsvorteil erzielt, dass die Opfer-Oxidschicht SO die Verunreinigung in der SOI-Schicht SL absorbiert.
  • Im einzelnen wird, wie durch Pfeile in 14 angedeutet, dann, wenn die Opfer-Oxidschicht SO die Verunreinigung in der SOI-Schicht SL absorbiert, die Verunreinigung in dem Kanalbereich niedriger als diejenige, die vor dem Erzeugen der Feldabschirm-Gateelektrode implantiert wurde. Unter Berücksichtigung der zu absorbierenden Verunreinigungsmenge kann die Anfangskonzentration der Verunreinigung so festgelegt werden, daß die Verunreinigungskonzentration nach der Absorption der Verunreinigung in dem Kanalbereich den gewünschten Wert erreicht.
  • Das Erfordernis einer geeigneten Verunreinigungskonzentration in dem Kanalbereich wird erfüllt, indem der volle Wirkungsvorteil erzielt wird, dass die Opfer-Oxidschicht SO die Verunreinigung in der SOI-Schicht SL absorbiert. Somit kann die Verunreinigungskonzentration in der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 angehoben und der Widerstandswert der SOI-Schicht SL unter der Feldabschirm-Gateelektrode abgesenkt werden.
  • Die SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 ist dicker und die SOI-Schicht SL in dem Kanalbereich weist eine für den Kanalbereich geeignete Dicke auf. Auf diese Weise wird der volle Wirkungsvorteil erzielt, dass das Silizium in der Oberfläche der SOI-Schicht SL durch Ausbilden der Opfer-Oxidschicht SO verbraucht wird, während die Oberfläche der SOI-Schicht SL durch den Siliziumverbrauch nach dem Entfernen der Opfer-Oxidschicht SO zurückgebildet wird.
  • In dem Schritt gemäß 15 wird die Opfer-Oxidschicht SO entfernt, und als Resultat hiervon haben die SOI-Schicht SL in dem Kanalbereich und diejenige unter der Feldabschirm-Gateelektrode 110 unterschiedliche Dicken. Im einzelnen wird die Dicke der SOI-Schicht SL in dem Kanalbereich durch L1 repräsentiert, während diejenige der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 durch L2 repräsentiert wird.
  • In dem Schritt des Erzeugens der SOI-Schicht SL wird die Dicke der SOI-Schicht SL festgelegt auf einen Wert L2 dicker als L1, welches geeignet ist für Betriebscharakteristiken eines Transistors, so daß die Dicke der SOI-Schicht SL nach dem Entfernen der Opfer-Oxidschicht SO den Wert L1 annehmen sollte.
  • Durch diese Festlegung kann die SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 dicker ausgeführt, und der Widerstandswert der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 abgesenkt werden.
  • 16 und 17 zeigen die Schritte des Durchführens eines vollständigen bzw. ganzflächigen Naßätzvorgangs vor dem Erzeugen der Gateoxidschicht und des Erzeugens der Gateoxidschicht 211 und der Polysiliziumschicht 212, ähnlich denjenigen der 8 bzw. 9 gemäß dem ersten Ausführungsbeispiel, so daß eine redundante Diskussion dieser Schritte weggelassen wird.
  • Falls die Verunreinigungskonzentration in der SOI-Schicht SL so hoch ist, daß die Verunreinigung durch die Opfer-Oxidschicht SO allein nicht vollständig absorbiert werden kann, kann eine Implantation mit Ionen, deren Leitungstyp zu dem der in den Kanal implantierten Ionen entgegengesetzt ist, durchgeführt werden.
  • Mit anderen Worten ausgedrückt wird nachstehend in einem dritten bevorzugten Ausführungsbeispiel ein Fall beschrieben, in dem die Verunreinigungskonzentration in der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 so hoch wie möglich ist.
  • In diesem Fall wird vor dem Erzeugen der Feldabschirm-Gateelektrode 110 eine Verunreinigung in die SOI-Schicht SL derart implantiert, daß die Verunreinigungskonzentration in dieser höher sein kann als diejenige, die für den Kanalbereich geeignet ist. Beispielsweise wird dann, wenn ein NMOS-Transistor erzeugt wird, Bor (B) als Verunreinigung bei einer Energie von 10 bis 30 KeV und mit einer Dosis von 1 × 1012 bis 1 × 1014/cm2 implantiert.
  • Falls die implantierten Ionen eine Dosis von 1 × 1014/cm2 haben, können sie, da ihre Konzentration zu hoch ist, durch die Opfer-Oxidschicht SO allein nicht vollkommen bis zum Erreichen der für den Kanalbereich geeigneten Konzentration absorbiert werden, so daß es daher unmöglich ist, einen geeigneten Transistorschwellenwert zu erhalten.
  • In diesem Fall wirkt eine Implantation von Ionen mit einem Bor entgegengesetzten Leitungstyp in die SOI-Schicht SL der Wirkung von Bor entgegen, um dadurch die Verunreinigungskonzentration in dem Kanalbereich zu verringern.
  • Bezugnehmend auf einen Herstellungsprozeß wird nachstehend ein Aufbau, der den Widerstandswert der SOI-Schicht unter der Feldabschirm-Gateelektrode reduzieren soll, beschrieben.
  • 18 bis 22 beschreiben ein Verfahren für die Herstellung der Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur. Die Beschreibung wird im folgenden im wesentlichen für einen Prozeß für die Herstellung der Feldabschirm-Gateelektrode 110 gemäß 12 bereitgestellt.
  • Da die Schritte vor 18 weitgehend dieselben sind wie diejenigen für die Herstellung der Halbleitereinrichtung in dem ersten bevorzugten Ausführungsbeispiel, das unter Bezugnahme auf 3 bis 5 beschrieben wurde, wird eine redundante Beschreibung weggelassen.
  • Während in dem ersten bevorzugten Ausführungsbeispiel die Verunreinigung vor dem Erzeugen der Feldabschirm-Gateelektrode 110 in das Siliziumsubstrat SB implantiert wird (Kanalimplantation) derart, daß die Verunreinigungskonzentration geeignet für den Kanalbereich werden kann, wird in dem dritten bevorzugten Ausführungsbeispiel die Verunreinigung vor dem Erzeugen der Feldabschirm-Gateelektrode 110 in die SOI-Schicht SL derart implantiert, daß die Verunreinigungskonzentration höher werden kann als diejenige, die für den Kanalbereich geeignet ist. Beispielsweise wird dann, wenn ein NMOS-Transistor erzeugt wird, Bor (B) als Verunreinigung bei einer Energie von 10 bis 30 KeV und mit einer Dosis von 1 × 1014/cm2 implantiert .
  • Nachfolgend wird in dem Schritt gemäß 19 die Opfer-Oxidschicht SO auf der Fläche der SOI-Schicht SL ausgebildet. Das Verfahren für das Erzeugen der Opfer-Oxidschicht SO ist dasselbe wie dasjenige des ersten Ausführungsbeispiels, so daß keine weitere Beschreibung desselben erfolgt.
  • Dann wird die Ausfallsicherheit der Gateoxidschicht auf dasselbe Maß wie dasjenige der thermischen Oxidschicht erhöht, da die Feldabschirm-Gateoxidschicht 111 an dem Randabschnitt der Feldabschirm-Gateelektrode 110 durch Ausbilden der Opfer-Oxidschicht SO dicker gemacht wird, und wird weiter verbessert, da der Niveauunterschied des zahnförmigen Abschnitts DP nahe dem Randabschnitt der Seitenwand-Oxidschicht 116 verringert wird, um keinen Randabschnitt zu bilden.
  • Ferner kann die Verunreinigungskonzentration in dem Kanalbereich durch die Opfer-Oxidschicht SO allein nicht geeignet ausgestaltet werden.
  • Dann wird, falls die Dicke der SOI-Schicht SL 100 nm beträgt und die Verunreinigungskonzentration in dem Kanalbereich gleich 5 × 1017/cm3 werden soll, nach dem Ausbilden der Opfer-Oxidschicht SO Phosphor (P) mit einer Dosis von 9,5 × 1013/cm2 implantiert. Mit anderen Worten wird die Verunreinigungskonzentration in dem Kanalbereich in Übereinstimmung mit der verbleibenden Dosis von Bor nach dem Subtrahieren der Dosis von Phosphor-Ionen festgelegt.
  • Darüber hinaus kann die Menge des zu implantierenden Phosphors unter Berücksichtigung der durch die Opfer-Oxidschicht SO zu absorbierenden Verunreinigungsmenge und der Energie der Ionenimplantation bestimmt werden.
  • Infolgedessen beträgt die Verunreinigungskonzentration in dem Kanalbereich etwa 5 × 1017/cm3, und beträgt die Verunreinigungskonzentration in der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 etwa 1 × 1019/cm3. Somit kann, während das Erfordernis einer geeigneten Verunreinigungskonzentration in dem Kanalbereich erfüllt wird, die Verunreinigungskonzentration in der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 angehoben werden, und kann der Widerstandswert der SOI-Schicht SL unter der Feldabschirm-Gateelektrode abgesenkt werden.
  • 20 bis 22 zeigen die Schritte des Entfernens der Opfer-Oxidschicht SO, des Durchführens eines vollständigen bzw. ganzflächigen Naßätzvorgangs vor dem Erzeugen der Gateoxidschicht und des Erzeugens der Gateoxidschicht 211 und der Polysiliziumschicht 212, ähnlich denjenigen der jeweiligen 7 bis 9 gemäß dem ersten Ausführungsbeispiel, so daß eine redundante Diskussion dieser Schritte weggelassen wird. Darüber hinaus zeigen 20 bis 22 einen Bereich IR, in den die Phosphor-Ionen implantiert werden.
  • Außerdem kann nach der Implantation von Phosphor-Ionen wie in 19 gezeigt, um die Schäden in der SOI-Schicht SL aufgrund der Ionenimplantation zu beseitigen, ein Tempervorgang bei einer Temperatur zwischen 600 und 800°C für die Dauer von 10 bis 60 Minuten durchgeführt werden.
  • In der vorstehenden Diskussion des dritten bevorzugten Ausführungsbeispiels wird ein Beispiel herangezogen, in dem Ionen mit einem Leitungstyp, der dem der Ionen im Kanalbereich der SOI-Schicht SL entgegengesetzt ist, nach dem Ausbilden der Opfer-Oxidschicht implantiert werden. Als weiteres Beispiel kann ein Verfahren angegeben werden, in dem die Ionen vor dem Ausbilden der Seitenwand-Oxidschicht 116 implantiert werden.
  • Nachstehend wird ein Prozeß gemäß diesem Verfahren unter Bezugnahme auf 23 und 24 beschrieben. Zunächst werden die Feldabschirm-Gateoxidschicht 111, die untere Feldabschirm-Nitridschicht 114 und die obere Feldabschirm-Oxidschicht 115 in dieser Reihenfolge auf dem SOI-Substrat OB (implantiert mit einem Kanal hoher Konzentration) erzeugt. Wie in 23 gezeigt, wird eine Resistmaske R21 selektiv auf der oberen Feldabschirm-Oxidschicht 115 ausgebildet und werden die mehreren Schichten von der oberen Feldabschirm-Oxidschicht 115 bis zu der unteren Feldabschirm-Nitridschicht 112 selektiv entfernt.
  • Dann werden Phosphor-Ionen oder Arsen-Ionen von oberhalb der Feldabschirm-Gateoxidschicht 111 implantiert. Diese Implantation wird unter denselben Bedingungen wie denjenigen gemäß dem dritten bevorzugten Ausführungsbeispiel durchgeführt.
  • Nach dem Entfernen der Resistmaske R21 wird in dem Schritt gemäß 24 die Oxidschicht 117, die zu der Seitenwand-Oxidschicht 116 werden soll, mittels einem CVD-Verfahren erzeugt. Die nachfolgenden Schritte, d.h. die Schritte des Erzeugens der Seitenwand-Oxidschicht 116, des Erzeugens der Opfer-Oxidschicht SO und des Erzeugens der Gateelektrode 210 sind dieselben wie diejenigen der 5 bis 9 gemäß dem ersten bevorzugten Ausführungsbeispiel.
  • Durch Implantieren der Verunreinigungen mit einem Leitungstyp, der dem der Verunreinigungen in dem Kanalbereich entgegengesetzt ist, vor dem Erzeugen der Seitenwand-Oxidschicht 116 dient das Tempern vor und/oder nach dem Erzeugen der Opfer-Oxidschicht SO in der Absicht, die Ätzrate der oberen Feldabschirm-Oxidschicht 115 zu verbessern, auch als eine solche nach der Implantation von Phosphor-Ionen in der Absicht, daß eine Erholung von dem Schaden in der SOI-Schicht SL aufgrund der Implantation eintritt, so daß daher die Häufigkeit, mit der der Tempervorgang durchgeführt wird, verringert werden kann.
  • Da die Ionen von oberhalb der Feldabschirm-Gateoxidschicht 111, die verhältnismäßig dick ist (10 bis 100 nm), implantiert werden, blockiert die Feldabschirm-Gateoxidschicht 111 das Eintreten unerwünschter Substanzen, die von einem Ionenimplanter wegfliegen, in die SOI-Schicht SL, um eine Kontamination der SOI-Schicht SL zu verhindern.
  • In der vorstehenden Beschreibung der ersten bis dritten Ausführungsbeispiele werden Beispiele herangezogen, in welchen die Erfindung in der Hauptsache auf einen NMOS-Transistor angewandt wird. Die Erfindung kann jedoch auch auf einen PMOS-Transistor oder einen CMOS-Transistor angewandt werden.
  • Nachstehend wird als viertes bevorzugtes Ausführungsbeispiel ein Beispiel beschrieben, in dem die Erfindung auf einen CMOS-Transistor angewandt wird. In diesem bevorzugten Ausführungsbeispiel ist ein Fall dargestellt, in dem ein CMOS-Transistor auf einem SOI-Substrat ausgebildet ist und eine Verunreinigung mit einem Leitungstyp, der zu dem der Verunreinigung in dem Kanalbereich in der SOI-Schicht SL entgegengesetzt ist, nach dem Erzeugen der Opfer-Oxidschicht SI implantiert wird, um den Widerstandswert der SOI-Schicht SL unter der Feldabschirm-Gateelektrode zu reduzieren.
  • Weiter werden in diesem bevorzugten Ausführungsbeispiel auch Überlagerungs-Prüfmarkierungen, die zum Überprüfen der Erzeugungsposition der Feldabschirm-Gateelektrode verwendet werden, diskutiert.
  • 25 ist eine Aufsicht, die einen Aufbau eines CMOS-Transistors mit Feldabschirm-Isolationsstruktur zeigt. In einem NMOS-Transistorerzeugungsbereich NR gemäß 25, der einen aktiven Bereich NAR und einen Körperelektrodenerzeugungsbereich NBR definiert, ist eine Feldabschirm-Gateelektrode 120 nach Art einer rechteckförmigen Umrandung ausgebildet, um eine Feldabschirm-Isolationsstruktur zu bilden, und ist eine Gateelektrode 220 des NMOS-Transistors oberhalb des aktiven Bereichs NAR ausgebildet derart, daß der aktive Bereich NAR halbiert wird.
  • Die aktiven Bereiche NAR, die sich außerhalb zu beiden Seiten der Gateelektrode 220 befinden, sind Bereiche, die als Source/Drain-Bereiche 320 dienen, und Kontaktlöcher 520 sind jeweils in den Source/Drain-Bereichen 320 ausgebildet. Die Kontaktlöcher 520 sind auch in einem Randabschnitt entlang der Längsrichtung der Gateelektrode 220 und in einer Ecke der Feldabschirm-Gateelektrode 120 ausgebildet.
  • Darüber hinaus sind Überlagerungs-Prüfmarkierungen MK1 und MK2 zum Überprüfen der Erzeugungsposition der Feldabschirm-Gateelektrode in dem NMOS-Transistorerzeugungsbereich NR angeordnet.
  • In einem neben dem NMOS-Transistorerzeugungsbereich NR ausgebildeten PMOS-Transistorerzeugungsbereich PR, der einen PMOS-Transistor-Aktivbereich PAR definiert, ist eine Feldabschirm-Gateelektrode 130 nach Art einer rechteckförmigen Umrandung ausgebildet, um eine Feldabschirm-Isolationsstruktur zu bilden, und ist eine Gateelektrode 230 des PMOS-Transistors oberhalb des aktiven Bereichs PAR ausgebildet derart, daß der aktive Bereich PAR halbiert wird.
  • Die aktiven Bereiche PAR, die sich außerhalb zu beiden Seiten der Gateelektrode 230 befinden, sind Bereiche, die als Source/Drain-Bereiche 330 dienen, und Kontaktlöcher 530 sind jeweils in den Source/Drain-Bereichen 330 ausgebildet. Die Kontaktlöcher 530 sind auch in einem Randabschnitt entlang der Längsrichtung der Gateelektrode 230 ausgebildet. Das Kontaktloch 530 nahe bei der Feldabschirm-Gateelektrode 130 ist mit der Bodyelektrode (nicht gezeigt) verbunden.
  • Der NMOS-Transistorerzeugungsbereich NR und der PMOS-Transistorerzeugungsbereich PR sind durch eine LOCOS-Schicht (Local Oxidation of Silicon) LL elektrisch voneinander isoliert.
  • Ferner sind isolierende Schichten auf dem NMOS-Transistorerzeugungsbereich NR und dem PMOS-Transistorerzeugungsbereich PR bereitgestellt, jedoch aus Gründen der Übersichtlichkeit der Darstellung und um eine deutliche Erkennbarkeit der wesentlichen Elemente zu ermöglichen in dieser Figur nicht gezeigt.
  • 26 ist ein Querschnitt entlang der Linie A-A gemäß 25. Gemäß dieser Figur sind alle Elemente auf dem SOI-Substrat OB ausgebildet. Das SOI-Substrat OB besteht aus dem Siliziumsubstrat SB, der vergrabenen Oxidschicht OX, die auf dem Siliziumsubstrat SB ausgebildet ist, und der SOI-Schicht SL, die auf der vergrabenen Oxidschicht OX ausgebildet ist. Ferner kann das SOI-Substrat OB durch ein SIMOX-Verfahren (Separation by Implanted Oxygen), durch Wafer-Bonden oder durch ein bekanntes anderes Verfahren erzeugt werden.
  • In dem NMOS-Transistorerzeugungsbereich NR weist die Feldabschirm-Gateelektrode 120 eine Feldabschirm-Gateoxidschicht 121, die auf der Fläche der SOI-Schicht SL ausgebildet ist, auf, eine untere Feldabschirm-Nitridschicht 122, eine Polysiliziumschicht 123, eine obere Feldabschirm-Nitridschicht 124 und eine obere Feldabschirm-Oxidschicht 125, die in dieser Reihenfolge auf der Feldabschirm-Gateoxidschicht 121 ausgebildet sind, und sind Seitenwand-Oxidschichten 126 auf den Seitenflächen dieser Filme und Schichten ausgebildet.
  • Die Gateelektrode 220 ist zwischen zwei Feldabschirm-Gateelektroden 120 ausgebildet. Die Gateelektrode 220 weist eine Gateoxidschicht 221, die auf der Fläche der SOI-Schicht SL ausgebildet ist, und eine Polysiliziumschicht 222, die auf der Gateoxidschicht 221 ausgebildet ist, auf, eine Silizidschicht 223 ist auf der Polysiliziumschicht 222 ausgebildet, und Seitenwand-Oxidschichten 224 sind auf den Seitenwänden dieser Filme und Schichten aufgebracht. Bereiche innerhalb der Oberfläche der SOI-Schicht SL außerhalb befindlich auf beiden Seiten der Gateelektrode 220 dienen als Source/Drain-Bereiche 320. Innerhalb des Source/Drain-Bereichs 320 sind eine Source/Drain-Schicht und eine niedrig dotierte Drainschicht (nicht gezeigt) ausgebildet. Die Fläche des Source/Drain-Bereichs 320 ist mit einer Silizidschicht 323 bedeckt. Die Fläche der SOI-Schicht SL in dem Bodyelektrodenerzeugungsbereich NBR ist mit der Silizidschicht 223 bedeckt, um als eine Bodyelektrode BD1 zu dienen.
  • Die Überlagerungs-Prüfmarkierungen MK1 und MK2 (nicht gezeigt) bestehen aus LOCOS-Schichten LL1; auf jeder LOCOS-Schicht LLl ist ein mehrschichtiges Feldabschirm-Gateelektroden-Element FG wie die Feldabschirm-Gateelektrode 120 ausgebildet, um eine Feldabschirm-Isolationsstruktur zu bilden.
  • In dem PMOS-Transistorerzeugungsbereich PR ist eine Gateoxidschicht 231 auf der Fläche der SOI-Schicht SL zwischen zwei Feldabschirm-Gateelektroden 130 ausgebildet, und ist eine Polysiliziumschicht 232 derart ausgebildet, daß die den oberen Abschnitt der Gateoxidschicht 231 und teilweise den oberen Abschnitt der Feldabschirm-Gateelektrode 130 bedeckt. Eine Silizidschicht 233 ist auf der Polysiliziumschicht 232 ausgebildet, und Seitenwand-Oxidschichten 234 sind auf den Seitenwänden dieser Filme und Schichten aufgebracht. Die Fläche der SOI-Schicht SL nahe der Feldabschirm-Gateelektrode 130 ist mit der Silizidschicht 233 bedeckt, um als eine Bodyelektrode BD2 zu dienen.
  • Die Feldabschirm-Gateelektrode 130 weist eine Feldabschirm-Gateoxidschicht 131, die auf der Fläche der SOI-Schicht SL ausgebildet ist, auf, und eine untere Feldabschirm-Nitridschicht 132, eine Polysiliziumschicht 133, eine obere Feldabschirm-Nitridschicht 134 und eine obere Feldabschirm-Oxidschicht 135, die in dieser Reihenfolge auf der Feldabschirm-Gateoxidschicht 131 ausgebildet sind; ferner sind Seitenwand-Oxidschichten 126 auf den Seitenflächen dieser Filme und Schichten ausgebildet.
  • Eine isolierende Zwischenschicht 930 ist über der Feldabschirm-Gateelektrode 130 und der Feldabschirm-Gateelektrode 230 ausgebildet, Kontaktlöcher 520 sind mit den Source/Drain-Bereichen 320 und der Bodyelektrode BD1 verbunden, und Kontaktlöcher 530 sind mit den Source/Drain-Bereichen 330 und der Bodyelektrode BD2 verbunden.
  • Nachstehend wird unter Bezugnahme auf 27 bis 42 ein Verfahren für die Herstellung der Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur beschrieben.
  • In dem Schritt gemäß 27 wird eine Oxidschicht OFl mittels einem CVD-Verfahren und/oder thermischer Oxidation bei einer Temperatur von 800°C mit einer Dicke von 10 bis 30 nm erzeugt.
  • Nachfolgend wird eine Nitridschicht NF1 mittels einem CVD-Verfahren beispielsweise bei einer Temperatur von 700°C mit einer Dicke von 100 bis 200 nm erzeugt. Eine Resistmaske R31 wird auf der Nitridschicht NFl ausgebildet.
  • Mit der Resistmaske R31 wird die Nitridschicht NF1 durch Ätzen strukturiert. Nach dem Entfernen der Resistmaske R31 wird eine LOCOS-Oxidation unter Verwendung der Nitridschicht NF als Maske durchgeführt, um die LOCOS- Schicht LL1 zur elektrischen Isolation der SOI-Schicht SL zu erzeugen, wie in 28 gezeigt. Um ein Aufwerfen zu verhindern wird hierin die SOI-Schicht SL in den NMOS-Transistorerzeugungsbereich NR und den PMOS-Transistorerzeugungsbereich PR unterteilt. Zu diesem Zeitpunkt werden die LOCOS-Schichten LL erzeugt, um als Überlagerungs-Prüfmarkierungen MK1 und MK2 zu dienen. Nach der LOCOS-Oxidation wird die Nitridschicht NF1 durch Ätzen mit heißer Phosphorsäure entfernt.
  • Nachfolgend wird in dem Schritt gemäß 29 eine Resistmaske R32 in dem PMOS-Transistorerzeugungsbereich PR ausgebildet und wird ein Kanal in den NMOS-Transistorerzeugungsbereich NR implantiert. Diese Kanalimplantation wird beispielsweise mit Bor-Ionen bei einer Energie von 10 bis 30 KeV und mit einer Dosis von 1 × 1012 bis 1 × 1014/cm2 durchgeführt.
  • Dann wird in dem Schritt gemäß 30 eine Resistmaske R33 in dem NMOS-Transistorerzeugungsbereich NR ausgebildet und wird ein Kanal in den PMOS-Transistorerzeugungsbereich PR implantiert. Diese Kanalimplantation wird beispielsweise mit Phosphor-Ionen bei einer Energie von 20 bis 60 KeV und mit einer Dosis von 1 × 1012 bis 1 × 1019/cm2 durchgeführt.
  • Infolgedessen ist es, da die Kanalimplantation vor der Erzeugung der Feldabschirm-Gateelektrode durchgeführt wird, möglich, die Verunreinigungskonzentration in dem Kanalimplantationsbereich zu vergleichmäßigen. Außerdem wird die Verunreinigung nicht in die vergrabene Oxidschicht OX implantiert, da die Verunreinigungsimplantation mit der für die SOI-Schicht SL geeigneten Energie durchgeführt wird.
  • Ferner kann, um teilweise die Verunreinigungskonzentration in dem Kanalimplantationsbereich zu steuern, die Verunreinigungskonzentration durch Absorbieren der Verunreinigungen mit der Opfer-Oxidschicht SO oder durch Implantieren von Ionen mit einem Leitungstyp, der dem der in den Kanal implantierten Ionen entgegengesetzt ist im wesentlichen gesenkt werden. Das Verfahren wird in einem nachstehend beschriebenen Prozeß beschrieben.
  • Hierin werden die LOCOS-Schichten LL1, die als die Überlagerungs-Prüfmarkierungen MK1 und MK2 dienen, zur Ausrichtung der Positionen zum Erzeugen der Resistmasken R32 und R33 verwendet, wie in 29 und 30 gezeigt.
  • Nach den Kanalimplantationen kann ein Tempervorgang bei einer Temperatur von 820°C in einer Stickstoffatmosphäre für die Dauer von 5 bis 30 Minuten durchgeführt werden, um vorhandene Schwankungen in der Kristalleigenschaft der SOI-Schicht SL zur Verbesserung der Gleichmäßigkeit der Transistoreigenschaften zu beseitigen.
  • Nach dem Entfernen der Oxidschicht OF1 werden in dem Schritt gemäß 31 die Feldabschirm-Gateelektrode 120 und 130 erzeugt. Eine detaillierte Beschreibung erfolgte in Zusammenhang mit dem Verfahren für die Herstellung des Feldabschirm-Gates unter Bezugnahme auf 18 bis 22 in dem dritten bevorzugten Ausführungsbeispiel, so daß eine solche hier weggelassen wird.
  • Wenn das Feldabschirm-Gate erzeugt wird, ist es, um Abweichungen zu vermeiden, erforderlich, eine präzise Ausrichtung einer Resistmaske, die für die Erzeugung des Feldabschirm-Gates verwendet wird, durchzuführen. Daher wird unter Verwendung der Überlagerungs-Prüfmarkierungen MK1 und MK2 (nicht gezeigt), die aus den LOCOS-Schichten LL1 bestehen, für die Überprüfung die Anordnungsposition einer Belichtungsmaske festgelegt. Die Verwendung der Überlagerungs-Prüfmarkierungen MK1 und MK2 wird nachstehend noch beschrieben werden.
  • Ferner wird, wenn die Feldabschirm-Gateelektroden 120 und 130 erzeugt werden, die Opfer-Oxidschicht SO auf der Fläche der SOI-Schicht SL ausgebildet, weil die SOI-Schichten nahe den Randabschnitten der Seitenwand-Oxidschichten 126 und 136 vertieft entfernt werden.
  • In dem Schritt gemäß 32 wird eine Resistmaske R34 in dem PMOS-Transistorerzeugungsbereich PR ausgebildet, und wird eine Verunreinigung, deren Leitungstyp dem der Verunreinigung in dem Kanalbereich des NMOS-Transistorerzeugungsbereich NR entgegengesetzt ist, in den NMOS-Transistorerzeugungsbereich NR implantiert. Wenn beispielsweise die SOI-Schicht SL eine Dicke von 100 nm hat und wenn Bor als Kanal mit einer Dosis von 1 × 1014/cm2 implantiert wird, wird Phosphor mit einer Dosis von 9,5 × 1013/cm2 implantiert, so daß die Verunreinigungskonzentration in dem Kanalbereich im wesentlichen zu 5 × 1017/cm3 wird. Andererseits bleibt die Verunreinigungskonzentration in der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 120 bei etwa 1 × 1019/cm.
  • In dem Schritt gemäß 33 wird eine Resistmaske R35 in dem NMOS-Transistorerzeugungsbereich NR ausgebildet, und wird eine Verunreinigung, deren Leitungstyp dem der Verunreinigung in dem Kanalbereich des PMOS-Transistorerzeugungsbereichs PR entgegengesetzt ist, in den PMOS-Transistorerzeugungsbereich PR implantiert. In diesem Fall wird Bor implantiert.
  • Nach Entfernen der Opfer-Oxidschicht SO in dem Schritt gemäß 34 wird eine Gate-Oxidation durchgeführt, um eine Oxidschicht OF2 auszubilden, die zu den Gateoxidschichten 221 und 231 auf der Oberfläche der SOI-Schicht SL werden soll. Danach wird eine Polysiliziumschicht PS ausgebildet, die zu der Gateelektrode werden soll, mit einer Dicke von 100 bis 300 nm.
  • In dem Schritt gemäß 35 wird eine Resistmaske R36 in dem PMOS-Transistorerzeugungsbereich PR ausgebildet und Verunreinigungs-Ionen in den NMOS-Transistorerzeugungsbereich NR implantiert. Diese Implantation wird mit Phosphor-Ionen oder Arsen-Ionen bei einer Energie von 5 bis 20 KeV und mit einer Dosis von 3 × 1015 bis 8 × 1015/cm2 durchgeführt.
  • In dem Schritt gemäß 36 wird eine Resistmaske R37 in dem NMOS-Transistorerzeugungsbereich NR ausgebildet, und werden Verunreinigungs-Ionen in den PMOS-Transistorerzeugungsbereich PR implantiert. Diese Implantation wird mit Bor-Ionen bei einer Energie von 5 bis 20 KeV und mit einer Dosis von 3 × 1015 bis 8 × 1015/cm2 durchgeführt.
  • Mit dieser Implantation wird eine Schwellenspannung eines Transistors gesteuert, und wird der Widerstand der Gateelektrode gesenkt. Um die implantierte Verunreinigung zu aktivieren, kann beispielsweise eine Temperung bei einer Temperatur von 850°C für die Dauer von etwa 20 Minuten durchgeführt werden. Darüber hinaus kann diese Temperung nach einer Source/Drain-Implantation durchgeführt werden, wie noch beschrieben werden wird.
  • Nachfolgend werden in dem Schritt gemäß 37 Stickstoff-Ionen in die Polysiliziumschicht PS implantiert, um die Ausfallsicherheit der Gateoxidschicht des MOS-Transistors zu erhöhen. Diese Stickstoffimplantation wird bei einer Energie von 5 bis 30 KeV und mit einer Dosis von 3 × 1014 bis 12 × 1014/cm2 durchgeführt.
  • Nachfolgend werden die Polysiliziumschicht PS und die Oxidschicht OF2 strukturiert, um die Polysiliziumschichten 222 und 232 sowie die Gateoxidschichten 221 und 231 auszubilden.
  • Auf diese Art und Weise werden die Gateelektroden 220 und 230 erhalten.
  • Sodann wird in dem Schritt gemäß 38 eine Resistmaske R38 in dem PMOS-Transistorerzeugungsbereich PR ausgebildet, und wird eine LDD-Implantation in die SOI-Schicht SL des NMOS-Transistorerzeugungsbereichs NR durchgeführt. Diese Implantation wird beispielsweise mit Arsen-Ionen bei einer Energie von 5 bis 20 KeV und mit einer Dosis von 0,1 × 1012 bis 10 × 1012/cm2 durchgeführt.
  • In dem Schritt gemäß 39 wird eine Resistmaske R39 in den NMOS-Transistorerzeugungsbereich NR ausgebildet, und wird eine LLD-Implantation in die SOI-Schicht SL des PMOS-Transistorerzeugungsbereichs PR durchgeführt. Diese Implantation wird beispielsweise mit Bor-Ionen bei einer Energie von 5 bis 20 KeV und mit einer Dosis von 0,1 × 1012 bis 10 × 1012/cm2 durchgeführt. Darüber hinaus kann nach diesen Implantationen ein Tempervorgang bei einer Temperatur von 750 bis 850°C für die Dauer von mehreren Minuten durchgeführt werden.
  • Danach werden die Seitenwand-Oxidschichten 224 und 234 nur auf den Seitenwänden der Gateelektroden 220 und 230 erzeugt. Sodann wird in dem Schritt gemäß 40 eine Resistmaske R40 in dem PMOS-Transistorerzeugungsbereich PR ausgebildet, und wird ein Source/Drain-Bereich in die SOI-Schicht SL des NMOS-Transistorerzeugungsbereichs NR implantiert. Diese Implantation wird beispielsweise mit Arsen-Ionen bei einer Energie von 5 bis 20 KeV und mit einer Dosis von 1 × 1014 bis 50 × 1014/cm2 durchgeführt.
  • In dem Schritt gemäß 41 wird eine Resistmaske R41 in dem NMOS-Transistorerzeugungsbereich NR ausgebildet, und wird ein Source/Drain-Bereich in die SOI-Schicht SL des PMOS-Transistorerzeugungsbereichs PR implantiert. Diese Implantation wird beispielsweise mit Bor-Ionen bei einer Energie von 5 bis 20 KeV und mit einer Dosis von 1 × 1014 bis 50 × 1014/cm2 durchgeführt.
  • Nachfolgend wird in dem Schritt gemäß 42 ein Silizidierungsprozeß ausgeführt, in dem die Silizidschichten 223, 233 und 323 auf den Gateelektroden 220 und 230 sowie auf der Fläche der SOI-Schicht SL erzeugt werden. Diese Silizidschichten 223, 233 und 323 können aus einer Kobalt-Siliziumverbindung, einer Titan-Siliziumverbindung, einer Wolfram-Siliziumverbindung oder ähnlichem bestehen.
  • Danach wird die isolierende Zwischenschicht 903 auf dem NMOS-Transistorerzeugungsbereich NR und dem PMOS-Transistorerzeugungsbereich PR ausgebildet, werden die Kontaktlöcher 520 und 530 erzeugt und werden Leitungen, die im wesentlichen aus Aluminium bestehen, platziert, um den in 25 und 26 gezeigten CMOS-Transistor zu erhalten.
  • Die Verwendung der Überlagerungs-Prüfmarkierungen MK1 und MK2 wird nachstehend unter Bezugnahme auf 43 diskutiert.
  • 43 ist eine vergrößerte Ansicht der Überlagerungs-Prüfmarkierungen MK1 und MK2 gemäß 25, gesehen aus der oberen Richtung in dem Schritt gemäß 31.
  • Gemäß 43 werden die mehrschichtigen Feldabschirm-Gateelektroden-Elemente FG wie beispielsweise die Feldabschirm-Gateelektroden 120 und 130 auf den Überlagerungs-Prüfmarkierungen MK1 und MK2 ausgebildet.
  • Das mehrschichtige Feldabschirm-Gateelektroden-Element FG ist in seiner zweidimensionalen Form ähnlich zu jeder der Überlagerungs-Prüfmarkierungen MK1 und MK2. Diese zweidimensionale Form ähnlich zu jeder der Überlagerungs-Prüfmarkierungen MK1 und MK2. Diese zweidimensionale Form reflektiert die Strukturform der Resistmaske, die verwendet wird, wenn die Feldabschirm-Gateelektroden 120 und 130 erzeugt werden.
  • Da die Strukturform der Resistmaske, die zur Erzeugung der Feldabschirm-Gateelektroden 120 und 130 verwendet wird, eine Strukturform der Belichtungsmaske ist, kann erwogen werden, die Strukturform der Belichtungsmaske auf jede der Überlagerungs-Prüfmarkierungen MK1 und MK2 gemäß 43 zu projizieren.
  • Der Abstand bzw. Zwischenraum zwischen zwei angrenzenden mehrschichtigen Feldabschirm-Gateelektroden-Elementen FG (d.h. der Struktur bzw. Gitterabstand der Belichtungsmaske) unterscheidet sich von dem Abstand S2 zwischen zwei Überlagerungs-Prüfmarkierungen MK1 oder zwei Überlagerungs-Prüfmarkierungen MK2. Falls die Belichtungsmaske abweicht bzw. verschoben ist, sollten die Strukturformen der Belichtungsmaske in den mittig liegenden Überlagerungs-Prüfmarkierungen MK1 und MK2 unter den fünf einzelnen Überlagerungs-Prüfmarkierungen in seitlicher oder vertikaler Richtung verschoben bzw. versetzt werden. Durch Überprüfen der Abweichung (beispielsweise durch eine Sichtprüfung) kann eine Korrektur der Abweichung zwischen der Belichtungsmaske und dem zu beleuchtenden Objekt (d.h. den Halbleitersubstrat) durchgeführt werden.
  • Da die Überlagerungs-Prüfmarkierungen MK1 und MK2 wie vorstehend verwendet werden, werden die mehrschichtigen Elemente wie die Feldabschirm-Gateelektroden 120 und 130 auf dieser ausgebildet.
  • Wie vorstehend beschrieben wurde, ist an einem Randabschnitt einer Feldabschirm-Gateelektrode 10 unter einer Seitenwand-Oxidschicht 106 eine Feldabschirm-Gateoxidschicht 101 dicker. Relativ zu einer Fläche eines Siliziumsubstrats SB unter der Feldabschirm-Gateoxidschicht 101 ist die andere Fläche des Siliziumsubstrats zurückgeformt. Somit können ein MOS-Transistor mit einer Feldabschirm-Isolationsstruktur und ein Verfahren für die Herstellung desselben mit höherer Ausfallsicherheit der Gateoxidschicht bereitgestellt werden.

Claims (15)

  1. Halbleitereinrichtung, mit einer Feldabschirm-Isolationsstruktur (10, 110, 120, 130) für das elektrische Isolieren von MOS-Transistoren, wobei die Feldabschirm-Isolationsstruktur versehen ist mit: einer Feldabschirm-Oxidschicht (101, 111, 121, 131), die auf einem Halbleitersubstrat (SB, OB) ausgebildet ist; und einer Feldabschirm-Gateelektrode (103,113, 123, 133), die auf der Feldabschirm-Oxidschicht ausgebildet ist, und wobei ein Randabschnitt der Feldabschirm-Oxidschicht dicker ist als ein Mittenabschnitt derselben, und eine Fläche des Halbleitersubstrats, auf der jeder der, MOS-Transistoren ausgebildet ist, tieferliegend angeordnet ist als eine Fläche des Halbleitersubstrats, auf der die Feldabschirm-Oxidschicht ausgebildet ist.
  2. Halbleitereinrichtung nach Anspruch 1, wobei das Halbleitersubstrat ein SOI-Substrat (OB) ist mit einer SOI-Schicht, die auf einem isolierenden Substrat (OX) ausgebildet ist, und die Feldabschirm-Isolationsstruktur und jeder der MOS-Transistoren auf der SOI-Schicht ausgebildet sind.
  3. Halbleitereinrichtung nach Anspruch 2, wobei eine Verunreinigungskonzentration in der SOI-Schicht unter der Feldabschirm-Gateelektrode höher ist als diejenige in einem Kanalbereich jedes der in der SOI-Schicht ausgebildeten MOS-Transistoren.
  4. Halbleitereinrichtung nach Anspruch 2, wobei der Kanalbereich jedes der in der SOI-Schicht ausgebildeten MOS-Transistoren eine Verunreinigung eines ersten Leitungstyps mit einer ersten Konzentration und eine Verunreinigung eines zweiten Leitungstyps mit einer zweiten Konzentration, die niedriger ist als die erste Konzentration, aufweist, und die Konzentration der Verunreinigung des ersten Leitungstyps in der SOI-Schicht unter der Feldabschirm- Gateelektrode nahezu gleich der ersten Konzentration ist.
  5. Halbleitereinrichtung nach Anspruch 1, wobei die Feldabschirm-Isolationsstruktur ferner umfaßt: eine erste isolierende Oxidationsschutzschicht (102, 112, 122, 132), die zwischen der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelektrode ausgebildet ist; und eine zweite isolierende Oxidationsschutzschicht (104, 114, 124, 134), die direkt auf der Feldabschirm-Gateelektrode ausgebildet ist.
  6. Halbleitereinrichtung nach Anspruch 1, zudem mit Überlagerungs-Prüfmarken (MK1, MK2), die auf dem Halbleitersubstrat bereitgestellt sind und zur Ausrichtung bei der Erzeugung der Feldabschirm-Isolationsstruktur verwendet werden, wobei die Feldabschirm-Isolationsstruktur selektiv auf jeder der Überlagerungs-Prüfmarken ausgebildet wird.
  7. Halbleitereinrichtung nach Anspruch 6, wobei die Überlagerungs-Prüfmarken aus einer Vielzahl von LOGOS-Oxidschichten (LL1), die unabhängig von einander sind, bestehen, wobei die Vielzahl der LOGOS-Oxidschichten eine erste Gruppe von LOGOS-Oxidschichten, die in einer ersten Richtung angeordnet sind, und eine zweite Gruppe von LOGOS-Oxidschichten, die in einer zweiten Richtung, die senkrecht zu der ersten Richtung verläuft, angeordnet sind, aufweist, und die Feldabschirm-Isolationsstruktur unabhängig auf jeder der Vielzahl der LOGOS-Oxidschichten ausgebildet ist.
  8. Verfahren zur Herstellung einer Halbleitereinrichtung, wobei die Halbleitereinrichtung eine Feldabschirm-Isolationsstruktur (10, 110, 120, 130) zum elektrischen Isolieren von MOS-Transistoren umfaßt, und die Feldabschirm-Isolationsstruktur eine Feldabschirm-Oxidschicht (101, 111, 121, 131), die auf einem Halbleitersubstrat (SB, OB) ausgebildet ist, und eine Feldabschirm-Gateelektrode (103, 113, 123, 133), die auf der Feldabschirm-Oxidschicht ausgebildet ist, aufweist, und wobei das Verfahren versehen ist mit den Schritten: (a) Vorbereiten des Halbleitersubstrats; (b) selektives Ausbilden der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelektrode auf der Halbleitereinrichtung und danach Ausbilden von Seitenwand-Oxidschichten (106, 116, 126, 136) auf Seitenwänden der Feldabschirm-Gateelektrode; und (c) Ausbilden einer Opfer-Oxidschicht (SO) auf einer freiliegenden Fläche des Halbleitersubstrats und Entfernen der Opfer-Oxidschicht.
  9. Verfahren nach Anspruch 8, wobei der Schritt (a) der Schritt des Vorbereitens eines SOI-Substrats (OB) ist, bei dem eine SOI-Schicht (SL) auf einem isolierenden Substrat (OX) ausgebildet ist, und die Feldabschirm-Oxidschicht und die Opfer-Oxidschicht auf der SOI-Schicht ausgebildet sind.
  10. Verfahren nach Anspruch 9, wobei der Schritt (a) den Schritt des Durchführens einer Ionenimplantation mit einer Verunreinigung eines ersten Leitungstyps in die SOI-Schicht derart beinhaltet, daß die Verunreinigung des ersten Leitungstyps eine erste Konzentration hat, und der Schritt (c) den Schritt des (c-1) Durchführens einer Ionenimplantation nach dem Ausbilden der Opfer-Oxidschicht mit einer Verunreinigung eines zweiten Leitungstyps in die SOI-Schicht durch die Opfer-Oxidschicht derart, daß die Verunreinigung des zweiten Leitungstyps eine zweite Konzentration hat, die niedriger ist als die erste Konzentration, beinhaltet.
  11. Verfahren nach Anspruch 9, wobei der Schritt (a) den Schritt des Durchführens einer Ionenimplantation mit einer Verunreinigung eines ersten Leitungstyps in die SOI-Schicht derart beinhaltet, daß die Verunreinigung des ersten Leitungstyps eine erste Konzentration hat, und der Schritt (b) den Schritt des (b-1) Durchführens einer Ionenimplantation vor dem Ausbilden der Seitenwand-Oxidschichten mit einer Verunreinigung eines zweiten Leitungstyps in die SOI-Schicht unter Verwendung der Feldabschirm-Gateelektrode als Maske derart, daß die Verunreinigung des zweiten Leitungstyps eine zweite Konzentration hat, die niedriger ist als die erste Konzentration, beinhaltet.
  12. Verfahren nach Anspruch 11, wobei der Schritt (b) die Schritte des (b-2) vollständigen Ausbildens der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelektrode, und (b-3) selektiven Entfernens der Feldabschirm-Gateelektrode beinhaltet, und wobei die Schritte (b-2) und (b-3) vor dem Schritt (b-1) durchgeführt werden.
  13. Verfahren nach Anspruch 8, zudem mit dem Schritt des selektiven Ausbildens einer LOCOS-Oxidschicht (LL1) an einer vorbestimmten Position auf einer Fläche des Halbleitersubstrats vor dem Schritt (b), wobei der Schritt (b) den Schritt des (b-4) Ausbildens einer Resistmaske auf der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelektrode und selektiven Entfernens der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelektrode durch Ätzen beinhaltet, und wobei die LOCOS-Oxidschicht als eine Überlagerungs-Prüfmarke bei der Ausbildung der Resistmaske verwendet wird.
  14. Verfahren nach Anspruch 8, wobei der Schritt (b) die Schritte des (b-5) Ausbildens einer ersten isolierenden Oxidationsschutzschicht (102, 112, 122, 132) derart, daß diese zwischen der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelektrode zu liegen kommt; und (b-6) Ausbildens einer zweiten isolierenden Oxidationsschutzschicht (104, 114, 124, 134) direkt auf der Feldabschirm-Gateelektrode beinhaltet.
  15. Verfahren nach Anspruch 8, wobei die Feldabschirm-Oxidschicht durch eine chemische Abscheidung aus der Dampfphase (CVD) erzeugt wird.
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