DE19823212A1

DE19823212A1 - Halbleitereinrichtung und Verfahren zur Herstellung derselben

Info

Publication number: DE19823212A1
Application number: DE19823212A
Authority: DE
Inventors: Toshiaki Iwamatsu; Takashi Ipposhi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-06-24
Filing date: 1998-05-25
Publication date: 1999-01-07
Anticipated expiration: 2018-05-26
Also published as: KR100298984B1; US6323527B1; US6479330B2; TW396503B; DE19823212B4; JP3594779B2; KR19990006480A; US20020009837A1; JPH1174342A

Description

Die Erfindung betrifft eine Halbleitereinrichtung und ein Verfahren für die Herstellung derselben, und bezieht sich insbesondere auf eine Halbleitereinrichtung mit einer Feldab schirm-Isolationsstruktur und ein Verfahren für die Herstel lung derselben.

Fig. 44 ist eine Aufsicht auf eine bekannte Halbleiterein richtung mit einer Feldabschirm-Isolationsstruktur. In dieser Figur ist, einen aktiven Bereich AR eines MOS-Transistors de finierend, eine Feldabschirm (FS)-Gateelektrode 1 nach Art eines rechteckförmigen Rings ausgebildet, um eine Feldab schirm-Isolationsstruktur herzustellen, und ist eine Ga teelektrode 2 des MOS-Transistors oberhalb der Gateelektrode 1 derart ausgebildet, daß die Feldabschirm-Gateelektrode hal biert wird.

Die aktiven Bereiche AR, die sich außenliegend zu beiden Sei ten der Gateelektrode 2 befinden, sind Bereiche, die als Source/Drain (S/D)-Bereiche 3 dienen; oberhalb der Source/Drain-Bereiche 3 sind Source/Drain-Elektroden 4, die im we sentlichen aus Aluminium bestehen, ausgebildet. Eine Vielzahl von Kontaktlöchern 5 sind zwischen den Source/Drain-Bereichen 3 und den Source/Drain-Elektroden 4 ausgebildet.

Darüber hinaus sind isolierende Schichten zwischen der Feld abschirm-Gateelektrode 1 und der Gateelektrode 2 sowie zwi schen dem Source/Drain-Bereich 3 und der Source/Drain-Elek trode 4 bereitgestellt, die jedoch aus Gründen der Zweckmä ßigkeit der Darstellung und um zu ermöglichen, daß Hauptele mente deutlich sichtbar sind, in dieser Figur nicht gezeigt sind.

Fig. 44 ist ein Querschnitt entlang der Linie A-A gemäß Fig. 44, der den Aufbau des MOS-Transistors und die auf einem großvolumigen (Bulk-) Siliziumsubstrat ausgebildete Feldab schirm-Gateelektrode 1 zeigt.

Gemäß dieser Figur ist die Gateelektrode 2 auf einer Fläche eines Siliziumsubstrats SB ausgebildet. Die Gateelektrode 2 weist eine Gateoxidschicht 21, die auf der Fläche des Silizi umsubstrats SB ausgebildet ist, eine Polysiliziumschicht 22, die auf der Gateoxidschicht 21 ausgebildet ist, und eine Si lizidschicht 23, die auf der Polysiliziumschicht 22 ausgebil det ist, auf; ferner sind Seitenwand-Oxidschichten 24 auf den Seitenflächen dieser Filme und Schichten ausgebildet. In der Fläche des Siliziumsubstrats SB außerhalb jeder Seite der Ga teelektrode 2 sind eine Source/Drain-Schicht 31 und eine leicht dotierte Drainschicht bzw. LDD-Schicht 32, die den Source/Drain-Bereich 3 bilden, bereitgestellt. Eine Silizid schicht 33 bedeckt die Oberfläche der Source/Drain-Schicht 31.

Auf der Oberfläche des Siliziumsubstrats SB außerhalb des Source/Drain-Bereichs 3 ist die Feldabschirm-Gateelektrode 1 ausgebildet. Die Feldabschirm-Gateelektrode 1 weist eine Feldabschirm-Gateoxidschicht 11, die auf der Fläche des Sili ziumsubstrats SB ausgebildet ist, eine Polysiliziumschicht 12, die auf der Feldabschirm-Gateoxidschicht 11 ausgebildet ist, und eine obere Feldabschirm-Oxidschicht 13, die auf der Polysiliziumschicht 12 ausgebildet ist, auf; ferner sind Sei tenwand-Oxidschichten 14 auf den Seitenflächen dieser Filme und Schichten ausgebildet. In einigen Fällen werden darüber hinaus der Aufbau der Feldabschirm-Gateelektrode 1 als Feld abschirm-Isolationsstruktur und die Polysiliziumschicht 12 als Feldabschirm-Gateelektrode bezeichnet.

Eine zwischenliegende isolierende Schicht 9 ist derart ausge bildet, daß sie die Feldabschirm-Gateelektrode 2 und den Source/Drain-Bereich 3 bedeckt. Ein Kontaktloch 5 ist ausge bildet, durchdringt die zwischenliegende isolierende Schicht 9 zwischen dem Source/Drain-Bereich 3 und der Source/Drain- Elektrode 4 und ist mit einem Leiter gefüllt, um dadurch den Source/Drain-Bereich 3 und die Source/Drain-Elektrode 4 elek trisch miteinander zu verbinden.

Nachstehend wird unter Bezugnahme auf Fig. 46 bis 51 ein Her stellungsverfahren diskutiert. Zunächst werden die Feldab schirm-Gateoxidschicht 11, die Polysiliziumschicht 12 und die obere Feldabschirm-Oxidschicht 13 auf dem Siliziumsubstrat SB (mit implantiertem Kanal) in dieser Reihenfolge aufgeschich tet. Mit einer Resistmaske R1 wird eine Strukturierung auf den mehreren Schichten durchgeführt, wie in Fig. 46 gezeigt, um die Feldabschirm-Gateelektrode 1 auszubilden. Die Feldab schirm-Gateoxidschicht 11 wird durch eine chemische Abschei dung aus der Dampf- oder Gasphase bzw. mittels einem CVD-Verfahren bei der Temperatur von 700°C mit einer Dicke von 100 bis 1000 Angström erzeugt. Die Polysiliziumschicht 12 wird durch ein CVD-Verfahren bei einer Temperatur zwischen 600 und 800°C mit einer Dicke von 100 bis 1000 Angström er zeugt. Die Polysiliziumschicht 12 wird mit Phosphor (P) von etwa 1 × 10²⁰/cm³ als Verunreinigung implantiert bzw. dotiert. Die obere Feldabschirm-Oxidschicht 13 wird mittels einem CVD-Ver fahren beispielsweise bei der Temperatur von 700°C mit einer Dicke von 500 bis 2000 Angström erzeugt.

In dem Schritt gemäß Fig. 47 wird nach dem Entfernen der Re sistmaske R1 die Seitenwand-Oxidschicht 14 ausgebildet. Der Prozeß zum Ausbilden der Seitenwand-Oxidschicht 14 ist wie folgt: eine Oxidschicht wird erzeugt derart, daß sie die Feldabschirm-Gateelektrode 1 bedeckt, und sodann wird die Oxidschicht durch anisotropisches Ätzen (Trockenätzen) selek tiv entfernt, um die Seitenwand-Oxidschicht 14, die selbst ausrichtend ist, auszubilden. In diesem Fall jedoch besteht das Problem einer Beschädigung aufgrund des anisotropischen Ätzens, das an einem Bereich X der Fläche des Siliziumsub strats SB gemäß Fig. 47 zurückbleibt. Dieses Problem wird nachstehend unter Bezugnahme auf Fig. 56 und 57 im einzelnen diskutiert werden.

Nachfolgend wird die Gateoxidschicht 21 auf der Oberfläche des Siliziumsubstrats SB ausgebildet, und wird die Polysili ziumschicht 22 ausgebildet derart, daß die Gateoxidschicht 21 und die Feldabschirm-Gateelektrode 1 bedeckt werden. Sodann wird, wie in Fig. 48 gezeigt, eine Resistmaske R2 an einer vorbestimmten Position auf der Polysiliziumschicht 22 er zeugt, und wird eine Strukturierung auf der Polysilizium schicht 22 durch die Resistmaske R2 durchgeführt.

In dem Schritt gemäß Fig. 49 wird unter Verwendung der Poly siliziumschicht 22 als Maske mittels Ionenimplantation die niedrig dotierte Drainschicht 32 ausgebildet, die selbstaus richtend ist. Bei dieser Ionenimplantation wird Arsen (As) oder Phosphor (P) bei einer Energie von 30 bis 70 KeV und mit einer Dosis von 1 × 10¹³ bis 4 × 10¹⁴/cm² injiziert. Die Io neninjektion sollte mit einem Injektionswinkel von 45° bis 60° und gedrehtem Siliziumsubstrat kontinuierlich durchge führt werden.

Nachfolgend wird, wie in Fig. 50 gezeigt, die Seitenwand- Oxidschicht 24 auf der Seitenwand der Gateelektrode 2 er zeugt. Der Prozeß für das Erzeugen der Seitenwand-Oxidschicht 24 ist wie folgt: eine Oxidschicht wird mit einer Dicke von 500 bis 800 Angström derart erzeugt, daß sie die Gateelektro de 2 bedeckt, und dann wird die Oxidschicht durch anisotropi sches Ätzen (Trockenätzen) selektiv entfernt, um die Seiten wand-Oxidschicht 24, die selbstausrichtend ist, auszubilden.

Danach wird unter Verwendung der Feldabschirm-Gateelektrode 1 und der Gateelektrode 2 als Maske die Source/Drain-Schicht 31 mittels Ionenimplantation erzeugt. Bei dieser Ionenimplanta tion wird Arsen (As) oder Phosphor (P) bei einer Energie von 30 bis 70 KeV und mit einer Dosis von 4 × 10¹⁴ bis 7 × 10¹⁵/cm² injiziert.

Nachfolgend werden, wie in Fig. 51 gezeigt, nur auf der obe ren Fläche der Gateelektrode 2 und der Fläche des Source/Drain-Bereichs 3 die Silizidschichten 23 und 33 erzeugt, die selbstausrichtend sind. Diese Silizidschichten 23 und 33 kön nen aus einer Kobalt-Siliziumverbindung, einer Titan-Silizi umverbindung, einer Wolfram-Siliziumverbindung oder derglei chen bestehen.

Danach wird die zwischenliegende isolierende Schicht 9 er zeugt derart, daß die Feldabschirm-Gateelektrode 1, die Ga teelektrode 2 und der Source/Drain-Bereich 3 bedeckt werden, wird das Kontaktloch ausgebildet derart, daß dieses die zwi schenliegende isolierende Schicht 9 auf dem Source/Drain-Be reich 3 durchdringt, wird dieses mit dem Leiter gefüllt, und wird die Source/Drain-Elektrode 4, die im wesentlichen aus Aluminium besteht, auf diese aufgebracht, um die bekannte Halbleitereinrichtung mit einer Feldabschirm-Isolationsstruk tur gemäß Fig. 44 und 45 zu erhalten.

Als nächstes ist ein Querschnitt entlang der Linie B-B gemäß Fig. 44 in Fig. 52 gezeigt. Gemäß dieser Figur ist die Ga teoxidschicht 21 auf der Oberfläche des Siliziumsubstrats SB zwischen zwei Feldabschirm-Gateelektroden 1 ausgebildet, und ist die Polysiliziumschicht 22 derart ausgebildet, daß die Gateoxidschicht 21 und die Feldabschirm-Gateelektroden 1 be deckt sind. Darüber hinaus wird die Silizidschicht 23 auf der Polysiliziumschicht 22 ausgebildet. Ferner wird in dem Sili ziumsubstrat SB unter der Gateoxidschicht 21 ein Kanalbereich erzeugt, wenn die Einrichtung in Betrieb ist.

Die zwischenliegende isolierende Schicht 9 wird derart ausge bildet, daß sie die Feldabschirm-Gateelektrode 1, die Gate elektrode 2 und den Source/Drain-Bereich 3 bedeckt, und das Kontaktloch 5 wird derart ausgebildet, daß es die sich auf dem Endabschnitt der Gateelektrode 2 befindende zwischenlie gende isolierende Schicht 9 durchdringt, und mit dem Leiter gefüllt, um die Gateelektrode 2 und eine Gate-Zwischenver bindungsschicht 6 zu verbinden.

Nachstehend wird ein Herstellungsverfahren unter Bezugnahme auf Fig. 53 bis 55 diskutiert. Zunächst werden die Feldab schirm-Gateoxidschicht (Feldabschirm-Oxidschicht) 11, die Po lysiliziumschicht 12 und die obere Feldabschirm-Oxidschicht 13 auf dem Siliziumsubstrat SB in dieser Reihenfolge aufge schichtet. Mit der Resistmaske R1 wird eine Strukturierung auf den mehreren Schichten durchgeführt, wie in Fig. 53 ge zeigt, um die Feldabschirm-Gateelektrode 1 zu erzeugen. Die ser Schritt ist derselbe wie der der Fig. 46, so daß eine redundante Diskussion weggelassen wird.

In dem Schritt gemäß Fig. 54 wird nach dem Entfernen der Re sistmaske R1 die Seitenwand-Oxidschicht 14 erzeugt. Der Pro zeß für das Erzeugen der Seitenwand-Oxidschicht 14 ist wie folgt: eine Oxidschicht wird derart ausgebildet, daß sie die Feldabschirm-Gateelektrode 1 bedeckt, und sodann wird die Oxidschicht durch anisotropisches Ätzen (Trockenätzen) ent fernt, um die Seitenwand-Oxidschicht 14, die selbstausrich tend ist, zu erzeugen.

In diesem Schritt bleibt eine Beschädigung aufgrund des ani sotropischen Ätzens an einem Bereich Y auf der Oberfläche des Siliziumsubstrats SB gemäß Fig. 54 zurück. Diese Beschädigung ist dieselbe wie die in dem Bereich X gemäß Fig. 47. Dieses Problem wird nachstehend unter Bezugnahme auf Fig. 56 und 57 im einzelnen diskutiert werden.

Nachfolgend wird in dem Schritt gemäß Fig. 55 die Gateoxid schicht 21 auf der Oberfläche des Siliziumsubstrats SB er zeugt, und wird die Polysiliziumschicht 22, die einen Körper der Gateelektrode 2 bildet, derart ausgebildet, daß sie die Gateoxidschicht 21 und die Feldabschirm-Gateelektrode 1 be deckt. Dieser Schritt für das Erzeugen der Polysilizium schicht 22 ist derselbe wie der gemäß Fig. 48, so daß eine redundante Diskussion weggelassen wird. In diesem Fall wird durch die Beschädigung in dem Bereich Y der Oberfläche des Siliziumsubstrats gemäß Fig. 54 ein Defekt bzw. Fehler in ei nem Bereich Z gemäß Fig. 55 erzeugt. Dieses Problem wird nachstehend unter Bezugnahme auf Fig. 58 im einzelnen disku tiert werden.

Sodann werden, wie unter Bezugnahme auf Fig. 51 diskutiert, die Silizidschichten 23 und 33 (nicht gezeigt), die selbst ausrichtend sind, nur auf der oberen Fläche der Gateelektrode 2 und der Fläche des Source/Drain-Bereichs 3 (nicht gezeigt) erzeugt. Die zwischenliegende isolierende Schicht 9 wird der art ausgebildet, daß sie die Feldabschirm-Gateelektrode 1 und die Gateelektrode 2 bedeckt; das Kontaktloch 5 wird derart ausgebildet, daß es die sich an den Endabschnitt der Gate elektrode 2 befindende zwischenliegende isolierende Schicht 9 bedeckt, und mit dem Leiter gefüllt, und die Gate-Zwischen verbindungsschicht 6, die im wesentlichen aus Aluminium be steht, wird auf dieser ausgebildet, um die bekannte Halblei tereinrichtung mit Feldabschirm-Isolationsstruktur gemäß Fig. 44 und 45 zu erhalten.

Die nachstehenden Druckschriften des Standes der Technik be treffend das Feldabschirm-Gate wurden anhand einer Recherche ermittelt. Zusammenfassungen derselben werden nachfolgend be reitgestellt.

Der japanischen Patentanmeldungs-Offenlegungsschrift Nr. 7-273185, die eine Anordnung offenbart, welche darauf ab zielt, eine Aufblähung von Endabschnitten einer Feldabschirm- Gateoxidschicht zu vermeiden, ist weder eine Lehre betreffend einen Aufbau, bei dem eine Oberfläche eines Halbleitersub strats, auf der ein MOS-Transistor ausgebildet ist, tiefer liegt als eine Fläche des Halbleitersubstrats, auf der eine Feldabschirm-Oxidschicht ausgebildet ist, noch eine Lehre be treffend dessen Funktion und Wirkungen entnehmbar.

In den japanischen Patentanmeldungs-Offenlegungsschriften Nr. 2-137335 und 6-204 237, die eine Anordnung offenbaren, bei der Endabschnitte einer Gateoxidschicht dicker sind, wird kein Bezug auf die Dicke von Randabschnitten einer Feldabschirm- Oxidschicht genommen; ferner ist diesen weder eine Beschrei bung betreffend irgendeine Anordnung, bei der eine Fläche ei nes Halbleitersubstrats, auf der ein MOS-Transistor ausgebil det ist, tiefer liegt als eine Fläche des Halbleitersub strats, auf der die Feldabschirm-Oxidschicht ausgebildet ist, noch eine Beschreibung betreffend deren Funktion und Wirkung entnehmbar.

In den japanischen Patentanmeldungs-Offenlegungsschriften Nr. 56-104446 und 57-36842, die eine Anordnung offenbaren, bei welcher eine Halbleiterschicht zur Isolation eine höhere Ver unreinigungskonzentration aufweist, wird kein Bezug genommen auf die Probleme, die dem SOI-Substrat (Silizium-auf-Isola tor-Substrat) inhärent sind; ferner ist diesen weder eine Be schreibung betreffend irgendeine Anordnung, bei der eine Flä che eines Halbleitersubstrats, auf der ein MOS-Transistor ausgebildet ist, tiefer liegt als eine Fläche des Halbleiter substrats, auf der die Feldabschirm-Oxidschicht ausgebildet ist, noch eine Beschreibung betreffend deren Funktion und Wirkung der Absenkung des elektrischen Widerstands einer SOI- Schicht unter einer Feldabschirm-Gateelektrode entnehmbar.

Mit dem vorstehenden Aufbau und auf die gemäß dem vorstehen den Verfahren beschriebene Art und Weise hergestellt, weist die bekannte Halbleitereinrichtung mit einer Feldabschirm- Isolationsstruktur das nachfolgende Problem auf.

Fig. 56 veranschaulicht die Struktur in dem Bereich X gemäß Fig. 47 und in dem Bereich Y gemäß Fig. 54 im einzelnen. In dieser Figur ist ein Zustand unmittelbar nachdem die Seiten wand-Oxidschicht 14 auf der Seitenfläche der Feldabschirm- Gateelektrode 1 durch anisotropisches Ätzen (Trockenätzen) erzeugt ist, gezeigt.

Wenn die Seitenwand-Oxidschicht 14 ausgebildet wird, wird für eine exzellente Richtungshaltung während des anisotropischen Ätzens ein Trockenätzen ausgeführt, welches ein Überätzen bzw. zu starkes Ätzen bewirken kann, durch welches die Ober fläche des Siliziumsubstrats SB entfernt wird.

Insbesondere wird an einem Randabschnitt der Seitenwand-Oxid schicht 14 mehr Silizium entfernt als an anderen Abschnitten, so daß infolgedessen das Siliziumsubstrat SB teilweise ver tieft entfernt wird. Einer der Faktoren, die zu diesem Pro blem führen, ist die örtlich ungleichmäßige Dichte eines Ätz mittels. Auf diese Art und Weise wird ein zahnförmiger Ab schnitt DP auf der Oberfläche des Siliziumsubstrats SB nahe dem Randabschnitt der Seitenwand-Oxidschicht 14 gebildet, wie in Fig. 56 gezeigt.

Nach dem Schritt des Erzeugens der Seitenwand-Oxidschicht 14 muß eine natürliche Oxidschicht, die auf der Oberfläche des Siliziumsubstrats SB ausgebildet wurde, durch Naßätzen vor dem Erzeugen der Gateoxidschicht 21 auf der Oberfläche des Siliziumsubstrats SB entfernt werden, wie unter Bezugnahme auf Fig. 48 diskutiert. Zu dieser Zeit werden, zusammen mit der natürlichen Oxidschicht, die obere Feldabschirm-Oxid schicht 13 und die Seitenwand-Oxidschicht 14 geringfügig ent fernt. Dieser Zustand ist in Fig. 57 gezeigt.

In dieser Figur gibt die durchbrochene Linie an, wo die obere Feldabschirm-Oxidschicht 13 und die Seitenwand-Oxidschicht 14 vor dem Entfernen der natürlichen Oxidschicht ausgebildet wa ren. Wie aus Fig. 57 deutlich wird, wird in der Umgebung der Seitenwand-Oxidschicht 14 ein Kanten- bzw. Randabschnitt EP erzeugt, wenn die obere Feldabschirm-Oxidschicht 13 und die Seitenwand-Oxidschicht zurückgeformt werden.

Fig. 58 zeigt einen Zustand nach dem erzeugen der Gateoxid schicht 21 und der Polysiliziumschicht 22 unter dieser Bedin gung. Diese Figur ist eine Detailansicht des Bereichs Z gemäß Fig. 55.

Wie in Fig. 58 gezeigt, wird die Gateoxidschicht 21 über dem Randabschnitt EP ausgebildet. Die Gateoxidschicht 21 ist mit einer Dicke von etwa 50 bis 100 Angström dünn, und in manchen Fällen ist Gateoxidschicht auf dem Randabschnitt EP sogar dünner. Ferner ist an dem Randabschnitt EP das elektrische Feld aufgrund einer Konzentration des elektrischen Felds stärker. Dies kann in Verbindung mit der geringen Dicke der Gateoxidschicht 21 zu einer Zerstörung der Gateoxidschicht mit hoher Wahrscheinlichkeit führen.

Dies führt zu einer geringeren Zuverlässigkeit der Gateoxid schicht und, damit verbunden, des MOS-Transistors mit Feldab schirm-Isolationsstruktur.

Darüber hinaus weist der MOS-Transistor mit Feldabschirm-Iso lationsstruktur auf einem SOI-Substrat dasselbe Problem auf.

Obwohl die vorstehende kurze Diskussion gegeben wurde, wird in dem SOI-Substrat oder dem großvolumigen Siliziumsubstrat vor dem Erzeugen der Source/Drain-Schicht und der niedrig do tierten Drain-Schicht eine Kanalinjektion bzw. eine Injektion in einen Kanal durchgeführt. Bei der Kanalinjektion weist das bekannte Verfahren das nachstehende Problem auf. Das Problem bei der Kanalinjektion wird im folgenden unter Bezugnahme auf Fig. 59 bis 64 unter Heranziehen eines Prozesses für die Her stellung eines CMOS-Transistors mit Feldabschirm-Isolations struktur auf dem SOI-Substrat als Beispiel diskutiert.

Wie in Fig. 59 gezeigt, ist die Feldabschirm-Gateelektrode 1 auf dem SOI-Substrat OB ausgebildet, und ist das SOI-Substrat in den NMOS-Transistorerzeugungsbereich NR und den PMOS-Tran sistorerzeugungsbereich PR unterteilt. Zu dieser Zeit wird auch eine Maskenausrichtungsmarkierung AL mit derselben Kon figuration wie die Feldabschirm-Gateelektrode 1 erzeugt. Dar über hinaus besteht das SOI-Substrat OB aus dem isolierenden Substrat einschließlich dem Siliziumsubstrat SB und der auf dieser ausgebildeten vergrabenen Oxidschicht OX sowie der auf dem isolierenden Substrat ausgebildeten SOI-Schicht (einkri stallinen Siliziumschicht) SL.

Ferner tritt, wie an früherer Stelle diskutiert, ein Problem dahingehend auf, daß mit der Erzeugung der Feldabschirm-Gate elektrode 1 die SOI-Schicht SL nahe dem Randabschnitt der Seitenwand-Oxidschicht 14 vertieft entfernt wird.

Als nächstes wird in dem Schritt gemäß Fig. 60 eine Resist maske R3 in dem NMOS-Transistorerzeugungsbereich NR erzeugt, und wird ein Kanal in den PMOS-Transistorerzeugungsbereich PR injiziert, um einen Kanalinjektionsbereich CDP zu erzeugen. Diese Injektion wird mit beispielsweise Phospor-Ionen durch geführt.

Nachfolgend wird in dem Schritt gemäß Fig. 61 eine Resistmas ke R4 in dem PMOS-Transistorerzeugungsbereich PR ausgebildet und wird ein Kanal in den NMOS-Transistorerzeugungsbereich NR injiziert, um einen Kanalinjektionsbereich CDN zu erzeugen. Diese Injektion wird mit beispielsweise Bor-Ionen durchge führt. Die Maskenausrichtungsmarkierung AL wird dazu verwen det, die Positionen für das Erzeugen der Resistmasken R3 und R4 auszurichten.

Der Zustand nach der Kanalinjektion nahe der Feldabschirm- Gateelektrode 1 ist in Fig. 62 gezeigt. Die injizierte Verun reinigung (P oder B) weist eine Injektionsspitze an der durch die durchbrochene Linie IP angegebenen Position auf, wie in Fig. 62 gezeigt. Im einzelnen besitzt die Verunreinigung eine Injektionsspitze an der Mittenposition in der SOI-Schicht SL, auf der keine Feldabschirm-Gateelektrode 1 ausgebildet ist, und besitzt eine Injektionsspitze im Innern der Polysilizium schicht 12 in der Feldabschirm-Gateelektrode 1. Diese Vertei lung wird durch die Injektion mit einer Energie, die für die SOI-Schicht SL geeignet ist, bewirkt. Um den Kanal auch in die SOI-Schicht SL unter der Feldabschirm-Gateelektrode 1 zu injizieren, ist es erforderlich, die Ioneninjektion mit einer höheren Energie durchzuführen. Der Zustand nach dieser Injek tion ist in Fig. 63 gezeigt.

Wie durch die durchbrochene Linie IP gemäß Fig. 63 gezeigt, hat die Verunreinigung (P oder B) eine Injektionsspitze in der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 1 und in der vergrabenen Oxidschicht OX des isolierenden Substrats, auf dem keine Feldabschirm-Gateelektrode 1 ausgebildet ist.

Der Kanalinjektionsbereich, der durch die vorstehenden beiden Ioneninjektionen erhalten wird, ist in Fig. 64 gezeigt. Wie in Fig. 64 gezeigt, sind Kanalinjektionsbereiche CD1 und CD2, die jeweils eine nahezu gewünschte Konzentration aufweisen, in der SOI-Schicht SL, auf der keine Feldabschirm-Gateelek trode 1 ausgebildet ist, bzw. in der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 1 erzeugt, aber die Verunreinigung in der SOI-Schicht SL unter der Seitenwand-Oxidschicht 14 weist nicht die gewünschte Konzentration auf.

Somit muß, da die Kanalinjektion im Stand der Technik nach dem Erzeugen der Feldabschirm-Gateelektrode 1 durchgeführt wird, der Kanal mit einer höheren Energie durch die Feldab schirm-Gateelektrode 1 hindurchgehen, falls es erforderlich ist, daß der Kanal auch in die Halbleiterschicht unter der Feldabschirm-Gateelektrode 1 injiziert werden soll. Daher be steht dann, wenn das SOI-Substrat OB verwendet wird, die Mög lichkeit, daß die Verunreinigung auch in die vergrabene Oxid schicht OX in den Abschnitt, in dem keine Feldabschirm-Gate elektrode 1 ausgebildet ist, injiziert werden kann, und ande rerseits kann die Verunreinigung unter der Seitenwand-Oxid schicht 14 der Feldabschirm-Gateelektrode 1 nicht die ge wünschte Konzentration aufweisen.

Die Erfindung ist auf eine Halbleitereinrichtung gerichtet.

Ihr liegt die Aufgabe zugrunde, einen Aufbau eines MOS-Tran sistors mit Feldabschirm-Isolationsstruktur sowie ein Verfah ren für die Herstellung desselben bereit zustellen, mittels welchen die Zuverlässigkeit einer Gateoxidschicht verbessert wird und durch eine Kanalinjektion verursachte Probleme ge löst sind.

Gemäß einem ersten Gesichtspunkt der Erfindung wird die vor stehende Aufgabe gelöst durch eine Halbleitereinrichtung, um fassend eine Feldabschirm-Isolationsstruktur für das elektri sche Isolieren von MOS-Transistoren, dadurch gekennzeichnet, daß die Feldabschirm-Isolationsstruktur aufweist: eine Feld abschirm-Oxidschicht, die auf einem Halbleitersubstrat ausge bildet ist; und eine Feldabschirm-Gateelektrode, die auf der Feldabschirm-Oxidschicht ausgebildet ist, und dadurch, daß ein Randabschnitt der Feldabschirm-Oxidschicht dicker ist als ein Mittenabschnitt derselben, und eine Fläche des Halblei tersubstrats, auf der jeder der MOS-Transistoren ausgebildet ist, tieferliegend angeordnet ist als eine Fläche des Halb leitersubstrats, auf der die Feldabschirm-Oxidschicht ausge bildet ist.

Bei einer derartigen Halbleitereinrichtung ist es, da der Randabschnitt der Feldabschirm-Oxidschicht dicker ist als der Mittenabschnitt derselben, möglich, einen Durchschlag an dem Randabschnitt, an dem eine Konzentration des elektrischen Felds wahrscheinlich auftritt, zu vermeiden, wodurch infolge dessen die Zuverlässigkeit der Feldabschirm-Isolationsstruk tur erhöht wird. Außerdem ist es, da die Fläche des Halblei tersubstrats, auf dem der MOS-Transistor ausgebildet ist, tiefer liegt als die Fläche des Halbleitersubstrats, auf dem die Feldabschirm-Oxidschicht ausgebildet ist, möglich, den Abstand zwischen der Gateelektrode des MOS-Transistors und der oberhalb des MOS-Transistors bereitgestellten Zwischen verbindungsschicht zu erweitern und die parasitäre Kapazität zwischen diesen zu reduzieren, so daß daher eine Halbleiter einrichtung mit schnellerem Betrieb und geringerer Leistungs aufnahme bereitgestellt werden kann.

Vorteilhaft ist hierbei das Halbleitersubstrat ein SOI-Sub strat mit einer SOI-Schicht, die auf einem isolierenden Substrat ausgebildet ist, und sind die Feldabschirm-Isola tionsstruktur und jeder der MOS-Transistoren auf der SOI- Schicht ausgebildet.

Hierdurch wird auch dann, wenn die Feldabschirm-Isolations struktur auf dem SOI-Substrat ausgebildet ist, die Zuverläs sigkeit der Feldabschirm-Isolationsstruktur erhöht und die parasitäre Kapazität zwischen der Gateelektrode des MOS-Tran sistors und der oberhalb den MOS-Transistor bereitgestellten Zwischenverbindungsschicht verringert.

In einer Weiterbildung der Erfindung ist eine Verunreini gungskonzentration in der SOI-Schicht unter der Feldabschirm- Gateelektrode höher als diejenige in einem Kanalbereich jedes der in der SOI-Schicht ausgebildeten MOS-Transistoren.

Hierdurch wird, da die Verunreinigungskonzentration in der SOI-Schicht unter der Feldabschirm-Gateelektrode höher ist als diejenige in dem Kanalbereich des in der SOI-Schicht aus gebildeten MOS-Transistors, der elektrische Widerstand in der SOI-Schicht unter der Feldabschirm-Gateelektrode gesenkt und kann durch diesen Abschnitt der SOI-Schicht das Substratpo tential zuverlässig festgelegt werden.

Bevorzugt weist der Kanalbereich jedes der in der SOI-Schicht ausgebildeten MOS-Transistoren eine Verunreinigung eines er sten Leitungstyps mit einer ersten Konzentration und eine Verunreinigung eines zweiten Leitungstyps mit einer zweiten Konzentration, die niedriger ist als die erste Konzentration, auf, und ist die Konzentration der Verunreinigung des ersten Leitungstyps in der SOI-Schicht unter der Feldabschirm-Gate elektrode nahezu gleich der ersten Konzentration.

Bei einer derartigen Halbleitereinrichtung ist, da der Kanal bereich des MOS-Transistors die Verunreinigung des ersten Leitungstyps mit der ersten Konzentration und die Verunreini gung des zweiten Leitungstyps mit der zweiten Konzentration, die niedriger ist als die erste Konzentration, die Konzentra tion der Verunreinigung des ersten Leitungstyps in dem Kanal bereich im wesentlichen verringert. Die Konzentration der Verunreinigung des ersten Leitungstyps in der SOI-Schicht un ter der Feldabschirm-Gateelektrode bleibt hoch. Infolgedessen wird, da die Verunreinigungskonzentration in dem Kanalbereich ein geeignetes Niveau beibehält, während die Verunreinigungs konzentration in der SOI-Schicht unter der Feldabschirm-Gate elektrode angehoben wird, der elektrische Widerstand in der SOI-Schicht unter der Feldabschirm-Gateelektrode gesenkt und kann durch diesen Abschnitt der SOI-Schicht das Substratpo tential zuverlässig festgelegt werden.

In einer vorteilhaften Weiterbildung der Erfindung umfaßt die Feldabschirm-Isolationsstruktur ferner eine erste isolieren de Schicht mit einer Widerstandsfähigkeit gegenüber Oxidati on, die zwischen der Feldabschirm-Oxidschicht und der Feldab schirm-Gateelektrode ausgebildet ist; und eine zweite isolie rende Schicht mit einer Widerstandsfähigkeit gegenüber Oxida tion, die direkt auf der Feldabschirm-Gateelektrode ausgebil det ist.

Das Bereitstellen der ersten und der zweiten isolierenden Schicht mit Widerstandsfähigkeit gegenüber Oxidation auf und unter der Feldabschirm-Gateelektrode verhindert eine Oxidati on der Feldabschirm-Gateelektrode, die zu einer Abnahme der Dicke führt.

Vorteilhaft umfaßt die Halbleitereinrichtung Überlagerungs- Prüfmarken, die auf dem Halbleitersubstrat bereitgestellt sind und zur Ausrichtung bei der Erzeugung der Feldabschirm- Isolationsstruktur verwendet werden, wobei die Feldabschirm- Isolationsstruktur selektiv auf jeder der Überlagerungs- Prüfmarken ausgebildet wird.

Hierdurch kann eine durch Verwenden der Überlagerungs- Prüfmarkierungen in dem Herstellungsprozeß präzise Ausrich tung der Feldabschirm-Isolationsstruktur erzielt werden.

Ferner vorteilhaft bestehen die Überlagerungs-Prüfmarken aus einer Vielzahl von LOCOS-Oxidschichten, die unabhängig von einander sind, wobei die Vielzahl der LOCOS-Oxidschichten in einer ersten Gruppe von LOCOS-Oxidschichten, die in einer er sten Richtung angeordnet sind, und in einer zweiten Gruppe von LOCOS-Oxidschichten, die in einer zweiten Richtung, die senkrecht zu der ersten Richtung verläuft, angeordnet sind, aufweist, und die Feldabschirm-Isolationsstruktur unabhängig auf jeder der Vielzahl der LOCOS-Oxidschichten ausgebildet ist.

Hierdurch kann in einer entsprechenden Halbleitereinrichtung die Abweichung der Feldabschirm-Isolationsstruktur in der er sten Richtung und in der zweiten Richtung senkrecht zu der ersten Richtung durch die Position der Feldabschirm-Isolati onsstruktur, die auf jeder der ersten und der zweiten Gruppe von LOCOS-Oxidschichten ausgebildet ist, überprüft werden.

Die vorstehende Aufgabe wird ferner erfindungsgemäß gelöst durch ein Verfahren zur Herstellung einer Halbleitereinrich tung, wobei die Halbleitereinrichtung eine Feldabschirm-Iso lationsstruktur für das elektrische Isolieren von MOS-Transi storen umfaßt, und die Feldabschirm-Isolationsstruktur eine Feldabschirm-Oxidschicht, die auf einem Halbleitersubstrat ausgebildet ist, und eine Feldabschirm-Gateelektrode, die auf der Feldabschirm-Oxidschicht ausgebildet ist, beinhaltet, und wobei das Verfahren gekennzeichnet ist durch die Schritte:

(a) Vorbereiten des Halbleitersubstrats; (b) selektives Aus bilden der Feldabschirm-Oxidschicht und der Feldabschirm- Gateelektrode auf der Halbleitereinrichtung und danach Aus bilden von Seitenwand-Oxidschichten auf Seitenwänden der Feldabschirm-Gateelektrode; und (c) Ausbilden einer Opfer- Oxidschicht auf einer exponierten Fläche des Halbleiter substrats und Entfernen der Opfer-Oxidschicht.

In Übereinstimmung mit diesem Verfahren für die Herstellung der Halbleitereinrichtung erlaubt die Ausbildung der Opfer- Oxidschicht auf dem Halbleitersubstrat die Korrektur der zahnförmigen Erhebung des Halbleitersubstrats, das in der Nä he des Randabschnitts der Seitenwand-Oxidschicht erzeugt wird, wenn die Seitenwand-Oxidschicht ausgebildet wird, um irgendwelche Defekte oder Fehler in der Gateoxidschicht des MOS-Transistors aufgrund der zahnförmigen Erhebung des Halb leitersubstrats zu verhindern, so daß daher die Zuverlässig keit der Gateoxidschicht erhöht wird. Ferner wird, da der Randabschnitt der Feldabschirm-Oxidschicht durch die Opfer- Oxidschicht dicker wird und die Fläche des Halbleitersub strats, auf der der MOS-Transistor ausgebildet ist, durch Oxidation verbraucht wird, die Fläche des Halbleitersub strats, auf dem der MOS-Transistor ausgebildet ist, derart zurückgeformt, daß sie niedriger liegt als die Fläche des Halbleitersubstrats, auf dem die Feldabschirm-Oxidschicht ausgebildet ist. Unter voller Ausnutzung einer Wirkung dahin gehend, daß die Opfer-Oxidschicht die Verunreinigung in der Halbleiterschicht absorbiert, ist es möglich, die Verunreini gungskonzentration des Halbleitersubstrats abhängig vom Ort frei zu ändern.

Bevorzugt ist der Schritt (a) der Schritt des Vorbereitens eines SOI-Substrats, bei dem eine SOI-Schicht auf einem iso lierenden Substrat ausgebildet ist, und sind die Feldab schirm-Oxidschicht und die Opfer-Oxidschicht auf der SOI- Schicht ausgebildet.

Hierdurch ist es möglich, ein Verfahren bereitzustellen, das für die Herstellung der Halbleitereinrichtung mit der Feldab schirm-Isolationsstruktur auf der SOI-Schicht geeignet ist.

In einer vorteilhaften Weiterbildung des Verfahrens beinhal tet der Schritt (a) den Schritt des Durchführens einer Io neninjektion mit einer Verunreinigung eines ersten Leitungs typs in die SOI-Schicht derart, daß die Verunreinigung des ersten Leitungstyps eine erste Konzentration hat, und bein haltet der Schritt (c) den Schritt des (c-1) Durchführens ei ner Ioneninjektion nach dem Ausbilden der Opfer-Oxidschicht mit einer Verunreinigung eines zweiten Leitungstyps in die SOI-Schicht durch die Opfer-Oxidschicht derart, daß die Ver unreinigung des zweiten Leitungstyps eine zweite Konzentrati on hat, die niedriger ist als die erste Konzentration.

Alternativ kann der Schritt (a) den Schritt des Durchführens einer Ioneninjektion mit einer Verunreinigung eines ersten Leitungstyps in die SOI-Schicht derart, daß die Verunreini gung des ersten Leitungstyps eine erste Konzentration hat, beinhalten, und der Schritt (b) den Schritt des (b-1) Durch führens einer Ioneninjektion vor dem Ausbilden der Seiten wand-Oxidschichten mit einer Verunreinigung eines zweiten Leitungstyps in die SOI-Schicht unter Verwendung der Feldab schirm-Gateelektrode als Maske derart, daß die Verunreinigung des zweiten Leitungstyps eine zweite Konzentration hat, die niedriger ist als die erste Konzentration, beinhalten.

In Übereinstimmung mit der vorstehenden bevorzugten Weiter bildung und der Alternative ist es möglich, ein Verfahren be reitzustellen, das für die Herstellung der Halbleitereinrich tung mit dem Aufbau derart, daß die Verunreinigungskonzentra tion in der SOI-Schicht unter der Feldabschirm-Gateelektrode höher ist als diejenige in dem Kanalbereich des in der SOI- Schicht ausgebildeten MOS-Transistors, geeignet ist.

Gemäß einem weiteren Gesichtspunkt der Erfindung umfaßt der Schritt (b) die Schritte des (b-2) vollständigen Ausbildens der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelek trode, und (b-3) selektiven Entfernens der Feldabschirm-Ga teelektrode, und werden die Schritte (b-2) und (b-3) vor dem Schritt (b-1) durchgeführt.

In Übereinstimmung mit dem derart ausgestalteten Verfahren für die Herstellung einer Halbleitereinrichtung wird, da die Verunreinigung des zweiten Leitungstyps in die SOI-Schicht durch die Feldabschirm-Oxidschicht injiziert wird, der Ein tritt unnötiger Substanzen in die SOI-Schicht blockiert, so daß eine Kontamination bzw. Verschmutzung der SOI-Schicht verhindert wird.

Gemäß einer weiteren vorteilhaften Ausgestaltung umfaßt das Verfahren bevorzugt die Schritte des selektiven Ausbildens einer LOCOS-Oxidschicht an einer vorbestimmten Position auf einer Fläche des Halbleitersubstrats vor dem Schritt (b), wo bei der Schritt (b) den Schritt des (b-4) Ausbildens einer Resistmaske auf der Feldabschirm-Oxidschicht und der Feldab schirm-Gateelektrode und selektiven Entfernens der Feldab schirm-Oxidschicht und der Feldabschirm-Gateelektrode durch Ätzen beinhaltet, und wobei die LOCOS-Oxidschicht als eine Überlagerungs-Prüfmarke bei der Ausbildung der Resistmaske verwendet wird.

Hierdurch können ein bestimmter Aufbau sowie ein bestimmtes Verfahren für die Ausrichtung bei dem Ausbilden der Feldab schirm-Isolationsstruktur bereitgestellt werden. Darüber hin aus kann, da die Überlagerungs-Prüfmarkierung erzeugt wird, bevor die Feldabschirm-Isolationsstruktur ausgebildet wird, die Kanalinjektion durch Verwenden der Überlagerungs-Prüfmar kierung für beispielsweise die Ausrichtung der Masken bei der Kanalinjektion selektiv durchgeführt werden. Daher ist es möglich, die Verunreinigungskonzentration in dem Kanalinjek tionsbereich zu vergleichmäßigen und zu verhindern, daß die Verunreinigung aus dem gewünschten Bereich austritt bzw. au ßerhalb diesem injiziert wird, da keine Änderung der Injekti onsenergie benötigt wird.

Weiter bevorzugt beinhaltet der Schritt (b) die Schritte des (b-5) Ausbildens einer ersten isolierenden Schicht mit einer Widerstandsfähigkeit gegenüber Oxidation derart, daß diese zwischen der Feldabschirm-Oxidschicht und der Feldabschirm- Gateelektrode zu liegen kommt; und (b-6) Ausbildens einer zweiten isolierenden Schicht mit einer Widerstandsfähigkeit gegenüber Oxidation direkt auf der Feldabschirm-Gateelektro de.

In Übereinstimmung hiermit kann ein bestimmtes Verfahren zum Ausbilden der ersten und der zweiten isolierenden Schicht mit Widerstandsfähigkeit gegenüber Oxidation auf und unter der Feldabschirm-Gateelektrode bereitgestellt werden.

Gemäß einem weiteren Gesichtspunkt der Erfindung wird die Feldabschirm-Oxidschicht durch eine chemische Abscheidung aus der Dampfphase (CVD) erzeugt, wodurch durch das Verfahren für die Herstellung einer Halbleitereinrichtung eine präzise Dicke der Feldabschirm-Oxidschicht erhalten werden kann.

Die Erfindung wird nachstehend anhand von bevorzugten Ausfüh rungsbeispielen unter Bezugnahme auf die beigefügte Zeichnung näher beschrieben. Es zeigen:

Fig. 1 eine Aufsicht auf eine Halbleitereinrichtung mit einer Feldabschirm-Isolationsstruktur;

Fig. 2 einen Querschnitt, der einen Aufbau einer Halbleiter einrichtung in Übereinstimmung mit einem ersten bevorzugten Ausführungsbeispiel zeigt;

Fig. 3 bis 9 Schritte in einem Prozeß für die Herstellung der Halbleitereinrichtung gemäß dem ersten Ausführungsbeispiel; Fig. 10 eine Aufsicht auf eine SOI-Einrichtung mit einer Feldabschirm-Isolationsstruktur;

Fig. 11 und 12 Querschnitte, von welchen jeder einen Aufbau einer Halbleitereinrichtung in Übereinstimmung mit einem zweiten bevorzugten Ausführungsbeispiel zeigt;

Fig. 13 bis 17 Schritte in einem Prozeß für die Herstellung der Halbleitereinrichtung gemäß dem zweiten bevorzugten Aus führungsbeispiel;

Fig. 18 bis 22 Schritte in einem Prozeß für die Herstellung der Halbleitereinrichtung gemäß einem dritten bevorzugten Ausführungsbeispiel;

Fig. 23 und 24 Schritte in einem Prozeß für die Herstellung der Halbleitereinrichtung in Übereinstimmung mit einer Modi fikation des dritten bevorzugten Ausführungsbeispiels;

Fig. 25 eine Aufsicht auf eine Halbleitereinrichtung in Über einstimmung mit einem vierten bevorzugten Ausführungsbei spiel;

Fig. 26 einen Querschnitt, der einen Aufbau der Halbleiter einrichtung in Übereinstimmung mit dem vierten bevorzugten Ausführungsbeispiel zeigt;

Fig. 27 bis 42 Schritte in einem Prozeß für die Herstellung der Halbleitereinrichtung gemäß dem vierten bevorzugten Aus führungsbeispiel;

Fig. 43, wie die Überlagerungs-Prüfmarkierungen zu verwenden sind;

Fig. 44 eine Aufsicht auf eine Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur;

Fig. 46 bis 51 Schritte in einem Prozeß für die Herstellung einer Halbleitereinrichtung gemäß dem Stand der Technik;

Fig. 52 einen Querschnitt, der den Aufbau der Halbleiterein richtung gemäß dem Stand der Technik zeigt;

Fig. 53 bis 55 Schritte in einem Prozeß für die Herstellung einer Halbleitereinrichtung gemäß dem Stand der Technik;

Fig. 56 bis 58 ein Problem der Halbleitereinrichtung gemäß dem Stand der Technik;

Fig. 59 bis 60 Schritte in einem Prozeß des Injizierens eines Kanals gemäß dem Stand der Technik; und

Fig. 62 bis 64 ein Problem des Kanalinjektionsprozesses gemäß dem Stand der Technik.

<Erstes bevorzugtes Ausführungsbeispiel< <1-1. Aufbau der Einrichtung<

Nachstehend werden unter Bezugnahme auf Fig. 1 bis 9 eine Halbleitereinrichtung und ein Herstellungsverfahren hierfür in Übereinstimmung mit einem ersten bevorzugten Ausführungs beispiel beschrieben.

Fig. 1 ist eine Aufsicht auf eine Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur. In dieser Figur ist, den ak tiven Bereich des MOS-Transistors definierend, eine Feldab schirm-Gateelektrode (FS-Gateelektrode) 10 nach Art eines rechteckförmigen Rings ausgebildet, um eine Feldabschirm- Isolationsstruktur zu bilden, und ist eine Gateelektrode 20 des MOS-Transistors oberhalb der Feldabschirm-Gateelektrode 10 derart ausgebildet, daß die Feldabschirm-Gateelektrode halbiert wird.

Die aktiven Bereiche AR, die sich außerhalb auf beiden Seiten der Gateelektrode 20 befinden, sind Bereiche, die als Source/Drain-Bereiche (S/D-Bereiche) 30 dienen, und oberhalb der Source/Drain-Bereiche 30 sind Source/Drain-Elektroden (S/D-Elektroden), die im wesentlichen aus Aluminium bestehen, aus geformt. Eine Vielzahl von Kontaktlöchern 50 sind zwischen den Source/Drain-Bereichen 30 und den Source/Drain-Elektroden 40 erzeugt.

Darüber hinaus sind isolierende Schichten zwischen der Feld abschirm-Gateelektrode 10 und der Gateelektrode 20 sowie zwi schen dem Source/Drain-Bereich 30 und der Source/Drain-Elek trode 40 bereitgestellt, die jedoch aus Gründen der Zweckmä ßigkeit der Darstellung und um zu ermöglichen, daß Hauptele mente deutlich sichtbar sind, in dieser Figur nicht gezeigt sind.

Fig. 1 zeigt einen Querschnitt entlang der Linie B-B gemäß Fig. 1, der einen Aufbau des MOS-Transistors und die auf ei nem großvolumigen (Bulk-) Siliziumsubstrat ausgebildete Feld abschirm-Gateelektrode 10 darstellt.

Gemäß Fig. 2 ist eine Gateoxidschicht 201 auf der Fläche ei nes Siliziumsubstrats SB zwischen zwei Feldabschirm-Gateelek troden 10 ausgebildet, und ist eine Polysiliziumschicht 202 derart aufgebracht, daß die Gateoxidschicht 201 und die Feld abschirm-Gateelektrode 10 bedeckt werden. Eine Silizidschicht 203 ist auf der Polysiliziumschicht 202 ausgebildet. Darüber hinaus wird in dem Siliziumsubstrat SB unter der Gateoxid schicht 201 ein Kanalbereich erzeugt, wenn die Einrichtung in Betrieb ist.

Die Feldabschirm-Gateelektrode 10 weist eine Feldabschirm- Gateoxidschicht (Feldabschirm-Oxidschicht) 101, die auf der Fläche des Siliziumsubstrats SB ausgebildet ist, eine untere Feldabschirm-Nitridschicht (eine erste isolierende Schicht mit Widerstand gegenüber Oxidation) 102, eine Polysilizium schicht 103, eine obere Feldabschirm-Nitridschicht (eine zweite isolierende Schicht mit Widerstand gegenüber Oxidati on) 104 und eine obere Feldabschirm-Oxidschicht 105 auf, die in dieser Reihenfolge auf der Feldabschirm-Gateoxidschicht 101 ausgebildet sind; ferner sind Seitenwand-Oxidschichten 106 auf den Seitenflächen dieser Filme und Schichten ausge bildet. In einigen Fällen werden darüber hinaus der Aufbau der Feldabschirm-Gateelektrode 10 als Feldabschirm-Isolati onsstruktur und die Polysiliziumschicht 103 als Feldabschirm- Gateelektrode bezeichnet. Darüber hinaus zeigt sich ein kenn zeichnendes Merkmal des Aufbaus gemäß diesem Ausführungsbei spiel nahe Kanten- bzw. Randabschnitten der Feldabschirm-Ga teelektrode 10; dies wird nachstehend unter Bezugnahme auf Fig. 3 bis 9 im einzelnen beschrieben werden.

Eine zwischenliegende isolierende Schicht 90 ist derart aus gebildet, daß sie die Feldabschirm-Gateelektrode 10, die Ga teelektrode 20 und den Source/Drain-Bereich 30 (nicht ge zeigt) bedeckt. Ein Kontaktloch 50 ist ausgebildet, durch dringt die zwischenliegende isolierende Schicht 90, die sich an einem Endabschnitt der Gateelektrode 20 befindet und mit einem Leiter gefüllt ist, um dadurch die Gateelektrode 20 und eine Gate-Zwischenverbindungsschicht 60 elektrisch miteinan der zu verbinden.

<1-2. Herstellungsverfahren<

Nachstehend wird unter Bezugnahme auf Fig. 3 bis 9 ein Ver fahren für die Herstellung der Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur diskutiert. Die Diskussion wird im folgenden im wesentlichen für einen Prozeß für die Herstellung der Feldabschirm-Gateelektrode 10 bereitgestellt.

Zunächst werden die Feldabschirm-Gateoxidschicht 101, die un tere Feldabschirm-Nitridschicht 102, die Polysiliziumschicht 103, die obere Feldabschirm-Nitridschicht 104 und die obere Feldabschirm-Oxidschicht 105 auf dem Siliziumsubstrat SB (mit implantiertem Kanal) in dieser Reihenfolge aufgeschichtet.

Die Feldabschirm-Gateoxidschicht 101 wird durch ein Verfahren für die chemische Abscheidung aus der Dampfphase (CVD-Verfah ren) oder durch thermische Oxidation mit einer Dicke zwischen 100 und 1000 Angström erzeugt. Die untere Feldabschirm-Ni tridschicht 102 wird durch beispielsweise ein CVD-Verfahren mit einer Dicke zwischen zum Beispiel 100 und 500 Angström erzeugt. Die Polysiliziumschicht 103 wird durch beispielswei se ein CVD-Verfahren bei einer Temperatur von zum Beispiel 600 bis 800°C mit einer Dicke zwischen 500 und 1000 Angström erzeugt. Die Polysiliziumschicht 103 wird mit Phosphor (P) bzw. Phosphorionen mit etwa 1 × 10²⁰/cm² als Verunreinigung dotiert. Die obere Feldabschirm-Nitridschicht 104 wird durch beispielsweise ein CVD-Verfahren mit einer Dicke zwischen zum Beispiel 100 und 500 Angström erzeugt. Die obere Feldab schirm-Oxidschicht 105 wird durch beispielsweise ein CVD-Ver fahren bei einer Temperatur von zum Beispiel 700°C mit einer Dicke zwischen 500 und 1000 Angström erzeugt.

In dem Schritt gemäß Fig. 3 wird eine Resistmaske R11 selek tiv auf der oberen Feldabschirm-Oxidschicht 105 ausgebildet, und werden sodann mehrere Schichten von der oberen Feldab schirm-Oxidschicht 105 bis zu der unteren Feldabschirm-Ni tridschicht 102 selektiv entfernt. Die Feldabschirm-Gate oxidschicht 102 wird belassen, um die Beschädigung des Sili ziumsubstrats SB aufgrund des Ätzvorgangs zu verringern.

Nachfolgend wird nach dem Entfernen der Resistmaske 11 eine Oxidschicht 107, die zu der Seitenwand-Oxidschicht 106 werden soll, durch ein CVD-Verfahren in dem Schritt gemäß Fig. 4 ausgebildet.

In dem Schritt gemäß Fig. 5 wird die Oxidschicht 107 durch anisotropisches Trockenätzen entfernt, um die Seitenwand- Oxidschicht 106 auf den Seitenflächen der mehreren Schichten, bestehend aus der unteren Feldabschirm-Nitridschicht 102, der Polysiliziumschicht 103, der oberen Feldabschirm-Nitrid schicht 104 und der oberen Feldabschirm-Oxidschicht 105, zu erzeugen. In diesem Schritt wird auch die Feldabschirm-Gate oxidschicht 101 außerhalb der Seitenwand-Oxidschicht 106 ent fernt, und zu dieser Zeit wird das Siliziumsubstrat SB nahe dem Randabschnitt der Seitenwand-Oxidschicht 106 vertieft entfernt derart, daß ein zahnförmiger Abschnitt DP erzeugt wird.

In dem Schritt gemäß Fig. 6 wird eine Opfer-Oxidschicht SO auf der Fläche des Siliziumsubstrats erzeugt. Die Opfer- Oxidschicht SO wird durch ein CVD-Verfahren oder durch ther mische Oxidation bei einer Temperatur zwischen 750 und 1200°C mit einer Dicke zwischen 100 und 500 Angström erzeugt.

Die Opfer-Oxidschicht SO wird nicht nur auf der freiliegenden bzw. exponierten Fläche des Siliziumsubstrats SB ausgebildet, sondern auch auf der Fläche des Siliziumsubstrats SB, die von der Feldabschirm-Gateelektrode 10 bedeckt ist, so daß infol gedessen die Feldabschirm-Gateoxidschicht 101 dicker wird.

Im einzelnen ist, wie in Fig. 6 gezeigt, die Feldabschirm-Ga teoxidschicht 101 unter der Seitenwand-Oxidschicht 106 an dem Randabschnitt der Feldabschirm-Gateelektrode 10 dicker. Dies ist darauf zurückzuführen, daß sich Sauerstoff, der als Oxi dationsmittel für die Ausbildung der Opfer-Oxidschicht SO verwendet wird, in das Siliziumsubstrat SB unter der Seiten wand-Oxidschicht 106 eindrängt, um das Siliziumsubstrat SB zu oxidieren.

Ein Erhöhen der Dicke der Feldabschirm-Gateoxidschicht 101 an dem Randabschnitt der Feldabschirm-Gateelektrode 10 gewähr leistet eine höhere Zuverlässigkeit des Feldabschirm-Gates.

Die Erzeugung der Feldabschirm-Gateoxidschicht 101 mittels einem CVD-Verfahren ist nachteilig, weil im allgemeinen eine Oxidschicht, die durch ein CVD-Verfahren erzeugt wird (eine CVD-Oxidschicht), im Hinblick auf die Zuverlässigkeit (Wider stand gegenüber Durchschlag und dergleichen) einer durch thermische Oxidation erzeugten Schicht (einer thermischen Oxidschicht) unterlegen ist. In diesem bevorzugten Ausfüh rungsbeispiel wird jedoch die Feldabschirm-Gateoxidschicht 101 an dem Randabschnitt der Feldabschirm-Gateelektrode 10
dicker, wenn die Opfer-Oxidschicht SO ausgebildet wird, um einen Durchschlag auch an dem Kantenabschnitt, an dem eine Konzentration des elektrischen Feldes wahrscheinlich auf tritt, zu vermeiden, so daß daher die CVD-Oxidschicht eine Zuverlässigkeit erreichen kann, die der der thermischen Oxid schicht gleichwertig ist. Darüber hinaus kann die Dicke der Feldabschirm-Gateoxidschicht 101 an dem Randabschnitt der Feldabschirm-Gateelektrode 10 in einem gewissen Ausmaß durch die Dicke der Opfer-Oxidschicht SO gesteuert werden, und an dererseits kann, falls die Feldabschirm-Gateoxidschicht 101 mit der Ausbildung der Gateoxidschicht unfreiwillig dicker wird, die Dicke der Feldabschirm-Gateoxidschicht 101, die nicht frei gewählt wird, nicht gesteuert werden.

Der Sauerstoff dringt durch die Seitenwand-Oxidschicht 106 weiter nach innen ein, aber die Polysiliziumschicht 103 wird nicht oxidiert, da ihre obere und ihre untere Fläche von der oberen Feldabschirm-Nitridschicht 104 und der unteren Feldab schirm-Nitridschicht 102 bedeckt sind, so daß infolgedessen eine Abnahme der Dicke der Polysiliziumschicht 103 vermieden wird. Falls eine Abnahme der Dicke der Polysiliziumschicht 103 nicht besonders berücksichtigt werden muß, beispielsweise in einem Fall, in dem die Polysiliziumschicht 103 ausreichend dick ist, ist es nicht erforderlich, die obere Feldabschirm- Nitridschicht 104 und die untere Feldabschirm-Nitridschicht 102 bereitzustellen.

Außerdem wird, wie in Fig. 6 gezeigt, der Höhen- bzw. Niveau unterschied des zahnförmigen Abschnitts DP nahe dem Randab schnitt der Seitenwand-Oxidschicht 106 durch die Opfer-Oxid schicht SO reduziert. Unter Beachtung des Randabschnitts EP in dem zahnförmigen Abschnitt DP dringt der Sauerstoff in den Kantenabschnitt EP von der Seitenwand der Feldabschirm-Gate oxidschicht 101 und der Seitenwand des zahnförmigen Ab schnitts DP her ein, so daß daher der Randabschnitt EP den höchsten Siliziumverbrauch hat. Infolgedessen wird der Rand abschnitt EP abgerundet und wird der zahnförmige Abschnitt DP flach, wobei sein Höhen- bzw. Niveauunterschied reduziert wird.

Darüber hinaus wird, da das Silizium in der Fläche des Sili ziumsubstrats SB durch Ausbilden der Opfer-Oxidschicht SO verbraucht wird, die Fläche des Siliziumsubstrats SB durch diesen Siliziumverbrauch nach dem Entfernen der Opfer-Oxid schicht SO zurückgeformt. Infolgedessen nimmt der Abstand zwischen der in diesem Abschnitt ausgebildeten Gateelektrode und der Zwischenverbindungsschicht, die mit der zwischenlie genden isolierenden Schicht ausgebildet ist, durch die Zu rückformung des Siliziumsubstrats SB zu. Somit wird die para sitäre Kapazität zwischen diesen reduziert, und es kann somit eine Halbleitereinrichtung für schnelleren Betrieb und mit geringerem Leistungsverbrauch bereitgestellt werden.

Vor und nach dem Erzeugen der Opfer-Oxidschicht SO wird ein Vergütungsvorgang bzw. Ausglühvorgang auf der Feldabschirm- Gateoxidschicht 101 und der oberen Feldabschirm-Oxidschicht 105 bei einer Temperatur zwischen 1000 bis 1200°C für die Dauer von 10 bis 60 Minuten durchgeführt.

Diese Vergütung hat den Zweck, die Beschädigung aufgrund des Ätzvorgangs zu beseitigen, und hat dann, wenn die Feldab schirm-Gateoxidschicht 101 und die obere Feldabschirm-Oxid schicht 105 mittels einem CVD-Verfahren erzeugt werden, den weiteren Zweck, die Ätzrate der CVD-Oxidschicht, d. h. der Feldabschirm-Gateoxidschicht 101 und der oberen Feldabschirm- Oxidschicht 105 auf ein Niveau der Hohe der einer thermischen Oxidschicht in dem späteren Naßätzvorgang zu steigern (übli cherweise ist die Ätzrate der CVD-Oxidschicht geringer als die der thermischen Oxidschicht).

Nachfolgend wird in dem Schritt gemäß Fig. 7 die Opfer-Oxid schicht SO durch Naßätzen entfernt. In diesem Fall wird kein zahnförmiger Abschnitt DP an dem Randabschnitt der Feldab schirm-Gateelektrode 10 in dem Siliziumsubstrat SB aufgefun den.

In dem Schritt gemäß Fig. 8 wird, vor dem Erzeugen der Ga teoxidschicht, ein Naßätzvorgang vollständig durchgeführt, um eine natürliche Oxidschicht, die auf der Fläche des Silizium substrats SB entstanden ist, zu entfernen. Zu dieser Zeit werden, zusammen mit der natürlichen Oxidschicht, die obere Feldabschirm-Oxidschicht 105 und die Seitenwand-Oxidschicht 106 geringfügig (mit) entfernt und zurückgeformt. In Fig. 8 gibt die durchbrochene Linie an, wo die obere Feldabschirm- Oxidschicht 105 und die Seitenwand-Oxidschicht 106 vor dem Entfernen der natürlichen Oxidschicht ausgebildet waren. Wie aus Fig. 8 deutlich wird, wird auch dann, wenn die obere Feldabschirm-Oxidschicht 105 und die Seitenwand-Oxidschicht 106 zurückgeformt werden, in der Umgebung der Seitenwand- Oxidschicht 106 kein Randabschnitt erzeugt.

Demzufolge tritt, wie in Fig. 9 gezeigt, kein Defekt oder Fehler in der Umgebung der Seitenwand-Oxidschicht 106 auf grund des Vorhandenseins des Kantenabschnitts auf, wenn die Gateoxidschicht 201 ausgebildet wird, so daß daher die Zuver lässigkeit der Gateoxidschicht in der Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur erhöht wird.

In dem Schritt gemäß Fig. 9 wird die Polysiliziumschicht 202, die einen Körper der Gateelektrode bildet, auf der Gateoxid schicht 201 ausgebildet, wird danach eine Silizidschicht (nicht gezeigt), die selbstausrichtend ist, nur auf der obe ren Fläche der Gateelektrode 20 und der Fläche des Source/Drain-Bereichs (nicht gezeigt) erzeugt, und wird die zwi schenliegende isolierende Schicht 90 ausgebildet derart, daß die Feldabschirm-Gateelektrode 10, die Gateelektrode 20 und den Source/Drain-Bereich 30 bedeckt werden. Auf diese Art und Weise kann die Halbleitereinrichtung mit Feldabschirm-Isola tionsstruktur gemäß dem in Fig. 1 und 2 gezeigten ersten be vorzugten Ausführungsbeispiel bereitgestellt werden.

Anders als es bei der vorliegenden Erfindung der Fall ist, ist der japanischen Patentanmeldungs-Offenlegungsschrift Nr. 7-237185, die eine bekannte Anordnung zeigt, bei der End abschnitte einer Abschirm-Gateoxidschicht aufgebläht sind, weder eine Lehre betreffend einen Aufbau, bei dem eine Fläche eines Halbleitersubstrats, auf dem ein MOS-Transistor ausge bildet ist, tiefer liegt als eine Fläche des Halbleiter substrats, auf dem eine Feldabschirm-Oxidschicht ausgebildet ist, noch eine Lehre betreffend dessen Funktion und Wirkungen entnehmbar.

Anders als es bei der vorliegenden Erfindung der Fall ist, wird in den japanischen Patentanmeldungs-Offenlegungsschrif ten Nr. 2-137335 und 6-204 237, die Bezug auf die Dicke von Endabschnitten einer Gateoxidschicht nehmen, kein Bezug auf die Dicke von Randabschnitten einer Feldabschirm-Oxidschicht, genommen, und ist diesen weder eine Beschreibung betreffend irgendeine Anordnung, bei der eine Fläche eines Halbleiter substrats, auf der ein MOS-Transistor ausgebildet ist, tiefer liegt als eine Fläche des Halbleitersubstrats, auf der die Feldabschirm-Oxidschicht ausgebildet ist, noch eine Beschrei bung betreffend deren Funktion und Wirkung entnehmbar.

<1-3. Modifikation<

In der vorstehenden Diskussion des ersten bevorzugten Ausfüh rungsbeispiels unter Bezugnahme auf Fig. 3 und 4 wird ein Beispiel herangezogen, in dem die Resistmaske R11 selektiv auf der oberen Feldabschirm-Oxidschicht 105 ausgebildet wird, und unter Verwendung der Resistmaske R11 die mehreren Schich ten der oberen Feldabschirm-Oxidschicht 105 bis hin zu der unteren Feldabschirm-Nitridschicht 102 selektiv entfernt wer den. Als weiteres Beispiel kann ein Verfahren angegeben wer den, in dem nur die obere Feldabschirm-Oxidschicht 105 mit der Resistmaske R11 strukturiert wird und andere Schichten unter Verwendung der oberen Feldabschirm-Oxidschicht 105 als Maske strukturiert werden.

Dies unterdrückt das Auftreten des mit der Verwendung der Re sistmaske R11 verbundenen Nachteils. Im einzelnen wird dann, wenn die Resistmaske R11 verwendet wird, die aus der Resist maske R11 freigesetzte Verunreinigung auf der Seitenwand der danebenliegenden Schicht abgeschieden, so daß die Breite der Schicht zunimmt. Falls dieses Phänomen in mehr als einer Schicht auftritt, entsteht eine Möglichkeit dahingehend, daß der Querschnitt der mehrfach geschichteten Struktur derart stufig werden kann, daß die Form der Resistmaske R11 nicht präzise wiedergegeben werden kann. Das Einschränken der Ver wendung der Resistmaske R11 unterdrückt das Auftreten des wie vorstehend angegebenen Nachteils.

Darüber hinaus wird in der vorstehenden Diskussion des ersten Ausführungsbeispiels unter Bezugnahme auf Fig. 3 und 4 ein Beispiel herangezogen, in dem die Oxidschicht 107, die zu der Seitenwand-Oxidschicht 106 werden soll, mittels einem CVD-Ver fahren erzeugt wird, ohne die Feldabschirm-Gateoxidschicht 101 zu entfernen. Als weiteres Beispiel kann ein Verfahren angegeben werden, in dem die Oxidschicht 107, die zu der Sei tenwand-Oxidschicht 107 werden soll, nach dem Erzeugen der Feldabschirm-Gateoxidschicht 101 ausgebildet wird. In diesem Fall kann, obwohl ein zahnförmiger Abschnitt DP in dem Sili ziumsubstrat SB an dem Randabschnitt der Feldabschirm-Gate elektrode 10 erzeugt wird, der zahnförmige Abschnitt DP durch die Opfer-Oxidschicht SO sicher aufgelöst werden.

<Zweites bevorzugtes Ausführungsbeispiel<

Obwohl die Halbleitereinrichtung mit auf dem großvolumigen Siliziumsubstrat ausgebildeter Feldabschirm-Isolationsstruk tur in dem ersten bevorzugten Ausführungsbeispiel unter Be zugnahme auf Fig. 1 bis 9 diskutiert wurde, ist gewiß, daß die Erfindung auch auf eine Halbleitereinrichtung mit auf ei nem SOI-Substrat (Silizium-auf-Isolator-Substrat) anwendbar ist und im einzelnen die Zuverlässigkeit der Gateoxidschicht und der Feldabschirm-Gateoxidschicht durch Ausbilden der Op fer-Oxidschicht auf der Fläche des Siliziumsubstrats auch in der Halbleitereinrichtung mit auf dem SOI-Substrat ausgebil deter Feldabschirm-Isolationsstruktur erhöht wird. Darüber hinaus führt das vorstehende Verfahren zu weiteren Funktionen und Wirkungen.

Da die SOI-Einrichtung einen Aufbau aufweist, bei dem sich der Kanal in einem schwebenden Zustand befindet, tritt ein Problem beispielsweise einer Verschlechterung der Drain- Durchschlagsspannung aufgrund des Effekts des sich in schwe bendem Zustand befindenden Substrats (ein Phänomen, das durch einen Kanal in einem schwebenden Zustand verursacht wird) auf. Um dieses Problem zu lösen ist es wirkungsvoll, das Substratpotential, d. h. das Kanalpotential, durch Bereitstel len einer Substratelektrode (Körperelektrode) festzulegen.

Die Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur ist am besten geeignet für die Bereitstellung der Körperelek trode.

<2-1. Aufbau der Einrichtung<

Fig. 10 ist eine Aufsicht auf eine beispielhafte SOI-Einrich tung mit Feldabschirm-Isolationsstruktur. In dieser Figur ist ein Öffnungsabschnitt OP1 in einer Feldabschirm-Gateelektrode 110, die von oben gesehen rechteckförmig ist, der als aktiver Bereich AR des MOS-Transistors dient, bereitgestellt. Eine Gateelektrode 210 des MOS-Transistors ist derart ausgebildet, daß sie den aktiven Bereich AR halbiert. Die aktiven Bereiche AR, die sich außerhalb auf beiden Seiten der Gateelektrode 210 befinden, sind Bereiche, die als Source/Drain-Bereiche 310 dienen. Ferner sind Kontaktlöcher 510 mit dem Source/Drain-Bereich 310 verbunden.

Die Randabschnitte entlang der Längenrichtung der Gateelek trode 210 sind auf die Feldabschirm-Gateelektrode 110, mit der die Kontaktlöcher 510 verbunden sind, erweitert.

Zusätzlich zu dem Öffnungsabschnitt OP1 ist ein Öffnungsab schnitt OP2 bereitgestellt, mit dem das Kontaktloch 510 zum Anschluß an die Körperelektrode verbunden ist.

Fig. 11 und 12 zeigen Querschnitte entlang der Linien A-A bzw. B-B gemäß Fig. 10.

Gemäß Fig. 11 ist die Feldabschirm-Gateelektrode 110 auf ei nem SOI-Substrat OB ausgebildet. Das SOI-Substrat OB besteht aus einem isolierenden Substrat, das das Siliziumsubstrat SB und eine vergrabene Oxidschicht OX, die auf dieser ausgebil det ist, sowie eine SOI-Schicht (einkristalline Silizium schicht) SL, die auf dem isolierenden Substrat ausgebildet ist, umfaßt. Die Feldabschirm-Gateelektrode 110 weist eine Feldabschirm-Gateoxidschicht 111, die auf der Fläche der SOI-Schicht SL ausgebildet ist, eine untere Feldabschirm-Nitrid schicht 112, die auf der Feldabschirm-Gateoxidschicht 111 ausgebildet ist, eine Polysiliziumschicht 113, eine obere Feldabschirm-Nitridschicht 114 und eine obere Feldabschirm- Oxidschicht 115 auf, und Seitenwand-Oxidschichten 116 sind auf den Seitenflächen dieser Filme und Schichten ausgebildet.

Das SOI-Substrat OB kann durch ein SIMOX (Separation by Im planted Oxygen)-Verfahren, durch Wafer-Bonden oder durch ein beliebiges anderes Verfahren erzeugt werden.

Eine Polysiliziumschicht 212 ist teilweise auf der Feldab schirm-Gateelektrode 110 ausgebildet, und eine Silizidschicht 213 ist auf der Polysiliziumschicht 212 ausgebildet.

Eine weitere Silizidschicht 213, die als Körperelektrode die nen soll, ist auf der Oberfläche der SOI-Schicht SL an der Unterseite des Öffnungsabschnitts OP2, der in der Feldab schirm-Gateelektrode 110 bereitgestellt ist, ausgebildet, und eine isolierende Zwischenschicht 910 ist derart ausgebildet, daß sie die Feldabschirm-Gateelektrode 110 und den Öffnungs abschnitt OP2 bedeckt.

Die Kontaktlöcher 510 sind, die isolierende Zwischenschicht 910 durchdringend, auf der Silizidschicht 213, die in dem Öffnungsabschnitt OP2 ausgebildet ist, und auf der Silizid schicht 213, die auf der Polysiliziumschicht 212 ausgebildet ist, ausgebildet.

Gemäß Fig. 12 ist die Gateoxidschicht 211 auf der Fläche der SOI-Schicht SL zwischen zwei Feldabschirm-Gateelektroden 110 ausgebildet, und ist die Polysiliziumschicht 212 derart er zeugt, daß sie die Gateoxidschicht 211 und teilweise die Feldabschirm-Gateelektroden 110 bedeckt. Die Silizidschicht 213 ist auf der Polysiliziumschicht 212 ausgebildet.

Die isolierende Zwischenschicht 910 ist über den Feldab schirm-Gateelektroden 110 und der Gateelektrode 210 ausgebil det, und die Kontaktlöcher 510 sind, die isolierende Zwi schenschicht 910 durchdringend, an den Randabschnitten der Polysiliziumschicht 212 ausgebildet.

Wie zuverlässig das Körperpotential festgelegt ist, hängt bei der Halbleitereinrichtung mit dem Aufbau gemäß Fig. 10 von dem Widerstand über den Kanal des Transistors und die Körper elektrode, d. h. dem Widerstand der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 ab.

Außerdem hängt der Widerstandswert der SOI-Schicht unter der Feldabschirm-Gateelektrode von der Schichtdicke der SOI- Schicht, deren Verunreinigungskonzentration und dem Abstand zwischen dem Kanal des Transistors und der Körperelektrode ab. Im einzelnen, gemäß Fig. 11, hängt er von der Schicht dicke der SOI-Schicht SL, deren Verunreinigungskonzentration und dem Abstand zwischen der Silizidschicht 213 und der SOI- Schicht SL unter der Polysiliziumschicht 212 ab. Gemäß Fig. 10 ist der kleinste Abstand L zwischen dem Randabschnitt des Öffnungsabschnitts OP2 und dem Körper der Gateelektrode 210 der Abstand zwischen dem Kanal des Transistors und der Kör perelektrode.

Um den Widerstandswert der SOI-Schicht unter der Feldab schirm-Gateelektrode 110 zu reduzieren, ist es erforderlich, den kleinsten Abstand L soweit als möglich zu verkürzen. Falls dies im Hinblick auf den Aufbau der Einrichtung schwie rig sein sollte, ist es anstelle dessen erforderlich, die Schichtdicke in der SOI-Schicht SL zu erhöhen, oder die Ver unreinigungskonzentration in der SOI-Schicht SL zu erhöhen.

Für die Optimierung der Transistorcharakteristiken besteht eine Grenze für die Schichtdicke der SOI-Schicht SL. Bei spielsweise muß die SOI-Schicht SL eine Schichtdicke von etwa 1000 Angström haben.

Es ist unmöglich, die Verunreinigungskonzentration in der SOI-Schicht SL zu hoch festzulegen, da sie in Übereinstimmung mit der Verunreinigungskonzentration in dem Kanalbereich festgelegt ist.

Das Verfahren gemäß dem ersten bevorzugten Ausführungsbei spiel jedoch, bei dem die Opfer-Oxidschicht in dem Substrat des Siliziumsubstrats ausgebildet wird, erfüllt diese Forde rungen und kann weiter den Widerstandswert der SOI-Schicht unter der Feldabschirm-Gateelektrode reduzieren.

Bezugnehmend auf einen Herstellungsprozeß wird nachstehend ein Aufbau für das Reduzieren des Widerstandswerts der SOI- Schicht SL unter der Feldabschirm-Gateelektrode diskutiert.

<2-2. Herstellungsverfahren<

Nachstehend wird unter Bezugnahme auf Fig. 13 bis 17 ein Ver fahren für die Herstellung der Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur diskutiert. Die Diskussion wird im folgenden im wesentlichen für einen Prozeß für die Herstellung der Feldabschirm-Gateelektrode 110 gemäß Fig. 12 bereitgestellt.

Der Schritt der Erzeugung der Feldabschirm-Gateoxidschicht 111, der unteren Feldabschirm-Nitridschicht 112, der Polysi liziumschicht 113, der oberen Feldabschirm-Nitridschicht 114 und der oberen Feldabschirm-Oxidschicht 115 auf dem SOI-Sub strat OB in dieser Reihenfolge und der Schritt der Erzeugung der Seitenwand-Oxidschicht 116 auf den Seitenwänden dieser Filme und Schichten, d. h. die Schritte vor Fig. 13, sind weitgehend dieselben wie diejenigen für die Herstellung der Halbleitereinrichtung in dem ersten bevorzugten Ausführungs beispiel, das unter Bezugnahme auf Fig. 3 bis 5 diskutiert wurde, so daß daher eine redundante Diskussion weggelassen wird.

Während in dem ersten Ausführungsbeispiel die Verunreinigung vor dem Erzeugen der Feldabschirm-Gateelektrode 110 in das Siliziumsubstrat SB injiziert wird (Kanalinjektion) derart, daß die Verunreinigungskonzentration geeignet für den Kanal bereich werden kann, wird in dem zweiten Ausführungsbeispiel die Verunreinigung vor dem Erzeugen der Feldabschirm-Gate elektrode 110 in die SOI-Schicht SL injiziert derart, daß die Verunreinigungskonzentration höher werden kann als diejenige, die für den Kanalbereich geeignet ist. Beispielsweise wird dann, wenn ein NMOS-Transistor erzeugt wird, Bor (B) als Ver unreinigung bei einer Energie von 10 bis 30 KeV und mit einer Dosis von 1 × 10¹² bis 5 × 10¹³/cm² injiziert.

Darüber hinaus wird in dem Schritt gemäß Fig. 13 die SOI-Schicht SL nahe der Seitenwand-Oxidschicht 16 vertieft ent fernt, um den zahnförmigen Abschnitt DP zu erzeugen, wie bei der Erzeugung der Feldabschirm-Gateelektrode auf dem großvo lumigen Siliziumsubstrat.

Nachfolgend wird in dem Schritt gemäß Fig. 14 die Opfer-Oxid schicht SO auf der Fläche der SOI-Schicht SL ausgebildet. Das Verfahren für die Erzeugung der Opfer-Oxidschicht SO ist das selbe wie dasjenige des ersten Ausführungsbeispiels, so daß keine weitere Beschreibung desselben erfolgt.

Dann wird die Zuverlässigkeit der Gateoxidschicht auf das sel be Maß wie dasjenige der thermischen Oxidschicht erhöht, da die Feldabschirm-Gateoxidschicht 111 an dem Randabschnitt der Feldabschirm-Gateelektrode 110 durch Ausbilden der Opfer- Oxidschicht SO dicker gemacht wird, und wird die Zuverlässig keit der Gateoxidschicht weiter erhöht, da der Niveauunter schied des zahnförmigen Abschnitts DP nahe dem Randabschnitt der Seitenwand-Oxidschicht 116 verringert wird, um keinen Randabschnitt zu bilden, wie in dem ersten Ausführungsbei spiel.

Größtmöglichen Vorteil aus einer Wirkung dahingehend, daß die Opfer-Oxidschicht SO die Verunreinigung in der SOI-Schicht SL absorbiert, ziehend, kann die Verunreinigungskonzentration in dem Kanalbereich (innerhalb der SOI-Schicht SL nicht unter der Feldabschirm-Gateelektrode 110 gemäß Fig. 4) für den Ka nalbereich geeignet festgelegt werden, während die Verunrei nigungskonzentration in der SOI-Schicht SL unter der Feldab schirm-Gateelektrode 110 hoch ist, die Konzentration, die vor dem Erzeugen der Feldabschirm-Gateelektrode festgelegt wird (Anfangskonzentration) beibehaltend.

In einzelnen wird, wie durch Pfeile in Fig. 14 angedeutet, dann, wenn die Opfer-Oxidschicht SO die Verunreinigung in der SOI-Schicht SL absorbiert, die Verunreinigung in dem Kanalbe reich niedriger als diejenige, die vor dem Erzeugen der Feld abschirm-Gateelektrode festgelegt wurde. Unter Berücksichti gung der zu absorbierenden Verunreinigungsmenge kann die An fangskonzentration der Verunreinigung so festgelegt werden, daß die Verunreinigungskonzentration nach der Absorption der Verunreinigung in dem Kanalbereich geeignet werden kann.

Somit kann, während das Erfordernis einer geeigneten Verun reinigungskonzentration in dem Kanalbereich durch Ziehen größtmöglichen Vorteils aus der Wirkung, daß die Opfer-Oxid schicht SO die Verunreinigung in der SOI-Schicht SL absor biert, erfüllt wird, die Verunreinigungskonzentration in der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 ange hoben werden und kann der Widerstandswert der SOI-Schicht SL unter der Feldabschirm-Gateelektrode abgesenkt werden.

Größtmöglichen Vorteil aus einer Wirkung dahingehend, daß das Silizium in der Fläche der SOI-Schicht SL durch Ausbilden der Opfer-Oxidschicht SO verbraucht wird und die Oberfläche der SOI-Schicht SL durch den Siliziumverbrauch nach dem Entfernen der Opfer-Oxidschicht SO zurückgeformt ist, ziehend, ist die SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 dicker und hat die SOI-Schicht SL in dem Kanalbereich eine Dicke, die für den Kanalbereich geeignet ist.

In dem Schritt gemäß Fig. 15 wird die Opfer-Oxidschicht SO entfernt, und als Resultat hiervon haben die SOI-Schicht SL in dem Kanalbereich und diejenige unter der Feldabschirm- Gateelektrode 110 unterschiedliche Dicken. Im einzelnen wird die Dicke der SOI-Schicht SL in dem Kanalbereich durch L1 re präsentiert, während diejenige der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 durch L2 repräsentiert wird.

In dem Schritt des Erzeugens der SOI-Schicht SL wird die Dicke der SOI-Schicht SL festgelegt auf einen Wert L2 dicker als L1, welches geeignet ist für Betriebscharakteristiken eines Transistors, so daß die Dicke der SOI-Schicht SL nach dem Entfernen der Opfer-Oxidschicht SO den Wert L1 annehmen soll te.

Durch diese Festlegung kann, während das Erfordernis einer geeigneten Dicke der SOI-Schicht SL in dem Kanalbereich er füllt wird, die SOI-Schicht SL unter der Feldabschirm-Gate elektrode 110 dicker ausgeführt werden, und kann der Wider standswert der SOI-Schicht SL unter der Feldabschirm-Gate elektrode 110 abgesenkt werden.

Fig. 16 und 17 zeigen die Schritte des Durchführens eines vollständigen bzw. ganzflächigen Naßätzvorgangs vor dem Er zeugen der Gateoxidschicht und des Erzeugens der Gateoxid schicht 211 und der Polysiliziumschicht 212, ähnlich denjeni gen der Fig. 8 bzw. Fig. 9 gemäß dem ersten Ausführungsbei spiel, so daß eine redundante Diskussion dieser Schritte weg gelassen wird.

In den japanischen Patentanmeldungs-Offenlegungsschriften Nr. 56-104446 und 57-36 842, die eine Anordnung offenbaren, bei welcher eine Halbleiterschicht zur Isolation eine höhere Ver unreinigungskonzentration aufweist, wird kein Bezug genommen auf die Probleme, die einem SOI-Substrat (Silizium-auf-Isola tor-Substrat) inhärent sind, und ist diesen weder eine Be schreibung betreffend irgendeine Anordnung, bei der eine Flä che eines Halbleitersubstrats, auf der ein MOS-Transistor ausgebildet ist, tiefer liegt als eine Fläche des Halbleiter substrats, auf der die Feldabschirm-Oxidschicht ausgebildet ist, noch eine Beschreibung betreffend deren Funktion und Wirkung der Absenkung des elektrischen Widerstands einer SOI-Schicht unter einer Feldabschirm-Gateelektrode entnehmbar.

<Drittes bevorzugtes Ausführungsbeispiel< <3-1. Aufbau der Einrichtung<

Das zweite bevorzugte Ausführungsbeispiel zeigt einen Aufbau, bei dem der größtmögliche Vorteil aus der Wirkung dahinge hend, daß die Opfer-Oxidschicht SO die Verunreinigung in der SOI-Schicht SL absorbiert, gezogen werden soll. Falls die Verunreinigungskonzentration in der SOI-Schicht SL so hoch ist, daß die Verunreinigung durch die Opfer-Oxidschicht SO allein nicht vollständig absorbiert werden kann, kann eine Injektion mit Ionen, deren Leitungstyp zu dem der in den Ka nal injizierten Ionen entgegengesetzt ist, durchgeführt wer den.

Mit anderen Worten ausgedrückt wird nachstehend ein Fall be schrieben, in dem die Verunreinigungskonzentration in der SOI-Schicht SL unter der Feldabschirm-Gateelektrode 110 so hoch wie möglich ist.

In diesem Fall wird vor dem Erzeugen der Feldabschirm-Gate elektrode 110 eine Verunreinigung in die SOI-Schicht SL inji ziert derart, daß die Verunreinigungskonzentration in dieser zu stark höher sein kann als diejenige, die für den Kanalbe reich geeignet ist. Beispielsweise wird dann, wenn ein NMOS-Tran sistor erzeugt wird, Bor (B) als Verunreinigung bei einer Energie von 10 bis 30 KeV und mit einer Dosis von 1 × 10¹² bis 1 × 10¹⁴/cm² injiziert.

Falls die injizierten Ionen eine Dosis von 1 × 10¹⁴/cm² haben, können sie, da ihre Konzentration eine zu hohe Konzentration ist, durch die Opfer-Oxidschicht SO allein nicht vollkommen bis zum Erreichen der für den Kanalbereich geeigneten Konzen tration absorbiert werden, so daß es daher unmöglich ist, ei nen geeigneten Transistorschwellenwert zu erhalten.

In diesem Fall wirkt eine Injektion von Ionen mit einem Bor entgegengesetzten Leitungstyp in die SOI-Schicht SL der Wir kung von Bor entgegen, um die Verunreinigungskonzentration in dem Kanalbereich im wesentlichen zu verringern.

Bezugnehmend auf einen Herstellungsprozeß wird nachstehend ein Aufbau, der den Widerstandswert der SOI-Schicht unter der Feldabschirm-Gateelektrode reduzieren soll, beschrieben.

<3-2. Herstellungsverfahren<

Nachstehend wird unter Bezugnahme auf Fig. 18 bis 22 ein Ver fahren für die Herstellung der Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur diskutiert. Die Diskussion wird im folgenden im wesentlichen für einen Prozeß für die Herstellung der Feldabschirm-Gateelektrode 110 gemäß Fig. 12 bereitgestellt.

Da die Schritte vor Fig. 18 weitgehend dieselben sind wie diejenigen für die Herstellung der Halbleitereinrichtung in dem ersten bevorzugten Ausführungsbeispiel, das unter Bezug nahme auf Fig. 3 bis 5 diskutiert wurde, wird eine redundante Diskussion weggelassen.

Während in dem ersten bevorzugten Ausführungsbeispiel die Verunreinigung vor dem Erzeugen der Feldabschirm-Gateelektro de 110 in das Siliziumsubstrat SB injiziert wird (Kanalinjek tion) derart, daß die Verunreinigungskonzentration geeignet für den Kanalbereich werden kann, wird in dem dritten bevor zugten Ausführungsbeispiel die Verunreinigung vor dem Erzeu gen der Feldabschirm-Gateelektrode 110 in die SOI-Schicht SL injiziert derart, daß die Verunreinigungskonzentration zu stark höher werden kann als diejenige, die für den Kanalbe reich geeignet ist. Beispielsweise wird dann, wenn ein NMOS- Transistor erzeugt wird, Bor (B) als Verunreinigung bei einer Energie von 10 bis 30 KeV und mit einer Dosis von 1 × 10¹⁴/cm² injiziert.

Nachfolgend wird in dem Schritt gemäß Fig. 19 die Opfer-Oxid schicht SO auf der Fläche der SOI-Schicht SL ausgebildet. Das Verfahren für das Erzeugen der Opfer-Oxidschicht SO ist das selbe wie dasjenige des ersten Ausführungsbeispiels, so daß keine weitere Beschreibung desselben erfolgt.

Ferner kann, obwohl die Verunreinigungskonzentration des Ka nalbereichs (innerhalb der SOI-Schicht SL nicht unter der Feldabschirm-Gateelektrode 110 gemäß Fig. 19) durch Ziehen größtmöglichen Vorteils bzw. Nutzens aus der Wirkung dahinge hend, daß die Opfer-Oxidschicht SO die Verunreinigung der SOI-Schicht SL absorbiert, abnimmt, da die Verunreinigungs konzentration höher ist als diejenige in dem ersten bevorzug ten Ausführungsbeispiel, die Verunreinigungskonzentration in dem Kanalbereich durch die Opfer-Oxidschicht SO allein nicht geeignet ausgestaltet werden.

Dann wird, falls die Dicke der SOI-Schicht SL 1000 Angström beträgt und die Verunreinigungskonzentration in dem Kanalbe reich gleich 5 × 10¹⁷/cm³ werden soll, nach dem Ausbilden der Opfer-Oxidschicht SO Phosphor (P) mit einer Dosis von 9,5 × 10¹³/cm² injiziert. Mit anderen Worten ausgedrückt wird die Verunreinigungskonzentration in dem Kanalbereich in Überein stimmung mit der verbleibenden Dosis von Bor nach dem Subtra hieren der Dosis von Phospor-Ionen festgelegt.

Darüber hinaus kann die Menge des zu injizierenden Phosphors unter Berücksichtigung der durch die Opfer-Oxidschicht SO zu absorbierenden Verunreinigungsmenge und der Energie der Io neninjektion bestimmt werden.

Infolgedessen beträgt die Verunreinigungskonzentration in dem Kanalbereich etwa 5 × 10¹⁷/cm³, und beträgt die Verunreini gungskonzentration in der SOI-Schicht SL unter der Feldab schirm-Gateelektrode 110 etwa 1 × 10¹⁹/cm³. Somit kann, wäh rend das Erfordernis einer geeigneten Verunreinigungskonzen tration in dem Kanalbereich erfüllt wird, die Verunreini gungskonzentration in der SOI-Schicht SL unter der Feldab schirm-Gateelektrode 110 angehoben werden, und kann der Wi derstandswert der SOI-Schicht SL unter der Feldabschirm-Gate elektrode abgesenkt werden.

Fig. 20 bis 22 zeigen die Schritte des Entfernens der Opfer- Oxidschicht SO, des Durchführens eines vollständigen bzw. ganzflächigen Naßätzvorgangs vor dem Erzeugen der Gateoxid schicht und des Erzeugens der Gateoxidschicht 211 und der Po lysiliziumschicht 212, ähnlich denjenigen der jeweiligen Fig. 7 bis 9 gemäß dem ersten Ausführungsbeispiel, so daß eine redundante Diskussion dieser Schritte weggelassen wird. Dar über hinaus zeigen Fig. 20 bis 22 einen Bereich IR, in den die Phosphor-Ionen injiziert werden.

Außerdem kann nach der Injektion von Phosphor-Ionen wie in Fig. 19 gezeigt, um die Schäden in der SOI-Schicht SL auf grund der Ioneninjektion zu beseitigen, ein Vergütungsvorgang bei einer Temperatur zwischen 600 und 800°C für die Dauer von 10 bis 60 Minuten durchgeführt werden.

<3-3. Modifikation<

In der vorstehenden Diskussion des dritten bevorzugten Aus führungsbeispiels wird ein Beispiel herangezogen, in dem Io nen mit einem Leitungstyp, der dem der Ionen im Kanalbereich der SOI-Schicht SL entgegengesetzt ist, nach dem Ausbilden der Opfer-Oxidschicht injiziert werden. Als weiteres Beispiel kann ein Verfahren angegeben werden, in dem die Ionen vor dem Ausbilden der Seitenwand-Oxidschicht 116 injiziert werden.

Nachstehend wird ein Prozeß gemäß diesem Verfahren unter Be zugnahme auf Fig. 23 und 24 beschrieben. Zunächst werden die Feldabschirm-Gateoxidschicht 111, die untere Feldabschirm- Nitridschicht 112, die Polysiliziumschicht 113, die obere Feldabschirm-Nitridschicht 114 und die obere Feldabschirm- Oxidschicht 115 in dieser Reihenfolge auf dem SOI-Substrat OB (implantiert mit einem Kanal hoher Konzentration) erzeugt. Wie in Fig. 23 gezeigt, wird eine Resistmaske R21 selektiv auf der oberen Feldabschirm-Oxidschicht 115 ausgebildet und werden die mehreren Schichten von der oberen Feldabschirm- Oxidschicht 115 bis zu der unteren Feldabschirm-Nitridschicht 112 selektiv entfernt.

Dann werden Phosphor-Ionen oder Arsen-Ionen von oberhalb der Feldabschirm-Gateoxidschicht 111 injiziert. Diese Injektion wird unter denselben Bedingungen wie denjenigen gemäß dem dritten bevorzugten Ausführungsbeispiel durchgeführt.

Nach dem Entfernen der Resistmaske R21 wird in dem Schritt gemäß Fig. 24 die Oxidschicht 117, die zu der Seitenwand- Oxidschicht 116 werden soll, mittels einem CVD-Verfahren er zeugt. Die nachfolgenden Schritten d. h. die Schritte des Er zeugens der Seitenwand-Oxidschicht 116, des Erzeugens der Op fer-Oxidschicht SO und des Erzeugens der Gateelektrode 210 sind dieselben wie diejenigen der Fig. 5 bis 9 gemäß dem er sten bevorzugten Ausführungsbeispiel.

Durch Durchführen der Injektion der Verunreinigungen mit ei nem Leitungstyp, der dem der Verunreinigungen in dem Kanalbe reich entgegengesetzt ist, vor dem Erzeugen der Seitenwand- Oxidschicht 116 dient das Vergüten vor und/oder nach dem Er zeugen der Opfer-Oxidschicht SO in der Absicht, die Ätzrate der oberen Feldabschirm-Oxidschicht 115 zu verbessern, auch als eine solche nach der Injektion von Phosphor-Ionen in der Absicht, daß eine Erholung von dem Schaden in der SOI-Schicht SL aufgrund der Injektion eintritt, so daß daher die Häufig keit, mit der der Vergütungsvorgang durchgeführt wird, ver ringert werden kann.

Da die Ionen von oberhalb der Feldabschirm-Gateoxidschicht 111, die verhältnismäßig dick ist (100 bis 1000 Angström), injiziert werden, blockiert die Feldabschirm-Gateoxidschicht 111 das Eintreten unnötiger Substanzen, die von einem Io neninjektor wegfliegen, in die SOI-Schicht SL, um eine Kontamination bzw. Verschmutzung der SOI-Schicht SL zu ver hindern.

<Viertes bevorzugtes Ausführungsbeispiel<

In der vorstehenden Diskussion der ersten bis dritten Ausfüh rungsbeispiele werden Beispiele herangezogen, in welchen die Erfindung in der Hauptsache auf einen NMOS-Transistor ange wandt wird. Die Erfindung kann jedoch gewiß auch auf einen PMOS-Transistor oder einen CMOS-Transistor angewandt werden.

Nachstehend wird als viertes bevorzugtes Ausführungsbeispiel ein Beispiel beschrieben, in dem die Erfindung auf einen CMOS-Transistor angewandt wird. In diesem bevorzugten Ausfüh rungsbeispiel ist ein Fall dargestellt, in dem ein CMOS-Tran sistor auf einem SOI-Substrat ausgebildet ist und eine Verun reinigung mit einem Leitungstyp, der zu dem der Verunreini gung in dem Kanalbereich in der SOI-Schicht SL entgegenge setzt ist, nach dem Erzeugen der Opfer-Oxidschicht SI inji ziert wird, um den Widerstandswert der SOI-Schicht SL unter der Feldabschirm-Gateelektrode zu reduzieren.

Weiter werden in diesem bevorzugten Ausführungsbeispiel auch Überlagerungs-Prüfmarkierungen, die zum Überprüfen der Erzeu gungsposition der Feldabschirm-Gateelektrode verwendet wer den, diskutiert.

<4-1. Aufbau der Einrichtung<

Fig. 25 ist eine Aufsicht, die einen Aufbau eines CMOS-Tran sistors mit Feldabschirm-Isolationsstruktur zeigt. In einem NMOS-Transistorerzeugungsbereich NR gemäß Fig. 25, der einen aktiven Bereich NAR und einen Körperelektrodenerzeugungsbe reich NBR definiert, ist eine Feldabschirm-Gateelektrode 120 nach Art eines rechteckförmigen Rings ausgebildet, um eine Feldabschirm-Isolationsstruktur zu bilden, und 21867 00070 552 001000280000000200012000285912175600040 0002019823212 00004 21748ist eine Ga teelektrode 220 des NMOS-Transistors oberhalb des aktiven Be reichs NAR ausgebildet derart, daß der aktive Bereich NAR halbiert wird.

Die aktiven Bereiche NAR, die sich außerhalb zu beiden Seiten der Gateelektrode 220 befinden, sind Bereiche, die als Sour ce/Drain-Bereiche 320 dienen, und Kontaktlöcher 520 sind je weils in den Source/Drain-Bereichen 320 ausgebildet. Die Kon taktlöcher 520 sind auch in einem Randabschnitt entlang der Längsrichtung der Gateelektrode 220 und in einer Ecke der Feldabschirm-Gateelektrode 120 ausgebildet.

Darüber hinaus sind Überlagerungs-Prüfmarkierungen MK1 und MK2 zum Überprüfen der Erzeugungsposition der Feldabschirm- Gateelektrode in dem NMOS-Transistorerzeugungsbereich NR an geordnet.

In einem neben dem NMOS-Transistorerzeugungsbereich NR ausge bildeten PMOS-Transistorerzeugungsbereich PR, der einen PMOS-Transistor-Aktivbereich PAR definiert, ist eine Feldabschirm- Gateelektrode 130 nach Art eines rechteckförmigen Rings aus gebildet, um eine Feldabschirm-Isolationsstruktur zu bilden, und ist eine Gateelektrode 230 des PMOS-Transistors oberhalb des aktiven Bereichs PAR ausgebildet derart, daß der aktive Bereich PAR halbiert wird.

Die aktiven Bereiche PAR, die sich außerhalb zu beiden Seiten der Gateelektrode 230 befinden, sind Bereiche, die als Sour ce/Drain-Bereiche 330 dienen, und Kontaktlöcher 530 sind je weils in den Source/Drain-Bereichen 330 ausgebildet. Die Kon taktlöcher 530 sind auch in einem Randabschnitt entlang der Längsrichtung der Gateelektrode 230 ausgebildet. Das Kontakt loch 530 nahe bei der Feldabschirm-Gateelektrode 130 ist mit der Körperelektrode (nicht gezeigt) verbunden.

Der NMOS-Transistorerzeugungsbereich NR und der PMOS-Transi storerzeugungsbereich PR sind durch eine LOCOS-Schicht (Local Oxidation of Silicon) LL elektrisch voneinander isoliert.

Ferner sind isolierende Schichten auf dem NMOS-Transistorer zeugungsbereich NR und dem PMOS-Transistorerzeugungsbereich PR bereitgestellt, jedoch aus Gründen der Zweckmäßigkeit der Darstellung und um eine deutliche Erkennbarkeit der Hauptele mente zu ermöglichen in dieser Figur nicht gezeigt.

Fig. 26 ist ein Querschnitt entlang der Linie A-A gemäß Fig. 25. Gemäß dieser Figur sind alle Elemente auf dem SOI-Sub strat OB ausgebildet. Das SOI-Substrat OB besteht aus dem Si liziumsubstrat SB, der vergrabenen Oxidschicht OX, die auf dem Siliziumsubstrat SB ausgebildet ist, und der SOI-Schicht SL, die auf der vergrabenen Oxidschicht OX ausgebildet ist. Ferner kann das SOI-Substrat OB durch ein SIMOX-Verfahren (Separation by Implanted Oxygen), durch Wafer-Bonden oder durch ein beliebiges anderes Verfahren erzeugt werden.

In dem NMOS-Transistorerzeugungsbereich NR weist die Feldab schirm-Gateelektrode 120 eine Feldabschirm-Gateoxidschicht 121, die auf der Fläche der SOI-Schicht SL ausgebildet ist, auf, eine untere Feldabschirm-Nitridschicht 122, eine Polysi liziumschicht 123, eine obere Feldabschirm-Nitridschicht 124 und eine obere Feldabschirm-Oxidschicht 125, die in dieser Reihenfolge auf der Feldabschirm-Gateoxidschicht 121 ausge bildet sind, und sind Seitenwand-Oxidschichten 126 auf den Seitenflächen dieser Filme und Schichten ausgebildet.

Die Gateelektrode 220 ist zwischen zwei Feldabschirm-Gate elektroden 120 ausgebildet. Die Gateelektrode 220 weist eine Gateoxidschicht 221, die auf der Fläche der SOI-Schicht SL ausgebildet ist, und eine Polysiliziumschicht 222, die auf der Gateoxidschicht 221 ausgebildet ist, auf, eine Silizid schicht 223 ist auf der Polysiliziumschicht 222 ausgebildet, und Seitenwand-Oxidschichten 224 sind auf den Seitenwänden dieser Filme und Schichten aufgebracht. Bereiche innerhalb der Oberfläche der SOI-Schicht SL außerhalb befindlich auf beiden Seiten der Gateelektrode 220 dienen als Source/Drain- Bereiche 320. Innerhalb des Source/Drain-Bereichs 320 sind eine Source/Drain-Schicht und eine niedrig dotierte Drain schicht (nicht gezeigt) ausgebildet. Die Fläche des Source/Drain-Bereichs 320 ist mit einer Silizidschicht 323 bedeckt. Die Fläche der SOI-Schicht SL in dem Körperelektrodenerzeu gungsbereich NBR ist mit der Silizidschicht 223 bedeckt, um als eine Körperelektrode BD1 zu dienen.

Die Überlagerungs-Prüfmarkierungen MK1 und MK2 (nicht ge zeigt) bestehen aus LOCOS-Schichten LL1; auf jeder LOCOS- Schicht LL1 ist ein mehrschichtiges Feldabschirm-Gateelek troden-Element FG wie die Feldabschirm-Gateelektrode 120 aus gebildet, um eine Feldabschirm-Isolationsstruktur zu bilden.

In dem PMOS-Transistorerzeugungsbereich PR ist eine Gateoxid schicht 231 auf der Fläche der SOI-Schicht SL zwischen zwei Feldabschirm-Gateelektroden 130 ausgebildet, und ist eine Po lysiliziumschicht 232 derart ausgebildet, daß die den oberen Abschnitt der Gateoxidschicht 231 und teilweise den oberen Abschnitt der Feldabschirm-Gateelektrode 130 bedeckt. Eine Silizidschicht 233 ist auf der Polysiliziumschicht 232 ausge bildet, und Seitenwand-Oxidschichten 234 sind auf den Seiten wänden dieser Filme und Schichten aufgebracht. Die Fläche der SOI-Schicht SL nahe der Feldabschirm-Gateelektrode 130 ist mit der Silizidschicht 233 bedeckt, um als eine Körperelek trode BD2 zu dienen.

Die Feldabschirm-Gateelektrode 130 weist eine Feldabschirm- Gateoxidschicht 131, die auf der Fläche der SOI-Schicht SL ausgebildet ist, auf, und eine untere Feldabschirm-Nitrid schicht 132, eine Polysiliziumschicht 133, eine obere Feldab schirm-Nitridschicht 134 und eine obere Feldabschirm-Oxid schicht 135, die in dieser Reihenfolge auf der Feldabschirm- Gateoxidschicht 131 ausgebildet sind; ferner sind Seitenwand- Oxidschichten 126 auf den Seitenflächen dieser Filme und Schichten ausgebildet.

Eine isolierende Zwischenschicht 930 ist über der Feldab schirm-Gateelektrode 130 und der Feldabschirm-Gateelektrode 230 ausgebildet, Kontaktlöcher 520 sind mit den Source/Drain- Bereichen 320 und der Körperelektrode BD1 verbunden, und Kon taktlöcher 530 sind mit den Source/Drain-Bereichen 330 und der Körperelektrode BD2 verbunden.

<4-2. Herstellungsverfahren<

Nachstehend wird unter Bezugnahme auf Fig. 27 bis 42 ein Ver fahren für die Herstellung der Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur diskutiert.

In dem Schritt gemäß Fig. 27 wird eine Oxidschicht OF1 mit tels einem CVD-Verfahren und/oder thermischer Oxidation bei einer Temperatur von 800°C mit einer Dicke von 100 bis 300 Angström erzeugt.

Nachfolgend wird eine Nitridschicht NF1 mittels einem CVD-Verfahren beispielsweise bei einer Temperatur von 700°C mit einer Dicke von 1000 bis 2000 Angström erzeugt. Eine Re sistmaske R31 wird auf der Nitridschicht NF1 ausgebildet.

Mit der Resistmaske R31 wird die Nitridschicht NF1 durch Ät zen strukturiert. Nach dem Entfernen der Resistmaske R31 wird eine LOCOS-Oxidation unter Verwendung der Nitridschicht NF als Maske durchgeführt, um die LOCOS-Schicht LL1 zur elektri schen Isolation der SOI-Schicht SL zu erzeugen, wie in Fig. 28 gezeigt. Um ein Aufwerfen zu unterdrücken, wird hierin die SOI-Schicht SL in den NMOS-Transistorerzeugungsbereich NR und den PMOS-Transistorerzeugungsbereich PR unterteilt. Zu dieser Zeit werden die LOCOS-Schichten LL erzeugt, um als Überlage rungs-Prüfmarkierungen MK1 und MK2 zu dienen. Nach der LOCOS- Oxidation wird die Nitridschicht NF1 mittels warmer bzw. thermischer Phosphorsäure entfernt.

Nachfolgend wird in dem Schritt gemäß Fig. 29 eine Resistmas ke R32 in dem PMOS-Transistorerzeugungsbereich PR ausgebildet und wird ein Kanal in den NMOS-Transistorerzeugungsbereich NR injiziert. Diese Kanalinjektion wird beispielsweise mit Bor- Ionen bei einer Energie von 10 bis 30 KeV und mit einer Dosis von 1 × 10¹² bis 1 × 10¹⁴/cm² durchgeführt.

Dann wird in dem Schritt gemäß Fig. 30 eine Resistmaske R33 in dem NMOS-Transistorerzeugungsbereich NR ausgebildet und wird ein Kanal in den PMOS-Transistorerzeugungsbereich PR in jiziert. Diese Kanalinjektion wird beispielsweise mit Phos phor-Ionen bei einer Energie von 20 bis 60 KeV und mit einer Dosis von 1 × 10¹² bis 1 × 10¹⁴/cm² durchgeführt.

Infolgedessen ist es, da die Kanalinjektion vor der Erzeugung der Feldabschirm-Gateelektrode durchgeführt wird, möglich, die Verunreinigungskonzentration in dem Kanalinjektionsbe reich zu vergleichmäßigen. Außerdem wird die Verunreinigung nicht in die vergrabene Oxidschicht OX injiziert, da die Ver unreinigungsinjektion mit der für die SOI-Schicht SL geeigne ten Energie durchgeführt wird.

Ferner kann, um teilweise die Verunreinigungskonzentration in dem Kanalinjektionsbereich zu steuern, die Verunreinigungs konzentration durch Absorbieren der Verunreinigungen mit der Opfer-Oxidschicht SO, wie in dem zweiten bevorzugten Ausfüh rungsbeispiel diskutiert, oder durch Injizieren von Ionen mit einem Leitungstyp, der dem der in den Kanal injizierten Ionen entgegengesetzt ist, wie in dem dritten bevorzugten Ausfüh rungsbeispiel diskutiert, im wesentlichen gesenkt werden. Das Verfahren wird in einem nachstehend beschriebenen Prozeß dis kutiert werden.

Hierin werden die LOCOS-Schichten LL1, die als die Überlage rungs-Prüfmarkierungen MK1 und MK2 dienen, zur Ausrichtung der Positionen zum Erzeugen der Resistmasken R32 und R33 ver wendet, wie in Fig. 29 und 30 gezeigt.

Nach den Kanalinjektionen kann ein Vergütungsvorgang bei ei ner Temperatur von 820°C in einer Stickstoffatmosphäre für die Dauer von 5 bis 30 Minuten durchgeführt werden, um Varia tionen bzw. Schwankungen in der Kristallinität der SOI- Schicht SL zur Verbesserung der Gleichmäßigkeit der Transi storeigenschaften aufzulösen.

Nach dem Entfernen der Oxidschicht OF1 werden in dem Schritt gemäß Fig. 31 die Feldabschirm-Gateelektrode 120 und 130 er zeugt. Eine detaillierte Beschreibung erfolgte in Zusammen hang mit dem Verfahren für die Herstellung des Feldabschirm- Gates unter Bezugnahme auf Fig. 18 bis 22 in dem dritten be vorzugten Ausführungsbeispiel, so daß eine solche hier wegge lassen wird.

Wenn das Feldabschirm-Gate erzeugt wird, ist es, um Abwei chungen zu vermeiden, erforderlich, eine präzise Ausrichtung einer Resistmaske, die für die Erzeugung des Feldabschirm- Gates verwendet wird, durchzuführen. Daher wird unter Verwen dung der Überlagerungs-Prüfmarkierungen MK1 und MK2 (nicht gezeigt), die aus den LOCOS-Schichten LL1 bestehen, für die Überprüfung die Anordnungsposition einer Belichtungsmaske festgelegt. Die Verwendung der Überlagerungs-Prüfmarkierungen MK1 und MK2 wird nachstehend noch beschrieben werden.

Ferner wird, wenn die Feldabschirm-Gateelektroden 120 und 130 erzeugt werden, die Opfer-Oxidschicht SO auf der Fläche der SOI-Schicht SL ausgebildet, weil die SOI-Schichten SL nahe den Randabschnitten der Seitenwand-Oxidschichten 126 und 136 vertieft entfernt werden.

In dem Schritt gemäß Fig. 32 wird eine Resistmaske R34 in dem PMOS-Transistorerzeugungsbereich PR ausgebildet, und wird ei ne Verunreinigung, deren Leitungstyp dem der Verunreinigung in dem Kanalbereich des NMOS-Transistorerzeugungsbereichs NR entgegengesetzt ist, in den NMOS-Transistorerzeugungsbereich NR injiziert. Wenn beispielsweise die SOI-Schicht SL eine Dicke von 1000 Angström hat und wenn Bor als Kanal mit einer Dosis von 1 × 10¹⁴/cm² injiziert wird, wird Phosphor mit einer Dosis von 9,5 × 10¹³/cm² injiziert, so daß die Verunreini gungskonzentration in dem Kanalbereich im wesentlichen zu 5 × 10¹⁷/cm³ wird. Andererseits bleibt die Verunreinigungskon zentration in der SOI-Schicht SL unter der Feldabschirm- Gateelektrode 120 bei etwa 1 × 10¹⁹/cm.

In dem Schritt gemäß Fig. 33 wird eine Resistmaske R35 in dem NMOS-Transistorerzeugungsbereich NR ausgebildet, und wird ei ne Verunreinigung, deren Leitungstyp dem der Verunreinigung in dem Kanalbereich des PMOS-Transistorerzeugungsbereichs PR entgegengesetzt ist, in den PMOS-Transistorerzeugungsbereich PR injiziert. In diesem Fall wird Bor injiziert.

Nach Entfernen der Opfer-Oxidschicht SO in dem Schritt gemäß Fig. 34 wird eine Gate-Oxidation durchgeführt, um eine Oxid schicht OF2 auszubilden, die zu den Gateoxidschichten 221 und 231 auf der Oberfläche der SOI-Schicht SL werden soll. Danach wird eine Polysiliziumschicht PS ausgebildet, die zu der Ga teelektrode werden soll, mit einer Dicke von 1000 bis 3000 Angström.

In dem Schritt gemäß Fig. 35 wird eine Resistmaske R36 in dem PMOS-Transistorerzeugungsbereich PR ausgebildet, und werden Verunreinigungs-Ionen in den NMOS-Transistorerzeugungsbereich NR injiziert. Diese Injektion wird mit Phosphor-Ionen oder Arsen-Ionen bei einer Energie von 5 bis 20 KeV und mit einer Dosis von 3 × 10¹⁵ bis 8 × 10¹⁵/cm² durchgeführt.

In dem Schritt gemäß Fig. 36 wird eine Resistmaske R37 in dem NMOS-Transistorerzeugungsbereich NR ausgebildet, und werden Verunreinigungs-Ionen in den PMOS-Transistorerzeugungsbereich PR injiziert. Diese Injektion wird mit Bor-Ionen bei einer Energie von 5 bis 20 KeV und mit einer Dosis von 3 × 10¹⁵ bis 8 × 10¹⁵/cm² durchgeführt.

Mit dieser Injektion wird eine Schwellenspannung eines Tran sistors gesteuert, und wird der Widerstand der Gateelektrode gesenkt. Um die injizierte Verunreinigung zu aktivieren, kann beispielsweise eine Vergütung bei einer Temperatur von 850°C für die Dauer von etwa 20 Minuten durchgeführt werden. Dar über hinaus kann diese Vergütung nach einer Source/Drain-In jektion durchgeführt werden, wie noch beschrieben werden wird.

Nachfolgend werden in dem Schritt gemäß Fig. 37 Stickstoff- Ionen in die Polysiliziumschicht PS injiziert, um die Zuver lässigkeit der Gateoxidschicht des MOS-Transistors zu erhö hen. Diese Stickstoffinjektion wird bei einer Energie von 5 bis 30 KeV und mit einer Dosis von 3 × 10¹⁴ bis 12 × 10¹⁴/cm² durchgeführt.

Nachfolgend werden die Polysiliziumschicht PS und die Oxid schicht OF2 strukturiert, um die Polysiliziumschichten 222 und 232 sowie die Gateoxidschichten 221 und 231 auszubilden.

Auf diese Art und Weise werden die Gateelektroden 220 und 230 erhalten.

Sodann wird in dem Schritt gemäß Fig. 38 eine Resistmaske R38 in dem PMOS-Transistorerzeugungsbereich PR ausgebildet, und wird eine LDD-Injektion in die SOI-Schicht SL des NMOS-Tran sistorerzeugungsbereichs NR durchgeführt. Diese Injektion wird beispielsweise mit Arsen-Ionen bei einer Energie von 5 bis 20 KeV und mit einer Dosis von 0,1 × 10¹² bis 10 × 10¹²/cm² durchgeführt.

In dem Schritt gemäß Fig. 39 wird eine Resistmaske R39 in den NMOS-Transistorerzeugungsbereich NR ausgebildet, und wird ei ne LDD-Injektion in die SOI-Schicht SL des PMOS-Transistorer zeugungsbereichs PR durchgeführt. Diese Injektion wird bei spielsweise mit Bor-Ionen bei einer Energie von 5 bis 20 KeV und mit einer Dosis von 0,1 × 10¹² bis 10 × 10¹²/cm² durchge führt. Darüber hinaus kann nach diesen Injektionen ein Vergü tungsvorgang bei einer Temperatur von 750 bis 850°C für die Dauer von mehreren Minuten durchgeführt werden.

Danach werden die Seitenwand-Oxidschichten 224 und 234 nur auf den Seitenwänden der Gateelektroden 220 und 230 erzeugt. Sodann wird in dem Schritt gemäß Fig. 40 eine Resistmaske R40 in dem PMOS-Transistorerzeugungsbereich PR ausgebildet, und wird ein Source/Drain-Bereich in die SOI-Schicht SL des NMOS-Tran sistorerzeugungsbereichs NR injiziert. Diese Injektion wird beispielsweise mit Arsen-Ionen bei einer Energie von 5 bis 20 KeV und mit einer Dosis von 1 × 10¹⁴ bis 50 × 10¹⁴/cm² durchgeführt.

In dem Schritt gemäß Fig. 41 wird eine Resistmaske R41 in dem NMOS-Transistorerzeugungsbereich NR ausgebildet, und wird ein Source/Drain-Bereich in die SOI-Schicht SL des PMOS-Transi storerzeugungsbereichs PR injiziert. Diese Injektion wird beispielsweise mit Bor-Ionen bei einer Energie von 5 bis 20 KeV und mit einer Dosis von 1 × 10¹⁴ bis 50 × 10¹⁴/cm² durch geführt.

Nachfolgend wird in dem Schritt gemäß Fig. 42 ein Silizidpro zeß ausgeführt, in dem die Silizidschichten 223, 233 und 323 auf den Gateelektroden 220 und 230 sowie auf der Fläche der SOI-Schicht SL erzeugt werden. Diese Silizidschichten 223, 233 und 323 können aus einer Kobalt-Siliziumverbindung, einer Titan-Siliziumverbindung, einer Wolfram-Siliziumverbindung oder dergleichen bestehen.

Danach wird die isolierende Zwischenschicht 903 auf dem NMOS- Transistorerzeugungsbereich NR und dem PMOS-Transistorerzeu gungsbereich PR ausgebildet, werden die Kontaktlöcher 520 und 530 erzeugt und werden Leitungen, die im wesentlichen aus Aluminium bestehen, plaziert, um den in Fig. 25 und 26 ge zeigten CMOS-Transistor zu erhalten.

<4-3. Überlagerungs-Prüfmarkierungen<

Die Verwendung der Überlagerungs-Prüfmarkierungen MK1 und MK2 wird nachstehend unter Bezugnahme auf Fig. 43 diskutiert.

Fig. 43 ist eine vergrößerte Ansicht der Überlagerungs-Prüf markierungen MK1 und MK2 gemäß Fig. 25, gesehen aus der obe ren Richtung in dem Schritt gemäß Fig. 31.

Gemäß Fig. 43 werden die mehrschichtigen Feldabschirm-Gate elektroden-Elemente FG wie beispielsweise die Feldabschirm- Gateelektroden 120 und 130 auf den Überlagerungs-Prüfmarkie rungen MK1 und MK2 ausgebildet.

Das mehrschichtige Feldabschirm-Gateelektroden-Element FG ist in seiner zweidimensionalen Form ähnlich zu jeder der Überla gerungs-Prüfmarkierungen MK1 und MK2. Diese zweidimensionale Form reflektiert die Strukturform der Resistmaske, die ver wendet wird, wenn die Feldabschirm-Gateelektroden 120 und 130 erzeugt werden.

Da die Strukturform der Resistmaske, die zur Erzeugung der Feld abschirm-Gateelektroden 120 und 130 verwendet wird, eine Struk turform der Belichtungsmaske ist, kann erwogen werden, die Strukturform der Belichtungsmaske auf jede der Überlagerungs- Prüfmarkierungen MK1 und MK2 gemäß Fig. 43 zu projizieren.

Der Abstand bzw. Zwischenraum zwischen zwei angrenzenden mehr schichtigen Feldabschirm-Gateelektroden-Elementen FG (d. h. der Struktur bzw. Gitterabstand der Belichtungsmaske) unterscheidet sich von dem Abstand S2 zwischen zwei Überlagerungs- Prüfmarkierungen MK1 oder zwei Überlagerungs-Prüfmarkierungen MK2. Falls die Belichtungsmaske abweicht bzw. verschoben ist, sollten die Strukturformen der Belichtungsmaske in den mittig liegenden Überlagerungs-Prüfmarkierungen MK1 und MK2 unter den fünf einzelnen Überlagerungs-Prüfmarkierungen in seitlicher oder vertikaler Richtung verschoben bzw. versetzt werden. Durch Überprüfen der Abweichung (beispielsweise durch eine Sichtprü fung) kann eine Korrektur der Abweichung zwischen der Belich tungsmaske und dem zu beleuchtenden Objekt (d. h. den Halbleiter substrat) durchgeführt werden.

Da die Überlagerungs-Prüfmarkierungen MK1 und MK2 wie vorstehend verwendet werden, werden die mehrschichtigen Elemente wie die Feldabschirm-Gateelektroden 120 und 130 auf dieser ausgebildet.

Wie vorstehend beschrieben wurde, ist an einem Randabschnitt ei ner Feldabschirm-Gateelektrode 10 unter einer Seitenwand- Oxidschicht 106 eine Feldabschirm-Gateoxidschicht 101 dicker. Relativ zu einer Fläche eines Siliziumsubstrats SB unter der Feldabschirm-Gateoxidschicht 101 ist die andere Fläche des Sili ziumsubstrats zurückgeformt. Somit können ein MOS-Transistor mit einer Feldabschirm-Isolationsstruktur und ein Verfahren für die Herstellung desselben mit höherer Zuverlässigkeit der Ga teoxidschicht bereitgestellt werden.

Claims

1. Halbleitereinrichtung, umfassend eine Feldabschirm- Isolationsstruktur (10, 110, 120, 130) für das elektrische Isolieren von MOS-Transistoren, dadurch gekennzeichnet, daß die Feldabschirm- Isolationsstruktur aufweist:
eine Feldabschirm-Oxidschicht (101, 111, 121, 131), die auf einem Halbleitersubstrat (SB, OB) ausgebildet ist; und
eine Feldabschirm-Gateelektrode (103, 113, 123, 133), die auf der Feldabschirm-Oxidschicht ausgebildet ist, und da durch, daß
ein Randabschnitt der Feldabschirm-Oxidschicht dicker ist als ein Mittenabschnitt derselben, und
eine Fläche des Halbleitersubstrats, auf der jeder der MOS-Transistoren ausgebildet ist, tieferliegend angeordnet ist als eine Fläche des Halbleitersubstrats, auf der die Feldabschirm-Oxidschicht ausgebildet ist.

2. Halbleitereinrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß
das Halbleitersubstrat ein SOI-Substrat (OB) ist mit ei ner SOI-Schicht, die auf einem isolierenden Substrat (OX) ausgebildet ist, und
die Feldabschirm-Isolationsstruktur und jeder der MOS-Transistoren auf der SOI-Schicht ausgebildet sind.

3. Halbleitereinrichtung nach Anspruch 2, dadurch ge kennzeichnet, daß eine Verunreinigungskonzentration in der SOI-Schicht un ter der Feldabschirm-Gateelektrode höher ist als diejenige in einem Kanalbereich jedes der in der SOI-Schicht ausgebildeten MOS-Transistoren.

4. Halbleitereinrichtung nach Anspruch 2, dadurch ge kennzeichnet, daß
der Kanalbereich jedes der in der SOI-Schicht ausgebil deten MOS-Transistoren eine Verunreinigung eines ersten Lei tungstyps mit einer ersten Konzentration und eine Verunreini gung eines zweiten Leitungstyps mit einer zweiten Konzentra tion, die niedriger ist als die erste Konzentration, auf weist, und
die Konzentration der Verunreinigung des ersten Lei tungstyps in der SOI-Schicht unter der Feldabschirm-Gate elektrode nahezu gleich der ersten Konzentration ist.

5. Halbleitereinrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß die Feldabschirm-Isolationsstruktur ferner umfaßt:
eine erste isolierende Schicht (102, 112, 122, 132) mit einer Widerstandsfähigkeit gegenüber Oxidation, die zwischen der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelek trode ausgebildet ist; und
eine zweite isolierende Schicht (104, 114, 124, 134) mit einer Widerstandsfähigkeit gegenüber Oxidation, die direkt auf der Feldabschirm-Gateelektrode ausgebildet ist.

6. Halbleitereinrichtung nach Anspruch 1, gekennzeichnet durch
Überlagerungs-Prüfmarken (MK1, MK2), die auf dem Halb leitersubstrat bereitgestellt sind und zur Ausrichtung bei der Erzeugung der Feldabschirm-Isolationsstruktur verwendet werden,
wobei die Feldabschirm-Isolationsstruktur selektiv auf jeder der Überlagerungs-Prüfmarken ausgebildet wird.

7. Halbleitereinrichtung nach Anspruch 6, dadurch ge kennzeichnet, daß
die Überlagerungs-Prüfmarken aus einer Vielzahl von LOCOS-Oxidschichten (LL1), die unabhängig voneinander sind, bestehen,
wobei die Vielzahl der LOCOS-Oxidschichten
eine erste Gruppe von LOCOS-Oxidschichten, die in einer ersten Richtung angeordnet sind, und
eine zweite Gruppe von LOCOS-Oxidschichten, die in einer zweiten Richtung, die senkrecht zu der ersten Richtung ver läuft, angeordnet sind, aufweist, und
die Feldabschirm-Isolationsstruktur unabhängig auf jeder der Vielzahl der LOCOS-Oxidschichten ausgebildet ist.

8. Verfahren zur Herstellung einer Halbleitereinrich tung, wobei die Halbleitereinrichtung eine Feldabschirm- Isolationsstruktur (10, 110, 120, 130) zum elektrischen Iso lieren von MOS-Transistoren umfaßt, und die Feldabschirm- Isolationsstruktur eine Feldabschirm-Oxidschicht (101, 111, 121, 131), die auf einem Halbleitersubstrat (SB, OB) ausge bildet ist, und eine Feldabschirm-Gateelektrode (103, 113, 123, 133), die auf der Feldabschirm-Oxidschicht ausgebildet ist, aufweist, und wobei das Verfahren gekennzeichnet ist durch die Schritte:

(a) Vorbereiten des Halbleitersubstrats;
(b) selektives Ausbilden der Feldabschirm-Oxidschicht und der Feldabschirm-Gateelektrode auf der Halbleitereinrich tung und danach Ausbilden von Seitenwand-Oxidschichten (106, 116, 126, 136) auf Seitenwänden der Feldabschirm-Gateelek trode; und
(c) Ausbilden einer Opfer-Oxidschicht (SO) auf einer ex ponierten Fläche des Halbleitersubstrats und Entfernen der Opfer-Oxidschicht.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß
der Schritt (a) der Schritt des Vorbereitens eines SOI- Substrats (OB), bei dem eine SOI-Schicht (SL) auf einem iso lierenden Substrat (OX) ausgebildet ist, und
die Feldabschirm-Oxidschicht und die Opfer-Oxidschicht auf der SOI-Schicht ausgebildet sind.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß
der Schritt (a) den Schritt des Durchführens einer Io neninjektion mit einer Verunreinigung eines ersten Leitung styps in die SOI-Schicht derart, daß die Verunreinigung des ersten Leitungstyps eine erste Konzentration hat, beinhaltet, und
der Schritt (c) den Schritt des
(c-1) Durchführens einer Ioneninjektion nach dem Ausbil den der Opfer-Oxidschicht mit einer Verunreinigung eines zweiten Leitungstyps in die SOI-Schicht durch die Opfer- Oxidschicht derart, daß die Verunreinigung des zweiten Lei tungstyps eine zweite Konzentration hat, die niedriger ist als die erste Konzentration, beinhaltet.

11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß
der Schritt (a) den Schritt des Durchführens einer Io neninjektion mit einer Verunreinigung eines ersten Leitung styps in die SOI-Schicht derart, daß die Verunreinigung des ersten Leitungstyps eine erste Konzentration hat, beinhaltet, und
der Schritt (b) den Schritt des
(b-1) Durchführens einer Ioneninjektion vor dem Ausbil den der Seitenwand-Oxidschichten mit einer Verunreinigung ei nes zweiten Leitungstyps in die SOI-Schicht unter Verwendung der Feldabschirm-Gateelektrode als Maske derart, daß die Ver unreinigung des zweiten Leitungstyps eine zweite Konzentrati on hat, die niedriger ist als die erste Konzentration, bein haltet.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß
der Schritt (b) die Schritte des
(b-2) vollständigen Ausbildens der Feldabschirm- Oxidschicht und der Feldabschirm-Gateelektrode, und (b-3) selektiven Entfernens der Feldabschirm- Gateelektrode beinhaltet, und dadurch, daß
die Schritte (b-2) und (b-3) vor dem Schritt (b-1) durchgeführt werden.

13. Verfahren nach Anspruch 8, gekennzeichnet durch den Schritt des
selektiven Ausbildens einer LOCOS-Oxidschicht (LL1) an einer vorbestimmten Position auf einer Fläche des Halbleiter substrats vor dem Schritt (b),
wobei der Schritt (b) den Schritt des
(b-4) Ausbildens einer Resistmaske auf der Feldabschirm- Oxidschicht und der Feldabschirm-Gateelektrode und selektiven Entfernens der Feldabschirm-Oxidschicht und der Feldabschirm- Gateelektrode durch Ätzen beinhaltet, und wobei
die LOCOS-Oxidschicht als eine Überlagerungs-Prüfmarke bei der Ausbildung der Resistmaske verwendet wird.

14. Verfahren nach Anspruch 8, dadurch gekennzeichnet,
daß der Schritt (b) die Schritte des
(b-5) Ausbildens einer ersten isolierenden Schicht (102, 112, 122, 132) mit einer Widerstandsfähigkeit gegenüber Oxi dation derart, daß diese zwischen der Feldabschirm-Oxid schicht und der Feldabschirm-Gateelektrode zu liegen kommt; und
(b-6) Ausbildens einer zweiten isolierenden Schicht (104, 114, 124, 134) mit einer Widerstandsfähigkeit gegenüber Oxidation direkt auf der Feldabschirm-Gateelektrode beinhal tet.

15. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Feldabschirm-Oxidschicht durch eine chemische Ab scheidung aus der Dampfphase (CVD) erzeugt wird.