KR100298984B1 - 반도체장치및그제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

필드분리구조를 가지는 MOS 트랜지스터 및 그 제조방법에서, 게이트 산화막에 대한 신뢰성을 향상한 구성 및 그 제조방법을 제공한다.
FS 게이트 전극(10)의 단연부인 측벽산화막(106)의 하부에서 FS 게이트 산화막 (101)의 두께가 두껍게 되어 있다. 또, FS 게이트 산화막(101) 하부의 실리콘 기판(SB)의 표면에 대해서 그 이외의 실리콘 기판(SB) 표면은 후퇴하고 있다.

Description

반도체 장치 및 그 제조방법
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히, 필드분리구조를 가진 반도체 장치 및 그 제조방법에 관한 것이다.
도 44에 필드분리구조를 가지는 종래의 반도체 장치의 평면구성을 나타낸다.
도 44에서, MOS 트랜지스터의 활성영역(AR)을 규정함과 동시에, 필드분리구조를 구성하는 필드쉴드(이하, FS라고 약기함) 게이트 전극(1)이 구형고리형상을 하도록 형성되고, 해당 FS 게이트 전극(1)의 상부에는, FS 게이트 전극(1)을 2분하도록 MOS 트랜지스터의 게이트 전극(2)이 형성되어 있다.
게이트 전극(2)의 양측면의 외측에 위치하는 활성영역 (AR)은, 각각 소스·드레인(이후, S/D라고 약기함)영역(3)이 되는 영역이며, 그 S/D 영역(3)의 상부에는, 알루미늄을 주성분으로 하는 S/D 전극(4)이 형성되어 있다. 또, S/D 전극(4)과 S/D 영역(3)과의 사이에는 콘택홀(5)이 복수개 형성되어 있다.
또, FS 게이트 전극(1)과 게이트 전극(2)과의 사이, S/D 영역(3)과 S/D 전극(4)과의 사이에는 절연층등이 존재하지만, 편의적으로 그것들을 생략하여 주요한 구성이 나타날 수 있도록 하고 있다.
도 44에서의 A-A선에서의 단면구성을 도 45에 나타낸다. 또, 도 45에서는, 벌크실리콘 기판상에 형성된 MOS 트랜지스터 및 FS 게이트 전극의 구성을 나타내고 있다.
도 45에서, 실리콘 기판(SB)의 표면상에 게이트 전극(2)이 형성되어 있다. 게이트 전극(2)은, 실리콘 기판(SB)의 표면에 접하여 형성된 게이트 산화막(21), 해당 게이트 산화막(21)의 상부에 형성된 폴리실리콘층(22)을 구비하고, 해당 폴리실리콘층(22)의 상부에는 살리사이드층(23)이 형성되며, 이것들의 측면에는 측벽산화막(24)이 형성되어 있다. 그리고, 게이트 전극(2)의 좌우측면의 외측에 위치하는 실리콘 기판(SB)의 표면내에는, S/D 영역(3)을 구성하는 S/D 층(31) 및 저도우프 드레인층(이후 LDD 층이라 한다)(32)이 형성되어 있다. 또, S/D 층(31)의 표면은 살리사이드층(33)으로 덮여져 있다.
그리고, S/D 영역(3)의 외측에 위치하는 실리콘 기판(SB)의 표면상에는, FS 게이트 전극(1)이 형성되어 있다. FS 게이트 전극(1)은, 실리콘 기판(SB)의 표면에 접하여 형성된 FS 게이트 산화막(11), 해당 FS 게이트 산화막(11)의 상부에 형성된 폴리실리콘층(12), 해당 폴리실리콘층(12)의 상부에 형성된 FS 상부산화막(13)을 구비하고, 이것들의 측면에는 측벽산화막(14)이 형성되어 있다. 또, FS 게이트 전극(1)의 구성을 필드분리구조라 칭하며, 폴리실리콘층(12)을 FS 게이트 전극이라 호칭하는 경우도 있다.
또, FS 게이트 전극(1), 게이트 전극(2), S/D영역(3)을 덮도록 층간절연막(9)이 형성되어 있다. 그리고, S/D전극(4)과 S/D영역(3) 사이의 층간절연막(9)을 관통하여 콘택홀(5)이 형성되고, 그 콘택홀(5)내에 전도체가 충전되어 있으며, S/D전극(4)과 S/D영역(3)이 전기적으로 접속되어 있다.
다음에, 도 46∼도 51을 사용하여 제조공정에 관해서 설명한다. 우선, 실리콘 기판(채널주입완료) (SB)상에, FS 게이트 산화막(11), 폴리실리콘층(12), FS 상부산화막(13)을 순차로 적층한다. 그리고, 도 46에 나타낸 바와 같이, 레지스트 마스크 (R1)를 사용하여 상기 적층체의 패터닝을 행해서 FS 게이트 전극(1)을 형성한다. 또, FS 게이트 산화막(11)은, 예컨대 CVD 법에 의해 700℃의 온도조건에서 100∼1000Å의 두께로 형성한다. 또, 폴리실리콘층(12)은, 예컨대 CVD 법에 의해, 600∼800℃ 정도에서 100∼1000Å의 두께로 형성한다. 또, 폴리실리콘층(12)은 불순물로서 인(P)을 1 ×1020/cm3정도 포함하도록 형성된다. 또, FS 상부산화막(13)은 예컨대 CVD법에 의해, 700℃의 온도조건에서 500∼2000Å의 두께로 형성한다.
다음에, 도 47에 나타내는 공정에서, 레지스트 마스크 (R1)를 제거한 뒤에 측벽산화막14을 형성한다. 측벽산화막(14)의 형성순서는, FS 게이트 전극(1)을 덮도록 산화막을 형성하고, 그 산화막을 이방성에칭(드라이에칭)으로 선택적으로 제거함으로써 자기 정합적으로 얻을 수 있다. 그러나, 이 경우, 도 47에 영역 X에서 나타내는 부분의 실리콘 기판(SB) 표면에, 이방성에칭에 의한 손상(damage)이 남아 버린다고 하는 문제가 있었다. 또, 이 문제점에 관해서는, 나중에 도 56 및 도 57를 사용하여 상세히 설명한다.
다음에 실리콘 기판(SB)의 표면에 게이트 산화막(21)을 형성하고, 해당 게이트 산화막(21) 및 FS 게이트 전극(1)을 덮도록 폴리실리콘층(22)을 형성한다. 그리고, 도 48에 나타낸 바와 같이, 폴리실리콘층(22)상의 소정위치에 레지스트 마스크 (R2)를 형성하고, 해당 레지스트 마스크 (R2)를 사용하여 폴리실리콘층(22)의 패터닝을 행한다.
그리고, 도 49에 나타내는 공정에서, 폴리실리콘층(22)을 마스크로 해서 이온주입법에 의해 자기 정합적으로 LDD층(32)을 형성한다. 또, 이 경우의 이온주입은 비소(As) 또는 인이온을 30∼70 KeV의 에너지에서 도우즈량이 1×1013∼4×1014/cm2이 되는 주입조건으로 행한다. 또, 주입각도가 45∼60도가 되도록 하고, 또한 실리콘 기판을 회전시키면서 연속적으로 주입을 행한다.
다음에, 도 50에 나타낸 바와 같이, 게이트 전극(2)의 측벽에, 측벽산화막(24)을 형성한다. 측벽산화막(24)의 형성순서는, 게이트 전극(2)을 덮도록 500∼800Å 두께의 산화막을 형성하여, 해당 산화막을 이방성에칭(드라이에칭)으로 선택적으로 제거함으로써 자기 정합적으로 얻을 수 있다.
다음에, FS 게이트 전극(1) 및 게이트 전극(2)을 마스크로 해서 이온주입법에 의해 S/D층(31)의 형성을 한다. 이 이온주입은, 비소 또는 인이온을 30∼70KeV의 에너지로, 도우즈량이 4×1014∼7×1015/cm2이 되는 주입조건으로 행한다.
다음에, 도 51에 나타낸 바와 같이, 게이트 전극(2)의 상부표면 및 S/D 영역(3)의 표면에만 자기 정합적으로 살리사이드막(23 및 33)을 형성한다. 또, 이 살리사이드막(23 및 33)은 코발트 실리사이드나 티타늄 실리사이드, 또는 텅스텐 실리사이드등 어떠한 실리사이드막이라도 상관없다.
다음에, FS 게이트 전극(1), 게이트 전극(2), S/D 영역(3)을 덮도록 층간절연막(9)을 형성하고, S/D 영역(3)상의 층간절연막(9)을 관통하여 콘택홀(5)을 형성하고, 해당 콘택홀(5)내에 전도체를 충전함과 동시에, 그 위에 알루미늄을 주성분으로 한 S/D 전극(4)을 형성함으로써 도 44 및 도 45에 나타내는 것과 같은, 필드분리구조를 가지는 종래의 반도체 장치를 얻을 수 있다.
다음에, 도 44에서의 B - B 선에서의 단면구성을 도 52에 나타낸다. 도 52에서, 2개의 FS 게이트 전극(1) 사이의 실리콘 기판(SB)의 표면에는 게이트 산화막(21)이 형성되고, 해당 게이트 산화막(21) 및 FS 게이트 전극(1)을 덮도록 폴리실리콘층(22)이 형성되어 있다. 그리고, 폴리실리콘층(22)의 상부에는 살리사이드막(23)이 형성되어 있다. 또, 게이트 산화막(21)의 하부의 실리콘 기판(SB) 내에는, 장치동작시에 채널영역이 형성되게 된다.
또, FS 게이트 전극(1), 게이트 전극(2), S/D영역(3)을 덮도록 층간절연막(9)이 형성되고, 게이트 전극(2)의 단부상의 층간절연막(9)을 관통하여 콘택홀(5)이 형성되며, 해당 콘택홀(5)내에 전도체가 충전되어 있고, 게이트 전극(2)과 게이트배선층(6)이 전기적으로 접속되어 있다.
다음에, 도 53∼도 55를 사용하여 제조공정에 관해서 설명한다. 우선, 실리콘 기판(SB)상에 FS 게이트 산화막(필드쉴드 산화막)(11), 폴리실리콘층(12), FS 상부산화막(13)을 순차로 적층한다. 그리고, 도 53에 나타낸 바와 같이, 레지스트 마스크 (R1)를 사용하여 상기 적층체의 패터닝을 행해서 FS 게이트 전극(1)을 형성한다. 또, 이 공정은 도 46을 사용하여 설명한 공정에 대응하기 때문에 중복되는 설명은 생략한다.
다음에, 도 54에 나타내는 공정에서, 레지스트 마스크 (R1)를 제거한 뒤에 측벽산화막(14)을 형성한다. 측벽산화막(14)의 형성순서는, FS 게이트 전극(1)을 덮도록 산화막을 형성하고, 해당 산화막을 이방성에칭(드라이에칭)으로 선택적으로 제거함으로써 자기 정합적으로 얻을 수 있다.
여기서, 도 54에 영역 Y로 나타내는 부분의 실리콘 기판(SB)의 표면에, 이방성에칭에 의한 손상이 남아버린다. 이것은, 도 47에 나타낸 영역 X로 나타내는 부분에 발생하는 손상과 동일하다. 또, 이 문제점에 관해서는, 나중에 도 56 및 도 57을 사용하여 상세히 설명한다.
다음에, 도 55에 나타내는 공정에서, 실리콘 기판(SB)의 표면에 게이트 산화막(21)을 형성하고, 해당 게이트 산화막(21) 및 FS 게이트 전극(1)을 덮도록 게이트 전극(2)의 본체가 되는 폴리실리콘층(22)을 형성한다. 또, 폴리실리콘층(22)의 형성공정은, 도 48을 사용하여 설명한 공정에 대응하기 때문에, 중복되는 설명은 생략한다. 이 때, 도 54에 영역 Y으로 나타내는 부분의 실리콘 기판(SB) 표면의 손상으로 인하여, 도 55에 영역 Z로 나타내는 부분에 부적합한 상태가 발생하지만, 이 문제점에 관해서는 나중에 도 58을 사용하여 상세히 설명한다.
그리고, 도 51를 사용하여 설명한 바와 같이, 게이트 전극(2)의 상부표면 및 S/D 영역(3)(도시하지 않음)의 표면에만 자기 정합적으로 살리사이드막(23및 33)(도시하지 않음)을 형성하고, FS 게이트 전극(1), 게이트 전극(2)을 덮도록 층간절연막(9)을 형성하며, 게이트 전극(2)의 단부상의 층간절연막(9)을 관통하여 콘택홀(5)을 형성하고, 해당 콘택홀(5)내에 전도체가 충전함과 동시에, 그 위에 알루미늄을 주성분으로 한 게이트배선층(6)을 형성함으로써 도 44 및 도 45에 나타내는 것과 같은 필드분리구조를 가지는 종래의 반도체 장치를 얻을 수 있다.
또, 필드쉴드게이트에 대해서 선행기술을 조사한 바, 이하에 나타내는 문헌을 입수하였기 때문에 이하에 그 개요를 나타낸다.
특개평7-273185호 공보에는 쉴드게이트 산화막 단부의 비대화방지를 목적으로 한 구성이 나타나 있으나, MOS 트랜지스터가 형성되는 반도체 기판의 표면이, 필드쉴드 산화막이 형성되는 반도체 기판의 표면보다도 낮은 위치에 있다고 한 구성은 표시되지 않고, 그것에 의한 작용효과도 나타나 있지 않다.
특개평2-137335호공보 및 특개평 6-204237호 공보에는, 게이트 산화막의 단부가 두껍게 된 구성이 나타나 있으나, 필드쉴드 산화막 단연부의 두께에 관한 기재는 없고, 또, MOS 트랜지스터가 형성되는 반도체 기판의 표면이, 필드쉴드 산화막이 형성되는 반도체 기판의 표면보다도 낮은 위치에 있다고 하는 구성은 나타나 있지 않으며, 그것에 의한 작용효과도 나타나 있지 않다.
특개소 56-104446호 공보 및 특개소 57-36842호 공보에는 소자간분리용 반도체층의 불순물농도가 고농도로 된 구성이 나타나 있지만, SOI기판 고유의 문제점에 관한 기재는 없고, 또, MOS 트랜지스터가 형성되는 반도체 기판의 표면이, 필드쉴드 산화막이 형성되는 반도체 기판의 표면보다도 낮은 위치에 있다고 하는 구성은 나타나 있지 않으며, 필드쉴드 게이트 전극 하부의 SOI층의 전기저항을 하강시킨다고 하는 작용효과도 나타나 있지 않다.
필드분리구조를 가지는 종래의 반도체 장치는, 이상 설명한 바와 같은 구성을 가지며, 이상 설명한 바와 같은 제조방법으로 제조되어 있기 때문에, 이하에 설명하는 것과 같은 문제점을 가지고 있었다.
도 56은, 도 47 및 도 54에 나타낸 영역 X 및 영역 Y의 구성을 상세히 나타낸 도면이다. 도 56은, FS 게이트 전극(1)의 측면에 이방성에칭(드라이에칭)에 의해 측벽산화막(14)을 형성한 직후의 상태를 나타내고 있다.
측벽산화막(14)을 형성하는 경우, 지향성이 우수한 이방성에칭을 행할 필요가 있어 드라이에칭을 사용하게 되지만, 오버에칭에 의해 실리콘 기판(SB)의 표면이 제거될 가능성이 있다.
특히, 측벽산화막(14)의 단연부에서는 다른 부분보다도 제거되는 량이 많아 실리콘 기판(SB)가 부분적으로 도려낸 것과 같은 상태가 된다. 이 원인의 하나로서는, 에쳔트의 밀도의 국소적인 치우침을 생각할 수 있다. 그 때문에, 도 56에 나타낸 바와 같이, 측벽산화막(14)의 단연부 근방의 실리콘 기판(SB)의 표면에 파인 부분 (DP)가 형성된다. 그리고, 측벽산화막(14)의 형성공정 뒤에 도 48을 사용하여 설명한 바와 같이, 실리콘 기판(SB)의 표면에 게이트 산화막(21)을 형성하지만, 게이트 산화막(21)의 형성에 앞서, 실리콘 기판(SB)의 표면에 형성된 자연산화막을 웨트에칭에 의해 제거할 필요가 있다. 이때, 자연산화막과 동시에, FS 상부산화막(13) 및 측벽산화막(14)도 약간 제거되게 된다. 이 상태를 도 57에 나타낸다.
도 57에서, 자연산화막 제거전의 FS 상부산화막(13) 및 측벽산화막(14)의 위치를 점선으로 나타낸다. 도 57에 나타낸 바와 같이, FS 상부산화막(13) 및 측벽산화막(14)이 후퇴함으로써, 측벽산화막(14)의 주위에 엣지부 (EP)가 형성되게 된다.
이러한 상태에서, 게이트 산화막(21) 및 폴리실리콘층(22)의 형성을 행한 결과를 도 58에 나타낸다. 또, 도 58은 도 55에 영역 Z로 나타내는 부분의 상세도이다.
도 58에 나타낸 바와 같이, 엣지부 (EP)의 상부에 게이트 산화막(21)이 형성되게 된다. 게이트 산화막(21)의 두께는 얇고, 50∼100Å정도이며, 엣지부 (EP)상에서는 더 얇게 되어있는 경우가 있다. 또, 엣지부 (EP)에는 전계가 집중함으로써 전계강도가 높아져서, 게이트 산화막(21)의 두께가 얇은 것과 더불어 게이트 산화막(21)이 파손될 가능성이 높아진다.
그 결과, 게이트 산화막에 대한 신뢰성이 저하하고, 나아가서는 필드분리구조를 가지는 MPS 트랜지스터에 대한 신뢰성이 저하한다고 하는 문제가 있었다.
또 이러한 문제는, SOI(silicon on insulator)기판상에 형성된 필드분리구조를 가지는 MOS 트랜지스터에서도 마찬가지였다.
또, 이상의 설명에서는 간단히 설명하는데 그쳤지만, SOI기판 또는 벌크실리콘 기판에서는, S/D 층이나 LDD 층의 형성에 앞서 채널주입을 행하고 있다. 이 채널주입에서도, 종래의 방법으로서는 이하에 설명하는 것과 같은 문제점이 있었다. 이하, 도 59∼도 64를 사용하여 SOI 기판상에 형성된 필드분리구조를 가지는 CMOS 트랜지스터의 제조공정을 예로 들어, 채널주입때의 문제점에 관해서 설명한다.
도 59에 나타낸 바와 같이 SOI기판 (OB) 상에 FS 게이트 전극(1)을 형성하여, SOI 기판 (OB)를 NMOS 트랜지스터 형성영역 (NR)과, PMOS 트랜지스터 형성영역 (PR)으로 구분한다. 이 때, FS 게이트 전극(1)과 같은 구조의 마스크 맞춤 마크(AL)도 아울러 형성한다. 또, SOI 기판 (OB)는 실리콘 기판(SB)와, 그 상부에 형성된 매립산화층 (OX)로 구성되는 절연성기판과, 해당 절연성기판위에 형성된 SOI층(실리콘의 단결정층)(SL)으로 구성되어 있다.
또, FS 게이트 전극(1)의 형성에 따라, 측벽산화막(14)의 단연부근방의 SOI층 (SL)이 도려내진다고 하는 문제가 발생하는 것은 앞서 설명한 대로이다.
다음에, 도 60에 나타내는 공정에서, NMOS 트랜지스터 형성영역 (NR)에 레지스트 마스크 R3를 형성하여 PMOS 트랜지스터 형성영역(PR)에 채널주입을 행하여 채널주입영역 (CDP)을 형성한다. 이 주입에는, 예컨대 인이온을 사용한다.
다음에 도 61에 나타내는 공정에서, PMOS 트랜지스터 형성영역 (PR)에 레지스트 마스크 (R4)를 형성하고, NMOS 트랜지스터 형성영역 (NR)에 채널주입을 행하여 채널주입영역 (CDN)을 형성한다. 이 주입에는, 예컨대 붕소이온을 사용한다. 또 마스크 맞춤 마크 (AL)은, 도 60 및 도 61에 나타낸 바와 같이, 레지스트 마스크 (R3 및 R4)의 형성위치를 맞추기 위해서 사용된다.
여기서, 채널주입뒤의 FS 게이트 전극(1) 근방의 상태를 도 62에 나타낸다. 도 62에 나타낸 바와 같이 주입된 불순물(P 또는 B)은, 점선 (IP)로 나타내는 위치에 주입피크를 가지고 있다. 즉, FS 게이트 전극(1)이 형성되어 있지 않은 SOI층 (SL)에서는 중간위치에 주입피크를 가지고, FS 게이트 전극(1)에서는 폴리실리콘 층(12)의 내부에 주입피크를 가지고 있다. 이것은, SOI층 (SL)에 알맞은 에너지로 주입을 행하기 때문에 이런 분포로 되어 있지만, FS 게이트 전극(1) 하부의 SOI층 (SL)중에도 채널주입하고 싶을 경우에는, 주입에너지를 더 높여 이온주입을 행할 필요가 있다. 이 주입을 행한 결과를 도 63에 나타낸다.
도 63에 점선 (IP)에서 나타낸 바와 같이, 주입된 불순물(P 또는 B)은 FS 게이트 전극(1)의 하부의 SOI층 (SL) 중에 주입피크를 가지고, FS 게이트 전극(1)이 형성되어 있지 않은 부분에서는 매립 산화층 (OX)중에 주입피크가 형성되어 있다.
이상 설명한 2회의 이온주입에 의해서 얻어진 채널주입영역을 도 64에 나타낸다. 도 64에 나타낸 바와 같이, FS 게이트 전극(1)이 형성되어 있지 않은 부분의 SOI층 (SL) 중과 FS 게이트 전극(1)의 하부의 SOI층 (SL) 중에서는, 각각 거의 원하는 농도의 채널주입영역 (CD1 및 CD2)이 형성되어 있지만, 측벽산화막(14) 하부의 SOI층 (SL) 중에서는 원하는 불순물농도에 도달해 있지 않다.
이처럼 종래에는, FS 게이트 전극(1)을 형성한 뒤에 채널주입을 행하고 있었기 때문에 FS 게이트 전극(1) 하부의 반도체층에도 채널주입을 행하는 경우에는, 주입에너지를 높여 FS 게이트 전극(1)을 관통시킬 필요가 있었다. 따라서, FS 게이트 전극(1)이 형성되어 있지 않은 부분에서는, SOI기판 (OB)를 사용하는 경우는 불순물이 매립산화층 (OX)에도 주입될 가능성이 있고, 또 FS 게이트 전극(1)의 측벽산화막(14)의 하부에서는 원하는 불순물농도에 이르지 못한다고 하는 문제가 있었다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위해서 주어진 것으로, 필드분리구조를 가지는 MOS 트랜지스터 및 그 제조방법에서, 게이트 산화막에 대한 신뢰성을 향상함과 동시에, 채널주입에 따르는 부적합함을 해소한 구성 및 그 제조방법을 제공한다.
본 발명에 관한 청구항1기재의 반도체 장치는, 반도체 기판상에 형성된 필드쉴드 산화막과, 해당 필드쉴드 산화막상에 형성된 필드쉴드게이트 전극을 구비한 필드분리구조에 의해서 MOS 트랜지스터를 전기적으로 분리하는 반도체 장치로서, 상기 필드쉴드 산화막의 단연부의 두께는 그 중앙부보다도 두껍고, 상기 MOS 트랜지스터가 형성되는 상기 반도체 기판의 표면은, 상기 필드쉴드 산화막이 형성되는 상기 반도체 기판의 표면보다도 낮은 위치에 있다.
본 발명에 관한 청구항2기재의 반도체 장치는, 상기 반도체 기판이, 절연성기판위에 형성된 SOI층을 구비한 SOI 기판에서, 상기 필드분리구조 및 MOS 트랜지스터는 상기 SOI층상에 형성되어 있다.
본 발명에 관한 청구항3기재의 반도체 장치의 제조방법은, 반도체 기판상에 형성된 필드쉴드 산화막과, 해당 필드쉴드 산화막상에 형성된 필드쉴드 게이트 전극을 구비한 필드분리구조에 의해서 MOS 트랜지스터를 전기적으로 분리하는 반도체 장치의 제조방법에서, 상기 반도체 기판을 준비하는 공정(a)과, 상기 반도체 기판상에, 상기 필드쉴드 산화막 및 상기 필드쉴드 게이트 전극을 선택적으로 형성한 후, 상기 필드쉴드 게이트 전극의 측벽에 측벽산화막을 형성하는 공정(b)과, 상기 반도체 기판의 노출표면상에 일단 희생 산화막을 형성한 뒤, 해당 희생 산화막을 제거하는 공정(c)을 구비하고 있다.
본 발명에 관한 청구항4기재의 반도체 장치의 제조방법은, 상기 공정(a)이 절연성기판상에 형성된 SOI층을 구비한 SOI기판을 준비하는 공정에서, 상기 필드쉴드 산화막 및 상기 희생 산화막이 상기 SOI층상에 형성되어 있다.
도 1은 필드분리구조를 가지는 반도체 장치의 평면구성을 나타내는 도면.
도 2는 본 발명에 관한 실시의 형태 1의 반도체 장치의 구성을 설명하는 단면도.
도 3은 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 나타내는 도면.
도 4는 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 나타내는 도면.
도 5는 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 나타내는 도면.
도 6은 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 나타내는 도면.
도 7은 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 나타내는 도면.
도 8은 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 나타내는 도면.
도 9는 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 나타내는 도면.
도 10은 필드분리구조를 가지는 SOI 디바이스의 평면구성을 나타내는 도면.
도 11은 본 발명에 관한 실시의 형태 2의 반도체 장치의 구성을 설명하는 단면도.
도 12는 본 발명에 관한 실시의 형태 2의 반도체 장치의 구성을 설명하는 단면도.
도 13은 본 발명에 관한 실시의 형태 2의 반도체 장치의 제조공정을 나타내는 도면.
도 14는 본 발명에 관한 실시의 형태 2의 반도체 장치의 제조공정을 나타내는 도면.
도 15는 본 발명에 관한 실시의 형태 2의 반도체 장치의 제조공정을 나타내는 도면.
도 16은 본 발명에 관한 실시의 형태 2의 반도체 장치의 제조공정을 나타내는 도면.
도 17은 본 발명에 관한 실시의 형태 2의 반도체 장치의 제조공정을 나타내는 도면.
도 18은 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 나타내는 도면.
도 19는 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 나타내는 도면.
도 20은 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 나타내는 도면.
도 21은 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 나타내는 도면.
도 22는 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 나타내는 도면.
도 23은 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정의 변형예를 나타내는 도면.
도 24는 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정의 변형예를 나타내는 도면.
도 25는 본 발명에 관한 실시의 형태 4의 반도체 장치의 구성을 설명하는 평면도.
도 26은 본 발명에 관한 실시의 형태 4의 반도체 장치의 구성을 설명하는 단면도.
도 27은 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 28은 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 29는 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 30은 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 31은 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 32는 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 33은 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 34는 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 35는 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 36은 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 37은 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 38은 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 39는 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 40은 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 41은 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 42는 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 나타내는 도면.
도 43은 중첩 검사마크의 사용방법을 설명하는 도면.
도 44는 필드분리구조를 가지는 반도체 장치의 평면구성을 나타내는 도면.
도 45는 종래의 반도체 장치의 구성을 설명하는 단면도.
도 46은 종래의 반도체 장치의 제조공정을 나타내는 도면.
도 47은 종래의 반도체 장치의 제조공정을 나타내는 도면.
도 48은 종래의 반도체 장치의 제조공정을 나타내는 도면.
도 49는 종래의 반도체 장치의 제조공정을 나타내는 도면.
도 50은 종래의 반도체 장치의 제조공정을 나타내는 도면.
도 51은 종래의 반도체 장치의 제조공정을 나타내는 도면.
도 52는 종래의 반도체 장치의 구성을 설명하는 단면도.
도 53은 종래의 반도체 장치의 제조공정을 나타내는 도면.
도 54는 종래의 반도체 장치의 제조공정을 나타내는 도면.
도 55는 종래의 반도체 장치의 제조공정을 나타내는 도면.
도 56은 종래의 반도체 장치의 문제점을 설명하는 도면.
도 57은 종래의 반도체 장치의 문제점을 설명하는 도면.
도 58은 종래의 반도체 장치의 문제점을 설명하는 도면.
도 59는 종래의 채널주입공정을 나타내는 도면.
도 60은 종래의 채널주입공정을 나타내는 도면.
도 61은 종래의 채널주입공정을 나타내는 도면.
도 62는 종래의 채널주입공정의 문제점을 설명하는 도면.
도 63은 종래의 채널주입공정의 문제점을 설명하는 도면.
도 64는 종래의 채널주입공정의 문제점을 설명하는 도면.
<도면의 주요부분에 대한 부호의 설명>
10,110,120,130 : FS 게이트 전극 20 : 게이트 전극
30 : S/D영역 101,111,121,131 : FS 게이트 산화막
102,112,121,131 : FS 하부질화막 103,113,123,133 : 폴리실리콘층
104,114,124,134 : FS 상부질화막 105,115,125,135 : FS 상부산화막
106,116,126,136 : 측벽산화막 R11,R21,R31 : 레지스트 마스크
SO : 희생 산화막 LL,LLl : LOCOS층
MK1,MK2 : 중첩 검사마크 FG,FS : 게이트 전극 적층체
<실시의 형태 1>
<1-1. 장치구성>
본 발명에 관한 반도체 장치 및 그 제조방법의 실시의 형태 1에 관해서, 도 1∼도 9를 사용하여 설명한다.
도 1에 필드분리구조를 가지는 반도체 장치의 평면구성을 나타낸다. 도 1에서, MOS 트랜지스터의 활성영역 (AR)을 규정함과 동시에, 필드분리구조를 구성하는 필드쉴드(이후, FS라고 약기함) 게이트 전극(10)이 구형고리 형상을 하도록 형성되고, 해당 FS 게이트 전극(10)의 상부에는, FS 게이트 전극(10)을 2분하도록 MOS 트랜지스터의 게이트 전극(20)이 형성되어 있다.
게이트 전극(20)의 양측면의 외측에 위치하는 활성영역 (AR)은, 각각 소스·드레인(이후, S/D와 약기)영역(30)이 되는 영역이며, 해당 S/D 영역(30)의 상부에는, 알루미늄을 주성분으로 하는 S/D 전극(40)이 형성되어 있다. 또, S/D 전극(40)과 S/D 영역(30)과의 사이에는 콘택홀(50)이 복수 형성되어 있다.
또, FS 게이트 전극(10)과 게이트 전극(20)과의 사이, S/D영역(30)과 S/D전극(40)과의 사이에는 절연층등이 존재하지만, 편의적으로 그것들을 생략하여 주요한 구성이 일람될 수 있도록 하고 있다.
도 1에서의 B-B 선에서의 단면구성을 도 2에 나타낸다. 또, 도 2에서는, 벌크실리콘 기판상에 형성된 MOS 트랜지스터 및 FS 게이트 전극의 구성을 나타내고 있다.
도 2에서, 2개의 FS 게이트 전극(10) 사이의 실리콘 기판(SB)의 표면에는 게이트 산화막(201)이 형성되고, 해당 게이트 산화막(201) 및 FS 게이트 전극(10)을 덮도록 폴리실리콘층202이 형성되어 있다. 그리고, 폴리실리콘층(202)의 상부에는 살리사이드막203이 형성되어 있다. 또, 게이트 산화막(201)의 하부의 실리콘 기판(SB)내에는, 장치동작시에 채널영역이 형성되게 된다.
FS 게이트 전극(10)은, 실리콘 기판(SB)의 표면에 접하여 형성된 FS 게이트 산화막(필드쉴드 산화막)(101), 해당 FS 게이트 산화막(101)의 상부에 순차로 형성된 FS 하부질화막(내산화성막의 제 1의 절연막)(102), 폴리실리콘층103, FS 상부질화막(내산화성막의 제 2의 절연막)(104), FS 상부산화막(105)을 구비하고 있고, 이것들의 측면에는 측벽산화막(106)이 형성되어 있다. 또, FS 게이트 전극(10)의 구성을 필드분리구조라 호칭하고, 폴리실리콘층(103)을 FS 게이트 전극이라 호칭하는 경우도 있다. 또, FS 게이트 전극(10)의 단연부 근방에서 구성상의 특징을 가지고 있고, 그것에 관해서는 나중에 제조공정을 나타내는 도 3∼도 9를 사용하여 상세히 설명한다.
또 FS 게이트 전극(10), 게이트 전극(20), S/D 영역(30)(도시하지 않음)을 덮도록 층간절연막(90)이 형성되고, 게이트 전극(20) 단부상의 층간절연막(90)을 관통하여 콘택홀(50)이 형성되고, 해당 콘택홀(50)내에 전도체가 충전되어 있으며, 게이트 전극(20)과 게이트배선층(60)이 전기적으로 접속되어 있다.
<1-2. 제조방법>
이하, 도 3∼도 9를 사용하여, 필드분리구조를 가지는 반도체 장치의 제조방법에 관해서 설명한다. 또, 이하의 설명에서는, FS 게이트 전극(10) 부분의 제조공정을 중심으로 해서 설명한다.
우선, 실리콘 기판(SB)(채널주입완료)상에 FS 게이트 산화막(101), FS 하부질화막(102), 폴리실리콘층(103), FS 상부질화막(104), FS 상부산화막(105)을 순차로 형성한다.
여기서, FS 게이트 산화막(101)은 CVD법 또는 열산화에 의해, 100∼1000Å의 두께로 형성한다. FS 하부질화막(102)은 예컨대 CVD법에 의해, 100∼500Å의 두께로 형성한다. 폴리실리콘층(103)은, 예컨대 CVD법에 의해 600∼800℃ 정도에서 500∼1000Å의 두께로 형성한다. 또, 폴리실리콘층(103)은, 불순물로서 인(P)을 1×1020/cm3정도 포함하도록 형성된다. 또, FS 상부질화막(104)은, 예컨대 CVD법에 의해, 100∼500Å의 두께로 형성한다. 또, FS 상부산화막(105)은, 예컨대 CVD법에 의해, 700℃의 온도조건에서, 500∼1000Å의 두께로 형성한다.
그리고, 도 3에 나타내는 공정에서, FS 상부산화막(105)의 상부에 레지스트 마스크 (R11)를 선택적으로 형성하고, FS 상부산화막(105)으로부터 FS 하부질화막(102)까지를 선택적으로 제거한다. 여기서, FS 게이트 산화막(101)을 남기는 것은, 에칭에 의한 실리콘 기판(SB)의 손상을 저감하기 위해서이다.
다음에, 레지스트 마스크 (R11)를 제거한 뒤, 도 4에 나타내는 공정에서 측벽산화막(106)이 되는 산화막(107)을 CVD법에 의해 형성한다.
다음에, 도 5에 나타내는 공정에서, 산화막(107)을 이방성 드라이에칭에 의해 제거함으로써, FS 하부질화막(102), 폴리실리콘층(103), FS 상부질화막(104), FS 상부산화막(105)으로 구성되는 적층체의 측면에 측벽산화막(106)이 형성되게 된다. 또, 이 공정에서, 측벽산화막(106) 외측의 FS 게이트 산화막(101)도 제거되지만, 그 때에, 측벽산화막(106)의 단연부근방의 실리콘 기판(SB)가 도려내져서 파인 부분 (DP)가 형성되게 된다.
다음에, 도 6에 나타내는 공정에서, 실리콘 기판(SB)의 표면에 희생 산화막 (SO)를 형성한다. 2L의 희생 산화막 (SO)는, CVD법 또는 열산화에 의해, 750∼1200℃의 온도조건에서 100∼500Å의 두께로 형성한다.
희생 산화막 (SO)은, 노출한 실리콘 기판(SB)의 표면에 형성되는 것은 물론이지만, FS 게이트 전극(10)에 덮힌 실리콘 기판(SB)의 표면에도 형성되어, 그 결과로서 FS 게이트 산화막(101)의 두께를 늘리게 된다.
즉, 도 6에 나타낸 바와 같이, FS 게이트 전극(10)의 단연부인 측벽산화막(106)의 하부에서 FS 게이트 산화막(101)의 두께가 두꺼워진다. 이것은, 희생 산화막 SO의 형성에서, 산화제인 산소가 측벽산화막(106)의 하부에까지 침입하여, 실리콘 기판(SB)를 산화하기 위해서이다.
또, 이와 같이, FS 게이트 전극(10)의 단연부에서 FS 게이트 산화막(101)의 두께를 두껍게 함으로써, FS 게이트의 신뢰성을 향상시킬 수 있다.
즉, 일반적으로 CVD법으로 형성한 산화막(CVD 산화막)의 신뢰성(내절연성등)은 열산화막보다 낮기 때문에, FS 게이트 산화막(101)을 CVD 법으로 형성하는 데는 문제가 있었다. 그러나, 희생 산화막 (SO)의 형성에서, FS 게이트 전극(10)의 단연부의 FS 게이트 산화막(101)의 두께도 두꺼워지기 때문에, 전계의 집중이 발생하기 쉬운 단연부에서도 절연파괴가 방지되고, 열산화막과 동등한 신뢰성을 얻을 수 있다. 여기서, FS 게이트 전극(10) 단연부의 FS 게이트 산화막(101)의 두께는, 희생 산화막 (SO)의 두께에 의해서 어느 정도 조정할 수 있는데 비하여, 게이트 산화막의 형성에 따라 FS 게이트 산화막이 부수적으로 두꺼워지는 경우에는, 게이트 산화막의 두께를 임의로 선택할 수 없기 때문에 이러한 두께의 조정은 할 수 없다.
또, 산소는 측벽산화막(106)보다도 더 내측으로 침입하지만, 폴리실리콘층(103)의 상하주표면은 FS 상부질화막(104) 및 FS 하부질화막(102)으로 덮여져 있기 때문에, 폴리실리콘층(103)이 산화되어 폴리실리콘층(103)의 두께가 저감하는 일이 방지된다. 또, 폴리실리콘층(103)의 두께가 저감하더라도, 특히 문제가 되지 않으면, 예컨대, 폴리실리콘층(103)의 두께가 충분히 두껍게 형성되어 있는 경우등에는, FS상부 질화막(104) 및 FS 하부질화막(102)은 설치하지 않아도 된다.
또, 도 6에 나타낸 바와 같이 희생 산화막 (SO)의 형성에 의해, 측벽산화막(106)의 단연부근방의 파인 부분 (DP)의 낙차가 완화되게 된다. 이 현상을, 도 5에 나타내는 파인 부분 (DP)에서의 엣지부 (EP)에 착안해서 설명하면, 엣지부 (EP)에는 FS 게이트 산화막(101) 측 및 파인 부분 (DP)의 측벽에서 산소가 침입하여, 엣지부 (EP)의 실리콘이 가장 많이 소비된다. 그 결과, 엣지부 (EP)가 둥글게되어서, 파인 부분 (DP)의 낙차도 완화되어 평탄화되게 된다.
또, 희생 산화막 (SO)를 형성함으로써 실리콘 기판(SB)의 표면의 실리콘이 소비되기 때문에, 희생 산화막 (SO)을 제거하면 실리콘이 소비된 분량만큼 실리콘 기판(SB)의 표면이 후퇴하게 된다. 이 부분에는 게이트 전극이 형성되지만, 실리콘 기판(SB)의 표면이 후퇴한 분량만큼, 게이트 전극과 층간절연막을 통하여 형성되는 배선층과의 거리를 확대할 수 있고, 기생용량을 저감할 수가 있으며, 동작의 고속화와 소비전력의 저감이 가능한 반도체 장치를 얻을 수 있다.
또, 이 희생 산화막 (SO)의 형성전후에 FS 게이트 산화막(101) 및 FS 상부산화막(105)의 어닐링을 행한다. 어닐링조건으로서는, 어닐링온도 1000∼1200℃이고 어닐링시간10∼60분이다.
이 어닐링의 목적은, 에칭의 손상을 제거함과 동시에, FS 게이트 산화막(101) 및 FS 상부산화막(105)을 CVD 법으로 형성한 경우, 다음 공정의 웨트에칭에서, CVD 산화막, 즉 FS 게이트 산화막(101) 및 FS 상부산화막(105)의 에칭레이트를 향상시켜, 열산화막과 동등한 레벨로 하기 때문이다(통상, CVD산화막의 에칭레이트는 열산화막보다 낮다). 다음에, 도 7에 나타내는 공정에서 희생 산화막 (SO)를 웨트에칭에 의해 제거한다. 이 경우, FS 게이트 전극(10) 단연부의 실리콘 기판(SB)에는 파인 부분은 존재하고 있지 않다. 다음에, 도 8에 나타내는 공정에서, 게이트 산화막의 형성에 앞서서 전체면에 걸쳐 웨트에칭을 시행한다. 이것은, 실리콘 기판(SB)의 표면에 형성된 자연산화막을 제거하기 위해서이며, 이때, 자연산화막과 동시에, FS 상부산화막(105) 및 측벽산화막(106)도 약간 제거되어 후퇴하게 된다. 도 8에서는, 자연산화막 제거전의 FS 상부산화막(105) 및 측벽산화막(106)의 위치를 점선으로 나타낸다. 도 8에 나타낸 바와 같이, FS 상부산화막(105) 및 측벽산화막(106)이 후퇴하더라도, 측벽산화막(106)의 주위에 엣지부는 형성되지 않는다.
그 결과, 도 9에 나타낸 바와 같이, 게이트 산화막(201)을 형성하더라도, 측벽산화막(106) 주위의 엣지부에 기인하는 부적합함은 발생하지 않고, 필드분리구조를 가지는 반도체 장치에서 게이트 산화막에 대한 신뢰성을 향상할 수 있다.
또, 도 9에 나타내는 공정에서, 게이트 산화막(201)의 상부에 게이트 전극의 본체가 되는 폴리실리콘층(202)을 형성하고, 또, 다음에 게이트 전극(20)의 상부표면 및 S/D영역(도시하지 않음)의 표면에만 자기 정합적으로 살리사이드막(도시하지 않음)을 형성하며, FS 게이트 전극(10), 게이트 전극(20), S/D 영역(30)을 덮도록 층간절연막(90)을 형성함으로써, 도 1 및 도 2에 나타내는 본 발명에 관한 필드분리구조를 가지는 반도체 장치를 얻을 수 있다.
또, 특개평7-273185호 공보에서는, 쉴드게이트 산화막의 단부가 비대화한 구성이 종래예에서 나타나 있지만, 본원 발명과 같이 MOS 트랜지스터가 형성되는 반도체 기판의 표면이, 필드쉴드 산화막이 형성되는 반도체 기판의 표면보다도 낮은 위치에 있다고 하는 구성은 나타나 있지 않고, 그것에 의한 작용효과도 나타나 있지 않다. 또, 특개평2-137335호 공보 및 특개평6-204237호 공보에서는, 게이트 산화막 단부의 두께에 관해서는 나타나 있지만, 본원 발명과 같이 필드쉴드 산화막 단연부의 두께에 관한 기재는 없고, 또, 본원 발명과 같이 MOS 트랜지스터가 형성되는 반도체 기판의 표면이, 필드쉴드 산화막이 형성되는 반도체 기판의 표면보다도 낮은 위치에 있다고 하는 구성은 나타나 있지 않고, 그것에 의한 작용효과도 나타나 있지 않다.
<1-3. 변형예>
이상 설명한 본 발명에 관한 실시의 형태 1에서는, 도 3 및 도 4를 사용한 설명으로서는, FS 상부산화막(105)의 상부에 레지스트 마스크 (R11)를 선택적으로 형성하고, 해당 레지스트 마스크 (R11)를 사용하여 FS 상부 산화막105으로부터 FS 하부질화막(102)까지를 선택적으로 제거하는 예에 관해서 설명하였지만, 레지스트 마스크 (R11)로 FS 상부산화막(105)만을 패터닝하고, 나머지의 막에 관해서는 FS 상부산화막(105)을 마스크로 해서 패터닝하여도 된다.
이와 같이 함으로써, 레지스트 마스크 (R11)를 사용한 경우에 생기는 부적합함을 저감시킬 수 있다. 즉, 레지스트 마스크 (R11)를 사용하면, 레지스트 마스크 (R11)로부터 방출되는 불순물이 그 하부막의 측벽에 부착되고, 해당 막의 폭치수가 커지는 현상이 발생한다. 이것을 다층에 걸쳐 반복하면 다층구조의 단면형상이 계단형이 되어 레지스트 마스크 (R11)의 형상이 정확하게 반영되지 않게 될 가능성이 있었다. 그러나, 레지스트 마스크 (R11)의 사용을 제한함으로써, 이러한 부적합함의 발생을 저감할 수 있다.
또, 도 3 및 도 4를 사용한 설명에서는, FS 게이트 산화막(101)을 제거하지 않고 측벽산화막(106)이 되는 산화막(107)을 CVD법에 의해 형성하는 예에 관해서 나타내었지만, FS 게이트 산화막(101)을 제거한 뒤에, 측벽산화막(106)이 되는 산화막(107)을 형성해도 좋다. 이 경우도, FS 게이트 전극(10)의 단연부의 실리콘 기판(SB)에는 파인 부분이 형성되지만, 희생 산화막(SO)의 형성에 의해서 파인 부분을 해소할 수 있는 것은 물론이다.
<실시의 형태 2>
도 1∼도 9를 사용하여 설명한 본 발명에 관한 실시의 형태 1에서는, 벌크실리콘 기판상에 형성된 필드분리구조를 가지는 반도체 장치에 관해서 설명하였지만, SOI(silicon on insulator)기판상에 형성된 필드분리구조를 가지는 반도체 장치에서도, FS 게이트 전극 측벽산화막의 형성후에 실리콘 기판의 표면에 희생 산화막을 형성함으로써, 게이트 산화막의 신뢰성 향상과 FS 게이트 산화막의 신뢰성 향상을 도모할 수 있는 것은 물론이지만 상기 수법은 SOI 디바이스에서는 다른 작용효과도 가지고 있다.
SOI 디바이스는 채널이 플로팅상태가 되는 구조를 가지고 있기 때문에 기판부유효과(채널이 플로팅하기 때문에 야기되는 현상)에 의해, 예컨대 드레인내압이 열화한다고 하는 문제점이 있다. 이 문제를 해결하기 위해서 기판전극(보디전극)을 설치하여, 기판, 즉 채널의 전위를 고정하는 방법이 유효하다. 그리고, 보디전극을 설치하기 위한 구성으로서는, 필드분리구조를 가진 반도체 장치가 가장 적합하다.
<2-1. 장치구성>
도 10에 필드분리구조를 가지는 SOI 디바이스의 일례의 평면도를 나타낸다. 도 10에서, 평면에서 본 형상이 구형의 FS 게이트 전극(110)에 개구부 (OP1)가 설치되어, 그곳이 MOS 트랜지스터의 활성영역 (AR)으로 되어 있다. 그리고, 당 해당 활성영역 (AR)을 2분하도록 MOS 트랜지스터의 게이트 전극(210)이 형성되어 있다. 게이트 전극(210)의 양측면의 외측에 위치하는 활성영역(AR)은, 각각, S/D 영역(310)이 되는 영역이다. 또, S/D 영역(310)에는 콘택홀(510)이 접속되는 구성으로 되어 있다.
또, 게이트 전극(210)의 길이방향의 단연부는 FS 게이트 전극(110)상에까지 연재하고, 해당 단연부에는 콘택홀(510)이 접속되는 구성으로 되어 있다.
또, 개구부 (OP1)와는 별도로 개구부 (OP2)가 설치되고, 거기에는 보디전극을 접속하기 위한 콘택홀(510)이 접속되는 구성으로 되어 있다.
여기서, 도 11 및 도 12에, 도 10에서의 A-A선 및 B-B 선에서의 단면구성을 각각 나타낸다.
도 11에서, FS 게이트 전극(110)은 SOI기판 (OB)의 위에 형성되어 있다. SOI기판 (OB)은 실리콘 기판(SB)과 그 상부에 형성된 매립산화층 (OX)으로 구성되는 절연성기판과, 해당 절연성기판의 위에 형성된 SOI층(실리콘의 단결정층) (SL)으로 구성되어 있다. 그리고 FS 게이트 전극(110)은, SOI층 (SL)의 표면에 접하여 형성된 FS 게이트 산화막(11)1,해당 FS 게이트 산화막(111)의 상부에 순차로 형성된 FS 하부질화막(112), 폴리실리콘층(113), FS 상부질화막(114), FS 상부산화막(115)을 구비하고 있고, 이것들의 측면에는 측벽산화막(116)이 형성되어 있다.
또, 이 SOI기판 (OB)는 SIMOX법으로 형성된 것이거나 웨이퍼본딩법으로 형성된 것, 또 어떠한 형성방법으로 형성된 SOI 기판이라도 상관없다.
그리고, FS 게이트 전극(110)의 상부에는, 부분적으로 폴리실리콘층(212)이 형성되고, 해당 폴리실리콘층(212)의 상부에는 살리사이드막(213)이 형성되어 있다.
또, FS 게이트 전극(110)에 설정된 개구부 (OP2) 저부의 SOI층 (SL)의 표면에는 보디전극이 되는 살리사이드막(213)이 형성되고, FS 게이트 전극(110) 및 개구부 (OP2)를 덮도록 층간절연막(910)이 형성되어 있다. 그리고, 개구부 (OP2)의 살리사이드막(213)의 상부 및 폴리실리콘층(212)상의 살리사이드막(213) 상부에는, 층간절연막(910)을 관통하여 콘택홀(510)이 형성되어 있다.
도 12에서, 2개의 FS 게이트 전극(110) 사이의 SOI층 (SL)의 표면에는 게이트 산화막(211)이 형성되고, 해당 게이트 산화막(211) 상부로부터 FS 게이트 전극(110)의 일부 상부를 덮도록 폴리실리콘층(212)이 형성되어 있다. 그리고, 폴리실리콘층(212)의 상부에는 살리사이드막(213)이 형성되어 있다.
FS 게이트 전극(110) 및 게이트 전극(210)의 상부에는 층간절연막(910)이 형성되고, 폴리실리콘층(212)의 단연부는 층간절연막(910)을 관통하여 콘택홀(510)이 형성되어 있다.
여기서, 도 10에 나타내는 것과 같은 구성의 반도체 장치에서, 기판전위의 고정이 얼마만큼 확실하게 되는가는 트랜지스터의 채널과 보디전극 사이의 저항값으로 결정된다. 즉, FS 게이트 전극 하부의 SOI층의 저항값으로 정해지게 된다.
또, FS 게이트 전극 하부의 SOI층의 저항값은, SOI층의 막두께와 그 불순물농도 및 트랜지스터의 채널과 보디전극과의 사이의 거리에 좌우된다. 즉, 도 11에서의, SOI층(SL)까지의 거리에 좌우된다. 또, 도10에서는, 개구부(OP2)의단연부와 게이트 전극(210)의 본체부와의 최단거리 (L)를, 트랜지스터의 채널과 보디전극과의 사이의 거리로 하고있다.
FS 게이트 전극 하부의 SOI층의 저항값을 저감하기 위해서는, 상기 최단 거리 (L)을 될 수 있는 한 짧게 하는 것도 필요하지만, 장치구성의 관계상 그것이 어려운 경우에는, SOI층 (SL)의 막두께를 두껍게 하거나 SOI층 (SL)의 불순물농도를 높이게 된다.
그러나, 트랜지스터특성의 최적화를 위해서는 SOI층 (SL)의 막두께에는 제한이 있다. 예컨대, 약1000Å정도로 할 필요가 있다.
또, SOI층 (SL)의 불순물농도는, 채널영역의 농도로 맞춰서 설정되기 때문에, 너무 높은 농도로 설정할 수가 없다.
그러나, 본 발명에 관한 실시의 형태 1에서 설명한 바와 같이, 실리콘 기판의 표면에 희생 산화막을 형성한다고 하는 수법은, 이들 조건을 만족시킨 뒤에, FS 게이트 전극 하부의 SOI층의 저항값을 저감할 수 있는 것이다.
이하, 제조공정을 참조하면서, FS 게이트 전극 하부의 SOI층의 저항값을 저감하는 구성에 관해서 설명한다.
<2-2. 제조방법>
도 13∼도 17에, 필드분리구조를 가지는 반도체 장치의 제조방법에 관해서 설명한다. 또, 이하의 설명에서는, 도 12에 나타내는 FS 게이트 전극(110) 부분의 제조공정을 중심으로 하여 설명한다.
또, SOI 기판 (OB)상에 FS 게이트 산화막(111), FS 하부질화막(112), 폴리실리콘층(113), FS 상부질화막(114), FS 상부산화막(115)을 순차로 형성하여, 이것들의 측벽에 측벽 산화막116을 형성하기까지의 공정, 즉 도 13까지의 공정은 도 3∼도 5을 사용하여 설명한 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조방법과 거의 마찬가지이기 때문에, 중복되는 설명은 생략한다.
여기서 다른 점은, 실시의 형태 1에서는 FS 게이트 전극(10)의 형성에 앞서, 실리콘 기판(SB) 내에 채널영역에 알맞은 농도가 되도록 불순물을 주입(채널주입)하는 데 대하여, 본 실시의 형태에서는, FS 게이트 전극(110)을 형성하는데 앞서, SOI층 (SL) 내에 채널영역에 알맞은 농도보다도 높은 농도가 되도록 불순물을 주입하는 것이다. 예컨대, NMOS 트랜지스터를 형성하는 경우에는, 불순물로서 붕소(B)를 사용하여 에너지10∼30 KeV이고 도우즈량이 1×1012∼5×1013/cm2이 되는 조건으로 주입을 행한다.
또, 도 13에 나타내는 공정에서, 측벽산화막(116)의 단연부 근방의 SOI층(SL)이 도려 내져서 파인 부분 (DP)가 형성되는 것도, 벌크실리콘 기판상에 FS 게이트 전극을 형성하는 경우와 마찬가지이다.
다음에, 도 14에 나타내는 공정에서, SOI층 (SL)의 표면에 희생 산화막 (SO)를 형성한다. 이 희생 산화막(SO)의 형성방법도 실시의 형태 1와 마찬가지기 때문에, 설명은 생략한다.
그리고, 희생 산화막 (SO)의 형성에 의해, FS 게이트 전극(110) 단연부의 FS 게이트 산화막(111)의 두께도 두꺼워지기 때문에, 열산화막과 동등한 신뢰성을 얻을 수 있다고 하는 효과, 측벽산화막(116)의 단연부근방의 파인 부분 (DP)의 낙차가 완화되어, 엣지부가 발생하지 않기 때문에 게이트 산화막의 신뢰성이 향상한다고 하는 효과는 실시의 형태 1과 마찬가지이다.
또한, 희생 산화막 (SO)가 SOI층 (SL) 중의 불순물을 흡수하는 작용을 적극적으로 이용함으로써, 채널영역(도 14 중에서는 FS 게이트 전극(110)의 하부 이외의 SOI층 (SL) 내)의 불순물농도는, 채널영역에 알맞은 농도로 설정하고, FS 게이트 전극(110) 하부의 SOI층 (SL) 내의 불순물농도는, FS 게이트 전극의 형성전에 설정한 높은 농도(당초의 농도)를 유지한다고 하는 효과를 얻을 수 있다.
즉, 도 14에 화살표로 나타낸 바와 같이, 희생 산화막 (SO)에 의해서 SOI층 (SL) 내의 불순물이 흡수되기 때문에, 채널영역에서는 불순물농도가 FS 게이트 전극의 형성전에 설정한 농도보다도 낮게 된다. 여기서, 희생 산화막 (SO)에 의한 불순물의 흡수량을 고려하여, 채널영역에서는 불순물이 흡수됨으로써 적정한 불순물농도가 되도록 당초의 농도를 설정해두면 좋다.
이와 같이, 희생 산화막 (SO)가 SOI층 (SL) 중의 불순물을 흡수한다고 하는 작용을 적극적으로 이용함으로써, 채널영역의 불순물농도는 적정값을 유지한다고 하는 조건을 채운데다가, FS 게이트 전극(110) 하부의 SOI층 (SL) 내의 불순물농도를 높게 할 수 있어, FS 게이트 전극 하부의 SOI층의 저항값을 저감할 수 있다.
또, 희생 산화막 (SO)의 형성에 의해 SOI층 (SL) 표면의 실리콘이 소비되어 희생 산화막 (SO)를 제거함으로써, 그 몫만큼 SOI층 (SL)의 표면이 후퇴하는 것을 적극적으로 이용하면, FS 게이트 전극(110) 하부의 SOI층 (SL)의 두께는 두껍고, 채널영역의 SOI층 (SL)의 두께는 적정값으로 할 수 있다.
도 15에 나타내는 공정에서 희생 산화막 (SO)를 제거하지만, 그 결과, 채널영역과 FS 게이트 전극(110)의 하부에서 SOI층 (SL)의 두께에 차가 생긴다. 즉, 채널영역의 SOI층 (SL)의 두께는 L1인데 대하여, FS 게이트 전극 110 하부의 두께는, L1보다도 두꺼운 L 2로 되어 있다.
여기서, SOI층 (SL)을 형성하는 공정에서는, SOI층 (SL)의 두께를 트랜지스터의 동작특성에 알맞은 두께인 L1보다도 두꺼운 L2로 설정해 두고, 희생 산화막 (SO)을 제거함으로써 두께가 L1이 되도록 희생 산화막 (SO)의 두께를 설정하면 좋다.
이와 같이 함으로써, 채널영역의 SOI층 (SL)의 두께는 적정값을 유지한다고 하는 조건을 채운 뒤에, FS 게이트 전극(110) 하부의 SOI층 (SL)의 두께를 두껍게 할 수가 있고, FS 게이트 전극 하부의 SOI층의 저항값을 저감할 수 있다.
또, 도 16 및 도 17에 나타내는 공정은, 실시의 형태 1에서 도 8 및 도 9를 사용하여 설명한 공정과 마찬가지로, 게이트 산화막의 형성에 앞서 전체면에 걸쳐 웨트에칭을 시행하는 공정 및, 게이트 산화막(211), 폴리실리콘층(212)을 형성하는 공정을 나타내고 있어 중복되는 설명은 생략한다.
또, 특개소 56-104446호 공보 및 특개소 57-36842호 공보에서는, 소자간분리용 반도체층의 불순물농도가 고농도로 된 구성이 나타나 있지만, SOI 기판에 고유한 문제점에 관한 기재는 없고, 또, 본원 발명과 같이 MOS 트랜지스터가 형성되는 반도체 기판의 표면이, 필드쉴드 산화막이 형성되는 반도체 기판의 표면보다도 낮은 위치에 있다는 구성은 나타나지 않고, 본원 발명과 같이 필드쉴드 게이트 전극 하부의 SOI층의 전기저항을 하강시킨다고 하는 작용효과도 나타나 있지 않다.
<실시의 형태 3>
<3- 1. 장치구성>
본 발명에 관한 실시의 형태 2에서는, 희생 산화막 (SO)가 SOI층 (SL) 중의 불순물을 흡수한다고 하는 작용을 적극적으로 이용하는 구성에 관해서 설명하였지만, 희생 산화막 (SO)만으로는 SOI층 (SL) 중의 불순물을 충분히 흡수할 수 없을 정도로 불순물농도가 높을 경우에는, 채널주입이온과는 반대인 도전형의 이온을 주입하도록 해도 된다.
즉, FS 게이트 전극(110) 하부의 SOI층 (SL)의 불순물농도를 될수 있는한 높게 하고 싶은 경우를 상정한다.
이 경우, FS 게이트 전극(110)을 형성하는데 앞서, SOI층 (SL)내에 채널영역에 알맞은 농도보다도 훨씬 높은 농도가 되도록 불순물을 주입한다. 예컨대, NMOS 트랜지스터를 형성하는 경우에는 불순물로서 붕소를 사용하며, 에너지10∼30 KeV이고, 도우즈량이 1×1012∼1×1014/cm2이 되는 조건에서 주입을 행한다.
여기서, 예컨대, 도우즈량이 1×1014/cm2인 경우, 지나치게 농도가 높아 희생 산화막 (SO)에 의한 흡수만으로는 채널영역에 알맞은 농도를 얻을 수가 없고, 적절한 트랜지스터의 경계치전압을 얻을 수 없다고 하는등의 문제가 생긴다.
이러한 경우, SOI층 (SL) 중에서 붕소와는 반대의 도전형이 되는 이온을 채널영역에 주입함으로써, 붕소에 의한 작용을 없애서 실질적으로 채널영역의 불순물농도를 저감시킬 수 있다.
이하, 제조공정을 참조하면서 FS 게이트 전극 하부의 SOI층의 저항값을 저감하는 구성에 관해서 설명한다.
<3-2. 제조방법>
도 18∼도 22에, 필드분리구조를 가지는 반도체 장치의 제조방법에 관해서 설명한다. 또, 이하의 설명에서는 도 12에 나타내는 FS 게이트 전극(110) 부분의 제조공정을 중심으로 하여 설명한다.
또, 도 18까지의 공정은 도 3∼도 5를 사용하여 설명한 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조방법과 거의 마찬가지이기 때문에, 중복되는 설명은 생략한다.
여기서 다른 점은, 실시의 형태 1에서는 FS 게이트 전극(10)의 형성에 앞서, 실리콘 기판(SB) 내에 채널영역에 알맞은 농도가 되도록 불순물을 주입(채널주입)하는데 비하여, 본 실시의 형태에서는, FS 게이트 전극(110)을 형성하는데 앞서, SOI층 (SL) 내에 채널영역에 알맞은 농도보다도 훨씬 높은 농도가 되도록 불순물을 주입하는 것이다. 예컨대, NMOS 트랜지스터를 형성하는 경우에는, 불순물로서 붕소(B)를 사용하여 에너지 10∼30 KeV이고, 도우즈량이 1×1014/cm2이 되는 조건에서 주입을 행한다. 다음에, 도 19에 나타내는 공정에서, SOI층 (SL)의 표면에 희생 산화막 (SO)를 형성한다. 이 희생 산화막 (SO)의 형성방법도 실시의 형태 1와 마찬가지이기 때문에, 설명은 생략한다.
그리고, 희생 산화막 (SO)의 형성에 의해, FS 게이트 전극(110)의 단연부의 FS 게이트 산화막(111)의 두께도 두꺼워지기 때문에, 열산화막과 동등한 신뢰성을 얻을 수 있다고 하는 효과, 측벽산화막(116)의 단연부근방의 파인 부분 (DP)의 낙차가 완화되어 엣지부가 발생하지 않기 때문에 게이트 산화막의 신뢰성이 향상된다고 하는 효과는 실시의 형태 1와 마찬가지이다.
또, 이 경우, 희생 산화막 (SO)가 SOI층 (SL) 중의 불순물을 흡수한다고 하는 작용을 적극적으로 이용함으로써, 채널영역(도 19중에서는 FS 게이트 전극(10)의 하부 이외의 SOI층 (SL)내)의 불순물이 저감하지만, 불순물농도가 실시의 형태 1에 비해서 높기 때문에, 희생 산화막 (SO)만으로는, 채널영역의 불순물농도를 적절한 값으로 할 수 없다. 그래서, SOI층 (SL)의 두께가 1000Å인 경우, 채널영역의 농도를 5×1017/cm3로 설정하고 싶을 경우에는, 인이온을 희생 산화막 (SO) 형성후에, 9.5×1013/cm2주입하면 좋다. 즉, 붕소이온의 도우즈량으로부터 인이온의 도우즈량을 빼고, 남는 붕소이온의 도우즈량에 대응하여 채널영역의 불순물농도가 설정되게 된다.
또, 인이온의 주입량은 희생 산화막 (SO)에 의한 불순물의 흡수량이나, 인이온의 주입에너지를 고려하여 결정하면 좋다.
그 결과, 채널영역에서의 불순물농도는 5×1017/cm3정도가 되고, FS 게이트 전극(110) 하부의 SOI층 (SL)의 불순물농도는 1×1019/cm3정도가 되어, 채널영역의 불순물농도는 적정값을 유지한다고 하는 조건을 채운 뒤에, FS 게이트 전극상10의 하부 SOI층 (SL) 내의 불순물농도를 높게 할 수가 있고, FS 게이트 전극 하부의 SOI층의 저항값을 저감할 수 있다.
또, 도 20∼도 22에 나타내는 공정은, 실시의 형태 1에서 도 7∼도 9를 사용하여 설명한 공정과 마찬가지로, 희생 산화막 (SO)를 제거하는 공정, 게이트 산화막의 형성에 앞서 전체면에 걸쳐 웨트에칭을 시행하는 공정 및, 게이트 산화막(211), 폴리실리콘층(212)을 형성하는 공정을 나타내고 있고 중복되는 설명은 생략한다. 또, 도 20∼도 22에서는, 인이온의 주입영역 (IR)을 나타내고 있다.
또, 도 19에 나타내는 인이온의 주입을 행한 뒤에, SOI층 (SL) 내의 주입손상을 회복시키기 위해서, 온도 600∼800℃에서 10∼60분의 어닐링을 행해도 된다.
<3-3. 변형예>
이상 설명한 실시의 형태 3에서는, 희생 산화막 (SO) 형성후에 SOI층 (SL)내의 채널영역의 불순물과는 반대인 도전형의 불순물을 도입하는 예를 나타내었지만, 측벽산화막(116)의 형성전에 이 주입을 행해도 된다.
이하, 도 23 및 도 24을 사용하여 이 공정에 관해서 설명한다. 우선, SOI기판 (OB)(고농도 채널주입완료)상에, FS 게이트 산화막(111), FS 하부질화막(112), 폴리실리콘층(113), FS 상부질화막(114), FS 상부산화막(115)을 순차로 형성하여, 도 23에 나타낸 바와 같이, FS 상부산화막(115)의 상부에 레지스트 마스크 (R21)을 선택적으로 형성하고, FS 상부산화막(115)으로부터 FS 하부질화막(112)까지를 선택적으로 제거한다.
그리고, FS 게이트 산화막(111)의 상부로부터 인 또는 비소이온을 주입한다. 주입조건은 실시의 형태 3와 마찬가지다.
다음에, 레지스트 마스크 (R21)를 제거한 뒤, 도 24에 나타내는 공정에서 측벽산화막(116)이 되는 산화막117을 CVD법에 의해 형성한다. 이후의 공정, 즉, 측벽산화막(116)을 형성하고 희생 산화막 (SO)를 형성한 뒤, 게이트 전극(210)을 형성하는 공정은, 도 5∼도 9를 사용하여 설명한 실시의 형태 1와 마찬가지이다.
이와 같이, 측벽산화막(116)의 형성전에 SOI층 (SL) 내의 채널영역의 불순물과는 반대의 도전형의 불순물을 주입함으로써, 인이온의 주입을 행한 뒤에 행하는 SOI층 (SL) 내의 주입손상을 회복시키기 위한 어닐링공정을, 희생 산화막 (SO)의 형성전후에 행하는 FS 상부산화막(115)의 에칭레이트 향상을 위한 어닐링공정에서 겸용하는 것이 가능해져서, 어닐링의 회수를 삭감할 수 있다.
또, 비교적 두꺼운 산화막(100∼1000Å)인 FS 게이트 산화막(111)의 상부로부터 이온주입을 행함으로써, 이온주입장치로부터 날아오는 불필요한 물질이 FS 게이트 산화막(111)에 의해 차단되어, SOI층 (SL)에 도달하는 것이 방지되기 때문에, SOI층 (SL)이 오염되는 것을 방지할 수 있다.
<실시의 형태 4>
이상, 설명한 실시의 형태 1∼3에서는, 주로 NMOS 트랜지스터에 본 발명을 적용하는 예에 관해서 설명하였다. 그러나, 본 발명은 PMOS 트랜지스터, 또는 CMOS 트랜지스터에 적용해도 되는 것은 물론이다.
이하, 본 발명에 관한 실시의 형태 4로서, 본 발명에 의해 CMOS 트랜지스터를 형성하는 예에 관해서 설명한다. 또, 본 실시의 형태에서는, SOI 기판상에 CMOS 트랜지스터를 형성하는 예를 나타내고, FS 게이트 전극 하부의 SOI층의 저항값을 저감하기 위해서, 희생 산화막 (SO) 형성후에 SOI층 (SL) 내의 채널영역의 불순물과는 반대의 도전형의 불순물을 도입하는 예를 나타낸다.
또, 본 실시의 형태에서는, FS 게이트 전극의 형성위치를 확인하는 중첩 검사마크에 관해서도 설명한다.
<4-1. 장치구성>
도 25에 필드분리구조를 가지는 CMOS 트랜지스터의 평면구성을 나타낸다.
도 25에서, NMOS 트랜지스터 형성영역 (NR)에는, 활성영역 (NAR) 및 보디전극형성영역 NBR을 규정함과 동시에, 필드분리구조를 구성하는 FS 게이트 전극(120)이 구형고리 형상을 하도록 형성되고, 활성영역 (NAR)의 상부에는 활성영역 (NAR)을 2분하도록 NMOS 트랜지스터의 게이트 전극(220)이 형성되어 있다.
게이트 전극(220)의 양측면의 외측에 위치하는 활성영역 (NAR)은, 각각 S/D 영역(320)이 되는 영역이며, 해당 S/D 영역(320)에는 콘택홀(520)이 각각 형성되어 있다. 또, 게이트 전극(220) 길이방향의 단연부 및 FS 게이트 전극(120)의 각부에도 콘택홀(520)이 형성되어 있다.
또, NMOS 트랜지스터 형성영역 (NR)에는, FS 게이트 전극의 형성위치를 확인하는 중첩 검사마크 (MK1 및 MK2)가 배열형성되어 있다.
NMOS 트랜지스터 형성영역 (NR)의 이웃에 형성된 PMOS 트랜지스터 형성영역 (PR)에는, PMOS 트랜지스터의 활성영역 (PAR)를 규정함과 동시에, 필드분리구조를 구성하는 FS 게이트 전극(130)이 구형고리 형상을 이루도록 형성되고, 활성영역 (PAR)의 상부에는, 활성영역 (PAR)를 2분하도록 PMOS 트랜지스터의 게이트 전극(230)이 형성되어 있다.
게이트 전극(230)의 양측면의 외측에 위치하는 활성영역 (PAR)은, 각각 S/D 영역(330)이 되는 영역이며, 해당 S/D 영역(330)에는 콘택홀(530)이 각각 형성되어 있다. 또, 게이트 전극(230) 길이방향의 단연부에도 콘택홀(530)이 형성되어 있다. 또, FS 게이트 전극(130)에 근접하는 콘택홀(530)은, 도시하지 않은 보디전극에 접속되어 있다.
그리고, NMOS 트랜지스터 형성영역 (NR) 및, PMOS 트랜지스터 형성영역 (PR)은 LOCOS(Local Oxidation of Silicon)층 (LL)에 의해서 전기적으로 분리되어 있다.
또, NMOS 트랜지스터 형성영역 (NR) 및 PMOS 트랜지스터 형성영역 (PR)상에는 절연층등이 존재하지만, 편의적으로 그것들을 생략하여 주요한 구성이 나타날 수 있도록 하고 있다.
도 25에서의 A-A 선에서의 단면구성을 도 26에 나타낸다. 도 26에서, SOI 기판 (OB) 상에 모든 구성이 형성되어 있다. SOI 기판 (OB)는, 실리콘 기판(SB)의 상부에 형성된 매립산화층 (OX)와, 해당 매립산화층 (OX)의 위에 형성된 SOI층 (SL)로 구성되어 있다. 또, 이 SOI기판 (OB)는, SIMOX 법으로 형성된 것이나 웨이퍼본딩법으로 형성된 것, 또 어떠한 형성방법으로 형성된 SOI기판이라도 상관없다.
그리고, NMOS 트랜지스터 형성영역 (NR)에서, FS 게이트 전극(120)은 SOI층 (SL)의 표면에 접하여 형성된 FS 게이트 산화막(121), 해당 FS 게이트 산화막(121)의 상부에 순차로 형성된 FS 하부질화막(122), 폴리실리콘층(123), FS 상부질화막(124), FS 상부산화막(125)을 구비하고 있고, 이것들의 측면에는 측벽산화막(126)이 형성되어 있다.
2개의 FS 게이트 전극(120)의 사이에는 게이트 전극(220)이 형성되어 있다. 게이트 전극(220)은, SOI층 (SL)의 표면에 접하여 형성된 게이트 산화막(221), 해당 게이트 산화막(221)의 상부에 형성된 폴리실리콘층(222)을 구비하고, 해당 폴리실리콘층(222)의 상부에는 살리사이드층(223)이 형성되며, 이것들의 측면에는 측벽산화막(224)이 형성되어 있다. 그리고, 게이트 전극(220)의 좌우측면의 외측에 위치하는 SOI층 (SL)의 표면내는, S/D 영역(320)으로 되어 있다. 또 S/D 영역(320)내에는, S/D 층 및 LDD 층이 형성되어 있지만 도시는 생략한다. S/D 영역(320)의 표면은 살리사이드층(323)으로 덮여져 있다. 또, 보디전극형성영역 NBR의 SOI층 (SL)의 표면도 살리사이드층(223)으로 덮여져, 보디전극 (BD1)으로 되어 있다.
중첩 검사마크 (MK1 및 MK2)(도시하지 않음)는, LOCOS 층 (LL1)으로 구성되어 있고, LOCOS 층 (LL1)의 상부에는, 필드분리구조를 구성하는 FS 게이트 전극(120)과 같은 구조의 FS 게이트 전극 적층체 (FG)가 형성되어 있다.
PMOS 트랜지스터 형성영역 (PR)에서, 2개의 FS 게이트 전극(130) 사이의 SOI층 (SL)의 표면에는 게이트 산화막(231)이 형성되어, 해당 게이트 산화막(231) 상부로부터 FS 게이트 전극(130)의 일부 상부를 덮도록 폴리실리콘층(232)이 형성되어 있다. 그리고, 폴리실리콘층(232)의 상부에는 살리사이드막(233)이 형성되고, 이것들의 측벽에는 측벽산화막(234)이 형성되어 있다. 또, FS 게이트 전극(130)에 인접하는 SOI층 (SL)의 표면이 살리사이드층(233)으로 덮여져서 보디전극 (BD2)으로 되어 있다.
FS 게이트 전극(130)은 SOI층 (SL)의 표면에 접하여 형성된 FS 게이트 산화막(131), 해당 FS 게이트 산화막(131)의 상부에 순차로 형성된 FS 하부질화막(132), 폴리실리콘층(133), FS 상부질화막(134), FS 상부산화막(135)을 구비하고 있고, 이것들의 측면에는 측벽산화막(136)이 형성되어 있다.
FS 게이트 전극(130) 및 게이트 전극(230)의 상부에는 층간절연막(930)이 형성되고, S/D 영역(320) 및 보디전극 (BD1)에는 콘택홀(520)이, 게이트 전극(230) 및 보디전극 (BD2)에는 층간절연막(930)을 관통하여 콘택홀(530)이 접속되어 있다.
<4-2. 제조방법>
이하, 도 27∼도 42를 사용하여 필드분리구조를 가지는 반도체 장치의 제조방법에 관해서 설명한다.
도 27에 나타내는 공정에서, 우선, SOI기판 (OB)의 SOI층 (SL)의 표면에, CVD 법 또는 열산화에 의해 두께100∼300Å의 산화막을 형성하여 (OF1)을 형성한다. 이 때의 온도조건은, 어느 쪽의 수법에서든 800℃ 정도이다.
다음에, 예컨대 CVD 법에 의해 700℃ 정도의 온도조건에서 두께1000∼2000Å의 질화막 (NF1)을 형성한다. 그리고, 질화막 (NF1)의 상부에 레지스트 마스크 (R31)를 형성한다.
다음에, 레지스트 마스크 (R31)를 사용하여, 질화막 (NF1)을 드라이에칭에 의해 패터닝한다. 그리고, 도 28에 나타낸 바와 같이, 레지스트 마스크 (R31)를 제거한 뒤, 질화막 (NF1)을 마스크로 해서 LOCOS 산화를 행하여 LOCOS 층 (LL)을 형성함으로써 SOI층 (SL)을 전기적으로 분할한다. 여기서는, 래치업의 억제를 위해 NMOS 트랜지스터 형성영역 (NR)과 PMOS 트랜지스터 형성영역 (PR)이 분할되고 있다. 또, 이때, 중첩 검사마크 (MK1 및 MK2)을 구성하는 LOCOS 층 (LL1)도 형성된다. 그리고, LOCOS 산화후 질화막 (NF1)을 열인산으로 제거한다.
다음에, 도 29에 나타내는 공정에서, PMOS 트랜지스터 형성영역 (PR)에 레지스트 마스크 (R32)를 형성하고, NMOS 트랜지스터 형성영역 (NR)에 채널주입을 행한다. 이 주입은, 예컨대 붕소이온을 에너지10∼30KeV이고, 도우즈량이 1×1012∼1×1014/cm2이 되는 조건에서 행한다.
다음에, 도 30에 나타내는 공정에서, NMOS 트랜지스터 형성영역 (NR)에 레지스트 마스크 (R33)를 형성하고, PMOS 트랜지스터 형성영역 (PR)에 채널주입을 행한다. 이 주입은, 예컨대, 인이온을 에너지 20∼ 60KeV이고, 도우즈량이 1×1012∼1×1014/cm2이 되는 조건으로 행한다.
이와 같이, FS 게이트 전극을 형성하기 전에 채널주입을 행하기 때문에, 채널주입영역의 불순물농도를 균일하게 할 수 있고, 또, 주입에너지는 SOI층 (SL)에 맞추기 때문에, 불순물이 매립산화층 (OX)에 주입되는 것은 아니다.
또, 채널주입영역의 불순물농도를 부분적으로 조정하는 경우에는, 본 발명에 관한 실시의 형태 2에서 설명한 바와 같이 희생 산화막 (SO)에 의해서 불순물을 흡수시키거나, 본 발명에 관한 실시의 형태 3에서 설명한 바와 같이, 채널주입이온과는 반대의 도전형의 이온을 주입함으로써 실질적으로 불순물농도를 저감시켜도 된다. 이 방법에 관해서는 후의 공정에서 설명한다.
여기서, 중첩 검사마크 (MK1 및 MK2)를 구성하는 LOCOS 층 (LL1)은, 도 29 및 도 30에 나타낸 바와 같이, 레지스트 마스크 (R32) 및 (R33)의 형성위치를 맞추기 위해서도 사용된다.
또, 이들 주입공정뒤에, 질소분위기에서 820℃로 약5∼30분의 어닐링을 행하는 것으로, SOI층 (SL)의 결정성의 격차를 해소하여, 트랜지스터 특성의 균일성을 향상시키 도록 해도 된다.
다음에, 산화막 OF1을 제거한 뒤, 도 31에 나타내는 공정에서 FS 게이트 전극(120) 및 130을 형성한다. 또, FS 게이트의 형성방법에 관해서는 도 18∼도 22을 사용하여 실시의 형태 3에서 상세히 설명하고 있기 때문에 여기서는 생략한다.
또, FS 게이트의 형성에서는, 형성위치의 어긋남을 방지하기 위해서, FS 게이트형성용의 레지스트 마스크의 위치맞춤을 정확하게 행할 필요가 있다. 그 때문에, LOCOS 층 (LL1)으로 형성된 중첩 검사마크 (MK1 및 MK2)(도시하지 않음)를 사용하여 위치변화를 확인하면서 노광용마스크의 배치를 결정한다. 이 중첩 검사마크 (MK1 및 MK2)의 사용방법에 관해서는 나중에 설명한다.
또, FS 게이트 전극(120 및 130)의 형성에서는, 측벽산화막(126 및 136)의 단연부근방의 SOI층 (SL)이 도려내지기 때문에, SOI층 (SL)의 표면에 희생 산화막 (SO)를 형성한다. 그리고, 도 32에 나타내는 공정에서, PMOS 트랜지스터 형성영역(PR)에 레지스트 마스크 (R34)를 형성하고, NMOS 트랜지스터 형성영역 (NR)에 NMOS∼트랜지스터의 채널영역에 주입한 불순물과는 반대의 도전형의 불순물을 주입한다. 예컨대, SOI층 (SL)의 두께가 1000Å이면, 채널주입에서 붕소이온의 도우즈량이 1×1014/cm2인 경우에는, 인이온을 9.5×1013/cm2주입하면, 채널영역의 불순물농도는 실질적으로는 5×1017/cm3정도가 된다. 한편, FS 게이트 전극(120) 하부의 SOI층 (SL)의 불순물농도는 1×1019/cm3정도를 유지하게 된다.
도 33에 나타내는 공정에서, NMOS 트랜지스터 형성영역 (NR)에 레지스트 마스크 (R35)를 형성하고, PMOS 트랜지스터 형성영역 (PR)에, PMOS 트랜지스터의 채널영역에 주입한 불순물과는 반대의 도전형의 불순물을 주입한다. 여기서는, 붕소이온을 주입하게 된다.
다음에, 희생 산화막 (SO)을 제거한 뒤, 도 34에 나타내는 공정에서 게이트산화를 행하고, SOI층 (SL)의 표면에, 게이트 산화막(221 및 231)이 되는 산화막 (OF2)을 형성한다. 다음에, 게이트 전극이 되는 폴리실리콘층 (PS)을 1000∼3000Å의 두께로 형성한다.
다음에, 도 35에 나타내는 공정에서, PMOS 트랜지스터 형성영역 (PR)에 레지스트 마스크 (R36)를 형성하고, NMOS 트랜지스터 형성영역 (NR)의 폴리실리콘층 (PS)에 불순물이온을 주입한다. 여기서, 주입이온으로서는 인 또는 비소를 사용하여, 에너지 5∼20 KeV로, 도우즈량이 3×1015∼8×1015/cm2가 되도록 주입을 행한다.
다음에, 도 36에 나타내는 공정에서, NMOS 트랜지스터 형성영역 (NR)에 레지스트 마스크 (R37)를 형성하고, PMOS 트랜지스터 형성영역 (PR)의 폴리실리콘층 (PS)에 불순물이온을 주입한다. 여기서, 주입이온으로서는 붕소를 사용하여, 에너지5∼20 KeV이고, 도우즈량이 3×1015∼8×1015/cm2가 되도록 주입을 행한다.
이들의 주입에 의해, 트랜지스터의 한계치전압의 조정을 행함과 동시에, 게이트 전극의 저저항화를 도모하는 것이다. 또, 주입한 불순물의 활성화를 위해, 예컨대 850℃ 정도로 20분정도의 어닐링을 행해도 된다. 또, 이 어닐링공정은, 뒤에 설명하는 소스/드레인 주입공정의 뒤에 행해도 된다.
다음에, 도 37에 나타내는 공정에서, 폴리실리콘층 (PS)에 질소이온주입을 행함으로써, MOS 트랜지스터의 게이트 산화막의 신뢰성을 향상시킬 수 있다. 이 질소주입은, 에너지가 5∼30 KeV이고, 도우즈량이 3×1014∼12×1014/cm2인 조건에서 행한다.
다음에, 폴리실리콘층(PS) 및 산화막 (OF2)을 패터닝하고, 폴리실리콘층(222) 및 폴리실리콘층(232), 게이트 산화막(221 및 231)을 형성하며, 게이트 전극(220) 및 230을 형성한다. 다음에, 도 38에 나타내는 공정에서, PMOS 트랜지스터 형성영역 (PR)에 레지스트 마스크 (R38)를 형성하고, NMOS 트랜지스터 형성영역 (NR)의 SOI층 (SL) 내에 LDD 주입을 행한다. 여기서, 주입이온으로서는, 예컨대 비소를 사용하여, 에너지5∼20KeV이고, 도우즈량이 0.1×1012∼10×1012/cm2이 되도록 주입을 행한다.
다음에, 도 39에 나타내는 공정에서, NMOS 트랜지스터 형성영역 (NR)에 레지스트 마스크 R39를 형성하고, PMOS 트랜지스터 형성영역 (PR)의 SOI층 (SL) 내에 LDD 주입을 행한다. 여기서, 주입이온으로서는 예컨대 붕소를 사용하여, 에너지 5∼20 KeV이고, 도우즈량이 0.1×1012∼10×1012/cm2가 되도록 주입을 행한다. 또, 이들의 주입 후에, 750∼850℃에서 수분간의 어닐링을 행해도 된다.
다음에, 게이트 전극(220 및 230)의 측벽에만 측벽산화막(224 및 234)을 형성한다. 그리고, 도 40에 나타내는 공정에서, PMOS 트랜지스터 형성영역 (PR)에 레지스트 마스크 (R40)를 형성하고, NMOS 트랜지스터 형성영역 (NR)의 SOI층 (SL) 내에 소스·드레인주입을 행한다. 여기서, 주입이온으로서는 예를들면 비소를 사용하여, 에너지 5∼20 KeV이고, 도우즈량이 1×1014∼50×1014/cm2가 되도록 주입을 행한다.
다음에, 도 41에 나타내는 공정에서, NMOS 트랜지스터 형성영역(NR)에 레지스트 마스크 (R41)를 형성하여, PMOS 트랜지스터 형성영역 (PR)의 SOI층 (SL)내에 소스·드레인 주입을 행한다. 여기서, 주입이온으로서는, 예컨대 붕소를 사용하여, 에너지 5∼20 KeV이고, 도우즈량이 1×1014∼50×1014/cm2가 되도록 주입을 행한다.
다음에, 도 42에 나타내는 공정에서 살리사이드공정을 행하고, 게이트 전극(220 및 230)의 상부 및 SOI층 (SL)의 표면에 살리사이드막(223, 233, 323)을 형성한다. 또, 이 살리사이드막(223, 233, 323)은, 코발트 실리사이드나 티타늄 실리사이드, 또는 텅스텐실리사이드등 어떠한 실리사이드막이라도 상관없다.
다음에 NMOS 트랜지스터 형성영역 (NR) 및 PMOS 트랜지스터 형성영역 (PR)상에 층간절연막(930)을 형성하고, 콘택홀(520, 530)을 형성하여 알루미늄을 주성분으로 하는 배선을 형성함으로써, 도 25 및 도 26에 나타내는 CMOS 트랜지스터를 얻을 수 있다.
<4-3. 중첩검사마크에 관해서>
여기서, 도 43을 사용하여 중첩 검사마크 (MK1 및 MK2)의 사용방법에 관해서 설명한다.
도 43은, 도 25에 나타내는 중첩 검사마크 (MK1 및 MK2)을 확대한 도면이며, 도 31에 나타내는 공정에서 상부방향에서 본 도면을 나타내고 있다.
도 43에서, 중첩 검사마크 (MK1 및 MK2)의 상부에는 FS 게이트 전극(120 및 130)과 같은 FS 게이트 전극적층체 (FG)가 형성되어 있다.
FS 게이트 전극적층체 (FG)는, 중첩 검사마크 (MK1 및 MK2)의 평면에서 본 형상과 닮은꼴을 이루고 있다. 이것은, FS 게이트 전극(120 및 130)을 형성할 때의 레지스트 마스크의 패턴형상을 반영하고 있다.
그리고, FS 게이트 전극(120 및 130)을 형성할 때의 레지스트 마스크의 패턴형상이란, 즉 노광마스크의 패턴형상이기 때문에, 도 43에서는 노광마스크의 패턴형상이 검사마크 (MK1 및 MK2)에 투영되어 있다고 생각할 수 있다.
여기서, FS 게이트 전극적층체 (FG)의 배열간격 S1 (즉, 노광마스크의 패턴간격)과, 중첩 검사마크 (MK1 및 MK2)의 배열간격 S2와는 서로 다르다. 만약에 노광마스크의 위치이탈이 있으면, 각각 5개씩 있는 중첩 검사마크 (MK1 및 MK2)에서, 중앙부의 중첩 검사마크 (NLK1 및 MK2)에서는, 노광마스크의 패턴형상이 좌우의 어느 쪽이나, 또는 상하의 어느 쪽으로 어긋나고 있을 것이다. 이 어긋남을 확인(예컨대 눈으로 보아서)함으로써, 노광마스크와 피조사면(즉 반도체 기판)의 위치변화를 수정할 수 있다.
중첩 검사마크 (MK1 및 MK2)는 이와 같이 사용하기 때문에, 그 상부에는 FS 게이트 전극(120 및 130)과 같은 적층체가 형성되게 된다.
본 발명에 관한 청구항1기재의 반도체 장치에 의하면, 필드쉴드 산화막의 단연부의 두께가 그 중앙부보다도 두껍게 되어 있기 때문에, 전계의 집중이 발생하기 쉬운 단연부에서의 절연파괴를 방지할 수 있고, 필드분리구조의 신뢰성을 향상시킬 수 있다. 또, MOS 트랜지스터가 형성되는 반도체 기판의 표면은, 필드쉴드 산화막이 형성되는 반도체 기판의 표면보다도 낮은 위치에 있기 때문에, MOS 트랜지스터의 게이트 전극과 MOS 트랜지스터의 상부에 형성되는 배선층의 거리를 확대할 수 있고, 기생용량을 저감할 수 있으며, 동작의 고속화나 소비전력의 저감이 가능한 반도체 장치를 얻을 수 있다.
본 발명에 관한 청구항2기재의 반도체 장치에 의하면, SOI 기판에 필드분리구조를 형성하는 경우라도 필드분리구조의 신뢰성향상 및, MOS 트랜지스터의 게이트 전극과 MOS 트랜지스터의 상부에 형성되는 배선층과의 사이의 기생용량을 저감할 수 있다.
본 발명에 관한 청구항3기재의 반도체 장치의 제조방법에 의하면, 반도체 기판상에 희생 산화막을 형성함으로써, 측벽산화막의 형성을 할 때 측벽산화막의 단연부근방에 발생한 반도체 기판의 파인 부분을 수복할 수가 있고, 반도체 기판의 파인 부분으로 인한 MOS 트랜지스터 게이트 산화막의 부적합함의 발생을 방지하여, 게이트 산화막에 대한 신뢰성을 향상할 수 있다. 또, 희생 산화막이 필드쉴드 산화막 단연부의 두께를 두껍게 함과 동시에, MOS 트랜지스터가 형성되는 반도체 기판의 표면을 산화에 의해 소비하기 때문에, 해당 표면을 필드쉴드 산화막이 형성되는 반도체 기판의 표면보다도 낮은 위치로 후퇴시킬 수 있다. 또, 희생 산화막이 반도체층중의 불순물을 흡수하는 성질을 적극적으로 이용함으로써, 반도체 기판의 불순물농도를 장소에 따라 임의로 다르게 할 수 있다.
본 발명에 관한 청구항4기재의 반도체 장치의 제조방법에 의하면, SOI 기판에 필드분리구조를 형성하는 구성에 알맞은 제조방법을 얻을 수 있다.

Claims (4)

  1. 반도체 기판상에 형성된 필드쉴드 산화막과, 그 필드쉴드 산화막상에 형성된 필드쉴드 게이트 전극을 구비한 필드분리구조에 의해서 MOS 트랜지스터를 전기적으로 분리하는 반도체 장치에 있어서,
    상기 필드쉴드 산화막의 단연부의 두께는 그 중앙부분보다도 두껍고,
    상기 MOS 트랜지스터가 형성되는 상기 반도체 기판의 표면은, 상기 필드쉴드 산화막이 형성되는 상기 반도체 기판의 표면보다도 낮은 위치에 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 절연성기판의 위에 형성된 SOI층을 구비한 SOI 기판 이고, 상기 필드분리구조 및 MOS 트랜지스터는 상기 SOI층상에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판상에 형성된 필드쉴드 산화막과, 그 필드쉴드 산화막상에 형성된 필드쉴드 게이트 전극을 구비한 필드분리구조에 의해서 MOS 트랜지스터를 전기적으로 분리하는 반도체 장치의 제조방법에 있어서,
    (a) 상기 반도체 기판을 준비하는 공정과,
    (b) 상기 반도체 기판상에, 상기 필드쉴드 산화막 및 상기 필드쉴드 게이트 전극을 선택적으로 형성한 뒤, 상기 필드쉴드 게이트 전극의 측벽에 측벽산화막을 형성하는 공정과,
    (c) 상기 반도체 기판의 노출표면상에, 일단 희생 산화막을 형성한 후, 해당 희생 산화막을 제거하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 공정(a)은 절연성기판상에 형성된 SOI층을 구비한 SOI 기판을 준비하는 공정이고,
    상기 필드쉴드 산화막 및 상기 희생 산화막은 상기 SOI층상에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
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