KR20050054189A - 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치 - Google Patents

와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치 Download PDF

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Abstract

본 발명은 대용량의 페이지 버퍼를 구비한 불휘발성 강유전체 메모리 장치를 개시한다.
본 발명의 불휘발성 강유전체 메모리 장치는 상기 불휘발성 강유전체 메모리 장치의 모든 셀 어레이들을 구비하는 하나의 페이지 셀 어레이 블럭, 상기 페이지 셀 어레이 블럭의 제 1 측에 구비되어 로오 어드레스에 따라 상기 페이지 셀 어레이 블럭의 워드라인을 선택적으로 활성화시키는 워드라인 구동부, 상기 페이지 셀 어레이 블럭의 제 2 측에 구비되어 상기 로오 어드레스에 따라 상기 페이지 셀 어레이 블럭의 플레이트라인을 선택적으로 활성화시키는 플레이트라인 구동부, 상기 워드라인 및 플레이트라인이 활성화시, 상기 페이지 셀 어레이 블럭내 모든 메인 비트라인들의 센싱전압을 한꺼번에 센싱하여 버퍼링한 후 컬럼 선택신호에 따라 일정 데이터 폭 단위로 상기 버퍼링된 데이터를 데이터 버퍼부로 전송하는 페이지 버퍼부, 및 컬럼 어드레스에 따라 상기 컬럼 선택신호를 선택적으로 출력하는 컬럼 선택부를 구비함으로써, 메모리 장치의 셀 효율을 증대시키고 데이터 처리 속도를 향상시킨다.

Description

와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치{FeRAM having wide page buffer}
본 발명은 멀티비트 구조를 갖는 불휘발성 강유전체 메모리 장치에 관한 것으로서, 보다 상세하게는 전체 단위 셀들을 하나의 큰 페이지 블럭(Large page cell array block)으로 형성하고 모든 메인 비트라인에 일대일 대응되는 대용량의 페이지 버퍼(wide page buffer)를 구비하여, 메모리 셀의 효율을 높이고 데이터 처리 속도를 향상시킬 수 있는 불휘발성 강유전체 메모리 장치에 관한 것이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM:Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖으면서 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써, 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않게 된다.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 출원번호 제 1998-14400호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적인 구성 및 동작원리에 관한 자세한 설명은 생략한다.
도 1은 종래 불휘발성 강유전체 메모리 장치의 구성을 간략하게 나타낸 구성도이다.
도 1의 불휘발성 강유전체 메모리 장치는 다수의 셀 어레이들을 구비하는 복수개의 셀 어레이 블럭들(10), 복수개의 셀 어레이 블럭들(10)에 공유되어 데이터를 전송하는 공통 데이터버스(20) 및 공통 데이터버스(20)를 통해 인가되는 데이터를 센싱하여 버퍼링하는 센스앰프부(30)를 구비한다. 이때, 워드라인 구동부 W/L와 플레이트라인 구동부 P/L는 각 셀 어레이 블럭(10) 마다 구비된다. 그리고, 각 셀 어레이 블럭(10)은 컬럼 선택신호에 따라 선택적으로 공통 데이터버스(20)와 연결되어 데이터가 리드 또는 라이트 된다.
도 1의 불휘발성 강유전체 메모리 장치에서는, 각 셀 어레이 블럭(10) 단위로 컬럼 선택신호가 활성화되어 해당 셀 어레이 블럭(10)의 데이터 만이 공통 데이터버스(20)에 인가되어 센싱된다.
이러한 도 1의 구성을 갖는 불휘발성 강유전체 메모리 장치는, 워드라인 구동부 W/L 및 플레이트라인 구동부 P/L가 각 셀 어레이 블럭(10) 마다 구비되어, 이들이 메모리 내에서 차지하는 면적이 크다. 또한, 도 1의 구성에서는 리드 또는 라이트 동작을 수행할 때 마다 직접 셀 어레이 블럭(10)로 억세스 해야 하므로 다량의 데이터를 처리해야 하는 경우에는 억세스 타임이 많이 소요된다. 더욱이 최근 메모리의 용량이 대용량화 되면서 이러한 점들이 크게 부각될 수 있다.
따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 셀 어레이 블럭 및 페이지 버퍼의 구조를 개선하여 셀 효율을 증가시키고 대용량의 데이터를 보다 빠르게 처리할 수 있도록 하는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치는, 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 상기 서브 비트라인의 센싱전압을 전류로 변환시켜 상기 메인 비트라인에 센싱전압을 유도하는 멀티 비트라인 구조의 셀 어레이들을 구비하는 불휘발성 강유전체 메모리 장치에 있어서, 상기 불휘발성 강유전체 메모리 장치의 모든 셀 어레이들을 구비하는 하나의 페이지 셀 어레이 블럭; 상기 페이지 셀 어레이 블럭의 제 1 측에 구비되어 로오 어드레스에 따라 상기 페이지 셀 어레이 블럭의 워드라인을 선택적으로 활성화시키는 워드라인 구동부; 상기 페이지 셀 어레이 블럭의 제 2 측에 구비되어 상기 로오 어드레스에 따라 상기 페이지 셀 어레이 블럭의 플레이트라인을 선택적으로 활성화시키는 플레이트라인 구동부; 상기 워드라인 및 플레이트라인이 활성화시, 상기 페이지 셀 어레이 블럭내 모든 메인 비트라인들의 센싱전압을 한꺼번에 센싱하여 버퍼링한 후 컬럼 선택신호에 따라 일정 데이터 폭 단위로 상기 버퍼링된 데이터를 데이터 버퍼부로 전송하는 페이지 버퍼부; 및 컬럼 어드레스에 따라 상기 컬럼 선택신호를 선택적으로 출력하는 컬럼 선택부를 구비한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 2는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 구성을 간략하게 나타낸 구성도이다.
본 발명의 불휘발성 강유전체 메모리 장치는 페이지 셀 어레이 블럭(100), 워드라인 구동부(200), 플레이트라인 구동부(300), 로오 어드레스 버퍼부(400), 페이지 버퍼부(500), 컬럼 선택부(600),풀(full) 페이지 카운터부(700) 및 컬럼 어드레스 버퍼부(800)를 구비한다.
페이지 셀 어레이 블럭(100)은 하나의 메인 비트라인에 다수개의 서브 비트라인이 선택적으로 연결되며, 각 서브 비트라인에는 복수개의 단위셀들(셀 어레이)이 연결되는 멀티비트라인 구조를 갖는다. 페이지 셀 어레이 블럭(100)은 워드라인 및 플레이트 라인의 활성화 여부에 따라 단위셀의 데이터가 서브 비트라인에 인가되면, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인 센싱전압을 유도한다. 특히 본 발명에서는 전체 단위 셀들이 도 1에서와 같이 복수개의 셀 어레이 블럭들(10)로 구분되지 않고 하나의 블럭(100)으로 형성된다.
워드라인 구동부(200) 및 플레이트라인 구동부(300)는 로오 어드레스 버퍼부(400)로부터 인가되는 로오 어드레스에 따라 페이지 셀 어레이 블럭(100) 내 워드라인 및 플레이트라인을 선택적으로 활성화시킨다. 본 발명에서는 메모리 장치의 전체 셀들이 하나의 거대한 페이지 셀 어레이 블럭(100)으로 형성되기 때문에, 워드라인 구동부(200) 및 플레이트라인 구동부(300)도 각각 페이지 셀 어레이 블럭(100)의 서로 다른 일측면에 하나씩만 존재하게 된다. 따라서, 워드라인 구동부(200) 및 플레이트라인 구동부(300)가 차지하는 면적이 최소화되어 셀 효율이 증가된다.
이처럼, 본 발명에서는 메모리 장치의 전체 셀들이 하나의 거대한 블럭(100)으로 형성되고 하나의 워드라인 구동부(200)와 플레이트라인 구동부(300)를 구비하기 때문에, 한번의 워드라인 및 플레이트라인의 활성화로 모든 메인 비트라인에 센싱전압이 유도된다. 예컨대, 메모리 장치 내 전체 메인 비트라인의 수가 n개이면 한번에 n 비트의 데이터를 리드 또는 라이트 할 수 있게 된다.
로오 어드레스 버퍼부(400)는 워드라인 구동부(200) 및 플레이트라인 구동부(300)를 구동시키기 위한 로오 어드레스를 임시 저장한다.
페이지 버퍼부(500)는, 리드 모드시, 모든 메인 비트라인에 대응되는 데이터를 한꺼번에 센싱하여 버퍼링 한 후 버퍼링된 데이터를 컬럼 선택신호에 따라 일정한 데이터 폭(Width)(한번의 컬럼선택으로 동시에 입력 또는 출력되는 데이터 수) 단위로 출력한다. 그리고, 페이지 버퍼부(500)는, 라이트 모드시, 컬럼 선택신호에 따라 일정한 데이터 폭 단위로 인가되는 라이트 데이터들을 버퍼링 한 후 한꺼번에 모든 메인 비트라인들에 버퍼링된 데이터를 인가한다.
이러한 페이지 버퍼부(500)는 복수개의 센스앰프 어레이들이 병렬로 배치되며, 각 센스앰프 어레이들은 메인 비트라인들과 직접 연결된다. 이러한 페이지 버퍼부(500)의 구조는 보다 상세하게 후술된다.
컬럼 선택부(600)는 풀 페이지 카운터부(700)의 출력신호에 따라 선택적으로 컬럼 선택신호를 출력한다. 페이지 버퍼부(500)에 버퍼링된 리드 데이터는 컬럼 선택신호에 따라 일정한 데이터 폭(Width) 단위로 데이터 버퍼부(900)로 전송된다. 또한, 데이터 버퍼부(900)로부터 인가되는 라이트 데이터는 컬럼 선택신호에 따라 일정한 데이터 폭(Width) 단위로 페이지 버퍼부(500)에 버퍼링 된다.
풀 페이지 카운터부(700)는 컬럼 어드레스를 카운팅하여 컬럼 선택부(600)의 컬럼 선택신호 발생을 제어함으로써 데이터 폭의 크기를 조정한다.
컬럼 어드레스 버퍼부(800)는 컬럼 선택부(600)를 구동시키기 위한 컬럼 어드레스를 임시 저장한다.
도 3은 본 발명에 따른 페이지 셀 어레이 블럭(100)의 구성을 나타낸 구성도이다.
본 발명의 페이지 셀 어레이 블럭(100)은 병렬로 배치된 복수개의 서브 셀 어레이들 SCA(0) ∼ SCA(m-1)을 구비한다. 메인 비트라인 MBL<0>은 서브 셀 어레이 SCA(0) ∼ SCA(m-1)들에 공유되고 페이지 버퍼부(500)와 연결되도록 구비된다. 각 서브 비트라인 SBL<0,0> ∼ SBL<0,m-1>은 각 서브 셀 어레이 SCA(0) ∼ SCA(n)에 구비되며, 메인 비트라인 MBL<0>을 공유한다. 각 서브 비트라인 SBL<0,0> ∼ SBL<0,m-1>에는 복수개의 단위 셀(미도시) 들이 연결된다. 각 서브 비트라인 SBL<0,0> ∼ SBL<0,m-1>은 선택적으로 어느 한 단위 셀과 연결되고, 메인 비트라인 MBL<0>은 선택적으로 어느 한 서브 비트라인에 의해 센싱전압이 유도된다.
도 3에서는 하나의 메인 비트라인 MBL<0>과 이에 대응되는 복수개의 서브 비트라인들 SBL<0,0> ∼ SBL<0,m-1> 만을 나타내고 있으나, 페이지 셀 어레이 블럭(100)은 도 2와 같은 구조의 메인 비트라인 및 서브 비트라인들을 메모리 장치의 데이터 용량에 따라 복수개를 병렬로 구비한다.
도 4는 도 3의 서브 셀 어레이 SCA(0)에서 어느 한 단위 서브 셀 어레이의 구조를 보다 상세하게 나타낸 회로도이다. 도 3에서는 메인 비트라인 MBL<0>과 서브 비트라인 SBL<0,0> 및 이에 대응되는 셀 어레이들의 연결관계를 나타낸다.
서브 비트라인 선택신호 SBSW1가 활성화되면 NMOS 트랜지스터 N5가 턴온 된다. 이에 따라, 메인 비트라인 MBL<0>의 로드가 한개의 서브 비트라인 수준으로 부담된다. 또한, 서브 비트라인 풀다운 신호 SBPD가 활성화되어 NMOS 트랜지스터 N3가 턴온 되면, 서브 비트라인 SBL<0,0>은 접지전압 레벨로 조정된다.
서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL<0,0>에 공급할 전원을 조정하는 신호이며, 서브 비트라인 선택신호 SBSW2는 서브 비트라인 풀업 신호 SBPU와 서브 비트라인 SBL<0,0> 사이의 신호 흐름을 조정하는 신호이다.
예컨대, 저 전압시 높은 전압을 발생시키고자 하는 경우, 우선 전원전압 VCC 보다 높은 전압을 서브 비트라인 풀업 신호 SBPU로 공급한다. 다음에, 서브 비트라인 선택신호 SBSW2를 활성화시켜 NMOS 트랜지스터 N4를 턴온 시킨다. 이로써, 서브 비트라인 SBL<0,0>에 높은 전압을 공급할 수 있게 된다.
NMOS 트랜지스터 N1은 접지전압단과 NMOS 트랜지스터 N2 사이에 연결되고 게이트 단자로 메인 비트라인 풀다운 신호 MBPD를 인가받는다. NMOS 트랜지스터 N2는 NMOS 트랜지스터 N1과 메인 비트라인 MBL<0> 사이에 연결되고 게이트 단자는 서브 비트라인 SBL<0,0>과 연결된다. NMOS 트랜지스터 N2는 메인 비트라인 풀다운 신호 MBPD가 활성화시, 서브 비트라인 SBL<0,0>의 센싱전압의 크기에 따라 메인 비트라인 MBL<0>에서 접지전원으로 누설되는 전류량을 조절한다. 메인 비트라인 MBL<0>의 센싱전압의 크기는 NMOS 트랜지스터 N2에 의해 누설되는 전류량에 따라 결정된다.
예컨대, 선택된 셀의 데이터값이 하이이면, 높은 전압이 서브 비트라인 SBL<0,0>에 인가된다. 이로인해 NMOS 트랜지스터 N2에 흐르는 전류량이 많아져 메인 비트라인 MBL<0>의 전압 레벨을 많이 다운시킨다. 이에 반해, 선택된 셀의 데이터가 로우이면, 낮은 전압이 서브 비트라인 SBL<0,0>에 인가된다. 이로인해 NMOS 트랜지스터 N2에 흐르는 전류량이 적어져 메인 비트라인 MBL<0>의 전압 레벨이 조금만 다운된다. 이처럼, 셀 데이터에 따라 메인 비트라인 MBL<0>에서 센싱전압의 레벨 차이가 발생하게 되고 이를 이용하여 선택된 셀의 데이터를 센싱할 수 있게 된다.
도 5는 도 2에서 페이지 버퍼부(500)의 구성 및 페이지 버퍼부(500)와 메인 비트라인들 MBL<0> ∼ MBL<n-1>의 연결관계를 나타내는 구성도이다.
페이지 버퍼부(500)는 병렬로 배치된 복수개의 센스앰프 어레이들 S/A(0) ∼ S/A(k-1)을 구비한다. 메인 비트라인들 MBL<0> ∼ MBL<n-1>은 도 4에서와 같이 센스앰프 어레이들 S/A(0) ∼ S/A(k-1)에 순차적으로 반복해서 연결된다. 즉, 본 실시예에서, 센스앰프 어레이 S/A(0)에는 메인 비트라인들 MBL<0>, MBL<k>, MBL<2k>, …이 연결되고, 센스앰프 어레이 S/A(1)에는 메인 비트라인들 MBL<1>, MBL<k+1>, MBL<2k+1>, …이 연결된다. 그리고, k번째 센스앰프 어레이 S/A(k-1)에는 메인 비트라인들 MBL<k-1>, MBL<2k-1>, MBL<3k-1>, …이 연결된다.
이처럼, 페이지 버퍼부(500)의 센스앰프 어레이들 S/A(0) ∼ S/A(k-1)을 일정수 단위로 병렬로 배치하는 이유는 인접한 메인 비트라인들 사이의 간격이 작아 메인 비트라인들에 일대일 대응되는 센스앰프들을 단일 어레이로 배치할 수 없는 경우가 있을 수 있기 때문이다. 따라서, 병렬 배치되는 센스앰프의 수는 센스앰프의 회로구성과 메모리 셀의 사이즈에 따라 결정되며, 경우에 따라서는 센스앰프 어레이들 S/A(0) ∼ S/A(k-1)을 단일 어레이로 구현할 수 도 있다.
페이지 버퍼부(500)는 각 센스앰프 어레이들 S/A(0) ∼ S/A(k-1)과 일대일 대응되는 서브 데이터버스들 S_DB<0> ∼ S_DB<k-1>을 구비한다. 즉, 각 센스앰프 어레이 S/A(0) ∼ S/A(k-1)는 대응되는 서브 데이터버스 S_DB<0> ∼ S_DB<k-1>을 통해 데이터 버퍼부(900)와 연결된다.
각 센스앰프 어레이 S/A(0) ∼ S/A(k-1)는 복수개의 단위 센스앰프들(미도시)을 구비한다.
도 6은 센스앰프 어레이를 구성하는 각 단위 센스앰프의 구성을 간략하게 나타낸 구성도이다.
각 센스앰프 어레이들 S/A(0) ∼ S/A(k-1)은 동일한 구성과 기능을 가지므로, 도 6에서는 센스앰프 어레이 S/A(0)에 대해서만 나타내고 있다.
단위 센스앰프 SAU(0), SAU(n-k)는 센스 앰프부(510), 라이트 구동부(520) 및 스위칭부(530)를 구비한다.
센스 앰프부(510)는, 데이터 리드시, 대응되는 메인 비트라인 MBL<0>, MBL<n-k>의 센싱전압을 센싱하여 센싱된 리드 데이터를 스위칭부(530)로 출력한다.
라이트 구동부(520)는, 데이터 라이트시, 스위칭부(530)를 통해 인가된 라이트 데이터를 구동시켜 대응되는 메인 비트라인 MBL<0>, MBL<n-k>으로 출력한다.
센스 앰프부(510)의 입력단자와 라이트 구동부(520)의 출력단자는 메인 비트라인 MBL<0>, MBL<n-k>에 공통 연결되며, 센스 앰프부(510)의 출력단자와 라이트 구동부(520)의 입력단자는 스위칭부(530)에 공통 연결된다.
스위칭부(530)는 컬럼 선택신호 Y<0>, Y<l>에 따라 온/오프되어, 공통 연결된 센스 앰프부(510)의 출력단자와 라이트 구동부(520)의 입력단자를 서브 데이터버스 S_DB<0>의 서로 다른 버스선과 선택적으로 연결시킨다. 이러한 스위칭부(530)는 공통 연결된 센스 앰프부(510)의 출력단자 및 라이트 구동부(520)의 입력단자와 서브 데이터버스 S_DB<0> 사이에 연결되며, 게이트 단자로 컬럼 선택신호 Y<0>, Y<l>를 인가받는 NMOS 트랜지스터 N6, N7을 구비한다.
도 7은 페이지 버퍼부와 메인 비트라인들 및 서브 데이터버스들과의 연결관계를 보다 상세하게 나타낸 회로도이다.
페이지 버퍼부(500)는 병렬로 배치된 센스앰프 어레이들 S/A(0) ∼ S/A(k-1)에 일대일 대응되는 복수개의 서브 데이터버스들 S_DB<0> ∼ S_DB<k-1>을 구비한다. 이때, 각 서브 데이터버스 S_DB(0) ∼ S_DB(k-1)는 전체 메인 비트라인의 수(n)를 전체 센스앰프 어레이의 수(k)로 나눈 수 만큼의 데이터버스들을 구비한다.
그리고, 서브 데이터버스들 S_DB<0> ∼ S_DB<k-1>은 대응되는 센스앰프 어레이 S/A(0) ∼ S/A(k-1)에 포함된 단위 센스앰프들 SAU과 일대일 대응되는 복수개의 버스선들을 구비한다. 그리고, 각 서브 데이터버스 S_DB<0> ∼ S_DB<k-1>는 데이터 버퍼부(900)와 병렬되게 연결된다. 따라서, 데이터 버퍼부(900)는 총 n개의 데이터버스와 연결된다.
각 센스앰프 어레이 S/A(0) ∼ S/A(k-1)에서 동일한 순서에 있는 단위 센스앰프들 SAU은 동일한 컬럼 선택신호를 인가받는다. 즉, 각 센스앰프 어레이 S/A(0) ∼ S/A(k-1)의 첫번째 단위 센스앰프들 SAU(0) ∼ SAU(k-1)은 컬럼 선택신호 Y<0>를 인가받으며, 두번째 단위 센스앰프들 SAU(k) ∼ SAU(2k-1)은 컬럼 선택신호 Y<1>를 인가받는다.
따라서, 도 7에서는 하나의 컬럼 선택신호가 활성화 됨에 따라 연속되는 k비트의 데이터가 데이터 버퍼부(900)로 전송된다. 그러나, 이러한 데이터 폭은 조정이 가능한다.
도 8은 도 7에 대한 다른 실시예를 나타내는 회로도이다.
도 8에서는 각 센스앰프 어레이 S/A(0) ∼ S/A(k-1)의 첫번째 단위 센스앰프들 SAU(0) ∼ SAU(k-1) 뿐만 아니라 두번째 단위 센스앰프들 SAU(k) ∼ SAU(2k-1)도 동일한 컬럼 선택신호 Y<0>를 인가받는 구성을 나타내고 있다.
도 8에서는 하나의 컬럼 선택신호 활성화로 2k비트의 데이터가 한번에 데이터 버퍼부(900)로 전송된다.
이처럼, 동일한 컬럼 선택신호를 인가받는 단위 센스앰프들의 수를 조정함으로써 데이터 폭을 2k, 3k, … 등으로 조정할 수 있다.
도 9는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도이다.
먼저, t0, t1 구간에서 메인 비트라인 MBL<0> ∼ MBL<n-1> 및 서브 데이터버스 S_DB<0> ∼ S_DB<k-1>는 워드라인과 플레이트라인이 활성화되기 전에 풀다운된다.
t1 구간 진입시 라이트 인에이블 신호 /WE가 로우로 디스에이블 되면, 라이트 모드 엑티브 상태가 된다. 그리고, 컬럼 어드레스 버퍼부(800)로 컬럼 어드레스가 인가되면, 풀 페이지 카운터(700)가 활성화된다.
t2 구간에서 워드라인 WL이 활성화되고, 서브 비트라인 풀다운 신호 SBPD는 활성화상태를 유지하여 셀의 저장 노드가 접지레벨로 초기화된다.
초기화가 끝난 후, 서브 비트라인 풀다운 신호 SBPD는 로오로 비활성화되고 플레이트 라인 PL은 하이로 활성화된다. 이때, 워드라인 WL을 플레이트 라인 PL보다 일정시간 먼저 활성화시킴으로써 초기 동작시 셀 저장 노드의 상태를 안정시켜 센싱 마진을 향상시킨다.
이후에, t3 구간 진입시 플레이트 라인 PL이 펌핑전압 VPP 레벨로 인에이블되면 서브 비트라인 SBL의 전압 레벨이 상승하고, 이에 따라 메인 비트라인 MBL에 셀 데이타가 인가된다.
이후에, t5 구간 진입시 플레이트 라인 PL이 로우로 디스에이블되고, 서브 비트라인 선택 신호 SBSW2가 하이로 인에이블된다. 그리고, 서브 비트라인 SBL은 로우로 디스에이블된다.
t6 구간에서, 서브 비트라인 풀다운 신호 SBPU가 활성화되어 서브 비트라인 SBL이 하이로 천이되고, 워드라인 WL이 펌핑되면, 펌핑된 워드라인 WL에 대응되는 모든 셀에 히든(hidden) 데이타 "1"이 기록된다.
t7 구간에서 서브 데이터버스 S_DB<0> ∼ S_DB<k-1>를 통해 페이지 버퍼부(500)로 데이터가 인가된다. 그러나, t7 구간동안에 플레이트라인 PL은 로우 상태를 유지하므로 인가된 데이터는 바로 페이지 셀 어레이 블럭(100)에 기록되지 않고 페이지 버퍼부(500)에 버퍼링된다.
페이지 버퍼부(500)의 모든 단위 센스앰프 SAU에 새로운 데이터가 기록되거나 업데이트가 완료되면, t8 구간에서 플레이트 라인 PL 및 서브 비트라인 선택신호 SBSW1가 하이로 천이된다. 이로써, 페이지 버퍼부(500)에 버퍼링된 n 비트의 데이터들이 한꺼번에 대응되는 페이지 셀 어레이 블럭(100)에 기록된다.
즉, 본 발명에서는 일정한 데이터 폭 단위로 라이트 데이터들이 인가되면, 이를 도 1에서와 같이 데이터가 인가될 때 마다 셀 어레이 블럭에 억세스 하여 데이터를 기록하지 않고, 전체 메인 비트라인의 수에 대응되는 데이터들이 모두 인가될 때까지 페이지 버퍼부(500)에 버퍼링 한 후 버퍼링된 데이터들을 한꺼번에 셀에 기록한다.
이후에, t9 구간에서 워드라인 WL, 플레이트 라인 PL 및 서브 비트라인 선택 신호 SBSW1가 디스에이블된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 인에이블된다.
도 10은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 모드시 동작 타이밍도이다.
먼저, 리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 VCC 레벨을 유지한다.
t3, t4 구간은 데이타 센싱 구간이다.
t3 구간에서 플레이트라인 PL이 활성화되면, 활성화된 워드라인 WL 및 플레이트라인 PL에 대응되는 모든 셀 데이터가 대응되는 서브 비트라인 SBL에 인가되어 서브 비트라인 SBL의 전압이 변화된다. 서브 비트라인 SBL의 전압 변화에 따라 각 메인 비트라인 MBL에 센싱전압이 유도된다. 메인 비트라인들과 일대일 대응되는 각 단위 센스앰프들 SAU은 대응되는 메인 비트라인의 센싱전압을 센싱하고 센싱된 셀 데이터를 버퍼링한다.
데이터 버퍼링이 완료된 후, t6 구간에서, 서브 비트라인 풀다운 신호 SBPU가 활성화되어 서브 비트라인 SBL이 하이로 천이되고, 워드라인 WL이 펌핑되면, 펌핑된 워드라인 WL에 대응되는 모든 셀에 히든(hidden) 데이타 "1"이 기록된다.
t7 구간은 리드된 데이터를 리스토어 하는 구간이다. t7 구간에서 플레이트라인 PL이 하이로 천이되고 비트라인 선택 신호 SBSW1가 하이로 천이되어, 리드된 데이터들이 셀에 리스토어 된다.
즉, 종래에는 셀 어레이 블럭(10)이 공통 데이터버스(20)와 연결되므로, 리드된 데이터가 공통 데이터버스(20)로 인가된 후에 리스토어를 수행해야 했으나, 본 발명에서는 페이지 버퍼부(500)에 데이터들을 미리 저장해 둔 상태이므로 데이터버스 S_DB에 데이터가 인가되지 않은 상태에서도 리스토어가 가능한다.
t9 구간은 페이지 버퍼부(500)에 버퍼링된 데이터를 리드하는 구간이다. t9 구간에서 워드라인 WL 및 플레이트라인 PL이 로우로 비활성화된 후, 컬럼 선택신호 Y<0> ∼ Y<l>에 따라 순차적으로 데이터 버퍼부(900)로 출력된다.
본 발명에서, 데이터 리드 및 라이트 초기에는 페이지 셀 어레이 블럭(100)에서 대용량의 데이터들을 한꺼번에 페이지 버퍼부(500)에서 센싱하여 버퍼링하거나, 버퍼링된 데이터를 한꺼번에 페이지 셀 어레이 블럭(100)에 기록하는 것은 다소 시간이 많이 소요된다. 그러나, 셀에 직접 억세스 하여 데이터를 처리하는 것 보다 버퍼에 버퍼링된 데이터를 처리하는 것이 훨씬 빠르기 때문에, 대용량의 데이터들을 처리하는데 있어 전체적인 데이터 처리시간은 훨씬 줄어들게 된다.
상술한 바와 같이, 본 발명의 불휘발성 강유전체 메모리 장치는 셀 어레이 블럭들을 하나의 큰 블럭으로 형성하고 메인 비트라인들에 일대일 대응되어 모든 메인 비트라인들의 데이터를 한꺼번에 센싱하여 버퍼링할 수 있는 대용량의 페이지 버퍼를 구비함으로써, 메모리 장치의 셀 효율을 증대시키고 데이터 처리 속도를 향상시킬 수 있다.
도 1은 종래 불휘발성 강유전체 메모리 장치의 구성을 간략하게 나타낸 구성도.
도 2는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 구성을 간략하게 나타낸 구성도.
도 3은 본 발명에 따른 페이지 셀 어레이 블럭(100)의 구성을 나타낸 구성도.
도 4는 도 3의 서브 셀 어레이 SCA(0)에서 어느 한 단위 서브 셀 어레이의 구조를 보다 상세하게 나타낸 회로도.
도 5는 도 2에서 페이지 버퍼부의 구성 및 페이지 버퍼부와 메인 비트라인들의 연결관계를 나타내는 구성도.
도 6은 센스앰프 어레이를 구성하는 각 단위 센스앰프의 구성을 간략하게 나타낸 구성도.
도 7은 페이지 버퍼부와 메인 비트라인들 및 서브 데이터버스들과의 연결관계를 보다 상세하게 나타낸 회로도.
도 8은 도 7에 대한 다른 실시예를 나타내는 회로도.
도 9는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도.
도 10은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 모드시 동작 타이밍도.

Claims (7)

  1. 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 상기 서브 비트라인의 센싱전압을 전류로 변환시켜 상기 메인 비트라인에 센싱전압을 유도하는 멀티 비트라인 구조의 셀 어레이들을 구비하는 불휘발성 강유전체 메모리 장치에 있어서,
    상기 불휘발성 강유전체 메모리 장치의 모든 셀 어레이들을 구비하는 하나의 페이지 셀 어레이 블럭;
    상기 페이지 셀 어레이 블럭의 제 1 측에 구비되어 로오 어드레스에 따라 상기 페이지 셀 어레이 블럭의 워드라인을 선택적으로 활성화시키는 워드라인 구동부;
    상기 페이지 셀 어레이 블럭의 제 2 측에 구비되어 상기 로오 어드레스에 따라 상기 페이지 셀 어레이 블럭의 플레이트라인을 선택적으로 활성화시키는 플레이트라인 구동부;
    상기 워드라인 및 플레이트라인이 활성화시, 상기 페이지 셀 어레이 블럭내 모든 메인 비트라인들의 센싱전압을 한꺼번에 센싱하여 버퍼링한 후 컬럼 선택신호에 따라 일정 데이터 폭 단위로 상기 버퍼링된 데이터를 데이터 버퍼부로 전송하는 페이지 버퍼부; 및
    컬럼 어드레스에 따라 상기 컬럼 선택신호를 선택적으로 출력하는 컬럼 선택부를 구비하는 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치.
  2. 제 1항에 있어서, 상기 컬럼 어드레스를 카운팅하여 상기 컬럼 선택부의 컬럼 선택신호 발생을 제어하여 상기 데이터 폭의 크기를 조정하는 페이지 카운터부를 더 구비하는 것을 특징으로 하는 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치.
  3. 제 1항에 있어서, 상기 페이지 버퍼부는
    상기 컬럼 선택신호에 따라 상기 일정 데이터 폭 단위로 상기 데이터 버퍼부로부터 인가되는 라이트 데이터를 상기 모든 메인 비트라인에 대응되는 라이트 데이터들이 모두 인가될 때까지 버퍼링 한 후, 버퍼링된 라이트 데이터를 한꺼번에 상기 페이지 셀 어레이 블럭으로 전송하는 것을 특징으로 하는 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 페이지 버퍼부는
    상기 메인 비트라인들과 일대일 대응되며, 대응되는 메인 비트라인의 센싱전압을 센싱하여 버퍼링한 후 버퍼링된 데이터를 상기 컬럼 선택신호에 따라 상기 일정 데이터 폭 단위로 출력하는 복수개의 단위 센스앰프들을 구비하는 센스앰프 어레이; 및
    상기 단위 센스앰프들과 일대일 대응되며, 상기 컬럼 선택신호에 따라 상기 단위 센스앰프들과 선택적으로 연결되어 상기 단위 센스앰프에서 출력되는 데이터를 상기 데이터 버퍼부로 전송하는 복수개의 버스선을 구비하는 데이터버스부를 구비하는 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치.
  5. 제 4항에 있어서, 상기 센스앰프 어레이는
    상기 메인 비트라인의 순서에 따라 상기 단위 센스앰프들이 일정수 단위로 병렬 배치되는 복수개의 단위 센스앰프 그룹을 구비하며,
    상기 데이터버스부는
    상기 단위 센스앰프 그룹들과 일대일 대응되는 복수개의 서브 데이터버스들을 구비하는 것을 특징으로 하는 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치.
  6. 제 5항에 있어서, 상기 단위 센스앰프 그룹들은
    상기 컬럼 선택신호를 동일하게 인가받는 것을 특징으로 하는 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치.
  7. 제 4항에 있어서, 상기 각 단위 센스앰프는
    상기 메인 비트라인의 센싱전압을 센싱한 후 버퍼링하는 센스앰프;
    상기 데이터버스로부터 인가되는 데이터를 구동시켜 상기 메인 비트라인으로 출력하는 라이트 구동부; 및
    상기 컬럼 선택신호에 따라 상기 센스앰프 및 라이트 구동부를 상기 데이터버스와 선택적으로 연결시키는 스위칭부를 구비하는 것을 특징으로 하는 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치.
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