JPH02214093A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、センスアンプによって読み出しが行われるＤ
ＲＡＭ　（ダイナミック・ランダム・アクセス・メモリ
）を備えた半導体記憶装置に関する。

［従来の技術］ 従来、ＤＲＡＭの周辺回路には、その構成が簡素化され
得ること、高速でプリチャージすることが可能なこと等
を理由として、ＣＭＯＳトランジスタが用いられる傾向
にある。

この様な、従来技術゛になるＤＲＡＭを備えた半導体記
憶装置が、第４図に示されている。すなわち、図にも示
されるように、多数のメモリセルをＸＹ平面上に配置し
た、いわゆるメモリセルアレイ１には、一対のビットラ
インＢＬＩ、ＢＬＩ〜ＢＬ　　　ＢＬ　　と、ワードラ
インＷＬ１〜ＷＬｎｎ′　　　　　ｎ とが格子状にに配列され、上記一対のビットラインＢＬ
、ＢＬは、それぞれ、上記メモリセルアレイ１の右側に
Ｙ軸方向に一列に並んで配列されたセンスアンプ２１〜
２ｎに接続されている。　また、上記ワードラインＷＬ
１〜ＷＬｎは、それぞれ、その上端をワードリセット回
路３、〜３ｎに、その下端をＸデコーダ及びワードライ
ンのドライバ回路４１〜４ｎに接続されている。

そして、上記多数のセンスアンプ２、〜２ｎには、セン
スアンプ立ち上げ用（センスアンプラッチ用）のｎ型Ｍ
ＯＳトランジスタ（ｐ型トランジスタ）Ｔ　　とｎ型Ｍ
ＯＳトランジスタ（ｎ型トｐ ランジスタ）Ｔ　　を介して、それぞれ電源ライ　ｎ ンＶ　　とグランドラインＧＮＤに接続する駆動　Ｃ 用のライン１１　　が設けられている。この駆１・　　
２ 動用ライン１　１　は、丁度多数のセンスアント　　２ プ２、〜２ｎを挾むようにＹ軸方向に平行に走っている
。上記ｎ型トランジスタＴｒｎはその一方の駆動用ライ
ン１１の下端に、上記ｐ型トランジスタＴ　　は他方の
駆動用ライン１２の上端に配ｐ 置されている。

この様な半導体記憶装置において、上記のｐ型トランジ
スタＴ　　及びｎ型トランジスタＴｒ、。

ｐ を駆動してセンスアンプのラッチ動作を行う場合、これ
らトランジスタＴ　　とＴ　　のドライブ信ｒｐ　　　
　　ｒｎ 号Ｐａ及びｐｂを、時間Δｔだけずらして入力すること
が行われる。

また、この時のタイミング及び各部の信号波形が第５図
に示されている。ドライブ信号Ｐｂに対してＰａを時間
Δｔだけ早めるのは、ｎ型トランジスタＴ　　の相互コ
ンダクタンスｇ　が大きく、ｒ　ｎ　　　　　　　　　
　　　　　　　　　　　　　　　ｍｎ型トランジスタＴ
　　を先にオンさせた方が作　ｎ 動が安定するためである。

［発明が解決しようとする課題］ しかしながら、第４図及び第５図に示す従来技術になる
ＤＲＡＭを備えた半導体記憶装置では、メモリアレイ１
の規模が大きくなり、これに伴い、上記センスアンプ２
、〜２ｎに接続されている駆動ライン１１．１２の配線
長がＹ軸方向に長くなれば長くなる程、その配線の寄生
容量による時定数は大きくなる。それに加え、上記ワー
ドラインＷＬ１〜ＷＬｎと交差するビットラインＢ　Ｌ
　１〜ＢＬ　　とＢＬ工〜ＢＬｎの数も増大していくた
め、ワードラインービットライン寄生容量カップリング
の影響が大きくなる傾向にある。

一方、第５図にも示したように、上記センスアンプをラ
ッチするため、上記ｐ型トランジスタＴｒｐ及びｎ型ト
ランジスタ魯。にドライブ信号Ｐａ及びｐｂを時間Δｔ
だけずらして入力した場合、ビットラインＢＬと百Ｔの
電位は、それぞれグランド（０）方向と電源レベル（Ｖ
ｏｏ）に向かうが、その変化、すなわち、両電位の開き
方は非対称になってしまう。第５図＜ｅ＞はｎ型トラン
ジスタＴ　　寄り（近端）ビットラインの電位　ｎ 変化を示しているが、ビットラインＢＬは電源の、ビッ
トラインは百Ｔはグランドの影響を受けるため、グラン
ド方向には早く引かれるが、電源レベルに向かう速度が
遅くなるため、図のような非対称な開き方をしてしまう
。

従来の半導体記憶装置においては、ワードラインービッ
トライン寄生容量カップリングの影響は、ワードライン
ＷＬに交差するビットラインＢＬ、ＢＬの数もそれ程大
きくはないことから、例えビットラインＢＬとπ丁の電
位が非対称に変化しても、特に問題はなかった。

しかしながら、メガビット級のデバイスでは、このワー
ドラインービットライン寄生容量カップリングの影響が
問題となって来る。すなわち、メガビット級のデバイス
では、アクセス時間が数百ナノセカンド（ｎｓｅｃ）以
上とそれ程の高速は要求されず、それゆえ、上記駆動ラ
インＩｔ１・ ２の配線長が長くても問題ないなめ、上記メモリセルア
レイ１の規模をＹ軸方向に増大する傾向にある。

ところがこの場合、第１にトランジスタＴ　　。

　ｎ Ｔｒｐが駆動ライン１１．１２の下端、上端にそれぞれ
配設されているために、センスアンプのラッチがライン
１１．１２の寄生容量時定数の影響を非対称に受けるこ
とと、第２にドライブ信号をずらしていることとの２点
から、これらが相乗的に働（ために、ワードラインービ
ットライン寄生容量によるカップリングノイズの影響が
無視出来なくなる。この結果、上記ビットラインＢＬと
Ｂ「の電位の非対称等を原因としで、センスアンプ２の
ラッチ時に、グランドレベルにあるべき非選択のワード
ラインＷＬの電位にノイズ（第５図（ａ））が乗り、こ
れがアクセスしていないメモリセルの記憶情報を破壊し
、作動マージンを悪化させるという欠点を有していた。

そこで、本発明は、上記の従来技術における問題点に鑑
み、大容量化に伴うワードラインービットライン寄生容
量カップリングの影響を除去し、メモリセルアレイの規
模をＹ軸方向に増大しても回路の作動マージンを悪化さ
せることのない、大容量ＤＲＡＭに適した半導体記憶装
置を提供することにある。

［課題を解決するための手段］ 本発明の目的は、多数のメモリセルを平面上に配置して
成るメモリセルアレイと、上記多数のメモリセルの一対
のビットラインにそれぞれ接続され、上記メモリセルア
レイの多数のワードラインの内の選択されたワードライ
ンの駆動により選択されるメモリセルにストアされた情
報を、増幅して読み出すために配列された多数のセンス
アンプと、上記多数のセンスアンプのラッチを行うため
のセンスアンプ用ラッチ回路とを備えた半導体記憶装置
において、上記センスアンプ用ラッチ回路は、各センス
アンプの電源端子とグランド端子とにそれぞれ共通接続
され、上記センスアンプが配列された方向に延長された
グランド駆動ライン及び電源駆動ラインと、これらの駆
動ラインの各両端にそれぞれ配置接続され、ラッチ信号
により駆動されて各センスアンプを両方向からグランド
および電源に接続するトランジスタとを備え、上記トラ
ンジスタをほぼ同時に駆動するようにしたことを特徴と
する半導体記憶装置によって達成される。

し作　　用］ すなわち、上記の解決手段によれば、先ず、センスアン
プ用ラッチ回路を構成するトランジスタを、上記センス
アンプが配列された方向に延長されたグランド駆動ライ
ン及び電源駆動ラインの各両端に配置したことにより、
どの位置におけるセンスアンプにおいても、グランドに
至るライン距離と電源に至るライン距離とがほぼ等しく
、従ってグランド接続と電源接続との立ち上げ時の寄生
時定数を等しくすることが出来る。

また、センスアンプをラッチする際、上記センスアンプ
用ラッチ回路を構成する各トランジスタを、はぼ同時に
駆動することにより、各センスアンプに接続された一対
のビットライン上の電位の変化、あるいはその開き方を
対称的にすることが可能になり、もって、ワードライン
ービットライン寄生容量カップリングによるワードライ
ンノイズを相殺し、非選択ワードラインの電位を安定さ
せ、非選択メモリセルへの誤書込みあるいは保持電荷の
リークを防止する。

［実　施　例］ 以下、本発明の実施例について、添付の図面を参照しな
がら説明する。

先ず、第１図には、本発明の実施例になる半導体記憶装
置の回路図が示されている。このＤＲＡＭのメモリセル
アレイ１０の周辺回路部は、理解を容易にするため、簡
素化して示しである。

すなわち、多数のメモリセルをＸＹ平面上に配置したメ
モリセルアレイ１０には、それぞれ一対のビットライン
ＢＬｔ、ＢＬ１〜ＢＬｎ、ＢＬｎと、ワードラインＷＬ
１〜ＷＬｏとが格子状に直交して配列されている。

このメモリセルアレイ１０の底辺部には、Ｘデコーダと
ワードラインＷＬ１〜ＷＬｎをドライブするためのドラ
イバ回路４０□〜４０ｏが多数側設けられ、上記ワード
ラインノイズ〜ＷＬｎの下端に接続されている。

また、これとは反対側の、すなわち上記ワードラインＷ
Ｌ１〜ＷＬｎの上端は、メモリ動作していない時は上記
ワードラインＷＬをリセット状態に保って置くためのワ
ードリセット回路３０１〜３０ｎが、それぞれ接続され
ている。これらのことは上記従来技術になる半導体記憶
装置と同様である。

さらに、上記各一対の相補ビットラインＢＬとＢＬは、
それぞれ、上記メモリセルアレイ１０の右側に、図中Ｙ
軸方向に一列に並んで配列されたセンスアンプ２０１〜
２０ｎに接続されている。

また、上記メモリセルアレイ１０の各メモリセルは、第
２図の一部拡大図にも示されるように、上記一対の相補
ビットラインＢＬ、Ｂ王と、メモリ容ＪＬＣＭと、この
メモリ容量に接続されるトランスファーゲートＴ　　と
から構成されている。

　ｍ そして、この図からも明らかなように、各メモリセルで
は、上記ワードラインＷＬと上記一対のビットラインＢ
Ｌ、ＢＬとは、お互いに交差することから、その間には
、必然的に、寄生のカップリング容量Ｃ６，ｃｏが形成
されてしまう。

ここで再度第１図に戻る。上記に説明した各メモリセル
は、上記一対のビットラインＢＬ、ＢＬと、上記センス
アンプ２０１〜２０ｎのそれぞれと共に、いわゆるコラ
ム回路単位Ｅ１〜Ｅｎを構成し、Ｙ軸方向に多数個並ん
でメモリセルアレイ１０を構成している。

一方、上記多数のセンスアンプ２０、〜２０ｎには、そ
の左側に駆動ラインｌ工が、その右側には駆動ライン１
゜がそれぞれ接続されている。そして、上記駆動ライン
線ｌ工は、図中Ｙ軸方向に上下に伸ばされ、その下端を
センスアンプラッチ用ｎ型トランジスタＴ　　　を介し
てゲランドラｎｌ インＧＮＤに接続されると共に、その上端も、上記と同
様、センスアンプラッチ用ｎ型Ｉ・ランジスタＴ　　　
を介してグランドラインＧＮＤに接続ｎ２ されている、さらに、上記駆動ラインＩ２も、図中Ｙ軸
方向に上下に伸ばされ、その下端をセンスアンプラッチ
用ｐ型トランジスタＴ　　　を介しｐｌ て電源ラインＶ。０に接続されると共に、その上端も、
同様に、センスアンプラッチ用ｐ型トランジスタＴ　　
　を介して電源ラインＶ　　に接続ｒｐ２　　　　　　
　　　　　　ｃｃ されている。すなわち、駆動ライン１１　　に１・　　
２ 接続される一対のトランジスタＴｒｎよ、Ｔｒｎ）２及
びＴｒｐｌ、Ｔｒｐ２は、−列に並ぶセンスアンプのう
ちの真中のセンスアンプに接続されるビットラインＢＬ
、ＢＬに対して幾何学的に対称に配置される。

そして、上記センスアンプラッチ用ｎ型トランジスタＴ
　　　及びＴ　　　はう゛ツチ信号Ｐａ１ｒｎｌ　　　
　　　ｒｎ２ 及びＰａ２により駆動され、一方、上記センスアンプラ
ッチ用ｐ型トランジスタＴ　　　及びＴｒｐ１ ２゜はラッチ信号Ｐｂｌ及びＰｂ２により駆動されるよ
うに構成されている。

このように、本実施例によれば、上記センスアンプラッ
チ用ｎ型トランジスタＴｒ１１、Ｔｒｎ２及びセンスア
ンプラッチ用ｐ型トランジスタＴｒｐ□、　ｒｐ２を、
グランドラインＧＮＤ及び電源ラインＶ。０に接続する
ため、上記メモリセルアレイ１０上、上記センスアンプ
２０１〜２０□が配列されたＹ軸方向に延長された駆動
ライン１１．１２の両端に配置している。このことによ
り、上記センスアンプ２０のどの位置においても、Ｖｃ
ｃラインとＧＮＤラインについて、上記駆動ライン１１
．１２の配線容量に伴う配線寄生時定数を等しくするこ
とが出来る。この様に、Ｖｃｃ及びＧＮＤから上記駆動
ライン１１，１２を介して立ち上げられるセンスアンプ
までの寄生時定数を等しくすることにより、上記センス
アンプラッチ用トランジスタＴｒｎ工、Ｔｒｎ２、”　
ｒ　ｐ　２、Ｔｒｐ□を駆動する際、上記一対のビット
ラインＢＬ、ＢＬ上に現れる電位の変化、すなわちその
開き方を対称にすることが可能になる。そして、上記一
対のビットラインＢＬ、ＢＬ上に現れる電位の開き方を
対称にすることにより、ワードラインービットライン寄
生容量カップリングによるワードラインノイズを相殺し
、もって、非選択ワードラインの電位を安定させ、非選
択メモリセルへの誤書込みあるいは保持電荷のリークを
防止することが可能となる。

次に、以上に詳細に説明した本発明になる半導体記憶装
置の回路動作及びタイミングについて、以下に、第３図
を参照しながら説明する。

第３図中の横軸に示す時間ｔを追って説明すると、まず
、時刻ｔｏにおいて、上記ドライバ回路４０１〜４０ｎ
のＸデコーダにより、ワードラインＷＬ１〜ＷＬｎの中
から所望のワードラインＷＬが選択され、第３図（ｂ）
に示すように、この１本のワードラインＷＬの電位が立
ち上がる。この時、一対のビットラインＢＬとＢＬには
、メモリセルの情報が転送され、メモリ容量ＣＭ（第２
図）に蓄えられた微少電位Δ■が発生する。その後、時
刻ｔ１において、上記センスアンプラッチ用ｎ型トラン
ジスタＴ　　　及びＴ　　　を駆動ｒｎｌ　　　　ｒｎ
２ するためのラッチ信号Ｐ　　及びＰａ２が、第３図（ｃ
）に示すように、”　Ｌ　ｏ　ｗ”レベルから“Ｈｉｇ
ｈ”°レベルに変化し、これに伴い、上記センスアンプ
ラッチ用ｎ型トランジスタＴｒｎよ及びＴ　　　がオン
状態となる。これとほぼ同時ｎ２ に、もう一方のラッチ信号Ｐ　　及びＰｂ２は、第３図
（ｄ）に示すように、“Ｈｆｇｈ’”レベルから’Ｌｏ
ｗ”レベルに変化し、これに伴い、上記センスアンプラ
ッチ用ｐ型トランジスタＴｒｐ、及びＴ　　　もオン状
態となる。

ｐ２ そして、これらのセンスアンプラッチ用トランジスタＴ
ＴＴ ｒｎｌ・　ｒｎ２□　　ｒｐｌ・Ｔｒｐ２がオン状態と
なった時の、上記一対のビットラインＢＬとＢＬの電位
の変化状態が、第３図（ｅ）及び（ｆ）に、それぞれ示
されている。これら第３図（ｅ）及び（ｆ）に示した２
種類の信号波形は、第１図の半導体記憶装置の回路図に
おいて、そのドライバ回路４０、〜４０ｏが設けられた
底辺部を近端とし、上記ワードリセット回路３０、〜３
０　が設けられた上辺部を遠端とし、そして、これら近
端と遠端との中央部を中間とした場合、上記近端及び遠
端における上記一対のビットラインＢＬとＢＬの電位の
変化状態を第３図（ｅ）に、そして、上記中間における
上記一対のビットラインＢＬとＢＬの電位の変化状態を
第３図（ｆ）に示したものである。

そして、これら一対のビットラインＢＬとＢＬの電位は
、近端及び遠端では時刻ｔ２において開ききるのに対し
、上記中間のビットラインＢＬとＢＬでは、配線ｌ　及
び１２の寄生時定数のため、さらに遅い時刻の七３にお
いて開ききる。この様に、一対のビットラインＢＬとＢ
Ｌの電位は、その位置によって、その電位の変化状況、
すなわち開ききるまでの時間を異にするが、しかしなが
ら、上記第３図（ｅ）及び（ｆ）に示す波形からも明ら
かなように、その開き方は、グランド側へ向かう電位及
び電源電圧■。０側へ向かう電位ともに対称的に変化す
る。従って、メモリセルアレイ１０のビットラインＢＬ
とＢＬ及びワードラインＷＬどの間に存在する上記寄生
カップリング容量Ｃ０（第２図）により、上記ワードラ
イン方向上にカップリングノイズが発生しても、上記ビ
ットラインＢＬとＢＬの電位の対称性により相殺される
。

即ち、非選択ワードラインＷＬは、第３図（ａ）に示す
ように、その電位は立ち上がらず、安定するため、非選
択メモリセルへの誤書込みあるいは保持電荷のリークを
防止することが出来る。

なお、上記実施例では各駆動ラインの両端にトランジス
タを配設するようにしたが、さらに各駆動ラインの中間
に設けるようにしても良い。このようにすることにより
、遅れがちな中間部のセンスアンプのラッチ時間を短く
することができ、記憶装置全体としてアクセス時間の高
速化が計れる。

［発明の効果］ 以上の説明からも明らかなように、本発明によれば、メ
ガビット級の大容量デバイス等においてメモリセルアレ
イの規模をワードライン方向に増大し、これに伴って、
ワードラインービットライン寄生容量カップリングが増
大し、さらに、駆動ラインの配線長が長くなっても、こ
のワードラインービットライン寄生容量によるカップリ
ングノイズの影響を無視することが出来、その結果、セ
ンスアンプのラッチ時等における非選択ワードラインＷ
Ｌの電位へのノイズの重畳、さらには非アクセスメモリ
セルの記憶情報の破壊がなく、回路の作動マージンを悪
化させることのない優れた効果を発揮する。

【図面の簡単な説明】

第１図は本発明の実施例である半導体記憶装置の回路図
、第２図は上記第１図に点線丸印で示す半導体記憶装置
の一部拡大図、第３図は上記第１図に示す半導体記憶装
置の各部の動作を説明するための動作波形図、第４図は
従来技術になる半導体記憶装置を説明するための回路図
、そして、第５図は上記第４図の従来技術になる半導体
記憶装置の動作を説明するための動作波形図である。 １０・・・メモリセルアレイ　２０１〜２０ｎ・・・セ
ンスアンプ　３０１〜３０ｏ・・・ワードリセット回路
　４０１〜４０ｎ・・・ドライバ回路　Ｂ　Ｌ　１〜Ｂ
Ｌｎ、ＢＬ１〜ＢＬｎビットライン　ＷＬ１〜ＷＬ　・
・・ワードライン　ｌ工・・・グランド駆動ライン、■
　・・・電源駆動ライン　Ｔｒｎｌ、Ｔｒｎ２・・・セ
ンスアンプラッチ用ｎ型［・ランジスタ　Ｔｒｐｌ、Ｔ
　　　・・・センスアンプラッチ用ｐ型トランジスｐ２ タ　Ｐａ１〜Ｐａ２・Ｐｂ１、Ｐｂ２°°°うゞノチ信
号 １０：メモリ七ル７レイ

Claims (1)

1. 【特許請求の範囲】 多数のメモリセルを平面上に配置して成るメモリセルア
   レイと、上記多数のメモリセルの一対のビットラインに
   それぞれ接続され、上記メモリセルアレイの多数のワー
   ドラインの内の選択されたワードラインの駆動により選
   択されるメモリセルにストアされた情報を、増幅して読
   み出すために配列された多数のセンスアンプと、上記多
   数のセンスアンプのラッチを行うためのセンスアンプ用
   ラッチ回路とを備えた半導体記憶装置において、上記セ
   ンスアンプ用ラッチ回路は、 各センスアンプの電源端子とグランド端子とにそれぞれ
   共通接続され、上記センスアンプが配列された方向に延
   長されたグランド駆動ライン及び電源駆動ラインと、 これらの駆動ラインの各両端にそれぞれ接続され、ラッ
   チ信号により駆動されて各センスアンプを両方向からグ
   ランドおよび電源に接続するトランジスタとを備え、 上記トランジスタをほぼ同時に駆動するようにした ことを特徴とする半導体記憶装置。