KR20000019139A - 리페어 전 특성 테스트가 가능한 반도체 장치 - Google Patents

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Abstract

본 발명은 페일된 메모리 셀에 대한 리페어 동작 이전에 페일된 메모리 셀들을 제외한 나머지 부분에 대한 메모리 칩의 특성 테스트를 수행함으로써 보다 빨리 특성 테스트를 수행할 수 있는 반도체 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 메모리 셀 및 외부로부터 인가되는 어드레스를 입력받는 다수의 어드레스 패드를 포함하여, 페일된 메모리 셀을 제외한 나머지 셀에 대한 특성 테스트를 수행하는 반도체 장치에 있어서, 상기 어드레스 패드에 연결되며, 상기 특성 테스트 시 테스트 장비로부터 페일된 어드레스를 입력받기 위해 인에이블되는 제1 외부 제어 신호에 응답하여 상기 페일된 어드레스를 입력받아 저장하는 어드레스 저장 수단; 상기 어드레스 패드 및 상기 어드레스 저장 수단에 연결되며, 비교 동작을 인에이블하는 제2 외부 제어 신호에 응답하여 현재 상기 어드레스 패드를 통해 입력되는 어드레스와 상기 어드레스 저장 수단으로부터 출력되는 페일된 어드레스를 비교하는 어드레스 비교 수단; 칩의 라이트 동작 시 인에이블되는 라이트 인에이블 신호 및 상기 어드레스 비교 수단으로부터 출력되는 비교 결과 신호에 응답하여 다수의 내부 제어 신호를 출력하는 내부 제어 신호 발생 수단; 및 상기 내부 제어 신호 발생 수단으로부터 출력되는 내부 제어 신호에 응답하여 상기 페일된 메모리 셀에 대한 정상적인 동작 경로를 차단하는 데이터 패스 차단 수단을 포함한다.

Description

리페어 전 특성 테스트가 가능한 반도체 장치
본 발명은 반도체 장치에 관한 것으로서, 특히 페일(fail)된 메모리 셀을 리페어 장비에서 리페어(repair)하기 전에 페일된 메모리 셀들을 제외한 나머지 부분에 대한 메모리 칩의 특성 테스트를 수행할 수 있는 반도체 장치에 관한 것이다.
일반적으로, 메모리 칩을 테스트하는 경우 테스트 장비에서 페일된 메모리 셀의 어드레스를 찾아내고, 리페어 장비에서 그 페일된 어드레스에 해당하는 메모리 셀을 리페어한다. 그리고 리페어 후 다시 테스트 장비에서 확인하고, 그 다음으로 메모리 칩의 A.C 특성을 확인한다.
상기와 같이 이루어지는 메모리 칩 테스트는, 공정상의 이유로 하나의 메모리 셀에서라도 페일이 발생하는 경우 A.C 특성 테스트를 바로 진행할 수가 없다. 따라서, 메모리 칩의 특성 테스트를 위해 리페어 장비에서 리페어하고 다시 테스트 장비에서 특성 테스트를 진행함으로써 칩의 특성 테스트에 불필요한 많은 시간을 낭비하는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 페일된 메모리 셀에 대한 리페어 동작 이전에 페일된 메모리 셀들을 제외한 나머지 부분에 대한 메모리 칩의 특성 테스트를 수행함으로써 보다 빨리 특성 테스트를 수행할 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
도 1은 페일된 메모리 셀의 해당 어드레스를 입력받아 저장하는 본 발명에 따른 어드레스 래치 회로도.
도 2a는 본 발명에 따른 어드레스 비교 회로도.
도 2b는 상기 도 2a의 어드레스 비교 회로로부터 출력되는 비교 결과 신호로부터 최종 비교 신호(FA)를 출력하기 위한 회로도.
도 3은 본 발명에 따른 제어 회로를 포함하는 데이터 패스를 도시한 블록도.
도 4는 상기 도 3의 제어부에서 사용되는 제어신호(WEF, READF)를 발생하는 제어신호 발생부에 대한 본 발명의 일실시예 회로도.
* 도면의 주요 부분에 대한 설명
100 : 어드레스 패드 110 : 어드레스 버퍼
130, 322 : 래치부 300 : 데이터 입출력 패드
310 : 데이터 입력 버퍼 320 : 제어부
330 : 데이터 출력 버퍼 340 : 감지 증폭기
321, 324, 323 : 패스 게이트
상기 목적을 달성하기 위한 본 발명은 다수의 메모리 셀 및 외부로부터 인가되는 어드레스를 입력받는 다수의 어드레스 패드를 포함하여, 페일된 메모리 셀을 제외한 나머지 셀에 대한 특성 테스트를 수행하는 반도체 장치에 있어서, 상기 어드레스 패드에 연결되며, 상기 특성 테스트 시 테스트 장비로부터 페일된 어드레스를 입력받기 위해 인에이블되는 제1 외부 제어 신호에 응답하여 상기 페일된 어드레스를 입력받아 저장하는 어드레스 저장 수단; 상기 어드레스 패드 및 상기 어드레스 저장 수단에 연결되며, 비교 동작을 인에이블하는 제2 외부 제어 신호에 응답하여 현재 상기 어드레스 패드를 통해 입력되는 어드레스와 상기 어드레스 저장 수단으로부터 출력되는 페일된 어드레스를 비교하는 어드레스 비교 수단; 칩의 라이트 동작 시 인에이블되는 라이트 인에이블 신호 및 상기 어드레스 비교 수단으로부터 출력되는 비교 결과 신호에 응답하여 다수의 내부 제어 신호를 출력하는 내부 제어 신호 발생 수단; 및 상기 내부 제어 신호 발생 수단으로부터 출력되는 내부 제어 신호에 응답하여 상기 페일된 메모리 셀에 대한 정상적인 동작 경로를 차단하는 데이터 패스 차단 수단을 포함하여 이루어진다.
본 발명은 메모리 칩 테스트 시 테스트 장비에서 찾아낸 페일된 메모리 셀의 어드레스를 입력받아 기억하고, 특성 테스트를 위해 어드레스 입력 패드를 통해 입력되는 어드레스와 상기 페일된 어드레스를 비교하여, 동일한 경우에 정상적인 동작을 수행하지 않도록 구성하고, 동일하지 않은 경우에 정상적인 동작을 수행하도록 구성함으로써 페일된 어드레스에 해당하는 메모리 셀을 먼저 리페어하지 않고도 칩의 특성 테스트를 수행할 수 있다.
도 1은 페일된 메모리 셀의 해당 어드레스를 입력받아 저장하는 본 발명에 따른 어드레스 래치 회로도로서, 각 어드레스 패드에 연결되어진다. 어드레스 래치 회로는 칩 외부로부터 인가되는 어드레스를 입력받는 어드레스 패드(100)와, 어드레스 패드(100)로부터 어드레스를 입력받아 버퍼링 동작을 수행하는 어드레스 버퍼(110)와, 특성 테스트 시 테스트 장비로부터 페일된 어드레스를 입력받아 저장하기 위한 제어신호(TE1)에 응답하여 어드레스 버퍼(110)로부터 출력되는 어드레스를 트랜스퍼(transfer)하는 패스 게이트(120)와, 패스 게이트(120)로부터 출력되는 페일된 어드레스를 저장하기 위한 래치부(130)와, 래치부(130)로부터 출력되는 페일된 어드레스를 반전하여 출력하는 인버터(IV3)로 이루어지되, 상기 래치부(130)는 입력과 출력이 서로 맞물리도록 구성된 2개의 인버터(IV1, IV2)로 구성된다. 그리고, 제어신호(TE1)는 메모리 칩이 정상 동작을 할 경우에는 사용되지 않는 특별한 신호로서, 본 발명에 의해 추가된 패드를 통해 외부로부터 인가되는 신호이며, 특성 테스트 시 테스트 장비로부터 페일된 어드레스를 입력받기 위해 "하이" 신호로 엑티브된다.
테스트 장비에서의 칩 테스트를 통해 페일된 메모리 셀이 있는 경우 해당 어드레스를 파악한다. 그리고, 제어신호(TE1)에 하이 신호를 인가하는 동시에 상기 페일된 어드레스를 각 어드레스 패드에 인가한다. 따라서, 페일된 어드레스는 어드레스 버퍼(110)와 패스 게이트(120)를 통해 래치부(130)에 래치된다.
다음으로, 제어신호(TE1)에 로우 신호를 인가하여 패스 트랜지스터(120)를 턴-오프(tern-off)시킴으로써 래치부(130)에 페일된 어드레스(AFi)만을 기억하도록 한다.
도 2a는 특성 테스트를 위해 어드레스 입력 패드(100)와 어드레스 버퍼(110)를 통해 입력되는 어드레스(Ai)와 어드레스 래치 회로에 저장되어 있는 페일된 어드레스(AFi)를 비교하기 위한 본 발명에 따른 어드레스 비교 회로도로서, 각 어드레스 패드에 연결되어진다. 어드레스 비교 회로는 어드레스(Ai)와 페일된 어드레스(AFi)를 입력받아 부정논리곱하는 부정논리곱게이트(200)와, 어드레스(Ai)와 페일된 어드레스(AFi)를 입력받아 부정논리합하는 부정논리합게이트(210)와, 전원전압에 연결되고 게이트로 제어신호(/TE2)를 입력받는 피모스트랜지스터(PM1)와, 피모스트랜지스터(PM1)의 드레인과 출력단(FAi) 간에 병렬 연결되고 각 게이트로 부정논리곱게이트(200)로부터의 출력과 부정논리합게이트(210)로부터의 출력을 입력받는 피모스트랜지스터(PM2, PM3)와, 출력단(FAi)과 접지전원 간에 직렬 연결되고 각 게이트로 부정논리곱게이트(200)로부터의 출력과 부정논리합게이트(210)로부터의 출력을 입력받는 엔모스트랜지스터(NM1, NM2)와, 출력단(FAi)과 접지전원 간에 연결되고 게이트로 제어신호(/TE2)를 입력받는 엔모스트랜지스터(NM3)로 이루어지되, 제어신호(/TE2)는 메모리 칩이 정상 동작을 할 경우에는 사용되지 않는 특별한 신호로서, 본 발명에 의해 추가된 패드를 통해 외부로부터 인가되는 신호이며, 특성 테스트 시 페일된 어드레스와 현재 어드레스 패드를 통해 입력되는 어드레스를 비교할 때 "로우" 신호로 엑티브된다.
페일된 어드레스(AFi)와 입력 어드레스(Ai)가 서로 같은 레벨의 신호일 때만 비교 결과 신호(FAi)로 "하이" 신호가 출력하게 된다. 예를 들어, 제어신호(/TE2)가 "로우" 신호로 입력되고, 페일된 어드레스(AFi)와 입력 어드레스(Ai)가 "하이"인 경우에 피모스트랜지스터(PM1, PM2)와 엔모스트랜지스터(NM2)가 턴온되고, 엔모스트랜지스터(NM1, NM3)와 피모스트랜지스터(PM3)가 턴오프되어 비교 결과 신호(FAi)로 "하이" 신호가 출력됨으로써 페일된 어드레스(AFi)와 입력 어드레스(Ai)가 동일함을 알린다. 그리고, 제어신호(/TE2)가 "로우" 신호로 입력되고, 페일된 어드레스(AFi)는 "하이", 입력 어드레스(Ai)는 "로우"인 경우에 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1, NM2)가 턴온되고, 엔모스트랜지스터(NM3)와 피모스트랜지스터(PM2, PM3)가 턴오프되어 비교 결과 신호(FAi)로 "로우" 신호가 출력됨으로써 페일된 어드레스(AFi)와 입력 어드레스(Ai)가 동일하지 않음을 알린다.
그리고, 도 2b는 각 어드레스 패드에 해당하는 상기 도 2a의 어드레스 비교기로부터 출력되는 비교 결과 신호(FAi)로부터 최종 비교 신호(FA)를 출력하기 위한 회로도로서, 각 어드레스 비교기로부터 출력되는 세 개의 비교 결과 신호를 입력으로 받아 부정논리곱하는 다수의 부정논리곱게이트(220)와, 상기 부정논리곱게이트(220)로부터 출력되는 신호를 모두 입력받아 부정논리합하는 부정논리합게이트(230)로 이루어진다.
각각의 비교 결과 신호(FAi)가 모두 "하이"일 때 최종 비교 신호(FA)가 "하이"로 출력되어 페일된 어드레스와 현재 입력된 어드레스가 동일한 어드레스임을 알린다.
도 3은 본 발명에 따른 제어 회로를 포함하는 데이터 패스를 도시한 블록도로서, 데이터를 입출력하기 위한 데이터 입출력 패드(300)와, 데이터 패드(300)로부터 데이터를 입력받아 버퍼링 동작을 수행하는 데이터 입력 버퍼(310)와, 메모리셀(도면에 도시되지 않음)로부터 리드한 데이터를 감지 증폭하는 감지 증폭기(340)와, 감지 증폭기(340)로부터 출력되는 데이터를 입력받아 버퍼링 동작을 수행하여 데이터 입출력 패드(300)로 출력하는 데이터 출력 버퍼(330)와, 다수의 제어신호에 응답하여 라이트 동작을 위해 데이터 입력 버퍼(310)로부터 출력되는 데이터와 감지 증폭기(340)를 통해 출력되는 데이터의 경로를 제어하는 제어부(320)로 이루어진다.
제어부(320)는 제어신호(WEF)에 응답하여 정상 동작 시(즉, 현재 어드레스 패드로 입력되는 어드레스가 페일된 어드레스가 아닌 경우)와 데이터 리드 동작 시에는 데이터 입력 버퍼(310)로부터 출력되는 데이터를 차단하고, 제어 동작 시(즉, 현재 어드레스 패드로 입력되는 어드레스가 페일된 어드레스인 경우)에는 데이터 입력 버퍼(310)로부터 출력되는 데이터를 트랜스퍼하는 패스 게이트(321)와, 패스 게이트(321)로부터 출력되는 데이터를 저장하기 위한 래치부(322)와, 래치부(322)로부터 출력되는 데이터를 반전하는 인버터(IV4)와, 감지 증폭기(340)에 일측이 연결되고 제어신호(READF)에 응답하여 정상 동작 시에는 감지 증폭기(340)로부터 출력되는 데이터를 데이터 출력 버퍼(330)로 트랜스퍼하고, 제어 동작 시의 리드 동작일 때에는 감지 증폭기(340)로부터 출력되는 데이터가 데이터 출력 버퍼(330)로 전달되는 것을 차단하는 패스 게이트(323)와, 인버터(IV4)와 패스 게이트(323)의 타측에 연결되어 제어신호(READF)에 응답하여 정상 동작 시에는 인버터(IV4)로부터 출력되는 데이터를 차단하고, 제어 동작 시의 리드 동작일 때에는 인버터(IV4)로부터 출력되는 데이터를 데이터 출력 버퍼(330)로 트랜스퍼하는 패스 게이트(324)로 이루어진다.
도 4는 상기 도 3의 제어부에서 사용되는 제어신호(WEF, READF)를 발생하는 제어신호 발생부에 대한 본 발명의 일실시예 회로도로서, 칩의 라이트 동작을 인에이블하는 라이트 인에이블 신호(/WE)를 입력받아 반전하는 인버터(IV5)와, 인버터(IV5)로부터의 출력 신호와 최종 비교 신호(FA)를 입력받아 부정논리곱하여 제어신호(/WEF)로 출력하는 부정논리곱게이트(400)와, 라이트 인에이블 신호(/WE)와 최종 비교 신호(FA)를 입력받아 부정논리곱하여 제어신호(/READF)로 출력하는 부정논리곱게이트(410)와, 제어신호(/WEF, /READF)를 각각 반전하는 인버터(IV6, IV7)로 이루어진다.
도 3 및 도 4를 참조하여, 본 발명의 일실시예를 구체적으로 설명한다.
먼저, 정상 동작 시와 제어 동작 시의 제어신호(WEF, READF)를 리드 동작 및 라이트 동작에 따라 나누어 아래 표 2에 도시하였다.(이하, 하이 신호는 "H", 로우 신호는 "L"라 함)
먼저, 도 2a 및 도 2b를 통해 페일된 어드레스(AFi)와 현재 입력된 어드레스(Ai)가 동일한 경우 즉 제어 동작 시에 최종 비교 신호(FA)가 "H"이고, 라이트 동작 시(/WE = "L")에 제어신호(/WEF)는 "L", 제어신호(/READF)는 "H"일 때 도 3의 데이터 패스에서 패스 게이트(321)가 턴온되어 데이터 입력 버퍼(310)를 통해 입력되는 라이트 데이터를 래치부(322)에 저장하고, 패스 게이트(324)가 턴오프됨으로써 데이터 패스가 차단되어 래치부(322)에 데이터가 저장된 상태에서 더 이상 트랜스퍼되지 않는다.
그 다음 리드 동작 시(/WE = "H")에 최종 비교 신호(FA)가 "H"이고, 제어신호(/WEF)는 "H", 제어신호(/READF)는 "L"일 때 패스 게이트(323)가 턴-온되어 감지 증폭기(340)로부터 출력되는 데이터를 차단하고, 패스 게이트(324)가 턴-온되어 래치부(322)에 저장되어 있던 데이터가 데이터 출력 버퍼(330)로 출력된다.
다음으로, 페일된 어드레스(AFi)와 현재 입력된 어드레스(Ai)가 동일하지 않는 경우 즉 정상 동작 시에 최종 비교 신호(FA)가 "L"이고, 라이트 동작 시(/WE = "L")에 제어신호(/WEF)는 "H", 제어신호(/READF)는 "H"일 때 패스 게이트(321)가 턴-오프되어 데이터 입력 버퍼(310)를 거친 라이트 데이터가 도 3의 제어부(320)로 입력되지 않고 정상적인 라이트 데이터 패스(도면에 도시되지 않음)로 데이터가 입력된다.
그리고, 페일된 어드레스(AFi)와 현재 입력된 어드레스(Ai)가 동일하지 않는 경우 즉 정상 동작 시에 최종 비교 신호(FA)가 "L"이고, 리드 동작 시(/WE = "H")에 제어신호(/WEF)는 "H", 제어신호(/READF)는 "H"일 때 패스 게이트(323)가 턴-온되어 감지 증폭기(340)로부터 출력되는 감지 증폭된 데이터가 데이터 출력 버퍼(330)를 통해 리드된다.
따라서, 페일된 메모리 셀에 해당되는 페일 어드레스가 입력되었을 경우에는 해당 메모리 셀을 직접 억세스하지 않도록 동작함으로써 페일된 메모리 셀을 제외한 나머지 셀에 대한 특성 테스트를 진행하여 모든 A.C 특성을 측정할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 외부로부터 새로이 인가되는 2개의 제어신호의 조합에 응답하여 페일된 메모리 셀은 동작시키지 않고, 페일된 메모리 셀을 제외한 나머지 메모리 셀에 대해서만 우선적인 특성 테스트를 진행함으로써 칩을 개발함에 있어 초기에 빨리 칩 특성을 분석할 수 있는 효과가 있다. 더구나, 미리 특성을 파악하고 난 다음에 페일된 메모리 셀에 대한 리페어 동작을 수행함에 따라 전체적인 메모리 칩 개발 기간을 단축할 수 있는 탁월한 효과가 있다.

Claims (10)

  1. 다수의 메모리 셀 및 외부로부터 인가되는 어드레스를 입력받는 다수의 어드레스 패드를 포함하여, 페일된 메모리 셀을 제외한 나머지 셀에 대한 특성 테스트를 수행하는 반도체 장치에 있어서,
    상기 어드레스 패드에 연결되며, 상기 특성 테스트 시 테스트 장비로부터 페일된 어드레스를 입력받기 위해 인에이블되는 제1 외부 제어 신호에 응답하여 상기 페일된 어드레스를 입력받아 저장하는 어드레스 저장 수단;
    상기 어드레스 패드 및 상기 어드레스 저장 수단에 연결되며, 비교 동작을 인에이블하는 제2 외부 제어 신호에 응답하여 현재 상기 어드레스 패드를 통해 입력되는 어드레스와 상기 어드레스 저장 수단으로부터 출력되는 페일된 어드레스를 비교하는 어드레스 비교 수단;
    칩의 라이트 동작 시 인에이블되는 라이트 인에이블 신호 및 상기 어드레스 비교 수단으로부터 출력되는 비교 결과 신호에 응답하여 다수의 내부 제어 신호를 출력하는 내부 제어 신호 발생 수단; 및
    상기 내부 제어 신호 발생 수단으로부터 출력되는 내부 제어 신호에 응답하여 상기 페일된 메모리 셀에 대한 정상적인 동작 경로를 차단하는 데이터 패스 차단 수단
    을 포함하여 이루어지는 리페어 전 특성 테스트가 가능한 반도체 장치.
  2. 제 1 항에 있어서,
    상기 어드레스 저장 수단은,
    상기 제1 외부 제어신호에 응답하여 상기 어드레스 패드로부터 입력되는 상기 페일된 어드레스를 트랜스퍼하는 트랜스퍼 수단; 및
    상기 트랜스퍼 수단으로부터 출력되는 상기 페일된 어드레스를 저장하기 위한 래치 수단
    을 포함하여 이루어지는 리페어 전 특성 테스트가 가능한 반도체 장치.
  3. 제 2 항에 있어서,
    상기 래치 수단은,
    입력 및 출력이 서로 맞물리도록 구성된 2개의 반전수단을 포함하는 것을 특징으로 하는 리페어 전 특성 테스트가 가능한 반도체 장치.
  4. 제 1 항에 있어서,
    상기 어드레스 비교 수단은,
    상기 어드레스 패드를 통해 현재 입력되는 어드레스와 상기 어드레스 저장 수단으로부터 출력되는 상기 페일된 어드레스를 입력받아 부정논리곱하는 제1 부정논리곱 수단;
    상기 어드레스 패드를 통해 현재 입력되는 어드레스와 상기 어드레스 저장 수단으로부터 출력되는 상기 페일된 어드레스를 입력받아 부정논리합하는 부정논리합 수단;
    상기 부정논리곱 수단으로부터 출력되는 신호 및 상기 부정논리합 수단으로부터 출력되는 신호를 입력받아 부정논리합하여 상기 비교 결과 신호를 출력하는 제2 부정논리곱 수단;
    전원전압에 연결되고 상기 제2 외부 제어신호에 응답하여 상기 제2 부정논리곱 수단에 바이어스를 걸어주는 바이어스 수단; 및
    상기 제2 부정논리곱 수단의 출력단과 접지전원 간에 연결되고, 상기 제2 외부 제어신호에 응답하여 상기 비교 결과 신호를 풀-다운 구동하는 풀-다운 수단
    을 포함하여 이루어지는 리페어 전 특성 테스트가 가능한 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제2 부정논리곱 수단은,
    상기 바이어스 수단과 출력단 간에 병렬 연결되고 각 게이트로 상기 제1 부정논리곱 수단으로부터의 출력과 상기 부정논리합 수단으로부터의 출력을 입력받는 제1 및 제2 피모스트랜지스터; 및
    상기 출력단과 접지전원 간에 직렬 연결되고 각 게이트로 상기 제1 부정논리곱 수단으로부터의 출력과 상기 부정논리합 수단으로부터의 출력을 입력받는 제1 및 제2 엔모스트랜지스터
    를 포함하여 이루어지는 리페어 전 특성 테스트가 가능한 반도체 장치.
  6. 제 4 항에 있어서,
    상기 풀-다운 수단은,
    게이트로 상기 제2 외부 제어신호를 입력받는 엔모스트랜지스터
    를 포함하는 것을 특징으로 하는 리페어 전 특성 테스트가 가능한 반도체 장치.
  7. 제 1 항에 있어서,
    상기 데이터 패스 차단 수단은,
    상기 내부 제어 신호 발생 수단으로부터 출력되는 제1 내부 제어신호에 응답하여 데이터 입력 버퍼로부터 출력되는 데이터를 트랜스퍼하는 제1 트랜스퍼 수단;
    상기 제1 트랜스퍼 수단으로부터 출력되는 데이터를 저장하기 위한 래치 수단;
    감지 증폭기에 일측이 연결되고 상기 내부 제어 신호 발생 수단으로부터 출력되는 제2 내부 제어신호에 응답하여 상기 감지 증폭기로부터 출력되는 데이터를 데이터 출력 버퍼로 트랜스퍼하는 제2 트랜스퍼 수단; 및
    상기 래치 수단과 상기 제2 트랜스퍼 수단의 타측에 연결되어 상기 제2 내부 제어신호에 응답하여 상기 래치 수단으로부터 출력되는 데이터를 상기 데이터 출력 버퍼로 트랜스퍼하는 제3 트랜스퍼 수단
    을 포함하여 이루어지는 리페어 전 특성 테스트가 가능한 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제1 내부 제어신호는,
    상기 현재 상기 어드레스 패드를 통해 입력되는 어드레스와 상기 페일된 어드레스가 서로 동일하지 않은 경우 및 상기 라이트 인에이블 신호가 디스에이블된 경우에 인엑티브되어 상기 데이터 입력 버퍼로부터 출력되는 데이터를 차단하도록 상기 제1 트랜스퍼 수단을 제어하고, 상기 현재 상기 어드레스 패드를 통해 입력되는 어드레스와 상기 페일된 어드레스가 동일한 경우에 엑티브되어 상기 데이터 입력 버퍼로부터 출력되는 데이터를 트랜스퍼하도록 상기 제1 트랜스퍼 수단을 제어하는 것을 특징으로 하는 리페어 전 특성 테스트가 가능한 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제2 내부 제어신호는,
    상기 현재 상기 어드레스 패드를 통해 입력되는 어드레스와 상기 페일된 어드레스가 서로 동일하지 않은 경우에 엑티브되어 상기 감지 증폭기로부터 출력되는 데이터를 상기 데이터 출력 버퍼로 트랜스퍼하도록 상기 제2 트랜스퍼 수단을 제어하고, 상기 현재 상기 어드레스 패드를 통해 입력되는 어드레스와 상기 페일된 어드레스가 동일하고, 상기 라이트 인에이블 신호가 디스에이블된 경우 인엑티브되어 상기 감지 증폭기로부터 출력되는 데이터가 상기 데이터 출력 버퍼로 전달되는 것을 차단하도록 상기 제2 트랜스퍼 수단을 제어하는 것을 특징으로 하는 리페어 전 특성 테스트가 가능한 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제2 내부 제어신호는,
    상기 현재 상기 어드레스 패드를 통해 입력되는 어드레스와 상기 페일된 어드레스가 서로 동일하지 않은 경우에 인엑티브되어 상기 래치 수단으로부터 출력되는 데이터를 차단하도록 상기 제3 트랜스퍼 수단을 제어하고, 상기 현재 상기 어드레스 패드를 통해 입력되는 어드레스와 상기 페일된 어드레스가 동일하고, 상기 라이트 인에이블 신호가 디스에이블된 경우 엑티브되어 상기 래치 수단으로부터 출력되는 데이터를 상기 데이터 출력 버퍼로 트랜스퍼하도록 상기 제3 트랜스퍼 수단을 제어하는 것을 특징으로 하는 리페어 전 특성 테스트가 가능한 반도체 장치.
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