TWI253086B - Control circuit for stable exit from power-down mode - Google Patents

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1253086 九、發明說明： 【發明所屬之技術領域】 本案係關於一種半導體記憶裝置，特別是關於使用一 時脈致能信號將該記億裝置從一電源關閉模式中釋放的一 種電源關閉模式退出控制電路° 【先前技術】 一般說來，一半導體記憶裝置皆被設計成於消耗一較 低之功率時能夠提供一較高的胞元容量（cell capacity)及更 快速的效率，因此，大部份的半導體記憶裝置都具有當不 實行一資料存取運作時、執行需要一最小之驅動電流之一 電源關閉模式的功能。 傳統上，該記憶裝置會於具有一電源的供應時保持於 該電源關閉模式，然而，當於一致能狀態下應用一時脈致 能信號時，該記憶裝置即可從該電源關閉模式中被釋放出 來。 該時脈致能信號係爲當該記憶裝置處於一電源關閉模 式時用於作爲與外界之一晶片組間形成界面的一信號，其 亦爲關於從外界之該晶片組輸入至該記憶裝置之一時脈信 號是否需被傳送至一記憶核心區域的一參考信號。 因此，只有當該時脈致能信號處於一啓動（activation) 狀態時該記憶裝置才會傳送該時脈信號至該記憶核心區 域，除此之外，該記憶裝置皆不會進行傳送，亦即’其係 處於一休止（deactivation)狀態’因此’在該記憶裝置中’ 只有當該時脈信號被傳送至該記憶核心區域時才有可能執 行一資料存取運作。 1253086 第1圖係表示一傳統的半導體記憶裝置之方塊配置 圖。 請參閱第1圖，該半導體記憶裝置包括一電源開啓信 號產生器30、一時脈致能信號輸入緩衝器2〇、一時脈緩衝 器40、一電源關閉模式退出控制器1 〇、以及一記憶核心區 域50，其中，電源開啓信號產生器30係用以產生及輸出 一電源開啓信號pwrup，時脈致能信號輸入緩衝器20係用 以將一時脈致能信號CKE與一參考信號Vref進行比較以輸 出一緩衝時脈致能信號CKE-in，時脈緩衝器40係依賴源 自於時脈致能信號輸入緩衝器20的緩衝時脈致能信號 CKE-in而致能，用以緩衝一時脈信號CK而輸出一緩衝時 脈信號CK-in至記憶核心區域5 0，電源關閉模式退出控制 器10係用以啓動及輸出一電源關閉模式退出信號pdesc以 回應一電源開啓信號pWrUp及時脈致能信號CKE，記憶核 心區域5 0係用以藉由同步於自該電源關閉模式退出後且 被緩衝的時脈信號CK之方式執行一資料存取運作，以回 應電源關閉模式退出信號pdesc。 如上所述，時脈致能信號輸入緩衝器20係根據參考信 號Vref輸入時脈致能信號CKE、並啓動及輸出緩衝時脈致 能信號CKE__in，如果緩衝時脈致能信號CKE_in被啓動， 時脈緩衝器40即緩衝時脈信號CK並將其傳送至記憶核心 區域5 0。 第2圖係表示先前技術的電源關閉模式退出控制器！ 〇 之詳細電路圖。 請參閱第2圖，先前技術的電源關閉模式退出控制器 1253086 10包括一信號輸入區11、一閂鎖區12、一第一緩衝器14、 以及一第二緩衝器13，其中，信號輸入區11係用以輸入 時脈致能信號CKE，閂鎖區1 2係用以輸入及閂鎖源自於信 號輸入區11及電源開啓信號pwnip的輸出信號dn，第一緩 衝器1 4係用以緩衝源自於閂鎖區1 2的輸出s z、並輸出電 源關閉模式退出信號pdesc，第二緩衝器13係用以緩衝源 自於閂鎖區12的輸出sz、並輸出一回授信號fd以休止信 號輸入區1 1。 此處，電源開啓信號pwrup係爲由電源開啓信號產生 器3 0輸出之信號，其亦爲當一電源被供應於該記憶裝置、 具有一固定等級之穩定供應電壓之時被啓動及輸出的信 號，該記憶裝置可能會察覺當電源開啓信號pwrup被啓動 並接著被產生時，該供應電壓即被輸入以執行一正常運 作。 第3圖表示第2圖之電源關閉模式退出控制器1〇正常 運作時之波形圖，此後，先前技術之電源關閉模式退出控 制器1 0的運作皆以參考第2及第3圖以進行詳述。 電源關閉模式退出控制器1 0是在一電源開啓狀態中 僅使用一次的電路，其係象徵一電源之供應已啓始，其並 且用以輸出電源開啓信號pwrup及時脈致能信號CKE，以 及用以啓動及輸出電源關閉模式退出信號pdesc以從電源 關閉模式中退出。 該記憶裝置在剛開始輸入一電源時係保持該電源關閉 模式狀態’接著當電源關閉模式退出信號p d e s c被啓動於 一低準位及被輸出而從該電源關閉模式中釋放後便開始執 1253086 行一正常資料存取運作。 如第3圖所示，在該記憶裝置之一啓始運作之時，如 果其具有一供應電壓且接著到達一預定準位時（即大約 1.0V)，之後其便會啓動該電源開啓信號於一高準位並將其 輸出，需要注意的是，當該供應電壓到達之時其係屬 於一正常狀態，但是，當到達低於1 · 8 v之1 · 0 V時爲了啓 動及輸出該電源開啓信號係由於所需之不同準位的驅動電 壓應該被產生及輸出，且其係藉由該記憶裝置中內部電源 供應電路之類的事先運作而達成。 此時，由於在這種情形下的時脈致能信號CKE係以一 低準位之休止狀態的方式被輸入，因此信號輸入區Π之輸 出信號dn便會被保持於一低準位，因此，在節點A上不管 電源開啓信號pwrup的狀態如何皆會保持於高準位，此外 閂鎖區1 2之輸出亦爲高準位，這使得電源關閉模式退出信 號pdesc會以一高準位之休止狀態的方式被輸出，因此， 在該段期間中該記憶裝置便會被保持於一電源關閉模式。 上述的狀態係被保持於某一時刻，接著時脈致能信號 CKE便會被啓動於一高準位，並且在該記憶裝置的該供應 電壓具有1.8V的驅動準位之後的數十至數百微秒之內，時 脈致能信號CKE便被輸入。 因此，信號輸入區11之輸出會變成一高準位且節點A 的狀態會轉變成一低準位，藉由這樣一種狀態改變，閂鎖 區1 2的輸出會被轉變成一低準位並被輸出，使得電源關閉 模式退出信號p d e s c被啓動於一低準位並被輸出。 從該時刻起’該電源關閉模式便會被釋放、接著該記 1253086 憶裝置便處於一正常運作中，之後，由時脈致能信號CKE 所致能的時脈致能信號輸入緩衝器20便會進行運作並基 於時脈信號CK及參考信號Vref的比較而開始轉送時脈信 號CK至該記憶核心區域。 下面的表格1表示先前技術之電源關閉模式退出控制 器10處於第3圖之正常運作時每個節點的運作。 表格1 輸入狀態 CKE p wrup dn A s z p d s e c 啓始狀態 0 0 0 1 1 1 pwr up信號之啓動時間 0 1 0 1 1 1 CKE信號之啓動時間 1 1 1 0 0 0 如表格1所示，可以看出在一正常運作狀態下，當電 源開啓信號pwnip及時脈致能信號CKE被啓動時，電源關 閉模式退出信號Pdesc即被啓動於一低準位並且接著被輸 出。 第4圖表示第2圖之電源關閉模式退出控制器之正常 運作狀態的波形圖，先前技術之電源關閉模式退出控制器 1 0的一運作問題係以參考第2及第4圖而敘述如下。 時脈致能信號CKE係爲即使其以一低準位之禁能狀態 被輸入時亦能以0.4V的電壓準位進行輸入的信號。 當該記憶裝置於啓始時具有一供應電壓時，位於一供 應電壓供應埠之一電壓會以如第3圖之方式漸漸增加。 因此，在電源開啓信號pwrup被啓動於一高準位的情 形之下，包含於信號輸入區11的一 PMOS電晶體MP2的狀 態如下：其閘極之一輸入係爲保持約爲〇. 4 V之一禁能狀態 1253086 的該時脈致能信號，且一供應電壓埠V D D之一電壓準位係 爲 1.0V。 P Μ〇S電晶體Μ P 2之源極及閘極之間的一電壓差變成 約-0.6V，爲了使得PMOS電晶體ΜΡ2導通，其源極及閘極 之間的該電壓差需要小於約爲-0 · 7 V的一臨界電壓V th，舉 例來說，當其源極及閘極之間的該電壓差爲-0.6V，PMOS 電晶體MP2便可能無法正常導通。 因此，在該時刻（電源開啓信號pwrup被啓動於一高準 位之時刻），當PMOS電晶體MP2係不穩定地導通時，接著 一節點N的電壓準位便不穩定，使得源自於輸入信號區1 1 之輸出信號dn亦不穩定但被保持於一高準位（請參閱第4 圖標示X之處）。 在這種情形之下，如果傳送至閂鎖區12之一 NAND邏 輯閘ND1的兩個信號pwrup及dn皆位於高準位，節點A 的電壓準位便會改變成爲一低準位，如果節點A的電壓準 位改變成爲一低準位，閂鎖區12的該輸出信號便會改變成 爲一低準位，使得電源關閉模式退出信號pdesc被啓動於 一低準位並且被輸出。 雖然時脈致能信號CKE尙未被啓動及被輸入，但電源 關閉模式退出信號pdesc仍會被啓動於一低準位並且被輸 出。 當電源關閉模式退出信號Pdesc被啓動且被輸出，該 記憶裝置即會根據外界之指示開始執行一相關運作以存取 資料，然而，由於此時供應電壓VDD並未以一完全準位之 方式被輸入，因此在進行不同資料存取之時便可能發生錯 -10- 1253086 誤’這種錯誤可能發生於啓始時剛具有該供應電壓的特殊 情形之下。 下面的表格2表示先前技術之電源關閉模式退出控制 器1 〇使得該電源關閉模式退出信號如第4圖所示般於根據 錯誤之一預定時間之前、被啓動於一低準位並被輸出時， 每個節點的運作狀態。 表格2 輸入狀態 CKE pwrup dn A s Z pdsec 啓始狀態 0 0 1 (錯誤） 1 1 1 pwrup信號 之啓動時間 0 1 1 (錯誤） 0 (錯誤） 0 (錯誤） 0 (錯誤） CKE信號 之啓動時間 1 1 1 0 0 0

如表格2所示，可以看出，由於當一供應電壓被供應 之時、處於一低準位之時脈致能信號CKE會以一固定電壓 之方式被輸入的緣故，信號輸入區11之輸出信號dn會被 保持於高準位的錯誤狀態，且電源關閉模式退出信號pdesc 接著亦會變成被啓動於該電源關閉模式被啓動的該時刻， 亦即，於一預定時間之前，在表格2之中，標示的”錯誤” 代表一不正常狀態。

隨著與該記憶裝置有關之技術不斷發展，其中所使用 之驅動電壓的準位具有日漸降低的傾向，因此，當先前技 術之電源關閉模式退出控制器1 〇被應用於使用低於1 . 8 V 之一驅動電壓的一低電壓記憶裝置之時，電壓開啓信號 1253086 P w r u p的一偵測電壓準位便會變得更低。 在這種情形之下，信號輸入區1 1的PMOS電晶體MP2 會以較不穩定的方式導通，而且即使該時脈致能信號以一 低準位之禁能狀態被輸入，其所形成的該輸出信號亦會因 爲錯誤而位於高準位，由於這些原因，電源關閉模式退出 信號pdesc便可能在一預定時間之前被啓動於一低準位並 接著被輸出。 因此，當該驅動電壓降低時、持續地使用先前技術之 電源關閉模式退出控制器1 0仍可能會產生非常多的錯 【發明內容】 因此，本案之目的係提供一種電源關閉模式退出控制 電路，即使一時脈致能信號在一供應電壓之開始供應的一 啓始運作之下以一不穩定狀態被輸入時，亦能夠使得一記 憶裝置於一內部設定校正時間從該電源關閉模式中退出。 本案之另一目的係提供一種電源關閉模式退出控制電 路，即使一時脈致能信號在一供應電壓之開始供應的一啓 始運作之下以一不穩定狀態被輸入至一記憶裝置的情形之 下的一較低電壓係由該記憶裝置所產生，亦能夠使得該記 憶裝置於一內部設定校正時間從該電源關閉模式中退出。 根據本案之目的，提供一種電源關閉模式退出控制電 路，包括：一時脈致能信號偵測裝置，用以偵測一時脈致 能信號係處於一啓動或休止狀態；以及一電源關閉模式退 出信號產生器，用以儲存關於該時脈致能信號偵測裝置所 偵測之該時脈致能信號的該休止狀態之資訊，接著根據該 -12- 1253086 時脈致能信號偵測裝置所偵測之該時脈致能信號的該啓動 _ 狀態啓動及輸出一電源關閉模式退出信號。 根據本案之另一目的’提供因應在一供應電壓之開始 供應之一啓始設定之下的一電源開啓信號及一時脈致能信 號，使得一記憶裝置從一電源關閉模式中退出的一種驅動 方法，包括下列步驟：當該供應電壓被供應時，設定一電 源關閉模式；當該供應電壓增加一預定準位時，偵測被啓 動的該電源開啓信號；當該供應電壓到達該預定準位時， 藉由偵測該時脈致能信號之一休止保持該電源關閉模式；· 以及因應被啓動之該電源開啓信號及被啓動及輸入之該時 脈致能信號，從該電源關閉模式中退出。 本案得藉由下列圖式及詳細說明，俾得一更深入之了 解。 【實施方式】 以下將藉由參考所附圖示以陳述本案一較佳實施例， 其詳細之解釋將使得熟習本項技術者能夠輕易理解及完 成° · 第5圖係爲本案一較佳實施例之電源關閉模式退出控 制器之一方塊圖。 請參閱第5圖，本案一電源關閉模式退出控制器係包 括一時脈致能信號偵測區1 0 0以及一電源關閉模式退出信 號產生器200，時脈致能信號偵測區1 00係用以偵測一時脈 致能信號CKE係處於一啓動狀態或休止狀態並輸出該偵測 結果’電源關閉模式退出信號產生器2 0 0係用以儲存時脈 致能信號C K E的休止狀態，當偵測區1 〇 〇偵測到時脈致能 -13- 1253086 信號CKE係處於該啓動狀態時啓動一輸出信號S並將其輸 出。 此處，電源關閉模式退出信號產生器200係因應時脈 致能信號 CKE的該啓動狀態及一啓動的電源開啓信號 pwrup而啓動及輸出該輸出信號S。 再者，本案之電源關閉模式退出控制器更包括一信號 輸出區400，用以反相電源關閉模式退出信號產生器200 的輸出S，並將被反相的輸出S作爲一電源關閉模式退出 信號pdesc而輸出。 此外，本案之電源關閉模式退出控制器更包括一回授 信號輸出區300，用以因應電源關閉模式退出信號產生器 200所啓動之該輸出信號而啓動及輸出一回授信號fd，其 中時脈致能信號偵測區1 00係被設計成可因應啓動的回授 信號fd而禁能。 第6圖表示第5圖之電源關閉模式退出控制器之一詳 細電路圖。 請參閱第6圖，電源關閉模式退出信號產生器200包 括一閂鎖區2 1 0及一信號結合區220，閂鎖區2 1 0係用以閂 鎖時脈致能信號偵測器1 00之輸出信號B，並因應一電源 開啓信號pwrup之啓動於一高準位狀態而啓動及輸出該輸 出信號B於低準位，信號結合區220係用以將被啓動及被 輸出於低準位之閂鎖區2 1 0的該輸出與以高準位被啓動及 被輸出於時脈致能信號偵測器1 00之輸出信號dn相結合， 並啓動及輸出一輸出信號S於一高準位。 閂鎖區210包括兩個NAND邏輯閘ND4及ND5，二者 1253086 之第一輸入埠用以分別接收輸出信號dn及源自於時脈致 能信號偵測器100之電源開啓信號pwrup，二者之第二輸入 瑋用以分別接收ND4及ND5處於一交錯耦合（cross-coupled) 形式之兩個第一輸入i阜的輸出。 信號結合區220包括一反相器1 14以及一 NOR邏輯閘 N0R1，反相器114係用以反相及輸出源自於時脈致能信號 偵測區100的該輸出，NOR邏輯閘N0R1係用以輸入源自 於NAND邏輯閘ND5的該輸出及源自於反相器114的該輸 出。 時脈致能信號偵測區100包括一第一信號反相區 120、一第二信號反相區130、以及一信號傳送區110，第 一信號反相區120係用以因應休止於高準位的一回授信號 fd而致能，以反相及輸出時脈致能信號CKE，第二信號反 相區1 30係用以因應休止於高準位的回授信號fd而致能， 以反相該輸出，該輸出係源自於第一信號反相區120,並將 其輸出至電源關閉模式退出信號產生器200，信號傳送區 1 10係不管時脈致能信號CKE的輸入狀態爲何，因應被啓 動於低準位的回授信號fd而導通，以允許高準位的輸出信 號dn(亦即，對應於致能於高準位之時脈致能信號CKE的 一信號）被傳送至電源關閉模式退出信號產生器200。 第一信號反相區120包括一 PM0S電晶體MP5、一 NM0S電晶體MN5、以及一 NM〇S電晶體MN7，PM0S電晶 體MP5之閘極係輸入時脈致能信號CKE，其一端係耦合於 供應電壓VDD，NM0S電晶體MN5之閘極係輸入時脈致能 信號CKE，其一端係耦合於PM0S電晶體MP5的另一端， 1253086 NMOS電晶體MN7之閘極係輸入回授信號fd，NMOS電晶 體MN7係耦合於NMOS電晶體MN5的另一端及接地電壓 V S S之間。 第二信號反相區130包括一 PM0S電晶體MP6、一 NM0S電晶體MN6、以及一 NM0S電晶體MN4，PM0S電晶 體MP6之閘極係輸入時脈致能信號CKE，其一端係耦合於 供應電壓VDD，NM0S電晶體MN6之閘極係輸入時脈致能 信號CKE，其一端係耦合於PM0S電晶體MP6的另一端， NM0S電晶體MN4之閘極係輸入回授信號fd，NM0S電晶 體MN4係耦合於NM0S電晶體MN6的另一端及接地電壓 V S S之間。 信號傳送區110包括一 PM0S電晶體MP4，其係經由 閘極輸入回授信號fd及輸出高準位之一信號至電源關閉模 式退出信號產生器200。 第7圖表示第5圖之電源關閉模式退出控制器於正常 偵測時脈致能信號CKE時之運作之一波形圖，首先，正常 偵測時脈致能信號CKE的一運作將藉由參考第7圖進行詳 細陳述。 如第7圖所示，在該記憶裝置的一啓始運作中，如果 偵測到所具有的該供應電壓到達一指定準位時（此處係指 約1.0V)，高準位的電源開啓信號pwrup便被啓動及輸出。 當該供應電壓到達低於1.8V之該預定準位的1.0V時 啓動及輸出位於一高準位的電源開啓信號pwrup，係因爲在 該記憶裝置中的內部電源供應電路之類會如前所述般地預 先產生不同準位的驅動電壓。 -16- 1253086 在該時刻，時脈致能信號CKE以低準位之一休止狀態 被輸入時，如果時脈致能信號偵測區1 〇 〇正常偵測到上述 狀態時，低準位的輸出信號dn便會被休止及輸出，使得節 點C保持於高準位。 因此，在電源開啓信號pwrup被啓動於高準位並被輸 入時，閂鎖區2 1 0的節點B會保持於一低準位。 在此之後，如果時脈致能信號CKE被啓動於高準位並 被輸入時，時脈致能信號偵測區1 00的輸出信號dn會變成 高準位且節點C會變成低準位，因此，信號結合區220的 該輸出會被啓動於高準位並被輸出，接著會被信號輸出區 4 00所反相，以輸出被啓動於低準位的電源關閉模式退出信 號pdesc，在此之後，電源關閉模式便會被釋放、而該記憶 裝置即執行一正常運作。 在這一段時間之內，如果源自於電源關閉模式退出信 號產生器2 00的輸出信號S被啓動於高準位並被輸出，回 授信號輸出區300便會反相該輸出信號並輸出啓動於低準 位的回授信號fd。 時脈致能信號偵測區1 00係藉由允許信號傳送區1 1 0 之PMOS電晶體MP4因回授信號fd而導通、而輸出高準位 的輸出信號dn，此外，第一及第二信號反相區120及130 的NMOS電晶體MN7及MN8係因應回授信號fd而截止， 且因此，並不會針對時脈致能信號CKE實行任何偵測運 作。 由於當該供應電壓被供應至該記憶裝置時，電源關閉 模式退出控制電路只會在開始的時候被運作一次，因此應 -17- 1253086 該注意的是，時脈致能信號偵測區會被保持於不穩定狀 態，使其在時脈致能信號被致能之後不會運作。 表格3表示當執行第7圖之正常運作之時、電源關閉 模式退出控制器1 0之每個節點的運作。 表格3 輸入狀態 CKE dn pwrup B c s pdsec 啓始狀態 0 0 0 1 1 0 1 pwrup信號 之啓動時間 0 0 1 0 1 0 1 CKE信號 之啓動時間 1 1 1 0 0 1 0

如表格3所示，可以看出藉由時脈信號偵測區1 00的 精確偵測時脈致能信號CKE，在時脈致能信號CKE被啓動 於高準位之時，電源關閉模式退出信號pdesc會被啓動於 低準位並被輸出。

第8圖表示第5圖之電源關閉模式退出控制電路於不 正常偵測時脈致能信號CKE時之運作之一波形圖。 以下藉由參考第8圖以連續性的方式詳細說明當時脈 致能信號偵測區1 00於不正常偵測時脈致能信號CKE時、 本案電源關閉模式退出控制電路之運作。 當該供應電壓開始供應至該記憶裝置時以低準位的方 式被輸出的時脈致能信號CKE基於一預定規格可能處於約 0.4V的一電壓準位，當該供應電壓之準位逐漸增加並到達 一預定準位（約1 .0V)時，電源開啓信號pwrup便會啓動於 高準位並被輸入。 -18- 1253086 如先前技術所述，在此時刻，時脈致能信號偵測區100 中PMOS電晶體MP5的閘極和源極（供應電壓）之間的一電 壓係高於一臨界電壓（-0.7V)，且因此，該電晶體便不會正 常導通，由於這個原因，雖然時脈致能信號CKE以低準位 之一休止狀態的方式被輸入，時脈致能信號偵測區1 〇〇的 輸出信號dn亦可能處於高準位的一錯誤啓動狀態（請參閱 第8圖標示Y之處）。 雖然時脈致能信號偵測區1 00的輸出信號dn可能處於 一錯誤高準位，但電源關閉模式退出信號產生器200中閂 鎖區210的該輸入仍會如前所述般被保持於高準位。 在一啓始時刻時，由於電源開啓信號pwnip係爲低準 位，NAND邏輯閘ND4的該輸出變成高準位，在此狀態下， 如果時脈致能信號偵測區1 00的輸出信號dn以高準位方式 被輸入、且電源開啓信號pwr up以高準位的方式被啓動及 輸入，則N AND邏輯閘ND 4的該輸出會變成低準位，並且 NAND邏輯閘ND5的該輸出及閂鎖區210的輸出B會被保 持於高準位。 舉例來說，如果閂鎖區2 1 0的輸出B被保持於高準位， 信號結合區220中NOR邏輯閘NOR 1的該輸出會被保持於 低準位，使得電源模式退出信號pdesc被保持於高準位的 一休止狀態。 現以連續性的方式進行解說，如果供應電壓VI)ID以一 預定準位的方式被輸入，時脈致能信號偵測區1〇〇中pM〇S 電晶體MP5便會完全導通、接著輸出信號dn亦會變成一完 全的低準位。 1253086 藉由這個原因，閂鎖區210中NAND邏輯閘ND4的該 輸出會變成高準位且NAND邏輯閘ND5的該輸出會變成低 準位，另一方面，信號結合區220中反相器1 14的該輸出 會變成高準位且NOR邏輯閘NOR 1的該輸出仍會保持於高 準位之一休止狀態。 因此，如果時脈致能信號CKE被啓動於高準位並被輸 入時，時脈致能信號偵測區1 〇〇之輸出信號dn會變成高準 位，因此，當閂鎖區210的輸出B保持於低準位時，反相 器114的該輸出會變成低準位且NOR邏輯閘N0R1的該輸 出會變成啓動於高準位且被輸出，由於這個原因，電源關 閉模式退出信號pdesc便被啓動於低準位並被輸出。 本案之電源開啓模式退出信號產生器200會先偵測到 源自於時脈致能信號偵測區1 00以低準位之一休止狀態的 方式所輸出之輸出信號dn、並繼而將其儲存，之後，輸出 信號S會因應被啓動的輸出信號dn而被啓動且被輸出。 也就是說，當時脈致能信號偵測區1 00藉由高於一預 定準位之一準位的該供應電壓而完全偵測並毫無錯誤地輸 出低準位的該時脈致能信號時，電源開啓模式退出信號產 生器200便會將其儲存起來。 在這一段時間之內，回授信號產生器300會輸入源自 於模式信號產生器200之電源關閉高準位的輸出信號dn， 並輸出起動於低準位的回授信號，時脈致能信號偵測區1 00 會藉由回授信號fd而保持該不穩定狀態。 表格4表示第5圖之電源關閉模式退出控制電路無法 正常偵測到時脈致能信號C KE之時的運作。 1253086 表格4 輸入狀態 CKE dn pwrup B C S pdsec 啓始狀態 0 1 (錯誤） 0 1 0 0 1 pwrup信號 之啓動時間 0 1 (錯誤） 1 1 0 0 1 供應電壓 之輸入完成 0 0 1 0 1 0 1 CKE信號 之啓動時間 1 1 1 0 0 1 0 如表格4所示，可以看出即使在偵測時脈致能信號偵 測區1 00的時脈致能信號CKE的過程中發生任何錯誤，電 源關閉模式退出信號pdesc亦會被啓動於一正常時刻。 如上所述可看出，即使以一休止狀態的方式被輸入的 該時脈致能信號在某種特殊情形之下會於內部被錯誤地偵 '測到’該種特殊情形係指該供應電壓係藉由本案之電源關 閉模式退出控制電路而被供應至該記憶裝置，仍有可能解 除該電源關閉模式在一不正常時刻下被激發的該狀態，而 該記憶裝置亦在未實施一穩定設定的該情形之下開始運 作。 再者，即使該記憶裝置運作於一較低電壓時，上述運 作於1 .8 V的記憶裝置及本案之電源關閉模式退出控制電路 即進行控制以致能該記憶裝置，以於一穩定時刻自該電源 關閉模式中退出。 如果該驅動電壓變得小於1 . 8 V，該電源開啓信號得以 1253086 啓動的一電壓準位將會以低於1. 〇v之較低準位而被輸出， — 因此，在偵測該時脈致能信號偵測電路中處於較低準位之 一休止狀態的時脈致能信號CKE時便極容易發生錯誤（更 困難的是時脈致能信號偵測器100的PMOS電晶體ΜΡ5的 正常導通）。 在這種情形之下，如果該供應電壓大於一預定準位 時，本案電源關閉模式退出電路中的電源關閉模式信號產 生器200首先會儲存時脈致能信號偵測區1〇〇中藉由正常 偵測低準位之時脈致能信號CKE所輸出的低準位之輸出信 馨 號dn，在此之後，產生器200會因應該啓動的時脈致能信 號之啓動而運作，因此，在該預定時刻之前自該電源關閉 模式中退出的過程中也許不會發生錯誤。 因此，即使該半導體記憶裝置係由一較低電壓所啓 動，本案之該電源關閉模式退出電路可在一啓始設定運作 之下致能該記憶裝置以於一預定校正時刻自該電源關閉模 式中退出。 根據本案，由於具有本案之該電源關閉模式退出控制 | 器的該記憶裝置能夠一直在一供應電壓之一供應開始的一 啓始運作之下運作於一正常時刻，可以預期的是該記憶裝 置之運作的可靠度便可被大幅改善。 其次，具有本案之該電源關閉模式退出控制器的該記 憶裝置即使是運作於一啓始運作之一較低電壓時’亦能夠 使得該電源關閉模式在一精確的預定時刻被釋放，因此， 藉由本案能夠更爲容易地製作提供穩定運作狀態之一低電 壓的該記憶裝置。 -22- 1253086 本案包含了於2003年12月29日對韓國專利局所提出 申請之韓國申請第2003-98490號案件的主要內容，其全部 內容皆附加於此處而作爲參考之用。 即使本案發明係以以上之較佳實施例來作說明，然而 對於熟習本項技術者來說，本案仍不限於這些實施例和使 用方法，尤有甚者，凡依本案所附申請專利範圍所做的均 等變化及修飾，皆爲本案專利範圍所涵蓋。 【圖式簡單說明】 第1圖表示一傳統的半導體記憶裝置之方塊配置圖； 第2圖表示先前技術的電源關閉模式退出控制器之詳 細電路圖；- 第3圖表示第2圖之電源關閉模式退出控制器處於一 正常運作時之波形圖； 第4圖表示第2圖之電源關閉模式退出控制器之一正 常運作狀態的波形圖； 第5圖表示本案一較佳實施例之電源關閉模式退出控 制器之一方塊圖； 第6圖表示第5圖之電源關閉模式退出控制器之一詳 細電路圖； 第7圖表示第5圖之電源關閉模式退出控制器於正常 偵測一時脈致能信號時之運作之一波形圖；以及 第8圖表示第5圖之電源關閉模式退出控制器於不正 常偵測一時脈致能信號時之運作之一波形圖。 【主要元件符號說明】 1 〇…電源關閉模式退出控制器 - 23- 1253086 1 1…信號輸入區 . 12、210…閂鎖區 13…第二緩衝器 14…第一緩衝器 20…時脈致能信號輸入緩衝器 30…電源開啓信號產生器 4 0…時脈緩衝器 50…記憶核心區域 1 00…時脈致能信號偵測區 Φ 1 10···信號傳送區 120···第一信號反相區 1 30…第二信號反相區 200···電源關閉模式退出信號產生器 210···閂鎖區 2 20···信號結合區 11〜19、110〜114···反相器 300···回授信號輸出區 _ 400···信號輸出區 pwrup···電源開啓信號 (：ΚΞ···時致會g ί言號

Vref…參考信號 cKE_m··· mmm mwcmiE ^ CK…時脈信號 C K — i η ...緩衝時脈信號 pde sc···電源關閉模式退出信號 -24- 1253086 dn、S、B…輸出信號 s z…輸出 fd…回授信號 A、B、C、N…節點 MP1、MP2、MP3、MP4、MP5、MP6 …PM〇S 電晶體

MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8··· NM〇S 電晶體 VDD···供應電壓埠 VSS…接地電壓 ND1、ND2、ND3、ND4、ND5—NAND 邏輯閘 N〇R1 ··· NOR邏輯閘 -25-

Claims (1)

1253086 十、申請專利範圍： 1 . 一種電源關閉模式退出控制電路，包括： 一時脈致能信號偵測裝置’用以偵測一時脈致能信號 係處於一啓動（activation)或休止（deactivation)狀態；以 及 一電源關閉模式退出信號產生器，用以儲存關於該時 脈致能信號偵測裝置所偵測之該時脈致能信號的該休止 狀態之資訊，接著根據該時脈致能信號偵測裝置所偵測 之該時脈致能信號的該啓動狀態啓動及輸出一電源關閉 · 模式退出信號。 2 ·如申請專利範圍第1項之電源關閉模式退出控制電路， 其中該電源關閉模式退出信號產生器係因應該時脈致能 信號之該啓動狀態及一啓動的電源開啓信號而啓動及輸 出該電源關閉模式退出信號。 3 ·如申請專利範圍第2項之電源關閉模式退出控制電路， 更包括一緩衝器，用以緩衝及輸出該電源關閉模式退出 信號產生器所輸出的該電源關閉模式退出信號。 φ 4 ·如申請專利範圍第2項之電源關閉模式退出控制電路， 其中該電源關閉模式退出信號產生器包括： 一閃鎖區，用以閂鎖該時脈致能信號偵測裝置之該輸 出信號 '因應該電源開啓信號之該啓動狀態而啓動及輸 出該輸出信號、以及保持該狀態；以及 一信號結合區，用以將以一啓動狀態被輸出之該閂鎖 區的該輸出與該時脈致能信號偵測裝置之該輸出信號相 結合’藉以輸出該電源關閉模式退出信號。 -26- 1253086 5 ·如申請專利範圍第4項之電源關閉模式退出控制電路， 其中該閂鎖區包括一第一及一第二NAND邏輯閘，二者 之第一輸入埠用以分別接收該時脈，致能信號偵測裝置之 該輸出及該電源開啓信號，二者之第二輸入璋用以分別 輸入處於一交錯耦合（cross-coupled)形式的該二個 NAND 邏輯閘的輸出。 6·如申請專利範圍第5項之電源關閉模式退出控制電路， 其中該信號結合區包括： 一反相器（inverter)，用以反相並輸出該時脈致能信號 偵測裝置之該輸出；以及 一 NOR邏輯閘，用以輸入該第二NAND邏輯閘之該輸 出及該反相器之該輸出。 7 ·如申請專利範圍第1項之電源關閉模式退出控制電路， 更包.括一回授信號輸出區，用以因應該啓動的電源關閉 模式退出信號而啓動及輸出一回授信號，其中該時脈致 能信號偵測裝置係因.應該啓動的回授信號而禁能。 8 ·如申請專利範圍第7項之電源關閉模式退出控制電路， 其中該時脈致能信號偵測裝置包括： 一第一信號反相裝置，因應該啓動的回授信號而致 能’以反相及輸出該時脈致能信號； 一第二信號反相裝置，因應該休止的回授信號而致 能’以反相及輸出該第一信號反相裝置之該輸出至該電 源關閉模式退出信號產生器；以及 一信號傳送裝置，不管該時脈致能信號的該輸入狀態 爲何，因應該啓動的回授信號而導通，以輸出對應於該 -27- 1253086 時脈致能信號之該啓動狀態的該信號至該電源關閉模式 . 退出信號產生器。 9.如申請專利範圍第8項之電源關閉模式退出控制電路， 其中該第一信號反相裝置包括： 一第一 PMOS電晶體，其閘極係輸入該時脈致能信號， 其一端係耦合於一供應電壓； 一第一 NMOS電晶體，其閘極係輸入該時脈致能信 號，其一端係耦合於該第一 PMOS電晶體之另一端；以及 一第二NMOS電晶體，其閘極係輸入該回授信號，該 馨 第二NMOS電晶體係連接於該第一 NMOS電晶體之另一 端及該供應電壓之間。 10·如申請專利範圍第9項之電源關閉模式退出控制電路， 其中該第二信號反相裝置包括： 一第二PMOS電晶體，其閘極係輸入該時脈致能信號， 其一端係耦合於一供應電壓； 一第三NMOS電晶體，其閘極係輸入該時脈致能信 號，其一端係耦合於該第二PM0S電晶體之另一端；以 φ 及 一第四NMOS電晶體，其閘極係輸入該回授信號，該 第四NMOS電晶體係連接於該第三NMOS電晶體之另一 端及一接地電壓之間。 11·如申請專利範圍第1 〇項之電源關閉模式退出控制電 路，更包括一第三PMOS電晶體，其閘極係輸入該回授 信號，該第三PMOS電晶體係輸出該高準位信號至該電 源關閉模式退出信號產生器。 -28- 1253086 12· —種記憶裝置的驅動方法，係因應在一供應電壓之開始 供應之一啓始設定之下的一電源開啓信號及一時脈致能 信號，使得該記憶裝置從一電源關閉模式中退出，包括 下列步驟： 當該供應電壓被供應時，設定一電源關閉模式； 當該供應電壓增加一預定準位時，偵測被啓動 (activated)的該電源開啓信號； 當該供應電壓到達該預定準位時，藉由偵測該時脈致 能信號之一休止（deactivation)保持該電源關閉模式；以及 因應被啓動之該電源開啓信號及被啓動及輸入之該時 脈致能信號，從該電源關閉模式中退出。

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