KR20060076464A - 반도체 메모리 장치의 셀플레이트 전압발생회로 - Google Patents

반도체 메모리 장치의 셀플레이트 전압발생회로 Download PDF

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Abstract

반도체 메모리 장치의 셀플레이트 전압발생회로가 게시된다. 본 발명의 셀플레이트 전압발생회로는 소정의 기준전압 이하의 범위에서 구동되는 초기 발생부를 주발생부와 함께 내장한다. 그러므로, 본 발명의 셀플레이트 전압발생회로에 의하면, 전원전압이 매우 낮은 경우라 하더라도 안정적인 셀플레이트 전압이 제공될 수 있다. 따라서, 본 발명의 셀플레이트 전압발생회로에 의하면, 반도체 메모리 장치의 구동전압은 매우 낮은 전압의 범위까지 확대할 수 있다.
셀플레이트전압, 저전압, 반도체, 메모리

Description

반도체 메모리 장치의 셀플레이트 전압발생회로{CELL PLATE VOLTAGE GENERATING CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 디램의 메모리셀의 구조를 나타내는 도면이다.
도 2는 종래의 반도체 메모리 장치의 셀플레이트 전압발생회로의 일부분을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 셀플레이트 전압발생회로를 개략적으로 나타내는 블락도이다.
도 4는 도 3의 주발생부를 구현하는 하나의 예를 나타내는 도면이다.
도 5는 도 3의 초기 발생부를 구체적으로 나타내는 회로도이다.
도 6은 도 3의 파워-업 발생부를 나타내는 도면이다.
도 7은 본 발명의 셀플레이트 전압발생회로의 효과를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 일실시예에 따른 셀플레이트 전압발생회로를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
PVCCH: 파워-업 신호 VCP: 셀플레이트 전압
VCC: 전원전압
VCON1: 제1 제어신호 VCON2: 제2 제어신호
본 발명은 반도체 메모리 장치의 전압발생회로에 관한 것으로서, 특히 셀플레이트 전압을 발생하는 반도체 메모리 장치의 셀플레이트 전압발생회로에 관한 것이다.
일반적으로, 디램(DRAM)의 메모리셀은, 도 1에 도시되는 바와 같이, 1개의 캐패시터(C)와 1개의 트랜지스터(Q)로 구성된다. 상기 캐패시터(C)는 소정의 데이터값을 저장하며, 상기 트랜지스터(Q)는 워드라인(WL)에 응답하여, 상기 캐패시터(C)의 데이터를 상기 비트라인(BL)으로 전송한다. 상기 캐패시터(C)의 일측단자에는, 외부에서 제공되는 전원전압(VCC)의 절반정도의 전압레벨을 가지는 셀플레이트 전압(VCP)이 인가되어, '0' 및 '1'의 데이터가 용이하게 저장되도록 한다.
도 2는 종래의 반도체 메모리 장치의 셀플레이트 전압발생회로의 일부분을 나타내는 도면으로, 상기 셀플레이트 전압(VCP)를 발생하는 최종의 구동수단(10)을 나타내는 도면이다. 종래의 셀플레이트 전압발생회로의 최종구동수단(10)은, 전원전압(VCC)과 접지전압(VSS) 사이에, 상기 셀플레이트 전압(VCP)를 전원전압(VCC)의 1/2정도가 되도록 구동되는 피모스 트랜지스터(11) 및 앤모스 트랜지스터(13)를 내장한다. 상기 피모스 트랜지스터(11)는 상기 셀플레이트 전압(VCP)을 전원전압(VCC) 쪽으로 드라이빙하며, 상기 앤모스 트랜지스터(13)는 상기 셀플레이트 전압(VCP)을 접지전압(VCC) 쪽으로 드라이빙한다. 이때, 상기 전원전압(VCC)의 1/2정도를 유지하는 상기 셀플레이트 전압(VCP)를 발생하기 위해서는, 상기 전원전압(VCC)이 상기 피모스 트랜지스터(11) 및 상기 앤모스 트랜지스터(13)의 문턱전압의 합 이상의 되어야 한다.
그런데, 최근의 반도체 메모리 장치의 구동전압은 점점 하강하고 있으며, 즉, 약 1V~1.2V의 매우 낮은 구동전압이 사용되기도 한다. 이와 같은 경우, 상기 전원전압(VCC)이 상기 피모스 트랜지스터(11) 및 상기 앤모스 트랜지스터(13)의 문턱전압의 합보다 작아지게 된다. 그러므로, 종래의 셀플레이트 전압발생회로에서는, 낮은 전압으로 구동되는 경우에, 적절한 셀플레이트 전압(VCP)을 제공하기 못하는 문제점이 발생된다.
따라서, 본 발명의 목적은 종래기술의 문제점을 해결하기 위하여 제안되는 것으로, 저전압의 전원전압에 대해서도 셀플레이트 전압을 제공할 수 있는 반도체 메모리 장치의 셀플레이트 전압발생회로를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 소정의 셀플레이트 전압을 발생하는 반도체 메모리 장치의 셀플레이트 전압발생회로에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치의 셀플레이트 전압발생회로는 소정의 전원전압을 변압하여, 상기 전원전압의 절반수준의 전압레벨를 가지는 상기 셀플레이트 전압을 발생하기 위한 주발생부; 및 소정의 기준전압보다 작은 상기 전원전압에 대하여, 상기 셀플레이트 전압을 발생하도록 구동되되, 상기 기준전압 이상의 상기 전원전압에 대해서는 구동이 차단되는 초기 발생부를 구비한다. 상기 초기 발생부는 소정의 파워-업 신호에 응답하여 인에이블되며, 상기 셀플레이트 전압에 응답하여 논리상태가 제어되는 제1 제어신호를 발생하는 구동제어수단으로서, 상기 파워-업 신호는 상기 기준전압 이상으로 상승하는 상기 전원전압을 감지하여 논리상태를 천이하는 상기 구동제어수단; 상기 제1 제어신호를 버퍼링하여, 제2 제어신호를 발생하는 버퍼링 수단; 및 상기 제2 제어신호에 응답하여, 상기 셀플레이트 전압을 상기 전원전압 쪽으로 구동하는 초기 드라이빙 수단을 가진다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 셀플레이트 전압발생회로를 개략적으로 나타내는 블락도이다. 도 3을 참조하면, 본 발명의 셀플레이트 전압발생회로는 주발생부(100)와 초기발생부(200)를 구비한다. 상기 주발생부(100)는 전원전압(VCC)을 변압하여, 상기 전원전압(VCC)의 절반수준의 전압레벨를 가지는 셀플레이트 전압(VCP)을 발생하도록 구동된다. 상기 셀플레이트 전압(VCP)은 디램(DRAM)과 같은 반도체 메모리 장치의 메모리셀을 구성하는 캐패시터의 일측단자에 제공되어, 데이터의 저장이 용이하도록 한다.
상기 초기발생부(200)는 소정의 기준전압보다 작은 상기 전원전압(VCC)에 대하여, 상기 셀플레이트 전압(VCC)을 발생하도록 구동된다. 그리고, 상기 전원전압(VCC)이 상기 기준전압 이상으로 상승하면,상기 초기발생부(200)의 구동은 차단된다. 본 실시예에서는 상기 '기준전압(VREF)'은 모스 트랜지스터의 문턱전압(Vt)의 2배정도이다.
도 4는 도 3의 주발생부(100)를 구현하는 하나의 예를 나타내는 도면이다. 도 4를 참조하면, 상기 주발생부(100)는 구체적으로 바이어스 수단(110), 비교수단(120) 및 드라이빙 수단(130)을 구비한다. 상기 바이어스 수단(110)은 전원전압(VCC)와 접지전압(VSS) 사이에 상호 직렬로 연결되는 다수개의 저항들(R1, R2, R3)을 포함하며, 소정의 전압레벨을 가지는 제1 및 제2 바이어스 전압(VIAS1, VIAS2) 을 생성한다.
상기 제1 및 제2 바이어스 전압(VIAS1, VIAS2)은 상기 비교수단(120)의 비교기들(121, 123)에 각각 기준입력으로 제공된다. 상기 2개의 비교기(121, 123)는 상기 드라이빙 수단(130)에서 제공되는 셀플레이트 전압(VCP)을 상기 제1 및 제2 바이어스 전압(VIAS1, VIAS2)과 비교하여, 각각 제1 드라이빙 신호(VDV1) 및 제2 드라이빙 신호(VDV2)를 발생한다. 그러므로, 상기 셀플레이트 전압(VCP)은 상기 제1 바이어스 신호(VIAS1)와 상기 제2 드라이빙 신호(VIAS2) 사이의 전압으로 제어될 수 있다.
상기 드라이빙 수단(130)은 풀업 트랜지스터(131) 및 풀다운 트랜지스터(133)를 구비한다. 상기 풀업 트랜지스터(131)는 상기 제1 드라이빙 신호(VDV1)에 응답하여, 상기 셀플레이트 전압(VCP)을 상기 전원전압(VCC)쪽으로 구동한다. 그리고, 상기 풀다운 트랜지스터(133)는 상기 제2 드라이빙 신호(VDV2)에 응답하여, 상기 셀플레이트 전압(VCP)을 상기 접지전압(VSS)쪽으로 구동한다.
본 명세서에서, 도 4에 도시되는 주발생부(100)는 하나의 예로서 제시될 뿐이며, 전원전압(VCC)의 1/2정도의 전압레벨을 가지는 상기 셀플레이트 전압(VCP)를 발생하는 통상적인 셀플레이트 전압발생회로로도 상기 주발생부(100)가 구현될 수 있음은 당업자에게는 자명한 사실이다.
한편, 도 4에 도시되는 주발생부(100)에서도, 상기 드라이빙 수단(130)이, 전술한 바와 같이, 상기 풀업 트랜지스터(131)와 상기 풀다운 트랜지스터(133)를 포함하여 구성된다. 그러므로, 셀플레이트 전압발생회로가 상기 주발생부(100)만으 로 구현되는 경우에는, 도 1에 도시되는 종래의 셀플레이트 전압발생회로의 경우와 마찬가지의 단점이 발생된다. 즉, 상기 전원전압(VCC)이 저전압일 때, 상기 주발생부(100)만으로 구현되는 셀플레이트 전압발생회로는 상기 셀플레이트 전압(VCP)을 제공하기 못하는 단점이 발생된다. 이와 같은 단점을 방지하기 위하여, 본 발명의 셀플레이트 전압발생회로는 초기 발생부(200)가 내장된다.
도 5는 도 3의 초기 발생부(200)를 구체적으로 나타내는 회로도이다. 도 5를 참조하면, 상기 초기 발생부(200)는 구동제어수단(210), 버퍼링 수단(220) 및 초기 드라이빙 수단(230)을 구비한다.
상기 구동제어수단(210)은 구체적으로 제1 및 제2 제어 피모스 트랜지스터(211, 213)와 제어 앤모스 트랜지스터(215)를 구비한다. 상기 제1 제어 피모스 트랜지스터(211)는 상기 셀플레이트 전압(VCP)에 의하여 게이팅되며, 상기 제2 제어 피모스 트랜지스터(213)는 파워-업 발생부(300, 도 3 참조)에서 제공되는 논리 "L"의 파워-업 신호(PVCCH)에 의하여 게이팅된다. 상기 제1 및 제2 제어 피모스 트랜지스터(211, 213)에 의하여, 상기 제1 제어신호(VCON1)는 상기 전원전압(VCC) 쪽으로 제어된다. 상기 제어 앤모스 트랜지스터(215)는 상기 셀플레이트 전압(VCP)에 의하여 게이팅되어, 상기 제1 제어신호(VCON1)를 접지전압(VSS) 쪽으로 제어한다.
여기서, 상기 파워-업 신호(PVCCH)는, 상기 '기준전압(VREF)' 이상으로 상승하는 상기 전원전압(VCC)을 감지하여 논리"L"에서 논리 "H" 즉, 전원전압(VCC)의 레벨로 천이된다. 이와 같은, 파워-업 신호(PVCCH)를 생성하는 도 3의 파워-업 발생부(300)는 도 6에 도시된다. 도 6을 참조하면, 상기 전원전압(VCC)이 상기 '기준 전압(VREF)' 보다 낮은 경우에, 상기 파워-업 신호(PVCCH)는 접지전압(VSS)이다. 그리고, 상기 전원전압(VCC)이 상기 '기준전압(VREF)' 이상으로 상승하면, 상기 파워-업 신호(PVCCH)는 상기 전원전압(VCC)과 동일하게 상승된다. 본 실시예에서는, 상기 '기준전압(VREF)'은 전술한 바와 같이, 2Vt 정도(즉, 모스 트랜지스터(301)과 모스 트랜지스터(303)의 문턱전압의 합)이다. 한편, 참조부호 R305는 매우 큰 저항값을 가지는 저항을 나타낸다. 상기 파워-업 발생부(300)의 구성 및 작용은 당업자에게는 용이하게 이해될 수 있으므로, 본 명세서에서는, 이에 대한 구체적인 기술은 생략된다.
다시 도 5를 참조하여, 상기 구동제어수단(210)의 작용이 정리된다. 상기 구동제어수단(210)은 상기 파워-업 신호(PVCCH)에 응답하여 인에이블되어서, 제1 제어신호(VCON1)를 발생하게 된다. 상기 제1 제어신호(VCON1)는, 상기 셀플레이트 전압(VCP)에 응답하여, 논리상태가 제어된다.
계속하여, 도 5를 참조하면, 상기 버퍼링 수단(220)은 상기 제1 제어신호(VCON1)를 버퍼링하여, 제2 제어신호(VCON2)를 발생한다. 상기 버퍼링 수단(220)은 인버터 등으로 구현될 수 있다.
상기 초기 드라이빙 수단은(230)은 소스 단자가 상기 전원전압(VCC) 쪽에 연결되는 드라이빙 피모스 트랜지스터(231)를 구비한다. 상기 드라이빙 피모스 트랜지스터(231)는 상기 제2 제어신호(VCON2)에 의하여 게이팅된다. 그러므로, 상기 초기 드라이빙 수단(230)은, 논리 "L"의 상기 제2 제어신호(VCON2)에 응답하여, 상기 셀플레이트 전압(VCP)을 상기 전원전압(VCC) 쪽으로 구동하게 된다.
정리하면, 도 5에 도시되는 상기 초기발생부(200)는, 상기 전원전압(VCC)이 상기 '기준전압(VREF)' 보다 낮은 경우에, 인에이블되어서, 상기 셀플레이트 전압(VCP)을 전원전압(VCC)보다 1Vt 정도 낮게 제어한다. 반면에, 상기 전원전압(VCC)이, 상기 '기준전압(VREF)' 이상으로 상승되는 경우에, 디스에이블되어서, 상기 셀플레이트 전압(VCP)을 발생하기 위한 동작이 차단된다.
도 7은 본 발명의 셀플레이트 전압발생회로의 효과를 설명하기 위한 도면이다. 도 7을 참조하여, 종래기술에서와 같이 주발생부(100, 도 3 참조)만 내장되는 경우를 살펴보면, 상기 전원전압(VCC)가 2Vt이상으로 될 때, 상기 셀플레이트 전압(VCP)은 생성되기 시작한다. 반면에, 주발생부(100)와 초기 발생부(200)가 함께 내장되는 본 발명의 경우에, 상기 셀플레이트 전압(VCP)이 생성되기 시작하는 전원전압(VCC)는 1Vt 정도로 현저히 내려간다. 그러므로, 본 발명의 셀플레이트 전압발생회로에 의하면, 저전압의 전원전압(VCC)이 제공되더라도, 셀플레이트 전압(VCP)이 제공될 수 있으며, 나아가, 반도체 메모리 장치의 구동전압은 매우 낮은 전압으로 확대할 수 있다.
한편, 반도체 메모리 장치가 매우 낮은 구동전압의 범위에서만 구동되는 경우라면, 도 8에 도시되는 바와 같은 셀플레이트 전압발생회로도 적용될 수 있다. 도 8은 본 발명의 다른 일실시예에 따른 셀플레이트 전압발생회로를 나타내는 도면이다. 도 8의 셀플레이트 전압발생회로는 도 5에 도시되는 초기 발생부(200)만으로 구현되는 경우로서, 파워-업 신호(PVCCH)의 논리상태에 관계없이 구동된다. 상기 도 8에 도시되는 셀플레이트 전압발생회로의 구성 및 작용은, 도 5와 관련되는 기 술을 참조하면, 당업자에게는 자명하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 셀플레이트 전압발생회로는 소정의 기준전압 이하의 범위에서 구동되는 초기 발생부를 주발생부와 함께 내장한다. 그러므로, 본 발명의 셀플레이트 전압발생회로에 의하면, 전원전압이 매우 낮은 경우라 하더라도 안정적인 셀플레이트 전압이 제공될 수 있다. 따라서, 본 발명의 셀플레이트 전압발생회로에 의하면, 반도체 메모리 장치의 구동전압은 매우 낮은 전압의 범위까지 확대할 수 있다.

Claims (4)

  1. 소정의 셀플레이트 전압을 발생하는 셀플레이트 전압발생회로에 있어서,
    소정의 전원전압을 변압하여, 상기 전원전압의 절반수준의 전압레벨를 가지는 상기 셀플레이트 전압을 발생하기 위한 주발생부; 및
    소정의 기준전압보다 작은 상기 전원전압에 대하여, 상기 셀플레이트 전압을 발생하도록 구동되되, 상기 기준전압 이상의 상기 전원전압에 대해서는 구동이 차단되는 초기 발생부를 구비하며,
    상기 초기 발생부는
    소정의 파워-업 신호에 응답하여 인에이블되며, 상기 셀플레이트 전압에 응답하여 논리상태가 제어되는 제1 제어신호를 발생하는 구동제어수단으로서, 상기 파워-업 신호는 상기 기준전압 이상으로 상승하는 상기 전원전압을 감지하여 논리상태를 천이하는 상기 구동제어수단;
    상기 제1 제어신호를 버퍼링하여, 제2 제어신호를 발생하는 버퍼링 수단; 및
    상기 제2 제어신호에 응답하여, 상기 셀플레이트 전압을 상기 전원전압 쪽으로 구동하는 초기 드라이빙 수단을 가지는 것을 특징으로 하는 반도체 메모리 장치의 셀플레이트 전압발생회로.
  2. 제1 항에 있어서, 상기 초기 드라이빙 수단은
    소스 단자가 상기 전원전압 쪽에 연결되고, 상기 제2 제어신호에 의하여 게이팅되는 드라이빙 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 셀플레이트 전압발생회로.
  3. 제1 항에 있어서, 상기 구동제어수단은
    상기 제1 제어신호를 상기 전원전압 쪽으로 제어하는 제1 및 제2 제어 피모스 트랜지스터로서, 상기 셀플레이트 전압에 의하여 게이팅되는 상기 제1 제어 피모스 트랜지스터와, 상기 파워-업 신호에 의하여 게이팅되는 상기 제2 제어 피모스 트랜지스터;
    상기 제1 제어신호를 접지전압 쪽으로 제어하는 제어 앤모스 트랜지스터로서, 상기 파워-업 신호에 의하여 게이팅되는 상기 제어 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 셀플레이트 전압발생회로.
  4. 소정의 셀플레이트 전압을 발생하는 셀플레이트 전압발생회로에 있어서,
    상기 셀플레이트 전압에 응답하여, 논리상태가 제어되는 제1 제어신호를 발생하는 구동제어수단으로서, 상기 파워-업 신호는 상기 기준전압 이상으로 상승하는 상기 전원전압을 감지하여 논리상태를 천이하는 상기 구동제어수단;
    상기 제1 제어신호를 버퍼링하여, 제2 제어신호를 발생하는 제2 버퍼링 수 단; 및
    상기 제2 제어신호에 응답하여, 상기 셀플레이트 전압을 상기 전원전압 쪽으로 구동하는 드라이빙 수단을 가지는 것을 특징으로 하는 반도체 메모리 장치의 셀플레이트 전압발생회로.
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