JP2003242777A - 集積ｄｒａｍメモリ回路、行アドレス回路、行制御回路およびｄｒａｍメモリをリフレッシュし、行アドレスを生成するための方法 - Google Patents
集積ｄｒａｍメモリ回路、行アドレス回路、行制御回路およびｄｒａｍメモリをリフレッシュし、行アドレスを生成するための方法Info
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- JP2003242777A JP2003242777A JP2002247223A JP2002247223A JP2003242777A JP 2003242777 A JP2003242777 A JP 2003242777A JP 2002247223 A JP2002247223 A JP 2002247223A JP 2002247223 A JP2002247223 A JP 2002247223A JP 2003242777 A JP2003242777 A JP 2003242777A
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Abstract
(57)【要約】
【課題】 集積回路メモリのための回路および方法は、
適切なアドレスソースを定めるまで行選択回路のイネー
ブルを遅延させる欠点を克服する。 【解決手段】 集積回路メモリのための回路および方法
は、実際の内部リフレッシュ動作が起こる少なくとも１
サイクル前に、デバイスにリフレッシュコマンドを与え
るルックアヘッド機能を組入れる。外部コマンドが適用
されるのと同じクロックでアクティブサイクルが実行さ
れる。アクティブコマンドは変更されず、アクティブコ
マンドの発生と同じクロックサイクルで実行される。ア
クティブコマンドは、行アドレスラッチを外部でまたは
内部で供給すべきかを判断するのを待たずに、即時に実
行可能である。
適切なアドレスソースを定めるまで行選択回路のイネー
ブルを遅延させる欠点を克服する。 【解決手段】 集積回路メモリのための回路および方法
は、実際の内部リフレッシュ動作が起こる少なくとも１
サイクル前に、デバイスにリフレッシュコマンドを与え
るルックアヘッド機能を組入れる。外部コマンドが適用
されるのと同じクロックでアクティブサイクルが実行さ
れる。アクティブコマンドは変更されず、アクティブコ
マンドの発生と同じクロックサイクルで実行される。ア
クティブコマンドは、行アドレスラッチを外部でまたは
内部で供給すべきかを判断するのを待たずに、即時に実
行可能である。
Description
【０００１】
【発明の背景】この発明は、集積回路メモリに関し、よ
り特定的には、行アクセススピードおよび集積回路メモ
リにおけるリフレッシュ機能との相互作用に関する。
り特定的には、行アクセススピードおよび集積回路メモ
リにおけるリフレッシュ機能との相互作用に関する。
【０００２】リフレッシュコマンドまたはアクティブコ
マンドは、集積回路メモリにおいていずれのクロックサ
イクルでも発生し得、サイクルのタイプの内部（オンチ
ップ）検出を実行することを必要とする。この検出プロ
セスはデバイス内の行アドレス経路の速度を遅くする。
マンドは、集積回路メモリにおいていずれのクロックサ
イクルでも発生し得、サイクルのタイプの内部（オンチ
ップ）検出を実行することを必要とする。この検出プロ
セスはデバイス内の行アドレス経路の速度を遅くする。
【０００３】オンチップリフレッシュ回路構成は、数十
年にわたりＤＲＡＭ設計に組み入れられてきた。最初に
導入されたときは通常は外部から供給される行アドレス
の代わりに内部で生成されるアドレスを用いてリフレッ
シュ動作を実行するようにＤＲＡＭに通知するのに、別
個のリフレッシュピンを用いた。後に、／ＣＡＳ−ｂｅ
ｆｏｒｅ−／ＲＡＳ（ＣＡＳ＝コラムアドレスストロー
ブおよびＲＡＳ＝ロウアドレスストローブ）コマンドを
用いてオンチップリフレッシュサイクルをイネーブルし
た。／ＣＡＳがハイでありかつ／ＲＡＳがローに移行し
たとき、／ＲＡＳがローになったときに供給される外部
アドレスを用いて通常の行選択を行なった。しかしなが
ら、／ＲＡＳがローになったときに／ＣＡＳがローであ
った場合、リフレッシュ動作は、内部で生成されたリフ
レッシュアドレスを用いて実行された。
年にわたりＤＲＡＭ設計に組み入れられてきた。最初に
導入されたときは通常は外部から供給される行アドレス
の代わりに内部で生成されるアドレスを用いてリフレッ
シュ動作を実行するようにＤＲＡＭに通知するのに、別
個のリフレッシュピンを用いた。後に、／ＣＡＳ−ｂｅ
ｆｏｒｅ−／ＲＡＳ（ＣＡＳ＝コラムアドレスストロー
ブおよびＲＡＳ＝ロウアドレスストローブ）コマンドを
用いてオンチップリフレッシュサイクルをイネーブルし
た。／ＣＡＳがハイでありかつ／ＲＡＳがローに移行し
たとき、／ＲＡＳがローになったときに供給される外部
アドレスを用いて通常の行選択を行なった。しかしなが
ら、／ＲＡＳがローになったときに／ＣＡＳがローであ
った場合、リフレッシュ動作は、内部で生成されたリフ
レッシュアドレスを用いて実行された。
【０００４】今日では、ＳＤＲＡＭは２つの異なるタイ
プのリフレッシュ、すなわちオートリフレッシュおよび
セルフリフレッシュをサポートする。オートリフレッシ
ュは、特定のコマンド命令、すなわち、ＤＲＡＭの入力
クロック信号の立上がりエッジでサンプリングされる、
ローの／ＣＳ（チップセレクト）、／ＲＡＳおよび／Ｃ
ＡＳと、ハイの／ＷＥ（ライトイネーブル）とを用い
る。セルフリフレッシュコマンドはオートリフレッシュ
と類似しているが、パワーダウンモードに入るのと同時
に起こる。セルフリフレッシュでは、デバイスは、リフ
レッシュサイクルを（それ自身で時間を計って）周期的
に実行して、パワーダウンモードの間の記憶済みデータ
の完全性を維持する。
プのリフレッシュ、すなわちオートリフレッシュおよび
セルフリフレッシュをサポートする。オートリフレッシ
ュは、特定のコマンド命令、すなわち、ＤＲＡＭの入力
クロック信号の立上がりエッジでサンプリングされる、
ローの／ＣＳ（チップセレクト）、／ＲＡＳおよび／Ｃ
ＡＳと、ハイの／ＷＥ（ライトイネーブル）とを用い
る。セルフリフレッシュコマンドはオートリフレッシュ
と類似しているが、パワーダウンモードに入るのと同時
に起こる。セルフリフレッシュでは、デバイスは、リフ
レッシュサイクルを（それ自身で時間を計って）周期的
に実行して、パワーダウンモードの間の記憶済みデータ
の完全性を維持する。
【０００５】以前は、上述の方法を用いてオンチップリ
フレッシュを組み入れることでデバイスの性能に及ぼす
影響はほとんどなかった。しかしながら、ＤＲＡＭおよ
びＳＤＲＡＭの動作周波数が増すにつれ、従来の方法を
用いるオンチップリフレッシュを含むことが行アクセス
性能に影響を及ぼすようになってきた。現在の方法の場
合、アクティブコマンドを実行可能ないずれのサイクル
の間にも、前にデバイスがアイドル状態（プリチャージ
状態）だったならば、代わりにリフレッシュコマンドを
実行することができた。このため、オンチップ回路構成
は、現在の命令がアクティブまたはリフレッシュコマン
ドであるか否かに依存して適切なアドレスを選択する間
は行選択を遅らせなければならない。このプロセスは大
部分の例では複雑である。コマンドに依存して、外部か
ら供給された行アドレスまたは内部で生成されたリフレ
ッシュアドレスカウンタからのアドレスのいずれかを保
持するのに、コマンドアドレスラッチを用いる。クロッ
クレートが増すにつれ、行選択がイネーブル可能になる
前にどのアドレスを用いるかを選択することによるペナ
ルティは、行選択時間のより大きな割合を占めるように
なる。
フレッシュを組み入れることでデバイスの性能に及ぼす
影響はほとんどなかった。しかしながら、ＤＲＡＭおよ
びＳＤＲＡＭの動作周波数が増すにつれ、従来の方法を
用いるオンチップリフレッシュを含むことが行アクセス
性能に影響を及ぼすようになってきた。現在の方法の場
合、アクティブコマンドを実行可能ないずれのサイクル
の間にも、前にデバイスがアイドル状態（プリチャージ
状態）だったならば、代わりにリフレッシュコマンドを
実行することができた。このため、オンチップ回路構成
は、現在の命令がアクティブまたはリフレッシュコマン
ドであるか否かに依存して適切なアドレスを選択する間
は行選択を遅らせなければならない。このプロセスは大
部分の例では複雑である。コマンドに依存して、外部か
ら供給された行アドレスまたは内部で生成されたリフレ
ッシュアドレスカウンタからのアドレスのいずれかを保
持するのに、コマンドアドレスラッチを用いる。クロッ
クレートが増すにつれ、行選択がイネーブル可能になる
前にどのアドレスを用いるかを選択することによるペナ
ルティは、行選択時間のより大きな割合を占めるように
なる。
【０００６】したがって、望まれるのは、不所望に行ア
クセス時間を加えることなく、集積回路ＤＲＡＭにおい
てリフレッシュ機能をイネーブルするための回路および
方法である。
クセス時間を加えることなく、集積回路ＤＲＡＭにおい
てリフレッシュ機能をイネーブルするための回路および
方法である。
【０００７】
【発明の概要】この発明に従うと、集積回路メモリのた
めの回路および方法は、各サイクルコマンドに基づいて
適切なアドレスソースが決定されるまで行選択回路構成
のイネーブルを遅延させなければならないという欠点を
克服する。この発明の回路および方法は、実際の内部で
のリフレッシュ動作の開始が起こる１クロックサイクル
前にリフレッシュコマンドをデバイスに与えるルックア
ヘッド方策を組み入れる。アクティブコマンドは変更さ
れず、アクティブコマンドの発生と同じクロックサイク
ルで実行される。こうすると、アクティブコマンドは、
行アドレスラッチを外部からまたは内部で供給すべきか
を判断するのを待つ必要なく、即時に実行可能である。
めの回路および方法は、各サイクルコマンドに基づいて
適切なアドレスソースが決定されるまで行選択回路構成
のイネーブルを遅延させなければならないという欠点を
克服する。この発明の回路および方法は、実際の内部で
のリフレッシュ動作の開始が起こる１クロックサイクル
前にリフレッシュコマンドをデバイスに与えるルックア
ヘッド方策を組み入れる。アクティブコマンドは変更さ
れず、アクティブコマンドの発生と同じクロックサイク
ルで実行される。こうすると、アクティブコマンドは、
行アドレスラッチを外部からまたは内部で供給すべきか
を判断するのを待つ必要なく、即時に実行可能である。
【０００８】この発明はメモリのＲＥＦＲＥＳＨコマン
ドのためにルックアヘッドを用いる。この発明は、新た
なルックアヘッドリフレッシュ法を用いてもシステムサ
イクル時間に影響を及ぼさない一方で、アクティブサイ
クルレイテンシ（ＡＣＴＩＶＥコマンドから、選択され
た行およびセンスアンプが活性化されるまでの時間）を
低減する。ＡＣＴＩＶＥコマンドが与えられるいずれの
所与のクロックサイクルでも、それがＡＣＴＩＶＥコマ
ンドまたはＲＥＦＲＥＳＨコマンドであるかの制御論理
の判断を待つ必要なく、ＡＣＴＩＶＥコマンドクロック
サイクルでアドレス入力を選択する。これとは逆に、そ
れがＡＣＴＩＶＥコマンドまたはＲＥＦＲＥＳＨコマン
ドであるかを制御論理が判断するのを待つ必要なく、リ
フレッシュが始まるコマンドクロックサイクルでリフレ
ッシュカウンタを選択する。というのも、条件は、前の
クロックサイクルで実行されたＲＥＦＲＥＳＨコマンド
を介して予め定められていたからである。
ドのためにルックアヘッドを用いる。この発明は、新た
なルックアヘッドリフレッシュ法を用いてもシステムサ
イクル時間に影響を及ぼさない一方で、アクティブサイ
クルレイテンシ（ＡＣＴＩＶＥコマンドから、選択され
た行およびセンスアンプが活性化されるまでの時間）を
低減する。ＡＣＴＩＶＥコマンドが与えられるいずれの
所与のクロックサイクルでも、それがＡＣＴＩＶＥコマ
ンドまたはＲＥＦＲＥＳＨコマンドであるかの制御論理
の判断を待つ必要なく、ＡＣＴＩＶＥコマンドクロック
サイクルでアドレス入力を選択する。これとは逆に、そ
れがＡＣＴＩＶＥコマンドまたはＲＥＦＲＥＳＨコマン
ドであるかを制御論理が判断するのを待つ必要なく、リ
フレッシュが始まるコマンドクロックサイクルでリフレ
ッシュカウンタを選択する。というのも、条件は、前の
クロックサイクルで実行されたＲＥＦＲＥＳＨコマンド
を介して予め定められていたからである。
【０００９】この発明の主な利点は、それがリフレッシ
ュコマンドとアクティブコマンドとの間の分離を規定
し、それによりデバイスがサイクルタイプの検出プロセ
スを待たずに行アドレス経路を予め選択可能にすること
である。サイクルタイプの検出はルックアヘッド（早
期）リフレッシュコマンドを介して行なわれる。
ュコマンドとアクティブコマンドとの間の分離を規定
し、それによりデバイスがサイクルタイプの検出プロセ
スを待たずに行アドレス経路を予め選択可能にすること
である。サイクルタイプの検出はルックアヘッド（早
期）リフレッシュコマンドを介して行なわれる。
【００１０】別の利点は、この発明の方法が非リフレッ
シュコマンド性能を損なわずにオンチップでのリフレッ
シュを可能にすることである。
シュコマンド性能を損なわずにオンチップでのリフレッ
シュを可能にすることである。
【００１１】この発明の別の利点は、示されるタイミン
グ例が標準的なＳＤＲＡＭメモリに当てはまるだけでな
く、この発明およびタイミング図が埋込みＤＲＡＭおよ
び特別なＤＲＡＭにも当てはまることである。
グ例が標準的なＳＤＲＡＭメモリに当てはまるだけでな
く、この発明およびタイミング図が埋込みＤＲＡＭおよ
び特別なＤＲＡＭにも当てはまることである。
【００１２】この発明の以上およびその他の目的、特徴
および利点は、添付の図面を参照してなされる、この発
明の好ましい実施例の以下の詳細な説明からより明らか
になるであろう。
および利点は、添付の図面を参照してなされる、この発
明の好ましい実施例の以下の詳細な説明からより明らか
になるであろう。
【００１３】
【詳細な説明】ここで図１を参照して、ＤＲＡＭチップ
または埋込みメモリなどの典型的な集積回路メモリ１０
の高度に単純化されたブロック図は、２つの鏡像メモリ
アレイ部分１２および１６と、／ＲＡＳ、／ＣＡＳ、／
ＷＥおよび／ＣＳ入力を有する命令デコーダ２２、次に
は行プリデコーダ２６に結合される、ＲＡ（行アドレ
ス）入力を含む行制御論理ブロック２４を含む関連の行
制御回路構成１４とを含む。命令デコーダ２２および行
プリデコーダ２６の出力はアレイ部分１２および１６に
結合される。行プリデコーダ２６は外部から適用された
アドレスを“予めデコード”して、次に行デコーダ２０
がこれらを完全にデコードする。各メモリアレイ部分１
２および１６は、多数のメモリアレイ１８（図１に示さ
れるのは４つであるが、所望によりいずれの数も用いる
ことができる）と、関連の共有センスアンプブロック２
８および端センスアンプブロック３０とを含む。図１の
メモリ１０は集積回路メモリの簡略化された典型例とし
て示されるだけであり、したがって多くの典型的な機能
ブロックは示されていない。さらに、メモリのアーキテ
クチャおよびレイアウトは所望により変更可能であり、
より詳細に後述されるこの発明の行アドレスバッファ回
路を依然として用いることができる。
または埋込みメモリなどの典型的な集積回路メモリ１０
の高度に単純化されたブロック図は、２つの鏡像メモリ
アレイ部分１２および１６と、／ＲＡＳ、／ＣＡＳ、／
ＷＥおよび／ＣＳ入力を有する命令デコーダ２２、次に
は行プリデコーダ２６に結合される、ＲＡ（行アドレ
ス）入力を含む行制御論理ブロック２４を含む関連の行
制御回路構成１４とを含む。命令デコーダ２２および行
プリデコーダ２６の出力はアレイ部分１２および１６に
結合される。行プリデコーダ２６は外部から適用された
アドレスを“予めデコード”して、次に行デコーダ２０
がこれらを完全にデコードする。各メモリアレイ部分１
２および１６は、多数のメモリアレイ１８（図１に示さ
れるのは４つであるが、所望によりいずれの数も用いる
ことができる）と、関連の共有センスアンプブロック２
８および端センスアンプブロック３０とを含む。図１の
メモリ１０は集積回路メモリの簡略化された典型例とし
て示されるだけであり、したがって多くの典型的な機能
ブロックは示されていない。さらに、メモリのアーキテ
クチャおよびレイアウトは所望により変更可能であり、
より詳細に後述されるこの発明の行アドレスバッファ回
路を依然として用いることができる。
【００１４】ここで図２を参照して、ブロック図は図１
の集積回路メモリ１０の行制御回路構成のさらなる詳細
を示す。パッドバッファおよびクロックドライバブロッ
ク３２はＣＬＫＰＤ（クロックパッド）信号を受け、Ｍ
ＣＬＫ（マスタクロック）信号を生成する。パッドバッ
ファおよび半サイクルラッチブロック３４はＭＣＬＫ信
号およびＲＡＰＤ（行アドレスパッド入力）信号を受
け、ＲＡＩＮ（行アドレス入力）信号を生成する。リフ
レッシュアドレスカウンタブロック３６は、ＭＣＬＫ信
号と、ＲＥＦＢ（相補リフレッシュコマンド）およびＰ
ＲＥＢ（相補プリチャージコマンド）信号と、ＲＥＦＡ
ＤＲ（リフレッシュアドレス）信号を生成するための出
力とを受ける。パッドバッファおよび半サイクルラッチ
ブロック３８は、ＭＣＬＫ信号ならびに／ＲＡＳ、／Ｃ
ＡＳ、／ＷＥおよび／ＣＳ信号を含むＣＯＮＴＲＯＬ信
号を受け、ＲＡＳ、ＣＡＳ、ＷＥおよびＣＳ信号を生成
する。命令デコーダ２２はＲＡＳ、ＣＡＳ、ＷＥおよび
ＣＳ信号ならびにＭＣＬＫ信号を受け、ＲＥＦＢ、ＰＲ
ＥＢ、ＡＣＴＢ（相補アクティブコマンド）およびＷＲ
ＩＴＥＢ（相補書込コマンド）、ＲＥＡＤＢ（相補読出
コマンド）制御信号を生成する。行アドレスマルチプレ
クサおよびラッチブロック４０は、ＭＣＬＫ、ＲＡＩ
Ｎ、ＲＥＦＡＤＲ、ＡＣＴＢおよびＲＥＦＢ信号を受
け、ＬＲＡ（ラッチされた行アドレス）信号を生成す
る。アドレスマルチプレクサは、順次のバーストアクセ
スのためのバーストカウンタをしばしば含む。図面を簡
略化するため、バーストカウンタは図２には図示されな
い。
の集積回路メモリ１０の行制御回路構成のさらなる詳細
を示す。パッドバッファおよびクロックドライバブロッ
ク３２はＣＬＫＰＤ（クロックパッド）信号を受け、Ｍ
ＣＬＫ（マスタクロック）信号を生成する。パッドバッ
ファおよび半サイクルラッチブロック３４はＭＣＬＫ信
号およびＲＡＰＤ（行アドレスパッド入力）信号を受
け、ＲＡＩＮ（行アドレス入力）信号を生成する。リフ
レッシュアドレスカウンタブロック３６は、ＭＣＬＫ信
号と、ＲＥＦＢ（相補リフレッシュコマンド）およびＰ
ＲＥＢ（相補プリチャージコマンド）信号と、ＲＥＦＡ
ＤＲ（リフレッシュアドレス）信号を生成するための出
力とを受ける。パッドバッファおよび半サイクルラッチ
ブロック３８は、ＭＣＬＫ信号ならびに／ＲＡＳ、／Ｃ
ＡＳ、／ＷＥおよび／ＣＳ信号を含むＣＯＮＴＲＯＬ信
号を受け、ＲＡＳ、ＣＡＳ、ＷＥおよびＣＳ信号を生成
する。命令デコーダ２２はＲＡＳ、ＣＡＳ、ＷＥおよび
ＣＳ信号ならびにＭＣＬＫ信号を受け、ＲＥＦＢ、ＰＲ
ＥＢ、ＡＣＴＢ（相補アクティブコマンド）およびＷＲ
ＩＴＥＢ（相補書込コマンド）、ＲＥＡＤＢ（相補読出
コマンド）制御信号を生成する。行アドレスマルチプレ
クサおよびラッチブロック４０は、ＭＣＬＫ、ＲＡＩ
Ｎ、ＲＥＦＡＤＲ、ＡＣＴＢおよびＲＥＦＢ信号を受
け、ＬＲＡ（ラッチされた行アドレス）信号を生成す
る。アドレスマルチプレクサは、順次のバーストアクセ
スのためのバーストカウンタをしばしば含む。図面を簡
略化するため、バーストカウンタは図２には図示されな
い。
【００１５】図３から図５を全般的に参照して、図１の
集積回路メモリ１０の行制御回路構成の一部を形成する
公知の行アドレスマルチプレクサ回路の３つの回路図が
示される。
集積回路メモリ１０の行制御回路構成の一部を形成する
公知の行アドレスマルチプレクサ回路の３つの回路図が
示される。
【００１６】図３は、ＤＲＡＭメモリ内の行アドレスに
用いるべきソースを選択するための一般的な回路および
方法を図示する。リフレッシュカウンタ３６はＲＥＦＲ
ＥＳＨコマンドが実行されたときに選択され、外部アド
レスはＡＣＴＩＶＥコマンドが実行されたときに選択さ
れる。先行技術は、ＲＥＦＲＥＳＨコマンドまたはＡＣ
ＴＩＶＥコマンドのいずれかが同じクロックサイクルで
発生するのを許した。これが行なわれると、オンチップ
制御論理ブロック４２はどのタイプのコマンドが発せら
れたかを判断しなければならない。コマンドがＡＣＴＩ
ＶＥコマンドであったならば、制御論理４２は、行アド
レスラッチブロック４４の入力信号として外部アドレス
経路を選択する、図３に“／ＡＣＴＩＶＥ”として示さ
れる信号を活性化する。コマンドがＲＥＦＲＥＳＨコマ
ンドであったならば、制御論理は、行アドレスラッチ４
４の入力信号としてオンチップリフレッシュカウンタ３
６を選択する、図３に“／ＲＥＦＲＥＳＨ”として示さ
れる信号を活性化する。どのタイプのコマンドが発せら
れたかを制御論理４２が判断するには時間がかかり、こ
のことが行アドレスラッチ４４の入力ソースの選択を遅
延させる。以前は、これは性能を大きく阻害するもので
はなかった。しかしながら、性能に対する要求が増すに
つれ、この遅延はより意味を持つようになり、アクティ
ブコマンドまたはリフレッシュコマンドのいずれに対し
ても行アドレス経路の速度を遅くしない選択方法を見出
すことが必要になっている。
用いるべきソースを選択するための一般的な回路および
方法を図示する。リフレッシュカウンタ３６はＲＥＦＲ
ＥＳＨコマンドが実行されたときに選択され、外部アド
レスはＡＣＴＩＶＥコマンドが実行されたときに選択さ
れる。先行技術は、ＲＥＦＲＥＳＨコマンドまたはＡＣ
ＴＩＶＥコマンドのいずれかが同じクロックサイクルで
発生するのを許した。これが行なわれると、オンチップ
制御論理ブロック４２はどのタイプのコマンドが発せら
れたかを判断しなければならない。コマンドがＡＣＴＩ
ＶＥコマンドであったならば、制御論理４２は、行アド
レスラッチブロック４４の入力信号として外部アドレス
経路を選択する、図３に“／ＡＣＴＩＶＥ”として示さ
れる信号を活性化する。コマンドがＲＥＦＲＥＳＨコマ
ンドであったならば、制御論理は、行アドレスラッチ４
４の入力信号としてオンチップリフレッシュカウンタ３
６を選択する、図３に“／ＲＥＦＲＥＳＨ”として示さ
れる信号を活性化する。どのタイプのコマンドが発せら
れたかを制御論理４２が判断するには時間がかかり、こ
のことが行アドレスラッチ４４の入力ソースの選択を遅
延させる。以前は、これは性能を大きく阻害するもので
はなかった。しかしながら、性能に対する要求が増すに
つれ、この遅延はより意味を持つようになり、アクティ
ブコマンドまたはリフレッシュコマンドのいずれに対し
ても行アドレス経路の速度を遅くしない選択方法を見出
すことが必要になっている。
【００１７】行アドレスラッチ４４は、結合されたトラ
ンジスタＭ６およびＭ８ならびにインバータＵ４を含む
第１のスイッチを含む。トランジスタＭ６およびＭ８の
ゲートは、論理ゲートＵ２を介してゲート制御されるＣ
ＬＫおよび／ＡＣＴＩＶＥ信号によって制御される。ス
イッチへの信号入力はパッドバッファＵ１を介してＡＤ
ＤＲＥＳＳ ＩＮＰＵＴによって与えられる。第２のス
イッチは結合されたトランジスタＭ７およびＭ９ならび
にインバータＵ５を含む。トランジスタＭ６およびＭ８
のゲートは、論理ゲートＵ３を介してゲート制御される
ＣＬＫおよび／ＲＥＦＲＥＳＨ信号によって制御され
る。スイッチへの信号入力はリフレッシュカウンタ３６
の出力によって与えられる。２つのスイッチの出力は、
結合されたインバータＵ１０およびＵ１１を含むラッチ
回路によってラッチされる。ラッチの出力は行アドレス
回路構成に結合される。
ンジスタＭ６およびＭ８ならびにインバータＵ４を含む
第１のスイッチを含む。トランジスタＭ６およびＭ８の
ゲートは、論理ゲートＵ２を介してゲート制御されるＣ
ＬＫおよび／ＡＣＴＩＶＥ信号によって制御される。ス
イッチへの信号入力はパッドバッファＵ１を介してＡＤ
ＤＲＥＳＳ ＩＮＰＵＴによって与えられる。第２のス
イッチは結合されたトランジスタＭ７およびＭ９ならび
にインバータＵ５を含む。トランジスタＭ６およびＭ８
のゲートは、論理ゲートＵ３を介してゲート制御される
ＣＬＫおよび／ＲＥＦＲＥＳＨ信号によって制御され
る。スイッチへの信号入力はリフレッシュカウンタ３６
の出力によって与えられる。２つのスイッチの出力は、
結合されたインバータＵ１０およびＵ１１を含むラッチ
回路によってラッチされる。ラッチの出力は行アドレス
回路構成に結合される。
【００１８】制御論理４２がＡＤＤＲＥＳＳ ＩＮＰＵ
Ｔ信号のセットアップおよびホールド時間に対して正し
いサイクル動作（ＡＣＴＩＶＥまたはＲＥＦＲＥＳＨ）
を選択するのに長時間かかる場合、図４に示されるよう
に、アドレスプリラッチ４６を加えることが必要であろ
う。プリラッチ４６は、結合されたトランジスタＭ１２
およびＭ１３を含むクロックドスイッチおよびＣＬＫ信
号を受けるためのインバータＵ１４を含む。ラッチ部分
は相互に結合されたインバータＵ１５およびＵ１６を含
む。プリラッチ４６を加えることでさらに不所望に性能
に影響を及ぼす可能性がある。プリラッチ４６を加える
と、プリラッチ４６と行アドレスラッチ４４との組合せ
は全サイクルラッチになる。これは、行アドレスが行ア
ドレス経路の中にさらに“リップルを生じる”のを防止
する。
Ｔ信号のセットアップおよびホールド時間に対して正し
いサイクル動作（ＡＣＴＩＶＥまたはＲＥＦＲＥＳＨ）
を選択するのに長時間かかる場合、図４に示されるよう
に、アドレスプリラッチ４６を加えることが必要であろ
う。プリラッチ４６は、結合されたトランジスタＭ１２
およびＭ１３を含むクロックドスイッチおよびＣＬＫ信
号を受けるためのインバータＵ１４を含む。ラッチ部分
は相互に結合されたインバータＵ１５およびＵ１６を含
む。プリラッチ４６を加えることでさらに不所望に性能
に影響を及ぼす可能性がある。プリラッチ４６を加える
と、プリラッチ４６と行アドレスラッチ４４との組合せ
は全サイクルラッチになる。これは、行アドレスが行ア
ドレス経路の中にさらに“リップルを生じる”のを防止
する。
【００１９】ここで図５を参照して、Ｐチャネルトラン
ジスタＭ３およびＭ４、ＮチャネルトランジスタＭ５お
よびＭ６ならびにラッチされた行アドレス信号ＬＲＡお
よびラッチされた相補行アドレス信号ＬＲＡＢを生成す
るためのインバータＵ１２およびＵ３を含む行アドレス
バッファおよびラッチ回路のより詳細な図が示される。
ジスタＭ３およびＭ４、ＮチャネルトランジスタＭ５お
よびＭ６ならびにラッチされた行アドレス信号ＬＲＡお
よびラッチされた相補行アドレス信号ＬＲＡＢを生成す
るためのインバータＵ１２およびＵ３を含む行アドレス
バッファおよびラッチ回路のより詳細な図が示される。
【００２０】ここで図６を参照して、簡略化された概略
図は、図３から図５に示された行アドレスバッファ回路
の本質的な機能性を示す。第１の信号経路で、入力信号
ラッチ４８は、ノード５２のＲＡＥＮ行イネーブル信号
が制御するトランスミッションゲート５６に信号を与え
る。第２の信号経路で、リフレッシュカウンタ５０は、
ノード５４のＲＥＦＥＮリフレッシュイネーブル信号が
別個におよび独立して制御するトランスミッションゲー
ト５８に信号を与える。トランスミッションゲート５６
および５８の出力は、相互に結合されたインバータ６０
および６２によってともに結合されかつラッチされる。
次に、ラッチ出力はさらなる行制御回路構成、特に行プ
リデコーダに送達される。
図は、図３から図５に示された行アドレスバッファ回路
の本質的な機能性を示す。第１の信号経路で、入力信号
ラッチ４８は、ノード５２のＲＡＥＮ行イネーブル信号
が制御するトランスミッションゲート５６に信号を与え
る。第２の信号経路で、リフレッシュカウンタ５０は、
ノード５４のＲＥＦＥＮリフレッシュイネーブル信号が
別個におよび独立して制御するトランスミッションゲー
ト５８に信号を与える。トランスミッションゲート５６
および５８の出力は、相互に結合されたインバータ６０
および６２によってともに結合されかつラッチされる。
次に、ラッチ出力はさらなる行制御回路構成、特に行プ
リデコーダに送達される。
【００２１】ここで図７を参照して、図３から図５の行
アドレスバッファ回路のアクティブおよびリフレッシュ
動作と関連の簡略化されたタイミング図が示される。行
選択回路構成のイネーブルは、ソース（外部アドレス）
が判断され得るまで遅延されなければならない。図面の
簡略化のため、ＲＥＡＤおよびＷＲＩＴＥコマンドは、
図７では省略されている。ＰＲＥＣＨＡＲＧＥコマンド
は、メモリアレイ中の選択された行およびバンクをプリ
チャージする。同様に、行選択回路構成のイネーブル
は、ここでも、ソース（リフレッシュカウンタからの内
部アドレス）が判断され得るまで遅延されなければなら
ない。
アドレスバッファ回路のアクティブおよびリフレッシュ
動作と関連の簡略化されたタイミング図が示される。行
選択回路構成のイネーブルは、ソース（外部アドレス）
が判断され得るまで遅延されなければならない。図面の
簡略化のため、ＲＥＡＤおよびＷＲＩＴＥコマンドは、
図７では省略されている。ＰＲＥＣＨＡＲＧＥコマンド
は、メモリアレイ中の選択された行およびバンクをプリ
チャージする。同様に、行選択回路構成のイネーブル
は、ここでも、ソース（リフレッシュカウンタからの内
部アドレス）が判断され得るまで遅延されなければなら
ない。
【００２２】ここで図８を参照して、図３から図５の行
アドレスバッファ回路のリフレッシュサイクルのタイミ
ング図が示される。ＣＬＫＰＤ（クロックパッド）、Ｃ
ＭＤＰＤ／ＲＡＰＤ（コマンドパッド／行アドレスパッ
ド）、ＲＥＦＢ、ＲＥＦＥＮおよびＬＲＡ信号が示され
る。留意すべきなのは、リフレッシュコマンドＲＥＦが
デコードされるまではＬＲＡ（０：Ｎ）が有効でないこ
とである。この結果、ＲＥＦＥＮ信号がアクティブにな
り、行アドレスラッチ回路のマルチプレクサを介してリ
フレッシュカウンタアドレス（ＲＥＦＡＤＲ）経路を選
択する。同様に、図９は、図３から図５の行アドレスバ
ッファ回路のアクティブサイクルのタイミング図を示
す。ＣＬＫＰＤ、ＣＭＤＰＤ／ＲＡＰＤ、ＲＥＦＢ、Ｒ
ＥＦＥＮおよびＬＲＡ信号が示される。留意すべきなの
は、アクティブコマンドＡＣＴがデコードされるまでは
ＬＲＡ（０：Ｎ）が有効でないことである。この結果、
ＲＡＥＮ信号がアクティブになり、行アドレスラッチ回
路のマルチプレクサを介して外部アドレス経路を選択す
る。
アドレスバッファ回路のリフレッシュサイクルのタイミ
ング図が示される。ＣＬＫＰＤ（クロックパッド）、Ｃ
ＭＤＰＤ／ＲＡＰＤ（コマンドパッド／行アドレスパッ
ド）、ＲＥＦＢ、ＲＥＦＥＮおよびＬＲＡ信号が示され
る。留意すべきなのは、リフレッシュコマンドＲＥＦが
デコードされるまではＬＲＡ（０：Ｎ）が有効でないこ
とである。この結果、ＲＥＦＥＮ信号がアクティブにな
り、行アドレスラッチ回路のマルチプレクサを介してリ
フレッシュカウンタアドレス（ＲＥＦＡＤＲ）経路を選
択する。同様に、図９は、図３から図５の行アドレスバ
ッファ回路のアクティブサイクルのタイミング図を示
す。ＣＬＫＰＤ、ＣＭＤＰＤ／ＲＡＰＤ、ＲＥＦＢ、Ｒ
ＥＦＥＮおよびＬＲＡ信号が示される。留意すべきなの
は、アクティブコマンドＡＣＴがデコードされるまでは
ＬＲＡ（０：Ｎ）が有効でないことである。この結果、
ＲＡＥＮ信号がアクティブになり、行アドレスラッチ回
路のマルチプレクサを介して外部アドレス経路を選択す
る。
【００２３】ここで図１０を参照して、ブロック図は、
この発明に従う図１の集積回路メモリ１０の行制御回路
構成のさらなる詳細を示す。行制御回路構成の全体的な
構造は同じであるが、パッドバッファ回路３４′はラッ
チ回路部分を含まず、以下にさらに詳細に説明されるよ
うに、行アドレスマルチプレクサおよびラッチ回路４
０′はこの発明に従って変更を加えられる。
この発明に従う図１の集積回路メモリ１０の行制御回路
構成のさらなる詳細を示す。行制御回路構成の全体的な
構造は同じであるが、パッドバッファ回路３４′はラッ
チ回路部分を含まず、以下にさらに詳細に説明されるよ
うに、行アドレスマルチプレクサおよびラッチ回路４
０′はこの発明に従って変更を加えられる。
【００２４】ここで図１１を参照して、図１の集積回路
メモリ１０の行制御回路構成の一部を形成する、行アド
レスバッファおよびラッチ回路の回路図が示されるが、
これはこの発明に従って変更されている。ラッチ部分
は、ＰチャネルトランジスタＭ３およびＭ４、Ｎチャネ
ルトランジスタＭ５およびＭ６ならびにラッチされた行
アドレス信号ＬＲＡおよびラッチされた相補行アドレス
信号ＬＲＡＢを生成するためのインバータＵ１２および
Ｕ３を含む。第１のトランスミッションゲートはトラン
ジスタＭ７およびＭ８ならびにインバータＵ８を含む。
トランスミッションゲートの入力は、インバータＵ１０
の出力を介して受けられる相補ＲＡＩＮ（行アドレス入
力）信号に結合される。トランジスタＭ７およびＭ８の
ゲート制御ノードは、マスタクロックＭＣＬＫおよびリ
フレッシュクロックＲＥＦＣＬＫ信号を受けるＮＯＲゲ
ートＵ９が生成するＲＡＥＮおよびＲＡＥＮＢ信号によ
って制御される。同様に、第２のトランスミッションゲ
ートはトランジスタＭ９およびＭ１０ならびにインバー
タＵ７を含む。トランスミッションゲートの入力は、イ
ンバータＵ４の出力を介して受けられる相補ＲＥＦＡＤ
Ｒ信号に結合される。トランジスタＭ７およびＭ８のゲ
ート制御ノードは、リフレッシュクロックＲＥＦＣＬＫ
信号を受けるインバータＵ５が生成するＲＥＦＥＮおよ
びＲＥＦＥＮＢ信号によって制御される。
メモリ１０の行制御回路構成の一部を形成する、行アド
レスバッファおよびラッチ回路の回路図が示されるが、
これはこの発明に従って変更されている。ラッチ部分
は、ＰチャネルトランジスタＭ３およびＭ４、Ｎチャネ
ルトランジスタＭ５およびＭ６ならびにラッチされた行
アドレス信号ＬＲＡおよびラッチされた相補行アドレス
信号ＬＲＡＢを生成するためのインバータＵ１２および
Ｕ３を含む。第１のトランスミッションゲートはトラン
ジスタＭ７およびＭ８ならびにインバータＵ８を含む。
トランスミッションゲートの入力は、インバータＵ１０
の出力を介して受けられる相補ＲＡＩＮ（行アドレス入
力）信号に結合される。トランジスタＭ７およびＭ８の
ゲート制御ノードは、マスタクロックＭＣＬＫおよびリ
フレッシュクロックＲＥＦＣＬＫ信号を受けるＮＯＲゲ
ートＵ９が生成するＲＡＥＮおよびＲＡＥＮＢ信号によ
って制御される。同様に、第２のトランスミッションゲ
ートはトランジスタＭ９およびＭ１０ならびにインバー
タＵ７を含む。トランスミッションゲートの入力は、イ
ンバータＵ４の出力を介して受けられる相補ＲＥＦＡＤ
Ｒ信号に結合される。トランジスタＭ７およびＭ８のゲ
ート制御ノードは、リフレッシュクロックＲＥＦＣＬＫ
信号を受けるインバータＵ５が生成するＲＥＦＥＮおよ
びＲＥＦＥＮＢ信号によって制御される。
【００２５】図１１では、２つのトランスミッションゲ
ートＭ７／Ｍ８およびＭ９／Ｍ１０はそれぞれＲＡＥＮ
およびＲＥＦＥＮ信号によって制御されるが、これらの
信号の両者ともＲＥＦＣＬＫ信号から導出されるもので
あり、図３から図５を参照して前述されたメモリアーキ
テクチャでのように独立して生成された信号ではないこ
とに留意することが重要である。図１１に記載の回路
は、さらなるクロックサイクルの介入遅延なく、外部で
生成されたアドレスが行プリデコーダにわたってリップ
ルを生じるのを許す。
ートＭ７／Ｍ８およびＭ９／Ｍ１０はそれぞれＲＡＥＮ
およびＲＥＦＥＮ信号によって制御されるが、これらの
信号の両者ともＲＥＦＣＬＫ信号から導出されるもので
あり、図３から図５を参照して前述されたメモリアーキ
テクチャでのように独立して生成された信号ではないこ
とに留意することが重要である。図１１に記載の回路
は、さらなるクロックサイクルの介入遅延なく、外部で
生成されたアドレスが行プリデコーダにわたってリップ
ルを生じるのを許す。
【００２６】ここで図１２を参照して、簡略化された概
略図が、図１１に示された行アドレスバッファ回路の本
質的な機能を示す。第１の信号経路で、入力信号バッフ
ァ４９はトランスミッションゲート５６に信号を与え
る。トランスミッションゲートは、インバータ６４によ
って反転されたＲＥＦＥＮ信号である、ノード５５のＲ
ＥＦＥＮＢ信号によって制御される。第２の信号経路
で、リフレッシュカウンタ５０は、同様にノード５４の
ＲＥＦＥＮリフレッシュイネーブル信号によって制御さ
れるトランスミッションゲート５８に信号を与える。ト
ランスミッションゲート５６および５８の出力は、相互
に結合されたインバータ６０および６２によってともに
結合されかつラッチされる。次にラッチ出力は、さらな
る行制御回路構成、特に前のような行プリデコーダに送
達される。
略図が、図１１に示された行アドレスバッファ回路の本
質的な機能を示す。第１の信号経路で、入力信号バッフ
ァ４９はトランスミッションゲート５６に信号を与え
る。トランスミッションゲートは、インバータ６４によ
って反転されたＲＥＦＥＮ信号である、ノード５５のＲ
ＥＦＥＮＢ信号によって制御される。第２の信号経路
で、リフレッシュカウンタ５０は、同様にノード５４の
ＲＥＦＥＮリフレッシュイネーブル信号によって制御さ
れるトランスミッションゲート５８に信号を与える。ト
ランスミッションゲート５６および５８の出力は、相互
に結合されたインバータ６０および６２によってともに
結合されかつラッチされる。次にラッチ出力は、さらな
る行制御回路構成、特に前のような行プリデコーダに送
達される。
【００２７】この発明の回路における主な相違は、第１
の信号経路では外部アドレスはもはやラッチされず、２
つのトランスミッションゲート５６および５８は別個に
制御されず、両者ともルックアヘッドＲＥＦＥＮ信号で
制御されることである。このように、ＲＥＦＥＮＢ信号
がトランスミッションゲート５６に存在すれば、行プリ
デコーダにわたって外部アドレスにリップルを生じさせ
ることができる。
の信号経路では外部アドレスはもはやラッチされず、２
つのトランスミッションゲート５６および５８は別個に
制御されず、両者ともルックアヘッドＲＥＦＥＮ信号で
制御されることである。このように、ＲＥＦＥＮＢ信号
がトランスミッションゲート５６に存在すれば、行プリ
デコーダにわたって外部アドレスにリップルを生じさせ
ることができる。
【００２８】ここで図１３を参照して、図１１の行アド
レスバッファ回路のアクティブ動作およびリフレッシュ
動作と関連の簡略化されたタイミング図が示される。行
アクティブコマンドは、行アドレスのソースを定めるの
を待つ必要はない。以前のように、タイミング図を簡略
化するため、ＲＥＡＤおよびＷＲＩＴＥコマンドは省略
されており、ＰＲＥＣＨＡＲＧＥコマンドがメモリアレ
イ中の選択された行およびバンクをプリチャージする。
リフレッシュコマンドは１クロックサイクルだけ遅延さ
れる。アドレスのソース（内部または外部）を定めるの
を待つ必要がないため、したがってリフレッシュサイク
ルはクロックのすぐ後にスタートすることができる。
レスバッファ回路のアクティブ動作およびリフレッシュ
動作と関連の簡略化されたタイミング図が示される。行
アクティブコマンドは、行アドレスのソースを定めるの
を待つ必要はない。以前のように、タイミング図を簡略
化するため、ＲＥＡＤおよびＷＲＩＴＥコマンドは省略
されており、ＰＲＥＣＨＡＲＧＥコマンドがメモリアレ
イ中の選択された行およびバンクをプリチャージする。
リフレッシュコマンドは１クロックサイクルだけ遅延さ
れる。アドレスのソース（内部または外部）を定めるの
を待つ必要がないため、したがってリフレッシュサイク
ルはクロックのすぐ後にスタートすることができる。
【００２９】ここで図１４を参照して、図１１の行アド
レスバッファ回路のアクティブサイクルのタイミング図
が示される。ＣＬＫＰＤ、ＣＭＤＰＤ、ＲＥＦＣＬＫ、
ＲＡＥＮ、ＲＡＰＤおよびＬＲＡ信号が示される。図１
４で留意すべきなのは、アドレスのソースを定めるのを
さらに待たずに、ラッチされた行アドレス信号ＬＲＡが
ＲＡＥＮ信号の立上がりエッジの後で即時に利用可能な
ことである。
レスバッファ回路のアクティブサイクルのタイミング図
が示される。ＣＬＫＰＤ、ＣＭＤＰＤ、ＲＥＦＣＬＫ、
ＲＡＥＮ、ＲＡＰＤおよびＬＲＡ信号が示される。図１
４で留意すべきなのは、アドレスのソースを定めるのを
さらに待たずに、ラッチされた行アドレス信号ＬＲＡが
ＲＡＥＮ信号の立上がりエッジの後で即時に利用可能な
ことである。
【００３０】ここで図１５を参照して、図１１の行アド
レスバッファ回路のリフレッシュサイクルのタイミング
図が示される。図１４のタイミング図に示されるのと同
じメモリアドレスおよび制御信号が示される。図８で留
意すべきなのは、ルックアヘッドＲＥＦＥＮ信号が与え
られるため、内部基準クロックがスタートしないうち
に、内部基準クロックのスタートから、内部リフレッシ
ュカウンタからの基準アドレスが利用可能なことであ
る。
レスバッファ回路のリフレッシュサイクルのタイミング
図が示される。図１４のタイミング図に示されるのと同
じメモリアドレスおよび制御信号が示される。図８で留
意すべきなのは、ルックアヘッドＲＥＦＥＮ信号が与え
られるため、内部基準クロックがスタートしないうち
に、内部基準クロックのスタートから、内部リフレッシ
ュカウンタからの基準アドレスが利用可能なことであ
る。
【００３１】この発明の原則をその好ましい実施例にお
いて説明しかつ図示したが、そのような原則から逸脱す
ることなく、この発明を構成および詳細において変更可
能であることが当業者には認められる。好ましい方法お
よび回路が示されたが、好ましい方法および回路の正確
な詳細は、特定の用途の必要に応じて、所望のように変
更可能である。たとえば、行アドレスマルチプレクサを
プリエンプティブに選択するためにコマンドが発生する
のを待つ必要はない。したがって、添付の請求項の精神
および範囲内に入るすべての変更および変形を請求する
ものである。
いて説明しかつ図示したが、そのような原則から逸脱す
ることなく、この発明を構成および詳細において変更可
能であることが当業者には認められる。好ましい方法お
よび回路が示されたが、好ましい方法および回路の正確
な詳細は、特定の用途の必要に応じて、所望のように変
更可能である。たとえば、行アドレスマルチプレクサを
プリエンプティブに選択するためにコマンドが発生する
のを待つ必要はない。したがって、添付の請求項の精神
および範囲内に入るすべての変更および変形を請求する
ものである。
【図１】 ２つのメモリアレイ部分を含む典型的な集積
回路メモリと、命令デコーダ、行制御論理ブロックおよ
び行プリデコーダを含む関連の行制御回路構成との、高
度に簡略化されたブロック図である。
回路メモリと、命令デコーダ、行制御論理ブロックおよ
び行プリデコーダを含む関連の行制御回路構成との、高
度に簡略化されたブロック図である。
【図２】 図１の集積回路メモリの行制御回路構成のさ
らなる詳細を示すブロック図である。
らなる詳細を示すブロック図である。
【図３】 図１の集積回路メモリの行制御回路構成の一
部を形成する公知の行アドレスバッファ回路の回路図で
ある。
部を形成する公知の行アドレスバッファ回路の回路図で
ある。
【図４】 図１の集積回路メモリの行制御回路構成の一
部を形成する公知の行アドレスバッファ回路の回路図で
ある。
部を形成する公知の行アドレスバッファ回路の回路図で
ある。
【図５】 図１の集積回路メモリの行制御回路構成の一
部を形成する公知の行アドレスバッファ回路の回路図で
ある。
部を形成する公知の行アドレスバッファ回路の回路図で
ある。
【図６】 図３から図５に示された行アドレスバッファ
回路の本質的な機能性を示す簡略化概略図である。
回路の本質的な機能性を示す簡略化概略図である。
【図７】 図３から図５の行アドレスバッファ回路の動
作と関連の簡略化されたタイミング図である。
作と関連の簡略化されたタイミング図である。
【図８】 図３から図５の行アドレスバッファ回路のリ
フレッシュサイクルのタイミング図である。
フレッシュサイクルのタイミング図である。
【図９】 図３から図５の行アドレスバッファ回路のア
クティブサイクルのタイミング図である。
クティブサイクルのタイミング図である。
【図１０】 図１の集積回路メモリの行制御回路構成の
さらなる詳細を示す、この発明に従うブロック図であ
る。
さらなる詳細を示す、この発明に従うブロック図であ
る。
【図１１】 図１の集積回路メモリの行制御回路構成の
一部を形成する、この発明に従う行アドレスバッファ回
路の回路図である。
一部を形成する、この発明に従う行アドレスバッファ回
路の回路図である。
【図１２】 図１１に示される行アドレスバッファ回路
の本質的な機能性を示す簡略化された概略図である。
の本質的な機能性を示す簡略化された概略図である。
【図１３】 図１１の行アドレスバッファ回路の動作と
関連の簡略化されたタイミング図である。
関連の簡略化されたタイミング図である。
【図１４】 図１１の行アドレスバッファ回路のリフレ
ッシュサイクルのタイミング図である。
ッシュサイクルのタイミング図である。
【図１５】 図１１の行アドレスバッファ回路のアクテ
ィブサイクルのタイミング図である。
ィブサイクルのタイミング図である。
１８ メモリアレイ、２２ 命令デコーダ、２４ 行制
御論理、２６ 行プリデコーダ。
御論理、２６ 行プリデコーダ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 オスカー・フレデリック・ジョーンズ・ジ
ュニア
アメリカ合衆国、80919 コロラド州、コ
ロラド・スプリングス、サンタイド・プレ
イス、7235
(72)発明者 キム・シィ・ハーディー
アメリカ合衆国、80920 コロラド州、コ
ロラド・スプリングス、キット・カーソ
ン・レーン、9760
Ｆターム(参考） 5M024 AA41 BB05 BB22 BB39 DD79
DD80 DD85 EE03 EE12 EE29
JJ02 LL01 PP01 PP02 PP03
PP07
Claims (16)
- 【請求項１】 ＤＲＡＭメモリをリフレッシュするため
の方法であって、外部から適用されるリフレッシュコマ
ンドに対して少なくとも１クロックサイクルだけオンチ
ップリフレッシュ動作の開始を遅延させるステップを含
む、方法。 - 【請求項２】 以前のクロックサイクルでリフレッシュ
コマンドが適用されなかったとき、適用されたアクティ
ブコマンドに応答して外部行アドレスを捕捉するステッ
プをさらに含む、請求項１に記載の方法。 - 【請求項３】 以前のＮ番目のクロックサイクルでリフ
レッシュコマンドが適用されなかったとき、適用された
アクティブコマンドに応答して外部行アドレスを捕捉す
るステップをさらに含み、Ｎは１以上の整数である、請
求項１に記載の方法。 - 【請求項４】 以前のクロックサイクルでリフレッシュ
コマンドが適用されていないとき、各クロックサイクル
で外部行アドレスを捕捉するステップをさらに含む、請
求項１に記載の方法。 - 【請求項５】 以前のＮ番目のクロックサイクルでリフ
レッシュコマンドが適用されていないとき、各クロック
サイクルで外部行アドレスを捕捉するステップをさらに
含み、Ｎは１以上の整数である、請求項１に記載の方
法。 - 【請求項６】 外部から適用されたリフレッシュコマン
ドの後で内部リフレッシュアドレスを捕捉するステップ
をさらに含み、内部リフレッシュアドレスは、外部アド
レスコマンドが適用された後にクロックサイクルラッチ
される、請求項１に記載の方法。 - 【請求項７】 集積回路メモリにおいて行アドレスを生
成するための方法であって、 少なくとも１サイクルのルックアヘッドリフレッシュコ
マンドを行アドレスラッチに与えて、行アドレスラッチ
の入力の正しい選択を予め定めるステップと、 アクティブコマンドを受けたら、遅滞なく行アドレスラ
ッチを即時にクロック動作するステップとを含む、方
法。 - 【請求項８】 集積ＤＲＡＭメモリ回路であって、 ＤＲＡＭメモリアレイと、 外部から適用されるリフレッシュコマンドに対して少な
くとも１クロックサイクルだけＤＲＡＭメモリアレイに
おけるオンチップリフレッシュ動作の開始を遅延させる
ための手段とを含む、回路。 - 【請求項９】 以前のクロックサイクルでリフレッシュ
コマンドが適用されなかったとき、適用されたアクティ
ブコマンドに応答して外部行アドレスを捕捉するための
手段をさらに含む、請求項８に記載の回路。 - 【請求項１０】 以前のＮ番目のクロックサイクルでリ
フレッシュコマンドが適用されなかったとき、適用され
たアクティブコマンドに応答して外部行アドレスを捕捉
するための手段をさらに含み、Ｎは１以上の整数であ
る、請求項８に記載の回路。 - 【請求項１１】 リフレッシュコマンドが以前のクロッ
クサイクルで適用されていないとき、各クロックサイク
ルで外部行アドレスを捕捉するための手段をさらに含
む、請求項８に記載の回路。 - 【請求項１２】 リフレッシュコマンドが以前のＮ番目
のクロックサイクルで適用されていないとき、各クロッ
クサイクルで外部行アドレスを捕捉するための手段をさ
らに含み、Ｎは１以上の整数である、請求項８に記載の
回路。 - 【請求項１３】 外部から適用されたリフレッシュコマ
ンドの後に内部リフレッシュアドレスを捕捉するための
手段をさらに含み、内部リフレッシュアドレスは、外部
アドレスコマンドが適用された後にクロックサイクルラ
ッチされる、請求項８に記載の回路。 - 【請求項１４】 集積回路メモリのための行アドレス回
路であって、 外部行アドレスを受けるための入力、リフレッシュ制御
信号を受けるための制御端子および出力を有する第１の
トランスミッションゲートと、 内部行アドレスを受けるための入力、反転されたリフレ
ッシュ制御信号を受けるための制御端子および出力を有
する第２のトランスミッションゲートと、 第１および第２のトランスミッションゲートの出力に結
合された入力ならびに出力アドレス信号を与えるための
出力を有するラッチとを含み、 以前のクロックサイクルで適用されたリフレッシュ制御
信号がないことにより、第１のトランスミッションゲー
トがイネーブルされかつ第２のトランスミッションゲー
トが不能にされ、以前のクロックサイクルで適用された
リフレッシュ制御信号が存在することにより、第１のト
ランスミッションゲートが不能にされかつ第２のトラン
スミッションゲートがイネーブルされる、行アドレス回
路。 - 【請求項１５】 集積回路メモリのための行アドレス回
路であって、 外部行アドレスを受けるための入力、リフレッシュ制御
信号を受けるための制御端子および出力を有する第１の
トランスミッションゲートと、 内部行アドレスを受けるための入力、反転されたリフレ
ッシュ制御信号を受けるための制御端子および出力を有
する第２のトランスミッションゲートと、 第１および第２のトランスミッションゲートの出力に結
合された入力ならびに出力アドレス信号を与えるための
出力を有するラッチとを含み、 以前のＮ番目のクロックサイクルで適用されたリフレッ
シュ制御信号がないことにより、第１のトランスミッシ
ョンゲートがイネーブルされかつ第２のトランスミッシ
ョンゲートが不能にされ、以前のＮ番目のクロックサイ
クルで適用されたリフレッシュ制御信号が存在すること
により、第１のトランスミッションゲートが不能にされ
かつ第２のトランスミッションゲートがイネーブルさ
れ、Ｎは１以上の整数である、行アドレス回路。 - 【請求項１６】 集積回路メモリのための行制御回路で
あって、 第１のアドレスを受けるための入力、および出力を有す
る入力信号バッファと、 第２のアドレスを与えるための出力を有するリフレッシ
ュカウンタと、 入力信号バッファの出力に結合された入力、リフレッシ
ュ制御信号を受けるための制御端子、および出力を有す
る第１のトランスミッションゲートと、 リフレッシュカウンタの出力に結合された入力、反転さ
れたリフレッシュ制御信号を受けるための制御端子、お
よび出力を有する第２のトランスミッションゲートと、 第１および第２のトランスミッションゲートの出力に結
合された入力ならびに出力アドレス信号を与えるための
出力を有するラッチとを含む、行制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/074,375 US6625078B2 (en) | 2002-02-11 | 2002-02-11 | Look-ahead refresh for an integrated circuit memory |
| US10/074375 | 2002-02-11 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008009511A Division JP4971208B2 (ja) | 2002-02-11 | 2008-01-18 | Ｄｒａｍメモリをリフレッシュするための方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003242777A true JP2003242777A (ja) | 2003-08-29 |
Family
ID=27659860
Family Applications (2)
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