JPH11353891A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11353891A JPH11353891A JP10155444A JP15544498A JPH11353891A JP H11353891 A JPH11353891 A JP H11353891A JP 10155444 A JP10155444 A JP 10155444A JP 15544498 A JP15544498 A JP 15544498A JP H11353891 A JPH11353891 A JP H11353891A
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Abstract
うようにした記憶回路及びヒューズ手段を用いて不良ア
ドレスを記憶しつつ、冗長回路への切り換え動作を正規
回路へのアクセスと同様に高速に行えるようにしたメモ
リ回路を備えた半導体集積回路装置を提供する。 【解決手段】 動作電圧に対応した第1電位と接地電位
に対応した第2電位との間にヒューズ手段とMOSFE
Tを直列形態に接続し、かかるMOSFETのゲートに
外部端子から供給される制御信号に基づいた動作開始タ
イミング信号を供給して一時的にオン状態し、上記MO
SFETと上記ヒューズ手段の接続点の電位をラッチ回
路で保持させる。
Description
装置に関し、主としてRAM(ランダム・アクセス・メ
モリ)における欠陥救済技術に利用して有効な技術に関
するものである。
ドレスを記憶させる記憶回路がメモリの不良ビットの置
換に広く用いられている。この記憶回路では、ヒューズ
の切断の有無を検出するために、電流を流すものであ
り、ヒューズが切断されない状態では定常的に直流電流
が流れてしまう。そこで、電源投入時に一時的にオン状
態にされるMOSFETを用いて電流制限を行うことが
考えられている。
時のみに電流を流すようにした場合、内部回路の動作に
必要な電源電圧の立ち上がる前に上記MOSFETがオ
フ状態にされてしまうと、上記ヒューズの切断の有無に
対応した正確な記憶情報の読み出しができなくなる。あ
るいは、電源電圧の変動や回路の接地電位に発生するノ
イズ、あるいは内部信号線からのカップリング等によっ
て上記記憶情報が失われてしまうと、いったん電源を遮
断しない限り回復ができないというような問題が生じ
る。
安定した記憶動作を行うようにした記憶回路を備えた半
導体集積回路装置を提供することにある。この発明の他
の目的は、ヒューズ手段を用いて不良アドレスを記憶し
つつ、冗長回路への切り換え動作を正規回路へのアクセ
スと同様に高速に行えるようにしたメモリ回路を備えた
半導体集積回路装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、動作電圧に対応した第1電
位と接地電位に対応した第2電位との間にヒューズ手段
とMOSFETを直列形態に接続し、かかるMOSFE
Tのゲートに外部端子から供給される制御信号に基づい
た動作開始タイミング信号を供給して一時的にオン状態
し、上記MOSFETと上記ヒューズ手段の接続点の電
位をラッチ回路で保持させる。
ズ回路の一実施例の回路図が示されている。同図の各回
路素子は、公知の半導体集積回路の製造技術によりそれ
が搭載される半導体集積回路に形成される他の回路素子
とともに、単結晶シリコンのような1個の半導体基板上
において形成される。
される。ヒューズFの他端と回路の接地電位VSSとの
間には、特に制限されないが、MOSFETQ1とQ2
が直列形態に接続される。回路の接地電位VSS側に設
けられたMOSFETQ2は、ゲートに定常的に電源電
圧VDDが印加されることによって常時オン状態にさ
れ、抵抗素子として動作する。このMOSFETQ2
は、そのオン抵抗値が比較的大きく形成されることによ
って、ヒューズ手段Fが切断されない状態で、かつMO
SFETQ1がオン状態にされたときに、上記ヒューズ
手段F、MOSFETQ1とQ2を通して流れる直流電
流を制限するとともに、上記ヒューズ手段Fの抵抗値に
比べてMOSFETQ1とQ2の合成抵抗値を十分に大
きくするように動作する。
グ信号TGが供給される。上記ヒューズ回路が搭載され
た半導体集積回路装置に対して外部端子から供給される
制御信号によって一定の動作の開始が指示されると、そ
れに基づいて一定の期間上記タイミング信号TGが発生
されて、上記MOSFETQ1をオン状態にさせる。し
たがって、ヒューズ手段が切断された状態なら、上記ヒ
ューズ手段FとMOSFETQ1の接続点の電位は、上
記オン状態のMOSFETQ1とQ2によって回路の接
地電位のようなロウレベルにされる。ヒューズ手段が切
断されない状態なら、上記MOSFETQ1のオン状態
によってヒューズ手段FとMOSFETQ1とQ2を通
して電流が流れ、ヒューズ手段FとMOSFETQ1の
接続点の電位は、ヒューズ手段Fの抵抗値と、MOSF
ETQ1とQ2の合成抵抗値との比に対応して電源電圧
VDDに近いハイレベルにされる。
接続点の電位は、上記タイミング信号TGが発生された
時にのみ上記のような直流電位にされ、MOSFETQ
1がオフ状態にされると、上記ロウレベルの電位はフロ
ーティンク状態になる。したがって、上記ロウレベルを
安定的に保持するために次のようなラッチ回路が設けら
れる。上記接続点の電位は、CMOSインバータ回路I
V1の入力に供給される。このCMOSインバータ回路
IV1の入力と回路の接地電位にはMOSFETQ3が
設けられ、上記CMOSインバータ回路IV1の出力信
号がMOSFETQ3のゲートに帰還される。これによ
り、上記ヒューズ手段Fの切断により、タイミング信号
TGが発生された時にロウレベルが出力されると、イン
バータ回路IV1の出力信号がハイレベルとなって上記
帰還用のMOSFETQ3をオン状態にしてCMOSイ
ンバータ回路IV1の入力をロウレベルにラッチさせ
る。
は、そのオン抵抗値は比較的大きく形成される。つま
り、上記タイミング信号TGがハイレベルになってMO
SFETQ1がオン状態にされてヒューズ手段Fの切断
の有無を判定するとき、何らからの理由によってMOS
FETQ3がオン状態にされていても、ヒューズ手段F
が切断されていない状態なら、MOSFETQ1〜Q3
が全てオン状態のときでも、これらの合成抵抗値を上記
ヒューズ手段Fの持つ抵抗値に比べて十分大きく形成す
ることによって、上記接続点の電位をCMOSインバー
タ回路IV1のロジックスレッショルド電位よりも高く
するものである。特に制限されないが、上記CMOSイ
ンバータ回路IV1の出力部には、出力用のCMOSイ
ンバータ回路IV2が設けられ、上記ヒューズ手段Fの
切断の有無に対応したロウレベル/ハイレベルの出力信
号outを形成するものである。
された半導体集積回路装置に対して外部端子から動作を
指示する制御信号が供給されたタイミングで、上記ヒュ
ーズFの切断の有無を判定し、それに対応した信号をラ
ッチ回路が保持させる構成をとるために安定した動作が
実現できる。つまり、上記のようにヒューズ回路は、ヒ
ューズ手段Fの抵抗値に比べて十分大きな抵抗値を持つ
ようにしたMOSFETが設けられるものであるため
に、ヒューズ手段Fの切断によりロウレベルを保持した
状態でも比較的大きなオン抵抗値を持つMOSFETQ
3を介して接地電位を保持するため、電源ノイズやカッ
プリング等によってインバータ回路IV1の入力ノード
が、そのロジックスレッショルドを超えてしまうことの
可能性が存在する。
ように何らかの原因によって、ヒューズ回路の出力信号
が誤って反転しても、次の動作開始時には上記タイミン
グ信号TGが発生されて、それを修正するように動作す
るので安定したヒューズによる記憶動作を行わせること
ができる。そして、タイミング信号TGは、シンクロナ
スDRAMのモードセット信号のように、電源安定化後
でメモリ動作開始前に必ず所定時間立ち上がる信号を用
いることが望ましい。これは、所定の動作開始時にしか
上記タイミング信号TGが発生しないから、上記ヒュー
ズ手段Fが切断されない回路において、電源電圧VDD
と回路の接地電位VSSとの間に流れる直流電流も一時
的なものとなって消費電力を大幅に低減できるからであ
る。
ス比較回路の一実施例の回路図が示されている。この実
施例では、不良アドレスの記憶回路に前記図1に示した
ようなヒューズ回路が利用される。すなわち、ヒューズ
手段FとMOSFETQ1〜Q3及びインバータ回路I
V1とIV2により前記同様なヒューズ回路が構成さ
れ、不良アドレスに対応してヒューズ手段Fが切断され
る。複数ビットからなる不良アドレスのそれぞれのビッ
トに対応してこの発明に係る欠陥救済アドレス比較回路
が設けられるが、同図にはそのうちの1ビット分の回路
が例示的に示されている。
ンバータ回路IV3によって形成されたその反転信号と
は、クロックドインバータ回路CN1とCN2を相補的
に選択するように用いられる。例えば、出力信号out
がハイレベルならクロックインバータ回路CN1が動作
状態にされ、クロックインバータ回路CN2は出力ハイ
インピーダンス状態にされる。逆に、出力信号outが
ロウレベルならクロックドインバータ回路CN2が動作
状態にされ、クロックドインバータ回路CN1が出力ハ
イインピーダンス状態にされる。それ故、上記出力信号
outのハイレベルとロウレベルに対応して上記クロッ
クドインバータ回路CN1とCN2が択一的に動作状態
にされる。
N2の入力には、上記欠陥救済回路が搭載された半導体
記憶装置に供給される外部アドレス信号の相補信号が入
力される。つまり、上記ヒューズ手段Fの不良アドレス
信号のビットに対応したアドレス信号が入力信号INと
して上記クロックドインバータ回路CN1の入力端子に
供給され、インバータ回路IV4によって反転信号がク
ロックドインバータ回路CN2の入力端子に供給され
る。
信号に対応させた場合、ヒューズ手段Fを切断した状態
では、上記出力信号outがロウレベルなってクロック
ドインバータ回路CN2が選択状態にされる。したがっ
て、外部アドレス信号がハイレベルならハイレベルの出
力信号が得られる。特に制限されないが、上記ハイレベ
ルが出力されたなら不一致検出と定義すると、上記ヒュ
ーズ手段Fが切断された状態では、それに対応された不
良アドレスのビットはロウレベルであるというように設
定する(F切断:不良アドレス信号がロウレベル、F非
切断:不良アドレス信号がハイレベル)。
ータ回路IV2の出力信号outがロウレベルのときに
は、上記入力信号INに対応した外部アドレス信号がロ
ウレベルのときにロウレベルの一致信号が形成される。
上記出力信号outがハイレベルのときには、クロック
ドインバータ回路CN1が動作状態となって、上記入力
信号INに対応した外部アドレス信号がハイレベルのと
きにロウレベルの一致信号が形成される。上記のように
一致信号をロウレベルにすることにより、全ビットの一
致を検出するとき、上記一致信号を並列接続されたMO
SFETのゲートに供給し、全てがオフ状態のときにハ
イレベルの一致信号を形成するようにできる。このMO
SFETの並列オア構成により、高速に不良アドレスの
一致検出が可能になる。
号がハイレベルを一致信号とするようにヒューズ手段F
の切断を行うようにするものであってもよい。この場合
には、全ビットの一致を判定するために直列形態にした
MOSFETが全てオン状態によって出力信号を形成す
るようにすればよい。この構成では、上記直列MOSF
ET回路により一致信号が形成されるから判定出力を得
るのに時間がかかる反面、不良アドレスとの一致のとき
のみ上記直列MOSFETを通して電流が流れるから低
消費電力にできる。また、いずれにしても本実施例で
は、不良アドレスを指示する複数ビットの各々1ビット
に対して1つのヒューズを割り当てるだけでよいから、
ヒューズ数の削減により比較的大きな専有面積を取る救
済アドレス比較回路を簡単にできる。
ブセットアップ同期冗長専用アドレス線方式の一実施例
のブロック図が示されている。この実施例は、後述する
ようなシンクロナス方式のダイナミック型RAMに向け
られており、/RAS、/CAS、/WE及び/CSか
らなる制御信号の組み合わせによるコマンド信号のセッ
トアップ期間を利用し、モードデコーダ回路1により出
力されるバンクアクティブセットアップ信号setに同
期して、このセットアップ信号setは内部のラッチ回
路FFに保持されて、冗長系アドレス信号をスルーパス
としてセットアップ期間のアドレス信号Aiを冗長回路
に先渡しする。
同期してモードラッチ回路2を起動し、このモードラッ
チ回路2から出力されるバンクアクティブステート信号
stに同期してアドレスラッチ回路3を起動し、外部端
子から供給されるアドレス信号Aiの取り込みを行い、
かかるラッチ回路3を通して正規系アドレス信号を出力
させる。このような構成を取ることによって、冗長系ア
ドレス信号を正規系アドレス信号に比べてセットアップ
期間分だけ速く前記のような救済アドレス比較回路に入
力することができ、上記セットアップ期間において不良
アドレスとの一致/不一致を判定することができる。つ
まり、正規アドレス信号が上記ラッチ回路に取り込まれ
る前に、不良アドレス救済のヒット/ミスヒット信号を
出力させることができる。
ィブセットアップ同期冗長専用アドレス線方式の動作の
一例を説明するためのタイミング図が示されている。外
部クロックの立ち上がりに先行したコマンドセットアッ
プ時間tCSにおいて、前記/RAS、/CAS、/W
E及び/CSからなるコマンドによってバンクアクティ
ブが指定される。つまり、/RAS、/CAS、/WE
及び/CSの組み合わせがバンクアクティブを指示する
ものとなると、それに対応してバンクアクティブセット
アップ信号setがハイレベルに変化して上記ラッチ回
路FFに取り込まれる。
て、上記セットアップ期間tASのアドレス信号Aiを
冗長回路に先渡しするスルーパスが形成され、図2に示
したような救済アドレス比較回路の入力INには、上記
アドレスラッチ回路3をスルーパスされた外部アドレス
信号Aiが伝えられる。これにより、救済アドレス比較
回路では、外部アドレス信号をラッチする前に不良アド
レスへのアクセスであるか否かの判定を行って救済信号
を形成するものである。例えば、不一致ならハイレベル
として正規アドレスへのアクセスを行うようにし、一致
ならロウレベルとして正規系の回路の動作を停止して冗
長回路の選択動作を指示する。
おいて、上記取り込まれたバンクアクティブコマンドの
判定が行われ、内部クロック信号に同期してバンクアク
ティブステート信号stが形成される。このバンクアク
ティブステート信号stによりアドレスラッチ回路3が
動作して、外部アドレス信号Aiが正規系アドレスとし
てラッチされ、正規系の内部アドレス信号として出力さ
れる。
開始して、メモリアレイのワード線やビット線を選択す
る前に、上記救済信号が形成されているので上記アドレ
スラッチ回路にとり込まれたアドレス信号を解読して正
規回路を選択するのか、その動作を停止させて冗長回路
を選択するか判っているので、正規回路と冗長回路との
アクセスを共に高速に行うようにすることができる。
ビットのシンクロナスDRAM(以下、単にSDRAM
という)の一実施例の全体ブロック図が示されている。
同図に示されたSDRAMは、特に制限されないが、公
知の半導体集積回路の製造技術によって単結晶シリコン
のような1つの半導体基板上に形成される。
ないが、4つのメモリバンクのうちメモリバンク0を構
成するメモリアレイ200Aとメモリバンク3を構成す
るメモリアレイ200Dが例示的に示されている。つま
り、4つのメモリバンクのうちの2つのメモリバンク1
と2に対応したメモリアレイ200B、200Cが省略
されている。4つのメモリバンク0〜3にそれぞれ対応
されたメモリアレイ200A〜200Dは、同図に例示
的に示されているメモリアレイ200Aと200Dのよ
うにマトリクス配置されたダイナミック型メモリセルを
備え、図に従えば同一列に配置されたメモリセルの選択
端子は列毎のワード線(図示せず)に結合され、同一行
に配置されたメモリセルのデータ入出力端子は行毎に相
補データ線(図示せず)に結合される。
ード線は行(ロウ)デコーダ201Aによるロウアドレ
ス信号のデコード結果に従って1本が選択レベルに駆動
される。メモリアレイ200Aの図示しない相補データ
線はセンスアンプ及びカラム選択回路を含むI/O線2
02Aに結合される。センスアンプ及びカラム選択回路
を含むI/O線202Aにおけるセンスアンプは、メモ
リセルからのデータ読出しによって夫々の相補データ線
に現れる微小電位差を検出して増幅する増幅回路であ
る。それにおけるカラムスイッチ回路は、相補データ線
を各別に選択して相補I/O線に導通させるためのスイ
ッチ回路である。カラムスイッチ回路はカラムデコーダ
203Aによるカラムアドレス信号のデコード結果に従
って選択動作される。
様に、メモリアレイ200Dに例示的に示されているよ
うにロウデコーダ201B,センスアンプ及びカラム選
択回路を含むI/O線202B,カラムデコーダ203
Bが設けられる。上記相補I/O線はライトバッファ2
14A,Bの出力端子及びメインアンプ212A,Bの
入力端子に接続される。上記メインアンプ212A,B
の出力信号は、ラッチ/レジスタ213の入力端子に伝
えられ、このラッチ/レジスタ213の出力信号は、出
力バッファ211を介して外部端子から出力される。ま
た、外部端子から入力された書き込み信号は、入力バッ
ファ210を介して上記ライトバッファ214A,Bの
入力端子に伝えられる。上記外部端子は、特に制限され
ないが、16ビットからなるデータD0−D15を出力
するデータ入出力端子とされる。なお、上記省略された
メモリアレイ200BとCとに対応して、それぞれ上記
同様なメインアンプ、ライトバッファが設けられる。
信号A0〜A13はカラムアドレスバッファ205とロ
ウアドレスバッファ206にアドレスマルチプレクス形
式で取り込まれる。供給されたアドレス信号はそれぞれ
のバッファが保持する。ロウアドレスバッファ206は
リフレッシュ動作モードにおいてはリフレッシュカウン
タ208から出力されるリフレッシュアドレス信号をロ
ウアドレス信号として取り込む。カラムアドレスバッフ
ァ205の出力はカラムアドレスカウンタ207のプリ
セットデータとして供給され、列(カラム)アドレスカ
ウンタ207は後述のコマンドなどで指定される動作モ
ードに応じて、上記プリセットデータとしてのカラムア
ドレス信号、又はそのカラムアドレス信号を順次インク
リメントした値を、カラムデコーダ203A〜203D
に向けて出力する。
09は、特に制限されないが、クロック信号CLK、ク
ロックイネーブル信号CKE、チップセレクト信号/C
S、カラムアドレスストローブ信号/CAS(記号/は
これが付された信号がロウイネーブルの信号であること
を意味する)、ロウアドレスストローブ信号/RAS、
及びライトイネーブル信号/WEなどの外部制御信号
と、アドレス入力端子A0〜A11からの制御データと
が供給され、それらの信号のレベルの変化やタイミング
などに基づいてSDRAMの動作モード及び上記回路ブ
ロックの動作を制御するための内部タイミング信号を形
成するもので、モードレジスタ10、コマンドデコーダ
20、タイミング発生回路30及びクロックバッファ4
0等を備える。
40を介して前記説明したようなクロック同期回路50
に入力され、内部クロックが発生される。上記内部クロ
ックは、特に制限されないが、出力バッファ211、入
力バッファ210を活性化するタイミング信号として用
いられるとともに、タイミング発生回路30に供給さ
れ、かかるクロック信号に基づいて列アドレスバッファ
205、行アドレスバッファ206及び列アドレスカウ
ンタ207に供給されるタイミング信号が形成される。
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号/CSはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号/C
Sがハイレベルのとき(チップ非選択状態)やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。/RAS,/CA
S,/WEの各信号は通常のDRAMにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。
ック信号の有効性を指示する信号であり、当該信号CK
Eがハイレベルであれば次のクロック信号CLKの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、出力バッファ
211に対するアウトプットイネーブルの制御を行う外
部制御信号/OEを設けた場合には、かかる信号/OE
もコントローラ209に供給され、その信号が例えばハ
イレベルのときには出力バッファ211は高出力インピ
ーダンス状態にされる。
LK(内部クロック信号)の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるA0〜A11のレベルによって
定義される。
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、A12
とA13の組み合わせにより、4つのメモリバンク0〜
3のうちの1つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみの入力
バッファ210及び出力バッファ211への接続などの
処理によって行うことができる。
CLK(内部クロック)の立ち上がりエッジに同期する
リード又はライトコマンド(後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド)サイ
クルにおけるA0〜A9のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。
AMの主な動作モードを説明する。 (1)モードレジスタセットコマンド(Mo) 上記モードレジスタ30をセットするためのコマンドで
あり、/CS,/RAS,/CAS,/WE=ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
(レジスタセットデータ)はA0〜A11を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、CASレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、1,2,4,8,フルページとさ
れ、設定可能なCASレイテンシイは1,2,3とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。
アドレス・リードコマンドによって指示されるリード動
作において/CASの立ち下がりから出力バッファ21
1の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはCASレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはCASレイテンシイを相対的に小
さな値に設定する。
クティブコマンド(Ac) これは、ロウアドレスストローブの指示とA12とA1
3によるメモリバンクの選択を有効にするコマンドであ
り、/CS,/RAS=ロウレベル、/CAS,/WE
=ハイレベルによって指示され、このときA0〜A9に
供給されるアドレスがロウアドレス信号として、A12
とA13に供給される信号がメモリバンクの選択信号と
して取り込まれる。取り込み動作は上述のように内部ク
ロック信号の立ち上がりエッジに同期して行われる。例
えば、当該コマンドが指定されると、それによって指定
されるメモリバンクにおけるワード線が選択され、当該
ワード線に接続されたメモリセルがそれぞれ対応する相
補データ線に導通される。
(Re) このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、/CS,/CAS=
ロウレベル、/RAS,/WE=ハイレベルによって指
示され、このときA0〜A7(×16ビット構成の場
合)に供給されるカラムアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストスタートアドレスとしてカラム
アドレスカウンタ207に供給される。これによって指
示されたバーストリード動作においては、その前にロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルでメモリバンクとそれにおけるワード線の選択が行わ
れており、当該選択ワード線のメモリセルは、内部クロ
ック信号に同期してカラムアドレスカウンタ207から
出力されるアドレス信号に従って順次選択されて連続的
に読出される。連続的に読出されるデータ数は上記バー
ストレングスによって指定された個数とされる。また、
出力バッファ211からのデータ読出し開始は上記CA
Sレイテンシイで規定される内部クロック信号のサイク
ル数を待って行われる。
(Wr) ライト動作の態様としてモードレジスタ10にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ10にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、/C
S,/CAS,/WE=ロウレベル、/RAS=ハイレ
ベルによって指示され、このときA0〜A9に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ207に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはCAS
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。
に対するプリチャージ動作の開始コマンドとされ、/C
S,/RAS,/WE=ロウレベル、/CAS=ハイレ
ベルによって指示される。
要とされるコマンドであり、/CS,/RAS,/CA
S=ロウレベル、/WE,CKE=ハイレベルによって
指示される。
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、/CS,/WE=ロウレベル、/RAS,/CA
S=ハイレベルによって指示される。
p) これは実質的な動作を行わないこと指示するコマンドで
あり、/CS=ロウレベル、/RAS,/CAS,/W
Eのハイレベルによって指示される。
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、SDRAMは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線1本分のデータがカ
ラム系動作の前に予め読み出し動作のためにラッチ/レ
ジスタ213に保持されるようになっている。
ータ入出力端子においてデータD0−D15が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。こ
の実施例のSDRAMは、上記のように16ビットの単
位でのメモリアクセスを行い、A0〜A11のアドレス
により約1Mのアドレスを持ち、4つのメモリバンクで
構成されることから、全体では約64Mビット(1M×
4バンク×16ビット)のような記憶容量を持つように
される。
記の通りである。 (1) 動作電圧に対応した第1電位と接地電位に対応
した第2電位との間にヒューズ手段とMOSFETを直
列形態に接続し、かかるMOSFETのゲートに外部端
子から供給される制御信号に基づいた動作開始タイミン
グ信号を供給して一時的にオン状態し、上記MOSFE
Tと上記ヒューズ手段の接続点の電位をラッチ回路で保
持させることにより、動作の安定化を図りつつ切断され
ないヒューズを通した直流電流の防止できるので低消費
電力化を図ることができるという効果が得られる。
点の電位を受けるCMOSインバータ回路と、上記接続
点の第2電位との間にソース−ドレイン経路が接続さ
れ、ゲートに上記CMOSインバータ回路の出力信号が
供給された帰還用MOSFETとを用いることにより動
作の安定化と低消費電力化を図りつつ、回路の簡素化を
実現できるという効果が得られる。
を行うMOSFETを直列形態に設けることによって一
層の低消費電力化と、ヒューズとの抵抗比に対応した大
きなレベルの出力信号を得ることができるという効果が
得られる。
ューズ手段の切断の有無によって不良アドレスを記憶
し、上記ラッチ回路の出力信号によりメモリアクセスの
ために外部端子から供給された相補のアドレス信号との
比較を行う2入力のマルチプレクサを制御して救済アド
レス比較回路に利用することにより、動作の安定化と低
消費電力化を図りつつ、ヒューズの数が必要最小となり
回路の簡素化を実現できるという効果が得られる。
プ信号は、外部端子から供給されるアドレス信号をラッ
チするアドレスラッチ回路をスルーパスさせて、上記マ
ルチプレクサの入力に供給するために用いるようにする
ことにより、救済アドレス比較回路へのアドレス信号の
先渡しが可能となり、冗長回路と正規回路のメモリアク
セスを共に高速にできるという効果が得られる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ヒュ
ーズ回路に設けられるラッチ回路は、入力と出力とが交
差接続されたCMOSインバータ回路を用いるものであ
ってもよい。上記電流制限等を行うMOSFETQ2を
他の高抵抗素子に置き換えるかあるいは省略してもよ
い。このようにMOSFETQ2を省略する場合には、
MOSFETQ1のオン抵抗値をヒューズ手段Fの抵抗
値に比べて十分大きく形成すればよい。マルチプレクサ
は、CMOS構成の伝送ゲート回路を用いるものであっ
てもよい。つまり、相補の入力信号のいずれかを選択し
て伝達するものであればよい。だだし、このようにCM
OSの伝送ゲートを用いると、入力信号がそのまま出力
されるので、上記クロックドインバータ回路を用いた場
合と出力信号のレベルが逆になるので、前記実施例の場
合とは一致/不一致が逆のレベルになる。
路に利用するものの他、信号伝達経路を切り換えて、例
えば出力ビット数を変更したりする等のように回路機能
を変更するために用いるもの、あるいは抵抗端子に設け
られたタップ間を短絡/開放するスイッチMOSFET
の制御信号を形成するために用いて、抵抗回路の抵抗値
を調整するという抵抗トリミング回路に利用するもので
あっもよい。この発明は、ヒューズ回路を備えた半導体
集積回路装置に広く利用することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、動作電圧に対応した第1電
位と接地電位に対応した第2電位との間にヒューズ手段
とMOSFETを直列形態に接続し、かかるMOSFE
Tのゲートに外部端子から供給される制御信号に基づい
た動作開始タイミング信号を供給して一時的にオン状態
し、上記MOSFETと上記ヒューズ手段の接続点の電
位をラッチ回路で保持させることにより、動作の安定化
を図りつつ切断されないヒューズを通した直流電流の防
止できるので低消費電力化を図ることができる。
回路図である。
例を示す回路図である。
同期冗長専用アドレス線方式の一実施例を示すブロック
図である。
同期冗長専用アドレス線方式の動作の一例を示すタイミ
ング図である。
示すブロック図である。
インバータ回路、CN1,CN2…クロックドインバー
タ回路、F…ヒューズ手段、1…モードデコーダ、2…
モードラッチ回路、3…アドレスラッチ回路、10…モ
ードレジスタ、20…コマンドデコーダ、30…タイミ
ング発生回路、30…クロックバッファ、200A〜2
00D…メモリアレイ、201A〜201D…ロウデコ
ーダ、202A〜202D…センスアンプ及びカラム選
択回路、203A〜203D…カラムデコーダ、205
…カラムアドレスバッファ、206…ロウアドレスバッ
ファ、207…カラムアドレスカウンタ、208…リフ
レッシュカウンタ、209…コントローラ、210…入
力バッファ、211…出力バッファ、212A〜D…メ
インアンプ、213…ラッチ/レジスタ、214A〜D
…ライトバッファ。
Claims (7)
- 【請求項1】 第1電位に一端が接続され所定の記憶情
報に従って選択的に切断されるヒューズ手段と、 上記ヒューズ手段の他端と第2電位との間にソース−ド
レイン経路が接続され、外部端子から供給される制御信
号に基づいた動作開始タイミング信号がゲートに供給さ
れて一時的にオン状態にされるMOSFETと、 上記MOSFETと上記ヒューズ手段の接続点の電位を
受けるラッチ回路とを備えてなることを特徴とする半導
体集積回路装置。 - 【請求項2】 上記ラッチ回路は、上記接続点の電位を
受けるCMOSインバータ回路と、 上記CMOSインバータ回路の出力信号を受けて、上記
接続点の第2電位との間にソース−ドレイン経路が接続
された帰還用MOSFETからなることを特徴とする請
求項1の半導体集積回路装置。 - 【請求項3】 上記MOSFETには、ゲートが上記第
1電位に接続されて定常的にオン状態となって実質的に
抵抗素子として作用して電流制限動作を行うMOSFE
Tが直列形態に設けられるものであることを特徴とする
請求項1の半導体集積回路装置。 - 【請求項4】 上記半導体集積回路装置は、半導体記憶
装置を構成するものであり、 上記ヒューズ手段の切断の有無によって記憶される所定
の記憶情報は不良アドレス信号であり、 上記ラッチ回路の出力信号は、アドレス比較回路におい
てメモリアクセスのためのドレス信号と比較され、一致
/不一致に対応したレベルの出力信号を形成するもので
あることを特徴とする請求項1の半導体集積回路装置。 - 【請求項5】 外部端子から供給されるメモリアクセス
のためのアドレス信号は、アドレスバッファ回路におい
て、外部クロック信号に同期した正規系内部アドレス信
号と外部クロック信号入力直前のアドレスセットアップ
期間にあり、外部制御信号の組み合わせにより形成され
たバンクアクティブセットアップ信号によりラッチ回路
をスルーパスさせて得る冗長系内部アドレス信号との2
系統に分離して出力することを特徴とする請求項4の半
導体集積回路装置。 - 【請求項6】 上記冗長系内部アドレス信号は、上記ア
ドレス比較回路に入力されるアドレス信号とされ、上記
正規系内部アドレス信号はロウデコーダに入力されるこ
とを特徴とする請求項5の半導体集積回路装置。 - 【請求項7】 上記半導体集積回路装置は、シンクロナ
ス方式のダイナミック型RAMであり、 上記外部端子から供給れる制御信号に基づいた動作開始
対信号は、シンクロナス方式のダイナミック型RAMの
モードレジスタセット信号であることを特徴とする請求
項1又は請求項4の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15544498A JP3705528B2 (ja) | 1998-06-04 | 1998-06-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15544498A JP3705528B2 (ja) | 1998-06-04 | 1998-06-04 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11353891A true JPH11353891A (ja) | 1999-12-24 |
JP3705528B2 JP3705528B2 (ja) | 2005-10-12 |
Family
ID=15606181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15544498A Expired - Fee Related JP3705528B2 (ja) | 1998-06-04 | 1998-06-04 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3705528B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003242777A (ja) * | 2002-02-11 | 2003-08-29 | United Memories Inc | 集積dramメモリ回路、行アドレス回路、行制御回路およびdramメモリをリフレッシュし、行アドレスを生成するための方法 |
-
1998
- 1998-06-04 JP JP15544498A patent/JP3705528B2/ja not_active Expired - Fee Related
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JP2003242777A (ja) * | 2002-02-11 | 2003-08-29 | United Memories Inc | 集積dramメモリ回路、行アドレス回路、行制御回路およびdramメモリをリフレッシュし、行アドレスを生成するための方法 |
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