JPH11353891A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ヒューズ手段を用いて安定した記憶動作を行
うようにした記憶回路及びヒューズ手段を用いて不良ア
ドレスを記憶しつつ、冗長回路への切り換え動作を正規
回路へのアクセスと同様に高速に行えるようにしたメモ
リ回路を備えた半導体集積回路装置を提供する。 【解決手段】 動作電圧に対応した第１電位と接地電位
に対応した第２電位との間にヒューズ手段とＭＯＳＦＥ
Ｔを直列形態に接続し、かかるＭＯＳＦＥＴのゲートに
外部端子から供給される制御信号に基づいた動作開始タ
イミング信号を供給して一時的にオン状態し、上記ＭＯ
ＳＦＥＴと上記ヒューズ手段の接続点の電位をラッチ回
路で保持させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、主としてＲＡＭ（ランダム・アクセス・メ
モリ）における欠陥救済技術に利用して有効な技術に関
するものである。

【０００２】

【従来の技術】ヒューズの切断の有無に対応して不良ア
ドレスを記憶させる記憶回路がメモリの不良ビットの置
換に広く用いられている。この記憶回路では、ヒューズ
の切断の有無を検出するために、電流を流すものであ
り、ヒューズが切断されない状態では定常的に直流電流
が流れてしまう。そこで、電源投入時に一時的にオン状
態にされるＭＯＳＦＥＴを用いて電流制限を行うことが
考えられている。

【０００３】

【発明が解決しようとする課題】上記のように電源投入
時のみに電流を流すようにした場合、内部回路の動作に
必要な電源電圧の立ち上がる前に上記ＭＯＳＦＥＴがオ
フ状態にされてしまうと、上記ヒューズの切断の有無に
対応した正確な記憶情報の読み出しができなくなる。あ
るいは、電源電圧の変動や回路の接地電位に発生するノ
イズ、あるいは内部信号線からのカップリング等によっ
て上記記憶情報が失われてしまうと、いったん電源を遮
断しない限り回復ができないというような問題が生じ
る。

【０００４】この発明の目的は、ヒューズ手段を用いて
安定した記憶動作を行うようにした記憶回路を備えた半
導体集積回路装置を提供することにある。この発明の他
の目的は、ヒューズ手段を用いて不良アドレスを記憶し
つつ、冗長回路への切り換え動作を正規回路へのアクセ
スと同様に高速に行えるようにしたメモリ回路を備えた
半導体集積回路装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、動作電圧に対応した第１電
位と接地電位に対応した第２電位との間にヒューズ手段
とＭＯＳＦＥＴを直列形態に接続し、かかるＭＯＳＦＥ
Ｔのゲートに外部端子から供給される制御信号に基づい
た動作開始タイミング信号を供給して一時的にオン状態
し、上記ＭＯＳＦＥＴと上記ヒューズ手段の接続点の電
位をラッチ回路で保持させる。

【０００６】

【発明の実施の形態】図１には、この発明に係るヒュー
ズ回路の一実施例の回路図が示されている。同図の各回
路素子は、公知の半導体集積回路の製造技術によりそれ
が搭載される半導体集積回路に形成される他の回路素子
とともに、単結晶シリコンのような１個の半導体基板上
において形成される。

【０００７】ヒューズＦの一端は電源電圧ＶＤＤに接続
される。ヒューズＦの他端と回路の接地電位ＶＳＳとの
間には、特に制限されないが、ＭＯＳＦＥＴＱ１とＱ２
が直列形態に接続される。回路の接地電位ＶＳＳ側に設
けられたＭＯＳＦＥＴＱ２は、ゲートに定常的に電源電
圧ＶＤＤが印加されることによって常時オン状態にさ
れ、抵抗素子として動作する。このＭＯＳＦＥＴＱ２
は、そのオン抵抗値が比較的大きく形成されることによ
って、ヒューズ手段Ｆが切断されない状態で、かつＭＯ
ＳＦＥＴＱ１がオン状態にされたときに、上記ヒューズ
手段Ｆ、ＭＯＳＦＥＴＱ１とＱ２を通して流れる直流電
流を制限するとともに、上記ヒューズ手段Ｆの抵抗値に
比べてＭＯＳＦＥＴＱ１とＱ２の合成抵抗値を十分に大
きくするように動作する。

【０００８】ＭＯＳＦＥＴＱ１のゲートには、タイミン
グ信号ＴＧが供給される。上記ヒューズ回路が搭載され
た半導体集積回路装置に対して外部端子から供給される
制御信号によって一定の動作の開始が指示されると、そ
れに基づいて一定の期間上記タイミング信号ＴＧが発生
されて、上記ＭＯＳＦＥＴＱ１をオン状態にさせる。し
たがって、ヒューズ手段が切断された状態なら、上記ヒ
ューズ手段ＦとＭＯＳＦＥＴＱ１の接続点の電位は、上
記オン状態のＭＯＳＦＥＴＱ１とＱ２によって回路の接
地電位のようなロウレベルにされる。ヒューズ手段が切
断されない状態なら、上記ＭＯＳＦＥＴＱ１のオン状態
によってヒューズ手段ＦとＭＯＳＦＥＴＱ１とＱ２を通
して電流が流れ、ヒューズ手段ＦとＭＯＳＦＥＴＱ１の
接続点の電位は、ヒューズ手段Ｆの抵抗値と、ＭＯＳＦ
ＥＴＱ１とＱ２の合成抵抗値との比に対応して電源電圧
ＶＤＤに近いハイレベルにされる。

【０００９】上記ヒューズ手段ＦとＭＯＳＦＥＴＱ１の
接続点の電位は、上記タイミング信号ＴＧが発生された
時にのみ上記のような直流電位にされ、ＭＯＳＦＥＴＱ
１がオフ状態にされると、上記ロウレベルの電位はフロ
ーティンク状態になる。したがって、上記ロウレベルを
安定的に保持するために次のようなラッチ回路が設けら
れる。上記接続点の電位は、ＣＭＯＳインバータ回路Ｉ
Ｖ１の入力に供給される。このＣＭＯＳインバータ回路
ＩＶ１の入力と回路の接地電位にはＭＯＳＦＥＴＱ３が
設けられ、上記ＣＭＯＳインバータ回路ＩＶ１の出力信
号がＭＯＳＦＥＴＱ３のゲートに帰還される。これによ
り、上記ヒューズ手段Ｆの切断により、タイミング信号
ＴＧが発生された時にロウレベルが出力されると、イン
バータ回路ＩＶ１の出力信号がハイレベルとなって上記
帰還用のＭＯＳＦＥＴＱ３をオン状態にしてＣＭＯＳイ
ンバータ回路ＩＶ１の入力をロウレベルにラッチさせ
る。

【００１０】このラッチ動作を行うＭＯＳＦＥＴＱ３
は、そのオン抵抗値は比較的大きく形成される。つま
り、上記タイミング信号ＴＧがハイレベルになってＭＯ
ＳＦＥＴＱ１がオン状態にされてヒューズ手段Ｆの切断
の有無を判定するとき、何らからの理由によってＭＯＳ
ＦＥＴＱ３がオン状態にされていても、ヒューズ手段Ｆ
が切断されていない状態なら、ＭＯＳＦＥＴＱ１〜Ｑ３
が全てオン状態のときでも、これらの合成抵抗値を上記
ヒューズ手段Ｆの持つ抵抗値に比べて十分大きく形成す
ることによって、上記接続点の電位をＣＭＯＳインバー
タ回路ＩＶ１のロジックスレッショルド電位よりも高く
するものである。特に制限されないが、上記ＣＭＯＳイ
ンバータ回路ＩＶ１の出力部には、出力用のＣＭＯＳイ
ンバータ回路ＩＶ２が設けられ、上記ヒューズ手段Ｆの
切断の有無に対応したロウレベル／ハイレベルの出力信
号ｏｕｔを形成するものである。

【００１１】この実施例では、上記ヒューズ回路が搭載
された半導体集積回路装置に対して外部端子から動作を
指示する制御信号が供給されたタイミングで、上記ヒュ
ーズＦの切断の有無を判定し、それに対応した信号をラ
ッチ回路が保持させる構成をとるために安定した動作が
実現できる。つまり、上記のようにヒューズ回路は、ヒ
ューズ手段Ｆの抵抗値に比べて十分大きな抵抗値を持つ
ようにしたＭＯＳＦＥＴが設けられるものであるため
に、ヒューズ手段Ｆの切断によりロウレベルを保持した
状態でも比較的大きなオン抵抗値を持つＭＯＳＦＥＴＱ
３を介して接地電位を保持するため、電源ノイズやカッ
プリング等によってインバータ回路ＩＶ１の入力ノード
が、そのロジックスレッショルドを超えてしまうことの
可能性が存在する。

【００１２】本願発明に係るヒューズ回路では、上記の
ように何らかの原因によって、ヒューズ回路の出力信号
が誤って反転しても、次の動作開始時には上記タイミン
グ信号ＴＧが発生されて、それを修正するように動作す
るので安定したヒューズによる記憶動作を行わせること
ができる。そして、タイミング信号ＴＧは、シンクロナ
スＤＲＡＭのモードセット信号のように、電源安定化後
でメモリ動作開始前に必ず所定時間立ち上がる信号を用
いることが望ましい。これは、所定の動作開始時にしか
上記タイミング信号ＴＧが発生しないから、上記ヒュー
ズ手段Ｆが切断されない回路において、電源電圧ＶＤＤ
と回路の接地電位ＶＳＳとの間に流れる直流電流も一時
的なものとなって消費電力を大幅に低減できるからであ
る。

【００１３】図２には、この発明に係る欠陥救済アドレ
ス比較回路の一実施例の回路図が示されている。この実
施例では、不良アドレスの記憶回路に前記図１に示した
ようなヒューズ回路が利用される。すなわち、ヒューズ
手段ＦとＭＯＳＦＥＴＱ１〜Ｑ３及びインバータ回路Ｉ
Ｖ１とＩＶ２により前記同様なヒューズ回路が構成さ
れ、不良アドレスに対応してヒューズ手段Ｆが切断され
る。複数ビットからなる不良アドレスのそれぞれのビッ
トに対応してこの発明に係る欠陥救済アドレス比較回路
が設けられるが、同図にはそのうちの１ビット分の回路
が例示的に示されている。

【００１４】上記ヒューズ回路の出力信号ｏｕｔと、イ
ンバータ回路ＩＶ３によって形成されたその反転信号と
は、クロックドインバータ回路ＣＮ１とＣＮ２を相補的
に選択するように用いられる。例えば、出力信号ｏｕｔ
がハイレベルならクロックインバータ回路ＣＮ１が動作
状態にされ、クロックインバータ回路ＣＮ２は出力ハイ
インピーダンス状態にされる。逆に、出力信号ｏｕｔが
ロウレベルならクロックドインバータ回路ＣＮ２が動作
状態にされ、クロックドインバータ回路ＣＮ１が出力ハ
イインピーダンス状態にされる。それ故、上記出力信号
ｏｕｔのハイレベルとロウレベルに対応して上記クロッ
クドインバータ回路ＣＮ１とＣＮ２が択一的に動作状態
にされる。

【００１５】上記クロックドインバータ回路ＣＮ１とＣ
Ｎ２の入力には、上記欠陥救済回路が搭載された半導体
記憶装置に供給される外部アドレス信号の相補信号が入
力される。つまり、上記ヒューズ手段Ｆの不良アドレス
信号のビットに対応したアドレス信号が入力信号ＩＮと
して上記クロックドインバータ回路ＣＮ１の入力端子に
供給され、インバータ回路ＩＶ４によって反転信号がク
ロックドインバータ回路ＣＮ２の入力端子に供給され
る。

【００１６】例えば、上記入力信号ＩＮを外部アドレス
信号に対応させた場合、ヒューズ手段Ｆを切断した状態
では、上記出力信号ｏｕｔがロウレベルなってクロック
ドインバータ回路ＣＮ２が選択状態にされる。したがっ
て、外部アドレス信号がハイレベルならハイレベルの出
力信号が得られる。特に制限されないが、上記ハイレベ
ルが出力されたなら不一致検出と定義すると、上記ヒュ
ーズ手段Ｆが切断された状態では、それに対応された不
良アドレスのビットはロウレベルであるというように設
定する（Ｆ切断：不良アドレス信号がロウレベル、Ｆ非
切断：不良アドレス信号がハイレベル）。

【００１７】ヒューズ手段Ｆの切断により、上記インバ
ータ回路ＩＶ２の出力信号ｏｕｔがロウレベルのときに
は、上記入力信号ＩＮに対応した外部アドレス信号がロ
ウレベルのときにロウレベルの一致信号が形成される。
上記出力信号ｏｕｔがハイレベルのときには、クロック
ドインバータ回路ＣＮ１が動作状態となって、上記入力
信号ＩＮに対応した外部アドレス信号がハイレベルのと
きにロウレベルの一致信号が形成される。上記のように
一致信号をロウレベルにすることにより、全ビットの一
致を検出するとき、上記一致信号を並列接続されたＭＯ
ＳＦＥＴのゲートに供給し、全てがオフ状態のときにハ
イレベルの一致信号を形成するようにできる。このＭＯ
ＳＦＥＴの並列オア構成により、高速に不良アドレスの
一致検出が可能になる。

【００１８】上記とは逆に上記マルチプレクサの出力信
号がハイレベルを一致信号とするようにヒューズ手段Ｆ
の切断を行うようにするものであってもよい。この場合
には、全ビットの一致を判定するために直列形態にした
ＭＯＳＦＥＴが全てオン状態によって出力信号を形成す
るようにすればよい。この構成では、上記直列ＭＯＳＦ
ＥＴ回路により一致信号が形成されるから判定出力を得
るのに時間がかかる反面、不良アドレスとの一致のとき
のみ上記直列ＭＯＳＦＥＴを通して電流が流れるから低
消費電力にできる。また、いずれにしても本実施例で
は、不良アドレスを指示する複数ビットの各々１ビット
に対して１つのヒューズを割り当てるだけでよいから、
ヒューズ数の削減により比較的大きな専有面積を取る救
済アドレス比較回路を簡単にできる。

【００１９】図３には、この発明に係るバンクアクティ
ブセットアップ同期冗長専用アドレス線方式の一実施例
のブロック図が示されている。この実施例は、後述する
ようなシンクロナス方式のダイナミック型ＲＡＭに向け
られており、／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳか
らなる制御信号の組み合わせによるコマンド信号のセッ
トアップ期間を利用し、モードデコーダ回路１により出
力されるバンクアクティブセットアップ信号ｓｅｔに同
期して、このセットアップ信号ｓｅｔは内部のラッチ回
路ＦＦに保持されて、冗長系アドレス信号をスルーパス
としてセットアップ期間のアドレス信号Ａｉを冗長回路
に先渡しする。

【００２０】これに対して、内部クロック信号ＣＬＫに
同期してモードラッチ回路２を起動し、このモードラッ
チ回路２から出力されるバンクアクティブステート信号
ｓｔに同期してアドレスラッチ回路３を起動し、外部端
子から供給されるアドレス信号Ａｉの取り込みを行い、
かかるラッチ回路３を通して正規系アドレス信号を出力
させる。このような構成を取ることによって、冗長系ア
ドレス信号を正規系アドレス信号に比べてセットアップ
期間分だけ速く前記のような救済アドレス比較回路に入
力することができ、上記セットアップ期間において不良
アドレスとの一致／不一致を判定することができる。つ
まり、正規アドレス信号が上記ラッチ回路に取り込まれ
る前に、不良アドレス救済のヒット／ミスヒット信号を
出力させることができる。

【００２１】図４には、上記図３に示したバンクアクテ
ィブセットアップ同期冗長専用アドレス線方式の動作の
一例を説明するためのタイミング図が示されている。外
部クロックの立ち上がりに先行したコマンドセットアッ
プ時間ｔＣＳにおいて、前記／ＲＡＳ、／ＣＡＳ、／Ｗ
Ｅ及び／ＣＳからなるコマンドによってバンクアクティ
ブが指定される。つまり、／ＲＡＳ、／ＣＡＳ、／ＷＥ
及び／ＣＳの組み合わせがバンクアクティブを指示する
ものとなると、それに対応してバンクアクティブセット
アップ信号ｓｅｔがハイレベルに変化して上記ラッチ回
路ＦＦに取り込まれる。

【００２２】この結果、アドレスラッチ回路３におい
て、上記セットアップ期間ｔＡＳのアドレス信号Ａｉを
冗長回路に先渡しするスルーパスが形成され、図２に示
したような救済アドレス比較回路の入力ＩＮには、上記
アドレスラッチ回路３をスルーパスされた外部アドレス
信号Ａｉが伝えられる。これにより、救済アドレス比較
回路では、外部アドレス信号をラッチする前に不良アド
レスへのアクセスであるか否かの判定を行って救済信号
を形成するものである。例えば、不一致ならハイレベル
として正規アドレスへのアクセスを行うようにし、一致
ならロウレベルとして正規系の回路の動作を停止して冗
長回路の選択動作を指示する。

【００２３】一方、クロック信号ＣＬＫの立ち上がりに
おいて、上記取り込まれたバンクアクティブコマンドの
判定が行われ、内部クロック信号に同期してバンクアク
ティブステート信号ｓｔが形成される。このバンクアク
ティブステート信号ｓｔによりアドレスラッチ回路３が
動作して、外部アドレス信号Ａｉが正規系アドレスとし
てラッチされ、正規系の内部アドレス信号として出力さ
れる。

【００２４】したがって、アドレスデコーダ等の動作を
開始して、メモリアレイのワード線やビット線を選択す
る前に、上記救済信号が形成されているので上記アドレ
スラッチ回路にとり込まれたアドレス信号を解読して正
規回路を選択するのか、その動作を停止させて冗長回路
を選択するか判っているので、正規回路と冗長回路との
アクセスを共に高速に行うようにすることができる。

【００２５】図５には、この発明が適用される約６４Ｍ
ビットのシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭ
という）の一実施例の全体ブロック図が示されている。
同図に示されたＳＤＲＡＭは、特に制限されないが、公
知の半導体集積回路の製造技術によって単結晶シリコン
のような１つの半導体基板上に形成される。

【００２６】この実施例のＳＤＲＡＭは、特に制限され
ないが、４つのメモリバンクのうちメモリバンク０を構
成するメモリアレイ２００Ａとメモリバンク３を構成す
るメモリアレイ２００Ｄが例示的に示されている。つま
り、４つのメモリバンクのうちの２つのメモリバンク１
と２に対応したメモリアレイ２００Ｂ、２００Ｃが省略
されている。４つのメモリバンク０〜３にそれぞれ対応
されたメモリアレイ２００Ａ〜２００Ｄは、同図に例示
的に示されているメモリアレイ２００Ａと２００Ｄのよ
うにマトリクス配置されたダイナミック型メモリセルを
備え、図に従えば同一列に配置されたメモリセルの選択
端子は列毎のワード線（図示せず）に結合され、同一行
に配置されたメモリセルのデータ入出力端子は行毎に相
補データ線（図示せず）に結合される。

【００２７】上記メモリアレイ２００Ａの図示しないワ
ード線は行（ロウ）デコーダ２０１Ａによるロウアドレ
ス信号のデコード結果に従って１本が選択レベルに駆動
される。メモリアレイ２００Ａの図示しない相補データ
線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２
０２Ａに結合される。センスアンプ及びカラム選択回路
を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモ
リセルからのデータ読出しによって夫々の相補データ線
に現れる微小電位差を検出して増幅する増幅回路であ
る。それにおけるカラムスイッチ回路は、相補データ線
を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイ
ッチ回路である。カラムスイッチ回路はカラムデコーダ
２０３Ａによるカラムアドレス信号のデコード結果に従
って選択動作される。

【００２８】メモリアレイ２００Ｂないし２００Ｄも同
様に、メモリアレイ２００Ｄに例示的に示されているよ
うにロウデコーダ２０１Ｂ，センスアンプ及びカラム選
択回路を含むＩ／Ｏ線２０２Ｂ，カラムデコーダ２０３
Ｂが設けられる。上記相補Ｉ／Ｏ線はライトバッファ２
１４Ａ，Ｂの出力端子及びメインアンプ２１２Ａ，Ｂの
入力端子に接続される。上記メインアンプ２１２Ａ，Ｂ
の出力信号は、ラッチ／レジスタ２１３の入力端子に伝
えられ、このラッチ／レジスタ２１３の出力信号は、出
力バッファ２１１を介して外部端子から出力される。ま
た、外部端子から入力された書き込み信号は、入力バッ
ファ２１０を介して上記ライトバッファ２１４Ａ，Ｂの
入力端子に伝えられる。上記外部端子は、特に制限され
ないが、１６ビットからなるデータＤ０−Ｄ１５を出力
するデータ入出力端子とされる。なお、上記省略された
メモリアレイ２００ＢとＣとに対応して、それぞれ上記
同様なメインアンプ、ライトバッファが設けられる。

【００２９】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ１３はカラムアドレスバッファ２０５とロ
ウアドレスバッファ２０６にアドレスマルチプレクス形
式で取り込まれる。供給されたアドレス信号はそれぞれ
のバッファが保持する。ロウアドレスバッファ２０６は
リフレッシュ動作モードにおいてはリフレッシュカウン
タ２０８から出力されるリフレッシュアドレス信号をロ
ウアドレス信号として取り込む。カラムアドレスバッフ
ァ２０５の出力はカラムアドレスカウンタ２０７のプリ
セットデータとして供給され、列（カラム）アドレスカ
ウンタ２０７は後述のコマンドなどで指定される動作モ
ードに応じて、上記プリセットデータとしてのカラムア
ドレス信号、又はそのカラムアドレス信号を順次インク
リメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄ
に向けて出力する。

【００３０】同図において点線で示したコントローラ２
０９は、特に制限されないが、クロック信号ＣＬＫ、ク
ロックイネーブル信号ＣＫＥ、チップセレクト信号／Ｃ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ、
及びライトイネーブル信号／ＷＥなどの外部制御信号
と、アドレス入力端子Ａ０〜Ａ１１からの制御データと
が供給され、それらの信号のレベルの変化やタイミング
などに基づいてＳＤＲＡＭの動作モード及び上記回路ブ
ロックの動作を制御するための内部タイミング信号を形
成するもので、モードレジスタ１０、コマンドデコーダ
２０、タイミング発生回路３０及びクロックバッファ４
０等を備える。

【００３１】クロック信号ＣＬＫは、クロックバッファ
４０を介して前記説明したようなクロック同期回路５０
に入力され、内部クロックが発生される。上記内部クロ
ックは、特に制限されないが、出力バッファ２１１、入
力バッファ２１０を活性化するタイミング信号として用
いられるとともに、タイミング発生回路３０に供給さ
れ、かかるクロック信号に基づいて列アドレスバッファ
２０５、行アドレスバッファ２０６及び列アドレスカウ
ンタ２０７に供給されるタイミング信号が形成される。

【００３２】他の外部入力信号は当該内部クロック信号
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。

【００３３】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、出力バッファ
２１１に対するアウトプットイネーブルの制御を行う外
部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥ
もコントローラ２０９に供給され、その信号が例えばハ
イレベルのときには出力バッファ２１１は高出力インピ
ーダンス状態にされる。

【００３４】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１１のレベルによって
定義される。

【００３５】アドレス信号Ａ１２とＡ１３は、上記ロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、Ａ１２
とＡ１３の組み合わせにより、４つのメモリバンク０〜
３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみの入力
バッファ２１０及び出力バッファ２１１への接続などの
処理によって行うことができる。

【００３６】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ９のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００３７】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。

【００３８】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。

【００３９】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１２とＡ１
３によるメモリバンクの選択を有効にするコマンドであ
り、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ
＝ハイレベルによって指示され、このときＡ０〜Ａ９に
供給されるアドレスがロウアドレス信号として、Ａ１２
とＡ１３に供給される信号がメモリバンクの選択信号と
して取り込まれる。取り込み動作は上述のように内部ク
ロック信号の立ち上がりエッジに同期して行われる。例
えば、当該コマンドが指定されると、それによって指定
されるメモリバンクにおけるワード線が選択され、当該
ワード線に接続されたメモリセルがそれぞれ対応する相
補データ線に導通される。

【００４０】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７（×１６ビット構成の場
合）に供給されるカラムアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストスタートアドレスとしてカラム
アドレスカウンタ２０７に供給される。これによって指
示されたバーストリード動作においては、その前にロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルでメモリバンクとそれにおけるワード線の選択が行わ
れており、当該選択ワード線のメモリセルは、内部クロ
ック信号に同期してカラムアドレスカウンタ２０７から
出力されるアドレス信号に従って順次選択されて連続的
に読出される。連続的に読出されるデータ数は上記バー
ストレングスによって指定された個数とされる。また、
出力バッファ２１１からのデータ読出し開始は上記ＣＡ
Ｓレイテンシイで規定される内部クロック信号のサイク
ル数を待って行われる。

【００４１】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ１０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ１０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ９に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。

【００４２】（５）プリチャージコマンド（Ｐｒ） これはＡ１２とＡ１３によって選択されたメモリバンク
に対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。

【００４３】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００４４】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００４５】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００４６】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のためにラッチ／レ
ジスタ２１３に保持されるようになっている。

【００４７】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。こ
の実施例のＳＤＲＡＭは、上記のように１６ビットの単
位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレス
により約１Ｍのアドレスを持ち、４つのメモリバンクで
構成されることから、全体では約６４Ｍビット（１Ｍ×
４バンク×１６ビット）のような記憶容量を持つように
される。

【００４８】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 動作電圧に対応した第１電位と接地電位に対応
した第２電位との間にヒューズ手段とＭＯＳＦＥＴを直
列形態に接続し、かかるＭＯＳＦＥＴのゲートに外部端
子から供給される制御信号に基づいた動作開始タイミン
グ信号を供給して一時的にオン状態し、上記ＭＯＳＦＥ
Ｔと上記ヒューズ手段の接続点の電位をラッチ回路で保
持させることにより、動作の安定化を図りつつ切断され
ないヒューズを通した直流電流の防止できるので低消費
電力化を図ることができるという効果が得られる。

【００４９】（２） 上記ラッチ回路として、上記接続
点の電位を受けるＣＭＯＳインバータ回路と、上記接続
点の第２電位との間にソース−ドレイン経路が接続さ
れ、ゲートに上記ＣＭＯＳインバータ回路の出力信号が
供給された帰還用ＭＯＳＦＥＴとを用いることにより動
作の安定化と低消費電力化を図りつつ、回路の簡素化を
実現できるという効果が得られる。

【００５０】（３） 上記ＭＯＳＦＥＴに電流制限動作
を行うＭＯＳＦＥＴを直列形態に設けることによって一
層の低消費電力化と、ヒューズとの抵抗比に対応した大
きなレベルの出力信号を得ることができるという効果が
得られる。

【００５１】（４） 半導体記憶装置に適用し、上記ヒ
ューズ手段の切断の有無によって不良アドレスを記憶
し、上記ラッチ回路の出力信号によりメモリアクセスの
ために外部端子から供給された相補のアドレス信号との
比較を行う２入力のマルチプレクサを制御して救済アド
レス比較回路に利用することにより、動作の安定化と低
消費電力化を図りつつ、ヒューズの数が必要最小となり
回路の簡素化を実現できるという効果が得られる。

【００５２】（５） 上記バンクアクティブセットアッ
プ信号は、外部端子から供給されるアドレス信号をラッ
チするアドレスラッチ回路をスルーパスさせて、上記マ
ルチプレクサの入力に供給するために用いるようにする
ことにより、救済アドレス比較回路へのアドレス信号の
先渡しが可能となり、冗長回路と正規回路のメモリアク
セスを共に高速にできるという効果が得られる。

【００５３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ヒュ
ーズ回路に設けられるラッチ回路は、入力と出力とが交
差接続されたＣＭＯＳインバータ回路を用いるものであ
ってもよい。上記電流制限等を行うＭＯＳＦＥＴＱ２を
他の高抵抗素子に置き換えるかあるいは省略してもよ
い。このようにＭＯＳＦＥＴＱ２を省略する場合には、
ＭＯＳＦＥＴＱ１のオン抵抗値をヒューズ手段Ｆの抵抗
値に比べて十分大きく形成すればよい。マルチプレクサ
は、ＣＭＯＳ構成の伝送ゲート回路を用いるものであっ
てもよい。つまり、相補の入力信号のいずれかを選択し
て伝達するものであればよい。だだし、このようにＣＭ
ＯＳの伝送ゲートを用いると、入力信号がそのまま出力
されるので、上記クロックドインバータ回路を用いた場
合と出力信号のレベルが逆になるので、前記実施例の場
合とは一致／不一致が逆のレベルになる。

【００５４】上記ヒューズ回路は、救済アドレス比較回
路に利用するものの他、信号伝達経路を切り換えて、例
えば出力ビット数を変更したりする等のように回路機能
を変更するために用いるもの、あるいは抵抗端子に設け
られたタップ間を短絡／開放するスイッチＭＯＳＦＥＴ
の制御信号を形成するために用いて、抵抗回路の抵抗値
を調整するという抵抗トリミング回路に利用するもので
あっもよい。この発明は、ヒューズ回路を備えた半導体
集積回路装置に広く利用することができる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、動作電圧に対応した第１電
位と接地電位に対応した第２電位との間にヒューズ手段
とＭＯＳＦＥＴを直列形態に接続し、かかるＭＯＳＦＥ
Ｔのゲートに外部端子から供給される制御信号に基づい
た動作開始タイミング信号を供給して一時的にオン状態
し、上記ＭＯＳＦＥＴと上記ヒューズ手段の接続点の電
位をラッチ回路で保持させることにより、動作の安定化
を図りつつ切断されないヒューズを通した直流電流の防
止できるので低消費電力化を図ることができる。

【図面の簡単な説明】

【図１】この発明に係るヒューズ回路の一実施例を示す
回路図である。

【図２】この発明に係る救済アドレス比較回路の一実施
例を示す回路図である。

【図３】この発明に係るバンクアクティブセットアップ
同期冗長専用アドレス線方式の一実施例を示すブロック
図である。

【図４】この発明に係るバンクアクティブセットアップ
同期冗長専用アドレス線方式の動作の一例を示すタイミ
ング図である。

【図５】この発明が適用されるＳＤＲＡＭの一実施例を
示すブロック図である。

【符号の説明】

Ｑ１〜Ｑ３…ＭＯＳＦＥＴ、ＩＶ１〜ＩＶ４…ＣＭＯＳ
インバータ回路、ＣＮ１，ＣＮ２…クロックドインバー
タ回路、Ｆ…ヒューズ手段、１…モードデコーダ、２…
モードラッチ回路、３…アドレスラッチ回路、１０…モ
ードレジスタ、２０…コマンドデコーダ、３０…タイミ
ング発生回路、３０…クロックバッファ、２００Ａ〜２
００Ｄ…メモリアレイ、２０１Ａ〜２０１Ｄ…ロウデコ
ーダ、２０２Ａ〜２０２Ｄ…センスアンプ及びカラム選
択回路、２０３Ａ〜２０３Ｄ…カラムデコーダ、２０５
…カラムアドレスバッファ、２０６…ロウアドレスバッ
ファ、２０７…カラムアドレスカウンタ、２０８…リフ
レッシュカウンタ、２０９…コントローラ、２１０…入
力バッファ、２１１…出力バッファ、２１２Ａ〜Ｄ…メ
インアンプ、２１３…ラッチ／レジスタ、２１４Ａ〜Ｄ
…ライトバッファ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 橘川 五郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１電位に一端が接続され所定の記憶情
   報に従って選択的に切断されるヒューズ手段と、 上記ヒューズ手段の他端と第２電位との間にソース−ド
   レイン経路が接続され、外部端子から供給される制御信
   号に基づいた動作開始タイミング信号がゲートに供給さ
   れて一時的にオン状態にされるＭＯＳＦＥＴと、 上記ＭＯＳＦＥＴと上記ヒューズ手段の接続点の電位を
   受けるラッチ回路とを備えてなることを特徴とする半導
   体集積回路装置。
2. 【請求項２】 上記ラッチ回路は、上記接続点の電位を
   受けるＣＭＯＳインバータ回路と、 上記ＣＭＯＳインバータ回路の出力信号を受けて、上記
   接続点の第２電位との間にソース−ドレイン経路が接続
   された帰還用ＭＯＳＦＥＴからなることを特徴とする請
   求項１の半導体集積回路装置。
3. 【請求項３】 上記ＭＯＳＦＥＴには、ゲートが上記第
   １電位に接続されて定常的にオン状態となって実質的に
   抵抗素子として作用して電流制限動作を行うＭＯＳＦＥ
   Ｔが直列形態に設けられるものであることを特徴とする
   請求項１の半導体集積回路装置。
4. 【請求項４】 上記半導体集積回路装置は、半導体記憶
   装置を構成するものであり、 上記ヒューズ手段の切断の有無によって記憶される所定
   の記憶情報は不良アドレス信号であり、 上記ラッチ回路の出力信号は、アドレス比較回路におい
   てメモリアクセスのためのドレス信号と比較され、一致
   ／不一致に対応したレベルの出力信号を形成するもので
   あることを特徴とする請求項１の半導体集積回路装置。
5. 【請求項５】 外部端子から供給されるメモリアクセス
   のためのアドレス信号は、アドレスバッファ回路におい
   て、外部クロック信号に同期した正規系内部アドレス信
   号と外部クロック信号入力直前のアドレスセットアップ
   期間にあり、外部制御信号の組み合わせにより形成され
   たバンクアクティブセットアップ信号によりラッチ回路
   をスルーパスさせて得る冗長系内部アドレス信号との２
   系統に分離して出力することを特徴とする請求項４の半
   導体集積回路装置。
6. 【請求項６】 上記冗長系内部アドレス信号は、上記ア
   ドレス比較回路に入力されるアドレス信号とされ、上記
   正規系内部アドレス信号はロウデコーダに入力されるこ
   とを特徴とする請求項５の半導体集積回路装置。
7. 【請求項７】 上記半導体集積回路装置は、シンクロナ
   ス方式のダイナミック型ＲＡＭであり、 上記外部端子から供給れる制御信号に基づいた動作開始
   対信号は、シンクロナス方式のダイナミック型ＲＡＭの
   モードレジスタセット信号であることを特徴とする請求
   項１又は請求項４の半導体集積回路装置。