JP3705528B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、主としてＲＡＭ（ランダム・アクセス・メモリ）における欠陥救済技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ヒューズの切断の有無に対応して不良アドレスを記憶させる記憶回路がメモリの不良ビットの置換に広く用いられている。この記憶回路では、ヒューズの切断の有無を検出するために、電流を流すものであり、ヒューズが切断されない状態では定常的に直流電流が流れてしまう。そこで、電源投入時に一時的にオン状態にされるＭＯＳＦＥＴを用いて電流制限を行うことが考えられている。
【０００３】
【発明が解決しようとする課題】
上記のように電源投入時のみに電流を流すようにした場合、内部回路の動作に必要な電源電圧の立ち上がる前に上記ＭＯＳＦＥＴがオフ状態にされてしまうと、上記ヒューズの切断の有無に対応した正確な記憶情報の読み出しができなくなる。あるいは、電源電圧の変動や回路の接地電位に発生するノイズ、あるいは内部信号線からのカップリング等によって上記記憶情報が失われてしまうと、いったん電源を遮断しない限り回復ができないというような問題が生じる。
【０００４】
この発明の目的は、ヒューズ手段を用いて安定した記憶動作を行うようにした記憶回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、ヒューズ手段を用いて不良アドレスを記憶しつつ、冗長回路への切り換え動作を正規回路へのアクセスと同様に高速に行えるようにしたメモリ回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、動作電圧に対応した第１電位と接地電位に対応した第２電位との間にヒューズ手段とＭＯＳＦＥＴを直列形態に接続し、かかるＭＯＳＦＥＴのゲートに外部端子から供給される制御信号に基づいた動作開始タイミング信号を供給して一時的にオン状態し、上記ＭＯＳＦＥＴと上記ヒューズ手段の接続点の電位をラッチ回路で保持させる。
【０００６】
【発明の実施の形態】
図１には、この発明に係るヒューズ回路の一実施例の回路図が示されている。同図の各回路素子は、公知の半導体集積回路の製造技術によりそれが搭載される半導体集積回路に形成される他の回路素子とともに、単結晶シリコンのような１個の半導体基板上において形成される。
【０００７】
ヒューズＦの一端は電源電圧ＶＤＤに接続される。ヒューズＦの他端と回路の接地電位ＶＳＳとの間には、特に制限されないが、ＭＯＳＦＥＴＱ１とＱ２が直列形態に接続される。回路の接地電位ＶＳＳ側に設けられたＭＯＳＦＥＴＱ２は、ゲートに定常的に電源電圧ＶＤＤが印加されることによって常時オン状態にされ、抵抗素子として動作する。このＭＯＳＦＥＴＱ２は、そのオン抵抗値が比較的大きく形成されることによって、ヒューズ手段Ｆが切断されない状態で、かつＭＯＳＦＥＴＱ１がオン状態にされたときに、上記ヒューズ手段Ｆ、ＭＯＳＦＥＴＱ１とＱ２を通して流れる直流電流を制限するとともに、上記ヒューズ手段Ｆの抵抗値に比べてＭＯＳＦＥＴＱ１とＱ２の合成抵抗値を十分に大きくするように動作する。
【０００８】
ＭＯＳＦＥＴＱ１のゲートには、タイミング信号ＴＧが供給される。上記ヒューズ回路が搭載された半導体集積回路装置に対して外部端子から供給される制御信号によって一定の動作の開始が指示されると、それに基づいて一定の期間上記タイミング信号ＴＧが発生されて、上記ＭＯＳＦＥＴＱ１をオン状態にさせる。したがって、ヒューズ手段が切断された状態なら、上記ヒューズ手段ＦとＭＯＳＦＥＴＱ１の接続点の電位は、上記オン状態のＭＯＳＦＥＴＱ１とＱ２によって回路の接地電位のようなロウレベルにされる。ヒューズ手段が切断されない状態なら、上記ＭＯＳＦＥＴＱ１のオン状態によってヒューズ手段ＦとＭＯＳＦＥＴＱ１とＱ２を通して電流が流れ、ヒューズ手段ＦとＭＯＳＦＥＴＱ１の接続点の電位は、ヒューズ手段Ｆの抵抗値と、ＭＯＳＦＥＴＱ１とＱ２の合成抵抗値との比に対応して電源電圧ＶＤＤに近いハイレベルにされる。
【０００９】
上記ヒューズ手段ＦとＭＯＳＦＥＴＱ１の接続点の電位は、上記タイミング信号ＴＧが発生された時にのみ上記のような直流電位にされ、ＭＯＳＦＥＴＱ１がオフ状態にされると、上記ロウレベルの電位はフローティンク状態になる。したがって、上記ロウレベルを安定的に保持するために次のようなラッチ回路が設けられる。上記接続点の電位は、ＣＭＯＳインバータ回路ＩＶ１の入力に供給される。このＣＭＯＳインバータ回路ＩＶ１の入力と回路の接地電位にはＭＯＳＦＥＴＱ３が設けられ、上記ＣＭＯＳインバータ回路ＩＶ１の出力信号がＭＯＳＦＥＴＱ３のゲートに帰還される。これにより、上記ヒューズ手段Ｆの切断により、タイミング信号ＴＧが発生された時にロウレベルが出力されると、インバータ回路ＩＶ１の出力信号がハイレベルとなって上記帰還用のＭＯＳＦＥＴＱ３をオン状態にしてＣＭＯＳインバータ回路ＩＶ１の入力をロウレベルにラッチさせる。
【００１０】
このラッチ動作を行うＭＯＳＦＥＴＱ３は、そのオン抵抗値は比較的大きく形成される。つまり、上記タイミング信号ＴＧがハイレベルになってＭＯＳＦＥＴＱ１がオン状態にされてヒューズ手段Ｆの切断の有無を判定するとき、何らからの理由によってＭＯＳＦＥＴＱ３がオン状態にされていても、ヒューズ手段Ｆが切断されていない状態なら、ＭＯＳＦＥＴＱ１〜Ｑ３が全てオン状態のときでも、これらの合成抵抗値を上記ヒューズ手段Ｆの持つ抵抗値に比べて十分大きく形成することによって、上記接続点の電位をＣＭＯＳインバータ回路ＩＶ１のロジックスレッショルド電位よりも高くするものである。特に制限されないが、上記ＣＭＯＳインバータ回路ＩＶ１の出力部には、出力用のＣＭＯＳインバータ回路ＩＶ２が設けられ、上記ヒューズ手段Ｆの切断の有無に対応したロウレベル／ハイレベルの出力信号ｏｕｔを形成するものである。
【００１１】
この実施例では、上記ヒューズ回路が搭載された半導体集積回路装置に対して外部端子から動作を指示する制御信号が供給されたタイミングで、上記ヒューズＦの切断の有無を判定し、それに対応した信号をラッチ回路が保持させる構成をとるために安定した動作が実現できる。つまり、上記のようにヒューズ回路は、ヒューズ手段Ｆの抵抗値に比べて十分大きな抵抗値を持つようにしたＭＯＳＦＥＴが設けられるものであるために、ヒューズ手段Ｆの切断によりロウレベルを保持した状態でも比較的大きなオン抵抗値を持つＭＯＳＦＥＴＱ３を介して接地電位を保持するため、電源ノイズやカップリング等によってインバータ回路ＩＶ１の入力ノードが、そのロジックスレッショルドを超えてしまうことの可能性が存在する。
【００１２】
本願発明に係るヒューズ回路では、上記のように何らかの原因によって、ヒューズ回路の出力信号が誤って反転しても、次の動作開始時には上記タイミング信号ＴＧが発生されて、それを修正するように動作するので安定したヒューズによる記憶動作を行わせることができる。そして、タイミング信号ＴＧは、シンクロナスＤＲＡＭのモードセット信号のように、電源安定化後でメモリ動作開始前に必ず所定時間立ち上がる信号を用いることが望ましい。これは、所定の動作開始時にしか上記タイミング信号ＴＧが発生しないから、上記ヒューズ手段Ｆが切断されない回路において、電源電圧ＶＤＤと回路の接地電位ＶＳＳとの間に流れる直流電流も一時的なものとなって消費電力を大幅に低減できるからである。
【００１３】
図２には、この発明に係る欠陥救済アドレス比較回路の一実施例の回路図が示されている。この実施例では、不良アドレスの記憶回路に前記図１に示したようなヒューズ回路が利用される。すなわち、ヒューズ手段ＦとＭＯＳＦＥＴＱ１〜Ｑ３及びインバータ回路ＩＶ１とＩＶ２により前記同様なヒューズ回路が構成され、不良アドレスに対応してヒューズ手段Ｆが切断される。複数ビットからなる不良アドレスのそれぞれのビットに対応してこの発明に係る欠陥救済アドレス比較回路が設けられるが、同図にはそのうちの１ビット分の回路が例示的に示されている。
【００１４】
上記ヒューズ回路の出力信号ｏｕｔと、インバータ回路ＩＶ３によって形成されたその反転信号とは、クロックドインバータ回路ＣＮ１とＣＮ２を相補的に選択するように用いられる。例えば、出力信号ｏｕｔがハイレベルならクロックインバータ回路ＣＮ１が動作状態にされ、クロックインバータ回路ＣＮ２は出力ハイインピーダンス状態にされる。逆に、出力信号ｏｕｔがロウレベルならクロックドインバータ回路ＣＮ２が動作状態にされ、クロックドインバータ回路ＣＮ１が出力ハイインピーダンス状態にされる。それ故、上記出力信号ｏｕｔのハイレベルとロウレベルに対応して上記クロックドインバータ回路ＣＮ１とＣＮ２が択一的に動作状態にされる。
【００１５】
上記クロックドインバータ回路ＣＮ１とＣＮ２の入力には、上記欠陥救済回路が搭載された半導体記憶装置に供給される外部アドレス信号の相補信号が入力される。つまり、上記ヒューズ手段Ｆの不良アドレス信号のビットに対応したアドレス信号が入力信号ＩＮとして上記クロックドインバータ回路ＣＮ１の入力端子に供給され、インバータ回路ＩＶ４によって反転信号がクロックドインバータ回路ＣＮ２の入力端子に供給される。
【００１６】
例えば、上記入力信号ＩＮを外部アドレス信号に対応させた場合、ヒューズ手段Ｆを切断した状態では、上記出力信号ｏｕｔがロウレベルなってクロックドインバータ回路ＣＮ２が選択状態にされる。したがって、外部アドレス信号がハイレベルならハイレベルの出力信号が得られる。特に制限されないが、上記ハイレベルが出力されたなら不一致検出と定義すると、上記ヒューズ手段Ｆが切断された状態では、それに対応された不良アドレスのビットはロウレベルであるというように設定する（Ｆ切断：不良アドレス信号がロウレベル、Ｆ非切断：不良アドレス信号がハイレベル）。
【００１７】
ヒューズ手段Ｆの切断により、上記インバータ回路ＩＶ２の出力信号ｏｕｔがロウレベルのときには、上記入力信号ＩＮに対応した外部アドレス信号がロウレベルのときにロウレベルの一致信号が形成される。上記出力信号ｏｕｔがハイレベルのときには、クロックドインバータ回路ＣＮ１が動作状態となって、上記入力信号ＩＮに対応した外部アドレス信号がハイレベルのときにロウレベルの一致信号が形成される。上記のように一致信号をロウレベルにすることにより、全ビットの一致を検出するとき、上記一致信号を並列接続されたＭＯＳＦＥＴのゲートに供給し、全てがオフ状態のときにハイレベルの一致信号を形成するようにできる。このＭＯＳＦＥＴの並列オア構成により、高速に不良アドレスの一致検出が可能になる。
【００１８】
上記とは逆に上記マルチプレクサの出力信号がハイレベルを一致信号とするようにヒューズ手段Ｆの切断を行うようにするものであってもよい。この場合には、全ビットの一致を判定するために直列形態にしたＭＯＳＦＥＴが全てオン状態によって出力信号を形成するようにすればよい。この構成では、上記直列ＭＯＳＦＥＴ回路により一致信号が形成されるから判定出力を得るのに時間がかかる反面、不良アドレスとの一致のときのみ上記直列ＭＯＳＦＥＴを通して電流が流れるから低消費電力にできる。また、いずれにしても本実施例では、不良アドレスを指示する複数ビットの各々１ビットに対して１つのヒューズを割り当てるだけでよいから、ヒューズ数の削減により比較的大きな専有面積を取る救済アドレス比較回路を簡単にできる。
【００１９】
図３には、この発明に係るバンクアクティブセットアップ同期冗長専用アドレス線方式の一実施例のブロック図が示されている。この実施例は、後述するようなシンクロナス方式のダイナミック型ＲＡＭに向けられており、／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳからなる制御信号の組み合わせによるコマンド信号のセットアップ期間を利用し、モードデコーダ回路１により出力されるバンクアクティブセットアップ信号ｓｅｔに同期して、このセットアップ信号ｓｅｔは内部のラッチ回路ＦＦに保持されて、冗長系アドレス信号をスルーパスとしてセットアップ期間のアドレス信号Ａｉを冗長回路に先渡しする。
【００２０】
これに対して、内部クロック信号ＣＬＫに同期してモードラッチ回路２を起動し、このモードラッチ回路２から出力されるバンクアクティブステート信号ｓｔに同期してアドレスラッチ回路３を起動し、外部端子から供給されるアドレス信号Ａｉの取り込みを行い、かかるラッチ回路３を通して正規系アドレス信号を出力させる。このような構成を取ることによって、冗長系アドレス信号を正規系アドレス信号に比べてセットアップ期間分だけ速く前記のような救済アドレス比較回路に入力することができ、上記セットアップ期間において不良アドレスとの一致／不一致を判定することができる。つまり、正規アドレス信号が上記ラッチ回路に取り込まれる前に、不良アドレス救済のヒット／ミスヒット信号を出力させることができる。
【００２１】
図４には、上記図３に示したバンクアクティブセットアップ同期冗長専用アドレス線方式の動作の一例を説明するためのタイミング図が示されている。外部クロックの立ち上がりに先行したコマンドセットアップ時間ｔＣＳにおいて、前記／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳからなるコマンドによってバンクアクティブが指定される。つまり、／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの組み合わせがバンクアクティブを指示するものとなると、それに対応してバンクアクティブセットアップ信号ｓｅｔがハイレベルに変化して上記ラッチ回路ＦＦに取り込まれる。
【００２２】
この結果、アドレスラッチ回路３において、上記セットアップ期間ｔＡＳのアドレス信号Ａｉを冗長回路に先渡しするスルーパスが形成され、図２に示したような救済アドレス比較回路の入力ＩＮには、上記アドレスラッチ回路３をスルーパスされた外部アドレス信号Ａｉが伝えられる。これにより、救済アドレス比較回路では、外部アドレス信号をラッチする前に不良アドレスへのアクセスであるか否かの判定を行って救済信号を形成するものである。例えば、不一致ならハイレベルとして正規アドレスへのアクセスを行うようにし、一致ならロウレベルとして正規系の回路の動作を停止して冗長回路の選択動作を指示する。
【００２３】
一方、クロック信号ＣＬＫの立ち上がりにおいて、上記取り込まれたバンクアクティブコマンドの判定が行われ、内部クロック信号に同期してバンクアクティブステート信号ｓｔが形成される。このバンクアクティブステート信号ｓｔによりアドレスラッチ回路３が動作して、外部アドレス信号Ａｉが正規系アドレスとしてラッチされ、正規系の内部アドレス信号として出力される。
【００２４】
したがって、アドレスデコーダ等の動作を開始して、メモリアレイのワード線やビット線を選択する前に、上記救済信号が形成されているので上記アドレスラッチ回路にとり込まれたアドレス信号を解読して正規回路を選択するのか、その動作を停止させて冗長回路を選択するか判っているので、正規回路と冗長回路とのアクセスを共に高速に行うようにすることができる。
【００２５】
図５には、この発明が適用される約６４ＭビットのシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実施例の全体ブロック図が示されている。同図に示されたＳＤＲＡＭは、特に制限されないが、公知の半導体集積回路の製造技術によって単結晶シリコンのような１つの半導体基板上に形成される。
【００２６】
この実施例のＳＤＲＡＭは、特に制限されないが、４つのメモリバンクのうちメモリバンク０を構成するメモリアレイ２００Ａとメモリバンク３を構成するメモリアレイ２００Ｄが例示的に示されている。つまり、４つのメモリバンクのうちの２つのメモリバンク１と２に対応したメモリアレイ２００Ｂ、２００Ｃが省略されている。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、同図に例示的に示されているメモリアレイ２００Ａと２００Ｄのようにマトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００２７】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａに結合される。センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００２８】
メモリアレイ２００Ｂないし２００Ｄも同様に、メモリアレイ２００Ｄに例示的に示されているようにロウデコーダ２０１Ｂ，センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ｂ，カラムデコーダ２０３Ｂが設けられる。上記相補Ｉ／Ｏ線はライトバッファ２１４Ａ，Ｂの出力端子及びメインアンプ２１２Ａ，Ｂの入力端子に接続される。上記メインアンプ２１２Ａ，Ｂの出力信号は、ラッチ／レジスタ２１３の入力端子に伝えられ、このラッチ／レジスタ２１３の出力信号は、出力バッファ２１１を介して外部端子から出力される。また、外部端子から入力された書き込み信号は、入力バッファ２１０を介して上記ライトバッファ２１４Ａ，Ｂの入力端子に伝えられる。上記外部端子は、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を出力するデータ入出力端子とされる。なお、上記省略されたメモリアレイ２００ＢとＣとに対応して、それぞれ上記同様なメインアンプ、ライトバッファが設けられる。
【００２９】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１３はカラムアドレスバッファ２０５とロウアドレスバッファ２０６にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのバッファが保持する。ロウアドレスバッファ２０６はリフレッシュ動作モードにおいてはリフレッシュカウンタ２０８から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ２０５の出力はカラムアドレスカウンタ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００３０】
同図において点線で示したコントローラ２０９は、特に制限されないが、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、アドレス入力端子Ａ０〜Ａ１１からの制御データとが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、モードレジスタ１０、コマンドデコーダ２０、タイミング発生回路３０及びクロックバッファ４０等を備える。
【００３１】
クロック信号ＣＬＫは、クロックバッファ４０を介して前記説明したようなクロック同期回路５０に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、出力バッファ２１１、入力バッファ２１０を活性化するタイミング信号として用いられるとともに、タイミング発生回路３０に供給され、かかるクロック信号に基づいて列アドレスバッファ２０５、行アドレスバッファ２０６及び列アドレスカウンタ２０７に供給されるタイミング信号が形成される。
【００３２】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００３３】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、出力バッファ２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントローラ２０９に供給され、その信号が例えばハイレベルのときには出力バッファ２１１は高出力インピーダンス状態にされる。
【００３４】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【００３５】
アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみの入力バッファ２１０及び出力バッファ２１１への接続などの処理によって行うことができる。
【００３６】
上記カラムアドレス信号は、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００３７】
次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。
（１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、１，２，４，８，フルページとされ、設定可能なＣＡＳレイテンシイは１，２，３とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【００３８】
上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【００３９】
（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１２とＡ１３によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがロウアドレス信号として、Ａ１２とＡ１３に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【００４０】
（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ７（×１６ビット構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【００４１】
（４）カラムアドレス・ライトコマンド（Ｗｒ）
ライト動作の態様としてモードレジスタ１０にバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタ１０にシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。
【００４２】
（５）プリチャージコマンド（Ｐｒ）
これはＡ１２とＡ１３によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。
【００４３】
（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。
【００４４】
（７）バーストストップ・イン・フルページコマンド
フルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡＳ＝ハイレベルによって指示される。
【００４５】
（８）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。
【００４６】
ＳＤＲＡＭにおいては、一方のメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。例えば、ＳＤＲＡＭは外部から供給されるデータ、アドレス、及び制御信号を内部に保持する手段を有し、その保持内容、特にアドレス及び制御信号は、特に制限されないが、メモリバンク毎に保持されるようになっている。或は、ロウアドレスストローブ・バンクアクティブコマンドサイクルによって選択されたメモリブロックにおけるワード線１本分のデータがカラム系動作の前に予め読み出し動作のためにラッチ／レジスタ２１３に保持されるようになっている。
【００４７】
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約１Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約６４Ｍビット（１Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
【００４８】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 動作電圧に対応した第１電位と接地電位に対応した第２電位との間にヒューズ手段とＭＯＳＦＥＴを直列形態に接続し、かかるＭＯＳＦＥＴのゲートに外部端子から供給される制御信号に基づいた動作開始タイミング信号を供給して一時的にオン状態し、上記ＭＯＳＦＥＴと上記ヒューズ手段の接続点の電位をラッチ回路で保持させることにより、動作の安定化を図りつつ切断されないヒューズを通した直流電流の防止できるので低消費電力化を図ることができるという効果が得られる。
【００４９】
（２） 上記ラッチ回路として、上記接続点の電位を受けるＣＭＯＳインバータ回路と、上記接続点の第２電位との間にソース−ドレイン経路が接続され、ゲートに上記ＣＭＯＳインバータ回路の出力信号が供給された帰還用ＭＯＳＦＥＴとを用いることにより動作の安定化と低消費電力化を図りつつ、回路の簡素化を実現できるという効果が得られる。
【００５０】
（３） 上記ＭＯＳＦＥＴに電流制限動作を行うＭＯＳＦＥＴを直列形態に設けることによって一層の低消費電力化と、ヒューズとの抵抗比に対応した大きなレベルの出力信号を得ることができるという効果が得られる。
【００５１】
（４） 半導体記憶装置に適用し、上記ヒューズ手段の切断の有無によって不良アドレスを記憶し、上記ラッチ回路の出力信号によりメモリアクセスのために外部端子から供給された相補のアドレス信号との比較を行う２入力のマルチプレクサを制御して救済アドレス比較回路に利用することにより、動作の安定化と低消費電力化を図りつつ、ヒューズの数が必要最小となり回路の簡素化を実現できるという効果が得られる。
【００５２】
（５） 上記バンクアクティブセットアップ信号は、外部端子から供給されるアドレス信号をラッチするアドレスラッチ回路をスルーパスさせて、上記マルチプレクサの入力に供給するために用いるようにすることにより、救済アドレス比較回路へのアドレス信号の先渡しが可能となり、冗長回路と正規回路のメモリアクセスを共に高速にできるという効果が得られる。
【００５３】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ヒューズ回路に設けられるラッチ回路は、入力と出力とが交差接続されたＣＭＯＳインバータ回路を用いるものであってもよい。上記電流制限等を行うＭＯＳＦＥＴＱ２を他の高抵抗素子に置き換えるかあるいは省略してもよい。このようにＭＯＳＦＥＴＱ２を省略する場合には、ＭＯＳＦＥＴＱ１のオン抵抗値をヒューズ手段Ｆの抵抗値に比べて十分大きく形成すればよい。マルチプレクサは、ＣＭＯＳ構成の伝送ゲート回路を用いるものであってもよい。つまり、相補の入力信号のいずれかを選択して伝達するものであればよい。だだし、このようにＣＭＯＳの伝送ゲートを用いると、入力信号がそのまま出力されるので、上記クロックドインバータ回路を用いた場合と出力信号のレベルが逆になるので、前記実施例の場合とは一致／不一致が逆のレベルになる。
【００５４】
上記ヒューズ回路は、救済アドレス比較回路に利用するものの他、信号伝達経路を切り換えて、例えば出力ビット数を変更したりする等のように回路機能を変更するために用いるもの、あるいは抵抗端子に設けられたタップ間を短絡／開放するスイッチＭＯＳＦＥＴの制御信号を形成するために用いて、抵抗回路の抵抗値を調整するという抵抗トリミング回路に利用するものであっもよい。この発明は、ヒューズ回路を備えた半導体集積回路装置に広く利用することができる。
【００５５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、動作電圧に対応した第１電位と接地電位に対応した第２電位との間にヒューズ手段とＭＯＳＦＥＴを直列形態に接続し、かかるＭＯＳＦＥＴのゲートに外部端子から供給される制御信号に基づいた動作開始タイミング信号を供給して一時的にオン状態し、上記ＭＯＳＦＥＴと上記ヒューズ手段の接続点の電位をラッチ回路で保持させることにより、動作の安定化を図りつつ切断されないヒューズを通した直流電流の防止できるので低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】この発明に係るヒューズ回路の一実施例を示す回路図である。
【図２】この発明に係る救済アドレス比較回路の一実施例を示す回路図である。
【図３】この発明に係るバンクアクティブセットアップ同期冗長専用アドレス線方式の一実施例を示すブロック図である。
【図４】この発明に係るバンクアクティブセットアップ同期冗長専用アドレス線方式の動作の一例を示すタイミング図である。
【図５】この発明が適用されるＳＤＲＡＭの一実施例を示すブロック図である。
【符号の説明】
Ｑ１〜Ｑ３…ＭＯＳＦＥＴ、ＩＶ１〜ＩＶ４…ＣＭＯＳインバータ回路、ＣＮ１，ＣＮ２…クロックドインバータ回路、Ｆ…ヒューズ手段、
１…モードデコーダ、２…モードラッチ回路、３…アドレスラッチ回路、
１０…モードレジスタ、２０…コマンドデコーダ、３０…タイミング発生回路、３０…クロックバッファ、２００Ａ〜２００Ｄ…メモリアレイ、２０１Ａ〜２０１Ｄ…ロウデコーダ、２０２Ａ〜２０２Ｄ…センスアンプ及びカラム選択回路、２０３Ａ〜２０３Ｄ…カラムデコーダ、２０５…カラムアドレスバッファ、２０６…ロウアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントローラ、２１０…入力バッファ、２１１…出力バッファ、２１２Ａ〜Ｄ…メインアンプ、２１３…ラッチ／レジスタ、２１４Ａ〜Ｄ…ライトバッファ。

Claims (3)

1. 第１電位に一端が接続され所定の記憶情報に従って選択的に切断されるヒューズ手段と、
   上記ヒューズ手段の他端と第２電位との間にソース−ドレイン経路が接続され、外部端子から供給される制御信号に基づいた動作開始タイミング信号がゲートに供給されて一時的にオン状態にされるＭＯＳＦＥＴと、
   上記ＭＯＳＦＥＴと上記ヒューズ手段の接続点の電位を受ける不良アドレスラッチ回路と、
   アドレス比較回路と、
   アドレスバッファ回路とを備え、
   上記不良アドレスラッチ回路は、上記接続点の電位を受けるＣＭＯＳインバータ回路と、上記ＣＭＯＳインバータ回路の出力信号を受けて、上記接続点の第２電位との間にソース−ドレイン経路が接続された帰還用ＭＯＳＦＥＴからなり、
   上記ＭＯＳＦＥＴには、ゲートが上記第１電位に接続されて定常的にオン状態となって実質的に抵抗素子として作用して電流制限動作を行うＭＯＳＦＥＴが直列形態に設けられるものであり、
   上記ヒューズ手段の切断の有無によって記憶される所定の記憶情報は、不良アドレス信号であり、
   上記アドレス比較回路により、上記不良アドレスラッチ回路の出力信号と外部端子から供給されるメモリアクセスのためのアドレス信号とが比較されて、一致／不一致に対応したレベルの出力信号が形成されるものであり、
   上記アドレスバッファ回路において、上記外部端子から供給されるメモリアクセスのためのアドレス信号は、外部クロック信号に同期してラッチ回路に取り込まれた正規系内部アドレス信号と、外部制御信号の組み合わせにより上記外部クロック信号に対するアドレスセットアップ期間に形成されたバンクアクティブセットアップ信号により上記ラッチ回路をスルーパスさせて得る冗長系内部アドレス信号との２系統に分離して出力されることを特徴とする半導体記憶装置。
2. 上記冗長系内部アドレス信号は、上記アドレス比較回路に入力されるアドレス信号とされ、上記正規系内部アドレス信号はロウデコーダに入力されることを特徴とする請求項１の半導体記憶装置。
3. 上記半導体記憶装置は、シンクロナス方式のダイナミック型ＲＡＭであり、
   上記外部端子から供給れる制御信号に基づいた動作開始タイミング信号は、シンクロナス方式のダイナミック型ＲＡＭのモードレジスタセット信号であることを特徴とする請求項２の半導体記憶装置。

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