JP2002535799A - アイドルメモリサイクルを用いる半導体メモリのリフレッシュの方法及び装置 - Google Patents
アイドルメモリサイクルを用いる半導体メモリのリフレッシュの方法及び装置Info
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Abstract
(57)【要約】
メモリシステムは、DRAMの様なリフレッシュを必要とするメモリを、広範囲な外部制御を要求する規則で制御するべく提供される。一つの実施例に於いて、メモリシステムは、システムバスと接続されたメモリコントローラ及びメモリブロックを含む。このメモリブロックは、有効なデータを保持するために周期的にリフレッシュされる必要があるメモリアレイを有する。メモリブロックはまた、メモリアレイのアイドルサイクルにメモリセルをリフレッシュするリフレッシュ制御回路を有する。メモリコントローラは所定のリフレッシュ時間でシステムバス上のアイドルサイクルの数をモニタする。モニタされたアイドルサイクル数がアイドルサイクルの所定必要数よりも少ない場合、メモリコントローラはシステムバス上に必要な数のアイドルサイクルを送り出す。結果として、メモリコントローラはメモリアレイがリフレッシュされうる十分なアイドルサイクルが常に存在することを確実とする。
Description
【０００１】 （技術分野） 本発明は周期的にリフレッシュされる必要のある半導体メモリに関する。更に
詳しくは、本発明はメモリのアイドルサイクルの間に半導体メモリに於いてリフ
レッシュ動作を実行するための方法及び装置に関する。
詳しくは、本発明はメモリのアイドルサイクルの間に半導体メモリに於いてリフ
レッシュ動作を実行するための方法及び装置に関する。
【０００２】 （背景技術） 動的ランダムアクセスメモリ（DRAM）のような幾つかの従来の半導体メモリは
、有効なデータを保存する目的で周期的にリフレッシュされなければならない。
典型的には、リフレッシュ動作中の外部アクセスは許可されない。加えて、機構
はメモリコントローラへDRAMがリフレッシュ動作を実行していることを通知する
ことを要求される。どのような保留メモリトランザクションも、リフレッシュ動
作が完了するまで遅延されるべきである。リフレッシュ動作はそれ故メモリアク
セスのための全体のアクセス時間を延長する。それ故外部メモリアクセスに於け
るリフレッシュ動作の影響を最小にするようなメモリシステムを設計することが
重要である。
、有効なデータを保存する目的で周期的にリフレッシュされなければならない。
典型的には、リフレッシュ動作中の外部アクセスは許可されない。加えて、機構
はメモリコントローラへDRAMがリフレッシュ動作を実行していることを通知する
ことを要求される。どのような保留メモリトランザクションも、リフレッシュ動
作が完了するまで遅延されるべきである。リフレッシュ動作はそれ故メモリアク
セスのための全体のアクセス時間を延長する。それ故外部メモリアクセスに於け
るリフレッシュ動作の影響を最小にするようなメモリシステムを設計することが
重要である。
【０００３】 多くのその他の方法がこれら半導体メモリをリフレッシュするために提案され
てきた。一般的に「CAS before RAS」として言及されるそれらの方法の１つはロ
ウアクセス信号RAS#をアサートするのに先立ちカラムアクセス信号CAS#をアサー
トすることによって、外部装置がリフレッシュ動作に合図を送る。通常のアクセ
ス中、カラムアドレスストローブ信号RAS#はカラムアドレスストローブ信号CAS#
より前にアサートされる。「CAS before RAS」状態の検出に応じて、メモリはリ
フレッシュ動作を実行する。リフレッシュ動作は典型的にはリフレッシュされる
べきメモリのロウを読み取ることで実行される。「CAS before RAS」リフレッシ
ュスキームは、１９９１年にMemory Products Date Book（uPD424248 262,144x4
-Bit Dynamic CMOS RAM, NEC Electronics, pp 6-101 to 6-113）に記述されて
いる。この参考文献はまた「CAS before RAS」リフレッシュ方法のバリエーショ
ンである隠されたリフレッシュを図示してもいる。リフレッシュのためのこれら
の方法は半導体メモリ及び外部装置との間のハンドシェイクコミュニケーション
（handshake communication）を要求し、外部装置にメモリのリフレッシュを制
御させる。
てきた。一般的に「CAS before RAS」として言及されるそれらの方法の１つはロ
ウアクセス信号RAS#をアサートするのに先立ちカラムアクセス信号CAS#をアサー
トすることによって、外部装置がリフレッシュ動作に合図を送る。通常のアクセ
ス中、カラムアドレスストローブ信号RAS#はカラムアドレスストローブ信号CAS#
より前にアサートされる。「CAS before RAS」状態の検出に応じて、メモリはリ
フレッシュ動作を実行する。リフレッシュ動作は典型的にはリフレッシュされる
べきメモリのロウを読み取ることで実行される。「CAS before RAS」リフレッシ
ュスキームは、１９９１年にMemory Products Date Book（uPD424248 262,144x4
-Bit Dynamic CMOS RAM, NEC Electronics, pp 6-101 to 6-113）に記述されて
いる。この参考文献はまた「CAS before RAS」リフレッシュ方法のバリエーショ
ンである隠されたリフレッシュを図示してもいる。リフレッシュのためのこれら
の方法は半導体メモリ及び外部装置との間のハンドシェイクコミュニケーション
（handshake communication）を要求し、外部装置にメモリのリフレッシュを制
御させる。
【０００４】 周期的にリフレッシュされるべきその他の従来の半導体メモリはシンクロナス
DRAM（SDRAM）である。ある従来のSDRAMは外部装置より受信された制御信号（例
えばRAS#、CAS#、CS#、WE#、及びCKE）に応じてリフレッシュ動作を開始させる
。これらの制御信号はSDRAMのリフレッシュ動作を制御するために用いられるコ
マンドコードを提供するべくデコードされる。例えば、制御信号RAS#、CAS#、CS
#、WE#、及びCKEが０、０、０、１、及び１の値を有する時、自動リフレッシュ
動作を開始させるための制御コードが生成される。同時に、同様の制御信号が０
、０、０、１、及び０の値を有する場合、自己リフレッシュ動作を開始させるた
めの制御コードが生成される。このSDRAMはその詳細が、IBM0316409C, l6Mbit S
ynchronous DRAM data sheet（1996, IBM Corporation）に記述されている。
DRAM（SDRAM）である。ある従来のSDRAMは外部装置より受信された制御信号（例
えばRAS#、CAS#、CS#、WE#、及びCKE）に応じてリフレッシュ動作を開始させる
。これらの制御信号はSDRAMのリフレッシュ動作を制御するために用いられるコ
マンドコードを提供するべくデコードされる。例えば、制御信号RAS#、CAS#、CS
#、WE#、及びCKEが０、０、０、１、及び１の値を有する時、自動リフレッシュ
動作を開始させるための制御コードが生成される。同時に、同様の制御信号が０
、０、０、１、及び０の値を有する場合、自己リフレッシュ動作を開始させるた
めの制御コードが生成される。このSDRAMはその詳細が、IBM0316409C, l6Mbit S
ynchronous DRAM data sheet（1996, IBM Corporation）に記述されている。
【０００５】 その他のシンクロナスDRAMはメモリリフレッシュの処理のための明示（explic
it）コマンドコードを用いて来た。これらはSLDRAM「4M x 18 SLDRAM CONS400.P
65 - Rev. 9/22/97, 400 Mb/s/pin SLDRAM SLD4M18DR400 4Mxl8 SLDRAM Data Sh
eet, SLDRAM Consortium」及びRambus DRAM（RDRAM）を含む。[Direct Rambus T
echnology Disclosure, 30 10/15/97, Rambus Inc.]上述されたコマンドコード
の全ては外部装置によって生成され、またメモリ装置と通信されるべきであって
、それによって半導体メモリに対するインタフェースを複雑にする。インタフェ
ースはその時、SRAMのようなよりシンプルな装置のインタフェースと矛盾するよ
うになる。
it）コマンドコードを用いて来た。これらはSLDRAM「4M x 18 SLDRAM CONS400.P
65 - Rev. 9/22/97, 400 Mb/s/pin SLDRAM SLD4M18DR400 4Mxl8 SLDRAM Data Sh
eet, SLDRAM Consortium」及びRambus DRAM（RDRAM）を含む。[Direct Rambus T
echnology Disclosure, 30 10/15/97, Rambus Inc.]上述されたコマンドコード
の全ては外部装置によって生成され、またメモリ装置と通信されるべきであって
、それによって半導体メモリに対するインタフェースを複雑にする。インタフェ
ースはその時、SRAMのようなよりシンプルな装置のインタフェースと矛盾するよ
うになる。
【０００６】 別の従来のDRAMリフレッシュスキームは特定のリフレッシュ制御信号を組み込
む。これらのスキームは拡張DRAM（EDRAM）「DM2202/2212 EDRAM, lMbx4 Enhenc
ed Dynamic RAM, 1994, Ramtron International Corporation」及びキャッシュD
RAM（CDRAM）「Dosaka at. al, US Patent No. 5,559,750」によって例証される
。EDRAM及びCDRAMの双方に於いて、特定の外部リフレッシュ信号がリフレッシュ
動作を開始させるべく用いられる。前述の装置の外部信号に顕著であるが、この
追加的な外部信号はSRAM及びその他のシンプルなインタフェース装置と互換性を
持たない。
む。これらのスキームは拡張DRAM（EDRAM）「DM2202/2212 EDRAM, lMbx4 Enhenc
ed Dynamic RAM, 1994, Ramtron International Corporation」及びキャッシュD
RAM（CDRAM）「Dosaka at. al, US Patent No. 5,559,750」によって例証される
。EDRAM及びCDRAMの双方に於いて、特定の外部リフレッシュ信号がリフレッシュ
動作を開始させるべく用いられる。前述の装置の外部信号に顕著であるが、この
追加的な外部信号はSRAM及びその他のシンプルなインタフェース装置と互換性を
持たない。
【０００７】 DRAMの用いられていないアイドルメモリサイクル間のリフレッシュ動作を実行
するためのスキームが、本発明者により米国特許出願番号第09/076,608号の「Me
thod And Structure For Controlling Operation Of A DRAM Array」、米国特許
出願番号第09/037,396号の「Method And Apparatus For l-T SRAM Compatible M
emory」、米国特許出願番号第09/165,228号「Method And Apparatus For Comple
te Hiding Of The Refresh Of A Semiconductor Memory」、及び米国特許出願番
号第09/181,840号「Method And Apparatus For Increasing The Time Available
For Refresh For l-T SRAM Compatible Devices」で言及されている。
するためのスキームが、本発明者により米国特許出願番号第09/076,608号の「Me
thod And Structure For Controlling Operation Of A DRAM Array」、米国特許
出願番号第09/037,396号の「Method And Apparatus For l-T SRAM Compatible M
emory」、米国特許出願番号第09/165,228号「Method And Apparatus For Comple
te Hiding Of The Refresh Of A Semiconductor Memory」、及び米国特許出願番
号第09/181,840号「Method And Apparatus For Increasing The Time Available
For Refresh For l-T SRAM Compatible Devices」で言及されている。
【０００８】 （発明の開示） それにより本発明はメモリコントローラ及び１つ若しくは複数の一般的にシス
テムバスへと接続されたメモリブロックとを有するメモリシステムを提供する。
各々のメモリブロックは有効なデータを保持するために周期的にリフレッシュさ
れる必要のあるメモリセルのアレイを有する。各々のメモリブロックはまたメモ
リアレイのアイドルサイクルの間メモリセルをリフレッシュするリフレッシュコ
ントロール回路を有する。
テムバスへと接続されたメモリブロックとを有するメモリシステムを提供する。
各々のメモリブロックは有効なデータを保持するために周期的にリフレッシュさ
れる必要のあるメモリセルのアレイを有する。各々のメモリブロックはまたメモ
リアレイのアイドルサイクルの間メモリセルをリフレッシュするリフレッシュコ
ントロール回路を有する。
【０００９】 メモリコントローラはリフレッシュ時間に、システムバス上のアイドルサイク
ルの数をモニタするリフレッシュマネージャを有し、リフレッシュ時間にモニタ
された数のアイドルサイクルがアイドルサイクルの所定の数よりも少ない場合、
システムバス上に１つ若しくは複数のアイドルサイクルを送り出す。例えば１つ
の実施例に於いて、メモリセルの８つのロウのためのリフレッシュ時間は20.48
μ秒である。リフレッシュマネージャが20.48μ秒のリフレッシュ時間にシステ
ムバス上の８つのアイドルサイクルよりも少ない数を検出した場合、リフレッシ
ュマネージャはリフレッシュ時間の終点（end）に於けるシステムバス上へ適切
な数のアイドルサイクルを送り出す。例えばリフレッシュマネージャがリフレッ
シュ時間にシステムバス上の６つのアイドルサイクルのみを検出する場合、リフ
レッシュマネージャはリフレッシュ時間の終点に於いてシステムバス上に２つの
追加的なアイドルサイクルを送り出してもよい。結果として８つのアイドルサイ
クルがシステムバス上に提供される。各々のメモリブロックがシステムバス上の
アイドルサイクルの間保留リフレッシュ動作を実行する。結果としてメモリセル
の８つのロウが常にリフレッシュ時間の終点の８つのサイクル（若しくはより短
いサイクル）内で常にリフレッシュされる。リフレッシュマネージャがリフレッ
シュ時間の終点に於いて幾つかのアイドルサイクルを送り出さなくてもよい確率
も比較的高い。更にはアイドルサイクルが送り出されたとしても、これらのアイ
ドルサイクルのために要求される最大の時間はリフレッシュ時間の小部分（例え
ば0.4％）である。
ルの数をモニタするリフレッシュマネージャを有し、リフレッシュ時間にモニタ
された数のアイドルサイクルがアイドルサイクルの所定の数よりも少ない場合、
システムバス上に１つ若しくは複数のアイドルサイクルを送り出す。例えば１つ
の実施例に於いて、メモリセルの８つのロウのためのリフレッシュ時間は20.48
μ秒である。リフレッシュマネージャが20.48μ秒のリフレッシュ時間にシステ
ムバス上の８つのアイドルサイクルよりも少ない数を検出した場合、リフレッシ
ュマネージャはリフレッシュ時間の終点（end）に於けるシステムバス上へ適切
な数のアイドルサイクルを送り出す。例えばリフレッシュマネージャがリフレッ
シュ時間にシステムバス上の６つのアイドルサイクルのみを検出する場合、リフ
レッシュマネージャはリフレッシュ時間の終点に於いてシステムバス上に２つの
追加的なアイドルサイクルを送り出してもよい。結果として８つのアイドルサイ
クルがシステムバス上に提供される。各々のメモリブロックがシステムバス上の
アイドルサイクルの間保留リフレッシュ動作を実行する。結果としてメモリセル
の８つのロウが常にリフレッシュ時間の終点の８つのサイクル（若しくはより短
いサイクル）内で常にリフレッシュされる。リフレッシュマネージャがリフレッ
シュ時間の終点に於いて幾つかのアイドルサイクルを送り出さなくてもよい確率
も比較的高い。更にはアイドルサイクルが送り出されたとしても、これらのアイ
ドルサイクルのために要求される最大の時間はリフレッシュ時間の小部分（例え
ば0.4％）である。
【００１０】 アイドルサイクルが押しやられている間、リフレッシュマネージャはメモリシ
ステムのアクセスクライアントにメモリアクセスが延期され得ることを通知する
制御信号をアサートする。アイドルサイクルが送り出された後、リフレッシュマ
ネージャはアクセスクライアントにメモリアクセスが進行できることを通知する
べく制御信号をデアサートする。
ステムのアクセスクライアントにメモリアクセスが延期され得ることを通知する
制御信号をアサートする。アイドルサイクルが送り出された後、リフレッシュマ
ネージャはアクセスクライアントにメモリアクセスが進行できることを通知する
べく制御信号をデアサートする。
【００１１】 特殊な実施例に於いて、リフレッシュマネージャはシステムバス上のアイドル
サイクルの数をカウントするためのアイドルサイクルカウンタを有する。システ
ムバス上のアイドルサイクルの数がアイドルサイクルの所定の数と等しい時、ア
イドルサイクルカウンタはFULL信号を生成する。リフレッシュカウンタはFULL信
号をレシーブするために接続される。アイドルサイクルカウンタよりFULL信号を
レシーブするのに先立ちリフレッシュ時間が終了することをリフレッシュカウン
タが確定した場合、リフレッシュカウンタはシステムバス上にアイドルサイクル
を送り出す制御信号をアサートする。リフレッシュカウンタがリフレッシュ時間
の満了に先立ってFULL信号をレシーブする場合、リフレッシュカウンタはリセッ
トされ、それにより新しいリフレッシュ時間が開始される。
サイクルの数をカウントするためのアイドルサイクルカウンタを有する。システ
ムバス上のアイドルサイクルの数がアイドルサイクルの所定の数と等しい時、ア
イドルサイクルカウンタはFULL信号を生成する。リフレッシュカウンタはFULL信
号をレシーブするために接続される。アイドルサイクルカウンタよりFULL信号を
レシーブするのに先立ちリフレッシュ時間が終了することをリフレッシュカウン
タが確定した場合、リフレッシュカウンタはシステムバス上にアイドルサイクル
を送り出す制御信号をアサートする。リフレッシュカウンタがリフレッシュ時間
の満了に先立ってFULL信号をレシーブする場合、リフレッシュカウンタはリセッ
トされ、それにより新しいリフレッシュ時間が開始される。
【００１２】 各々のメモリブロック内で、アクセスアービタは（メモリコントローラにより
開始される）外部アクセスリクエスト及び（メモリブロック内で生成される）リ
フレッシュリクエストをレシーブする。アクセスアービタはどのような保留外部
アクセスリクエストも常に優先して許可する。アクセスアービタは保留外部アク
セスリクエストが存在しない場合のみリフレッシュリクエストが認可される事を
許可する。結果として、リフレッシュリクエストは外部アクセスリクエストを妨
げない。リフレッシュ動作は自然に発生するアイドルサイクル若しくは送り出さ
れたアイドルサイクルの間働く。
開始される）外部アクセスリクエスト及び（メモリブロック内で生成される）リ
フレッシュリクエストをレシーブする。アクセスアービタはどのような保留外部
アクセスリクエストも常に優先して許可する。アクセスアービタは保留外部アク
セスリクエストが存在しない場合のみリフレッシュリクエストが認可される事を
許可する。結果として、リフレッシュリクエストは外部アクセスリクエストを妨
げない。リフレッシュ動作は自然に発生するアイドルサイクル若しくは送り出さ
れたアイドルサイクルの間働く。
【００１３】 その他の実施例に於いてメモリブロックは論理的に２つ若しくはそれより多い
セットへと分割される。この実施例ではリフレッシュマネージャはリフレッシュ
時間にメモリブロックの各々のセット内で発生するアイドルサイクルの数をモニ
タする。リフレッシュマネージャはリフレッシュ時間にメモリブロックの少なく
とも１つのセットに於いて発生するアイドルサイクルの数がアイドルサイクルの
所定の数よりも小さい場合のみシステムバスのアイドルサイクルを送り出す。
セットへと分割される。この実施例ではリフレッシュマネージャはリフレッシュ
時間にメモリブロックの各々のセット内で発生するアイドルサイクルの数をモニ
タする。リフレッシュマネージャはリフレッシュ時間にメモリブロックの少なく
とも１つのセットに於いて発生するアイドルサイクルの数がアイドルサイクルの
所定の数よりも小さい場合のみシステムバスのアイドルサイクルを送り出す。
【００１４】 本発明の更に別の実施例に於いて、リフレッシュマネージャはリフレッシュ時
間に発生するアイドルサイクルの数に関係なく、リフレッシュ時間が終了になっ
た後にシステムバス上に所定の数のアイドルサイクルを送り出すべく修正される
。例えばリフレッシュマネージャは各リフレッシュ時間の終点で８つのアイドル
サイクルを送り出す。
間に発生するアイドルサイクルの数に関係なく、リフレッシュ時間が終了になっ
た後にシステムバス上に所定の数のアイドルサイクルを送り出すべく修正される
。例えばリフレッシュマネージャは各リフレッシュ時間の終点で８つのアイドル
サイクルを送り出す。
【００１５】 （発明を実施するための最良の形態） 従来技術に照らして、外部メモリアクセスに於けるリフレッシュ操作の影響が
最小化されるようなメモリ装置を構築する事が求められた。よって本発明は、リ
フレッシュ操作の大部分がアイドルメモリサイクル間のメモリ装置に於いて進行
するようなメモリシステムを提供する。アイドルメモリサイクルとは、メモリ装
置に対する進行中若しくは保留中のメモリアクセスが存在しないクロックサイク
ルの事である。
最小化されるようなメモリ装置を構築する事が求められた。よって本発明は、リ
フレッシュ操作の大部分がアイドルメモリサイクル間のメモリ装置に於いて進行
するようなメモリシステムを提供する。アイドルメモリサイクルとは、メモリ装
置に対する進行中若しくは保留中のメモリアクセスが存在しないクロックサイク
ルの事である。
【００１６】 飽和は、メモリアクセスがメモリリフレッシュに必要とされる時間よりも長い
時間に渡って持続される場合生じ得る。この場合、本発明はメモリアクセスを中
断させ、アイドルサイクルにリフレッシュ操作を実行させる。しかし本発明に於
いてリフレッシュ操作を実行する機構は、明示的なコマンドコード若しくは信号
の使用のような外部信号を要求しない。このことは例えばSRAMと互換可能な単純
なメモリインタフェースの具体化を許可する。
時間に渡って持続される場合生じ得る。この場合、本発明はメモリアクセスを中
断させ、アイドルサイクルにリフレッシュ操作を実行させる。しかし本発明に於
いてリフレッシュ操作を実行する機構は、明示的なコマンドコード若しくは信号
の使用のような外部信号を要求しない。このことは例えばSRAMと互換可能な単純
なメモリインタフェースの具体化を許可する。
【００１７】 図１は本発明の１つの実施例によるメモリシステム１０のブロック図である。
メモリシステム１０はメモリブロック１００−１１５及びメモリコントローラ１
２０を有する。メモリコントローラ１２０はプロセッサ若しくはシステムロジッ
ク（system logic）の一部であり得る。各メモリブロック１００−１１５は、有
効なデータを保持するために周期的なリフレッシュを必要とするDRAMセルのアレ
イを有する。メモリブロック１０２−１１４は簡潔にする目的で図示されていな
い。本実施例がリフレッシュを必要とするメモリブロック（例えばSRAM装置）を
有するとは言え、リフレッシュを必要としないその他のメモリ装置がメモリブロ
ック１００−１１５と同様に同一のバスに接続され得る。各メモリブロック１０
０−１１５はメモリコントローラ１２０よりも次の信号をレシーブするべく接続
されている。その信号とは双方向（bi-directional）データ信号DQ[31:0]、外部
アドレス信号EA[22:0]、アドレスストローブ信号ADS#、及び書き込み／読み出し
可能信号WR#である。各メモリブロック１００−１１５は専用のチップセレクト
信号CS#をレシーブする。例えばメモリブロック１００及び１０１はチップセレ
クト信号CS#[0]及びCS#[l]をそれぞれレシーブする。クロック信号CLKはメモリ
ブロック１００−１１５及びメモリコントローラ１２０の間のメモリトランザク
ションを同期させるべく提供される。
メモリシステム１０はメモリブロック１００−１１５及びメモリコントローラ１
２０を有する。メモリコントローラ１２０はプロセッサ若しくはシステムロジッ
ク（system logic）の一部であり得る。各メモリブロック１００−１１５は、有
効なデータを保持するために周期的なリフレッシュを必要とするDRAMセルのアレ
イを有する。メモリブロック１０２−１１４は簡潔にする目的で図示されていな
い。本実施例がリフレッシュを必要とするメモリブロック（例えばSRAM装置）を
有するとは言え、リフレッシュを必要としないその他のメモリ装置がメモリブロ
ック１００−１１５と同様に同一のバスに接続され得る。各メモリブロック１０
０−１１５はメモリコントローラ１２０よりも次の信号をレシーブするべく接続
されている。その信号とは双方向（bi-directional）データ信号DQ[31:0]、外部
アドレス信号EA[22:0]、アドレスストローブ信号ADS#、及び書き込み／読み出し
可能信号WR#である。各メモリブロック１００−１１５は専用のチップセレクト
信号CS#をレシーブする。例えばメモリブロック１００及び１０１はチップセレ
クト信号CS#[0]及びCS#[l]をそれぞれレシーブする。クロック信号CLKはメモリ
ブロック１００−１１５及びメモリコントローラ１２０の間のメモリトランザク
ションを同期させるべく提供される。
【００１８】 記述された実施例に於いて、メモリブロック１００−１１５は同一である。し
かしその他の実施例に於いてこれらメモリブロックは異なった回路を含んでもよ
い。更に１６のメモリブロックが記述されているが、その他の実施例に於いてそ
の他の数のメモリブロックであってもよいことがご理解頂けよう。CS#信号の数
はしかるべく変化し得る。加えて、その他の幅を有するデータ及びアドレス信号
がその他の実施例に於いて用いられてもよい。
かしその他の実施例に於いてこれらメモリブロックは異なった回路を含んでもよ
い。更に１６のメモリブロックが記述されているが、その他の実施例に於いてそ
の他の数のメモリブロックであってもよいことがご理解頂けよう。CS#信号の数
はしかるべく変化し得る。加えて、その他の幅を有するデータ及びアドレス信号
がその他の実施例に於いて用いられてもよい。
【００１９】 各メモリブロック１００−１１５はDRAMメモリセルの複数のロウ及びカラムを
有する１つ若しくは複数のメモリアレイを有する。各メモリブロック１００−１
１５はまた、DRAMに関連する全ての従来の回路、例えばワード線ドライバ、セン
スアンプ及びカラムマルチプレクサ等を含む。その他の実施例に於いてメモリブ
ロック１００−１１５は加えてリフレッシュ操作を必要としないメモリアレイを
有する。
有する１つ若しくは複数のメモリアレイを有する。各メモリブロック１００−１
１５はまた、DRAMに関連する全ての従来の回路、例えばワード線ドライバ、セン
スアンプ及びカラムマルチプレクサ等を含む。その他の実施例に於いてメモリブ
ロック１００−１１５は加えてリフレッシュ操作を必要としないメモリアレイを
有する。
【００２０】 図２はメモリブロック１００の略図である。メモリブロック１００は、メモリ
アレイ２０１、センスアンプ２０２、マルチプレクサ２０３、入／出力バッファ
２０４、メモリアレイシーケンサ２０５、アクセスアービタ２０６、リフレッシ
ュコントローラ２０７、外部アクセスコントロール２０８、トランスミッション
ゲート２０９及び２１０、及びアドレスラッチ２１１を有する。
アレイ２０１、センスアンプ２０２、マルチプレクサ２０３、入／出力バッファ
２０４、メモリアレイシーケンサ２０５、アクセスアービタ２０６、リフレッシ
ュコントローラ２０７、外部アクセスコントロール２０８、トランスミッション
ゲート２０９及び２１０、及びアドレスラッチ２１１を有する。
【００２１】 記述された実施例に於いて、各メモリブロック１００−１１５は、独自のメモ
リアレイシーケンサ２０５、アクセスアービタ２０６、リフレッシュコントロー
ラ２０７、外部アクセスコントロール２０８、トランスミッションゲート２０９
及び２１０、及びアドレスラッチ２１１を有する。アドレスラッチ２１１は交差
結合（cross-coupled）されたインバータによって形成された複数のストレージ
要素を含む。例えばストレージ要素２１２は、交差結合されたインバータ２１３
及び２１４を含み、メモリアレイ２０１へと提供されるべくアドレス値の１ビッ
トをストアする。この実施例に於いて、メモリシステム１０は、複数のバンクシ
ステムとして構成され、パラレルな動作が異なったバンクに於いて同時に動作し
得ることを特徴とする。このような多重バンクメモリ構造は本発明者によって"M
ethod And Apparatus For l-T SRAM Compatible Memory"とタイトルされた米国
出願番号第09/037,396号に記述されているものと類似する。
リアレイシーケンサ２０５、アクセスアービタ２０６、リフレッシュコントロー
ラ２０７、外部アクセスコントロール２０８、トランスミッションゲート２０９
及び２１０、及びアドレスラッチ２１１を有する。アドレスラッチ２１１は交差
結合（cross-coupled）されたインバータによって形成された複数のストレージ
要素を含む。例えばストレージ要素２１２は、交差結合されたインバータ２１３
及び２１４を含み、メモリアレイ２０１へと提供されるべくアドレス値の１ビッ
トをストアする。この実施例に於いて、メモリシステム１０は、複数のバンクシ
ステムとして構成され、パラレルな動作が異なったバンクに於いて同時に動作し
得ることを特徴とする。このような多重バンクメモリ構造は本発明者によって"M
ethod And Apparatus For l-T SRAM Compatible Memory"とタイトルされた米国
出願番号第09/037,396号に記述されているものと類似する。
【００２２】 その他の実施例に於いて複数のメモリアレイ（例えば２０１のようなもの）は
、単一のメモリアレイシーケンサ２０５、アクセスアービタ２０６、リフレッシ
ュコントローラ２０７、外部アクセスコントロール２０８、トランスミッション
ゲート２０９及び２１０、及びアドレスラッチ２１１によって制御される。
、単一のメモリアレイシーケンサ２０５、アクセスアービタ２０６、リフレッシ
ュコントローラ２０７、外部アクセスコントロール２０８、トランスミッション
ゲート２０９及び２１０、及びアドレスラッチ２１１によって制御される。
【００２３】 本実施例に於いてメモリアレイ２０１は8K（8192）のロウ及び8Kのカラムを有
し、６４メガビットのメモリをもたらす。各メモリ記憶位置にアクセスするため
、外部アドレス信号EA[22:0]は各メモリブロック１００−１１５へと提供される
。その他の実施例に於いてはメモリアレイ２０１が異なったサイズを有し、それ
によって異なる数の外部アドレス信号を要求することがご理解頂けよう。データ
を感知し、復元し、及び書き込み動作を行うセンスアンプ回路２０２に於けるセ
ンスアンプはメモリアレイ２０１に於ける各カラムと関連する。各メモリアクセ
ス間にメモリアレイ２０１の１つのロウが活動化され、そのロウの8Kのメモリセ
ルが各カラムに於けるセンスアンプ２０２へと接続される。センスアンプ２０２
はマルチプレクサ２０３を介して入／出力バッファ２０４へと接続される。
し、６４メガビットのメモリをもたらす。各メモリ記憶位置にアクセスするため
、外部アドレス信号EA[22:0]は各メモリブロック１００−１１５へと提供される
。その他の実施例に於いてはメモリアレイ２０１が異なったサイズを有し、それ
によって異なる数の外部アドレス信号を要求することがご理解頂けよう。データ
を感知し、復元し、及び書き込み動作を行うセンスアンプ回路２０２に於けるセ
ンスアンプはメモリアレイ２０１に於ける各カラムと関連する。各メモリアクセ
ス間にメモリアレイ２０１の１つのロウが活動化され、そのロウの8Kのメモリセ
ルが各カラムに於けるセンスアンプ２０２へと接続される。センスアンプ２０２
はマルチプレクサ２０３を介して入／出力バッファ２０４へと接続される。
【００２４】 記述された実施例に於いて、メモリコントローラ１２０は全体の外部アドレス
EA[22:0]をアドレスバスへと一度でドライブ（drive）する。しかし、アドレス
が別個のクロックサイクル若しくはクロック位相部分でアドレスバスへと多重送
信され、それにより要求された数のアドレス信号を減少させることがご理解頂け
よう。好適な実施例に於いて、アドレスストローブ信号ADS#及びシステムクロッ
クCLK信号方式は、ペンティアム（登録商標）プロセッサ3.3VパイプラインBSRAM
仕様バージョン2.0（May 25, 1995, Intel）に於いて述べられた同期式（synchr
onous）静的ランダムアクセスメモリのためのインダストリスタンダード（indus
try standard）と類似する。
EA[22:0]をアドレスバスへと一度でドライブ（drive）する。しかし、アドレス
が別個のクロックサイクル若しくはクロック位相部分でアドレスバスへと多重送
信され、それにより要求された数のアドレス信号を減少させることがご理解頂け
よう。好適な実施例に於いて、アドレスストローブ信号ADS#及びシステムクロッ
クCLK信号方式は、ペンティアム（登録商標）プロセッサ3.3VパイプラインBSRAM
仕様バージョン2.0（May 25, 1995, Intel）に於いて述べられた同期式（synchr
onous）静的ランダムアクセスメモリのためのインダストリスタンダード（indus
try standard）と類似する。
【００２５】 外部アクセスは以下のように働く。外部アクセスコントロール２０８はメモリ
コントローラ１２０より書き込み／読み出し信号WR#、アドレスストローブ信号A
DS#、システムクロック信号CLK、及び外部アドレス信号EA[22:0]をレシーブする
ために結合される。これらの信号に応じて、外部アクセスコントロール２０８は
（外部アドレス信号EA[22:0]と等しい）外部アクセスアドレスEAAを生成し、ア
クセス保留可能信号EAPEN#をアサートする。
コントローラ１２０より書き込み／読み出し信号WR#、アドレスストローブ信号A
DS#、システムクロック信号CLK、及び外部アドレス信号EA[22:0]をレシーブする
ために結合される。これらの信号に応じて、外部アクセスコントロール２０８は
（外部アドレス信号EA[22:0]と等しい）外部アクセスアドレスEAAを生成し、ア
クセス保留可能信号EAPEN#をアサートする。
【００２６】 メモリブロック１００へのメモリアクセスを開始するために、メモリコントロ
ーラ１２０はアドレスストローブ信号ADS#をローにアサートし、チップ選択信号
CS#[0]をローにアサートし、外部アドレスバス上に外部アドレス信号EA[22:0]を
提供する。CLK信号の上がりエッジ（rising edge）に於いて、外部アクセスコン
トロール２０８はアドレスストローブ信号ADS#及びチップ選択信号CS#[0]の状態
を評価する。もし両方の信号がローであると検出される場合、外部アクセスコン
トロール２０８は外部アクセス保留信号EAPEN#をローにアサートすることにより
外部アクセスを開始させる。
ーラ１２０はアドレスストローブ信号ADS#をローにアサートし、チップ選択信号
CS#[0]をローにアサートし、外部アドレスバス上に外部アドレス信号EA[22:0]を
提供する。CLK信号の上がりエッジ（rising edge）に於いて、外部アクセスコン
トロール２０８はアドレスストローブ信号ADS#及びチップ選択信号CS#[0]の状態
を評価する。もし両方の信号がローであると検出される場合、外部アクセスコン
トロール２０８は外部アクセス保留信号EAPEN#をローにアサートすることにより
外部アクセスを開始させる。
【００２７】 アクセスアービタ２０６は外部アクセス保留信号EAPEN#をレシーブするために
接続されている。ローの外部アクセス保留信号EAPEN#を検出に際して、アクセス
アービタ２０６はハイの外部アドレス選択信号EASELをアサートする。ハイの外
部アドレス選択信号EASELはトランスミッションゲート２１０に対して外部アク
セスコントロール２０８よりアドレスラッチ２１１へと外部アクセスアドレスEA
Aを経路指定する。アドレスラッチ２１１はメモリアレイ２０１へと外部アクセ
スアドレスEAAを提供する。ローの外部アクセス保留信号EAPEN#の検出に際し、
アクセスアービタ２０６はメモリアレイシーケンサ２０５へと提供される外部ア
クセス信号EA#をアサートする。ローをアサートされた外部アクセス信号EA#に応
じて、メモリアレイシーケンサ２０５はロウアドレスストローブRAS#、カラムア
クセスストローブCAS#、センスアンプ可能SEN#、及びプリチャージPRC#のDRAM制
御信号を、メモリアレイ２０１へとアレイの動作を制御の為に提供する。セルフ
タイム法（self-timed manner）でRAS#、CAS#、SEN#、及びPRC#の信号を生成す
る方法が、本発明者により"Method And Structure For Controlling Operation
Of A DRAM Array"とタイトルされた米国特許出願番号第09/076,608号に言及され
ており、ここで言及したことで本明細書の一部とされたい。この方法でRAS#、CA
S#、SEN#、及びPRC#の信号を生成することは、メモリサイクルが１つのクロック
サイクル中で完了することを可能とする。
接続されている。ローの外部アクセス保留信号EAPEN#を検出に際して、アクセス
アービタ２０６はハイの外部アドレス選択信号EASELをアサートする。ハイの外
部アドレス選択信号EASELはトランスミッションゲート２１０に対して外部アク
セスコントロール２０８よりアドレスラッチ２１１へと外部アクセスアドレスEA
Aを経路指定する。アドレスラッチ２１１はメモリアレイ２０１へと外部アクセ
スアドレスEAAを提供する。ローの外部アクセス保留信号EAPEN#の検出に際し、
アクセスアービタ２０６はメモリアレイシーケンサ２０５へと提供される外部ア
クセス信号EA#をアサートする。ローをアサートされた外部アクセス信号EA#に応
じて、メモリアレイシーケンサ２０５はロウアドレスストローブRAS#、カラムア
クセスストローブCAS#、センスアンプ可能SEN#、及びプリチャージPRC#のDRAM制
御信号を、メモリアレイ２０１へとアレイの動作を制御の為に提供する。セルフ
タイム法（self-timed manner）でRAS#、CAS#、SEN#、及びPRC#の信号を生成す
る方法が、本発明者により"Method And Structure For Controlling Operation
Of A DRAM Array"とタイトルされた米国特許出願番号第09/076,608号に言及され
ており、ここで言及したことで本明細書の一部とされたい。この方法でRAS#、CA
S#、SEN#、及びPRC#の信号を生成することは、メモリサイクルが１つのクロック
サイクル中で完了することを可能とする。
【００２８】 外部メモリアクセスを除く各クロックサイクルはアイドルクロックサイクルと
呼ばれる。メモリのリフレッシュ操作はメモリアレイ２０１のロウを読み出すこ
とによってアイドルクロックサイクル間に動作し得る。リフレッシュコントロー
ラ２０７はアクセスアービタ２０６へと提供されるリフレッシュ保留可能信号RF
PEN#、及びトランスミッションゲート２０９へと提供されるリフレッシュアドレ
スRFAを生成する。リフレッシュコントローラ２０７は、アクセスアービタ２０
６よりリフレッシュ肯定応答信号RFACK#をレシーブするために接続される。リフ
レッシュアドレスRFAはリフレッシュされるべきメモリアレイ２０１のロウのア
ドレスである。メモリアレイ２０１は一度に１つのロウがリフレッシュされ、本
実施例に於いては8Kのリフレッシュを要求する。リフレッシュコントローラ２０
７はメモリアレイ２０１が適当にリフレッシュされることを確実にするためのリ
フレッシュリクエストを生成する。このように生成されたリフレッシュリクエス
トのタイミングはメモリアレイ２０１のシステムクロックスピード及びメモリ保
存時間より決定される。１００ＭＨのシステムクロックスピード、及び21.05ミ
リ秒の総合的なメモリ保存時間の間、リフレッシュコントローラ２０７は少なく
とも各2.56ミリ秒毎にリフレッシュリクエストを生成する。一般的にリフレッシ
ュ時間は、メモリアレイ２０１のデータ保存時間が、メモリアレイ２０１の各ロ
ウをリフレッシュするために必要とされる最大限実行可能な時間よりも長くなる
ことを確実にするべく選択される。
呼ばれる。メモリのリフレッシュ操作はメモリアレイ２０１のロウを読み出すこ
とによってアイドルクロックサイクル間に動作し得る。リフレッシュコントロー
ラ２０７はアクセスアービタ２０６へと提供されるリフレッシュ保留可能信号RF
PEN#、及びトランスミッションゲート２０９へと提供されるリフレッシュアドレ
スRFAを生成する。リフレッシュコントローラ２０７は、アクセスアービタ２０
６よりリフレッシュ肯定応答信号RFACK#をレシーブするために接続される。リフ
レッシュアドレスRFAはリフレッシュされるべきメモリアレイ２０１のロウのア
ドレスである。メモリアレイ２０１は一度に１つのロウがリフレッシュされ、本
実施例に於いては8Kのリフレッシュを要求する。リフレッシュコントローラ２０
７はメモリアレイ２０１が適当にリフレッシュされることを確実にするためのリ
フレッシュリクエストを生成する。このように生成されたリフレッシュリクエス
トのタイミングはメモリアレイ２０１のシステムクロックスピード及びメモリ保
存時間より決定される。１００ＭＨのシステムクロックスピード、及び21.05ミ
リ秒の総合的なメモリ保存時間の間、リフレッシュコントローラ２０７は少なく
とも各2.56ミリ秒毎にリフレッシュリクエストを生成する。一般的にリフレッシ
ュ時間は、メモリアレイ２０１のデータ保存時間が、メモリアレイ２０１の各ロ
ウをリフレッシュするために必要とされる最大限実行可能な時間よりも長くなる
ことを確実にするべく選択される。
【００２９】 メモリアレイ２０１のロウをリフレッシュするリクエストが保留される時、リ
フレッシュコントローラ２０７はリフレッシュ保留可能信号RFPEN#をローにアサ
ートする。外部アクセス保留シグナルEAPEN#がハイであり外部アクセスが保留さ
れないことを示す場合、アクセスアービタ２０６が、一つのクロックサイクルの
間でリフレッシュ肯定応答信号RFACK#をローにし、またリフレッシュアドレス選
択信号RASELをハイにすることによって、リフレッシュ操作を開始する。トラン
スミッションゲート２０９は、ハイのリフレッシュアドレス選択信号RASELをレ
シーブし、それに応じてリフレッシュアドレスRFAをリフレッシュコントローラ
２０７よりアドレスラッチ２１１へと経路指定する。アドレスラッチ２１１はリ
フレッシュアドレスRFAをメモリアレイ２０１へと提供する。
フレッシュコントローラ２０７はリフレッシュ保留可能信号RFPEN#をローにアサ
ートする。外部アクセス保留シグナルEAPEN#がハイであり外部アクセスが保留さ
れないことを示す場合、アクセスアービタ２０６が、一つのクロックサイクルの
間でリフレッシュ肯定応答信号RFACK#をローにし、またリフレッシュアドレス選
択信号RASELをハイにすることによって、リフレッシュ操作を開始する。トラン
スミッションゲート２０９は、ハイのリフレッシュアドレス選択信号RASELをレ
シーブし、それに応じてリフレッシュアドレスRFAをリフレッシュコントローラ
２０７よりアドレスラッチ２１１へと経路指定する。アドレスラッチ２１１はリ
フレッシュアドレスRFAをメモリアレイ２０１へと提供する。
【００３０】 外部アクセス保留信号EAPEN#のハイの状態及びリフレッシュ保留可能信号RFPE
N#のローの状態は、またアクセスアービタ２０６にメモリアレイシーケンサ２０
５へと提供されるリフレッシュ信号RF#がローであるとアサートさせる。ローを
アサートされたリフレッシュ信号RF#に応じて、メモリアレイシーケンサ２０５
は、ロウアドレスストローブ信号RAS#、センスアンプ可能信号SEN#、及びプレチ
ャージ信号PRC#のDRAM制御信号を、メモリアレイ２０１へと、メモリアレイ２０
１の動作の制御を目的として提供する。結果として、リフレッシュアクセスは、
リフレッシュアドレスRFAにより識別されたロウのアドレスへと実行される。カ
ラムアドレスストローブCAS#はリフレッシュサイクル間、活動化されない。アク
セスアービタ２０６は、リフレッシュ動作が実行された事をリフレッシュコント
ローラ２０７へと示すために、論理ローリフレッシュ肯定応答信号RFACK#をアサ
ートする。これらの動作のタイミングは図３に示されている。
N#のローの状態は、またアクセスアービタ２０６にメモリアレイシーケンサ２０
５へと提供されるリフレッシュ信号RF#がローであるとアサートさせる。ローを
アサートされたリフレッシュ信号RF#に応じて、メモリアレイシーケンサ２０５
は、ロウアドレスストローブ信号RAS#、センスアンプ可能信号SEN#、及びプレチ
ャージ信号PRC#のDRAM制御信号を、メモリアレイ２０１へと、メモリアレイ２０
１の動作の制御を目的として提供する。結果として、リフレッシュアクセスは、
リフレッシュアドレスRFAにより識別されたロウのアドレスへと実行される。カ
ラムアドレスストローブCAS#はリフレッシュサイクル間、活動化されない。アク
セスアービタ２０６は、リフレッシュ動作が実行された事をリフレッシュコント
ローラ２０７へと示すために、論理ローリフレッシュ肯定応答信号RFACK#をアサ
ートする。これらの動作のタイミングは図３に示されている。
【００３１】 図３は本発明の１つの実施例による様々な信号のタイミングの波形図である。
波形図は３つの連続したクロックサイクルT1-T3の間のメモリブロック１００に
おける書き込み、読み出し、及びリフレッシュの動作を図示する。メモリコント
ローラ１２０は、１つのクロックピリオドにおいてメモリサイクルを完成させる
。メモリサイクルが１つのクロックピリオドのみをとるので、メモリブロック１
００は各クロックサイクルにおいて１つの外部メモリアクセスもしくはメモリロ
ウリフレッシュを処理しうる。各クロックサイクルは、クロック信号CLKの上が
りエッジにおいて開始する。
波形図は３つの連続したクロックサイクルT1-T3の間のメモリブロック１００に
おける書き込み、読み出し、及びリフレッシュの動作を図示する。メモリコント
ローラ１２０は、１つのクロックピリオドにおいてメモリサイクルを完成させる
。メモリサイクルが１つのクロックピリオドのみをとるので、メモリブロック１
００は各クロックサイクルにおいて１つの外部メモリアクセスもしくはメモリロ
ウリフレッシュを処理しうる。各クロックサイクルは、クロック信号CLKの上が
りエッジにおいて開始する。
【００３２】 外部の書き込みアクセスを開始するために、メモリコントローラ１２０はメモ
リブロック１００へアクセスする目的でアドレスストローブ信号ADS#及びチップ
選択信号CS#[0]の両方をローにアサートする。例えば、チップ選択信号CS#[0]は
アドレスストローブ信号ADS#と同一でも良い。メモリコントロール１２０はまた
、外部アドレスバス上に書き込みアドレスA1を提供し、また外部データバス上に
書き込みデータ値を提供する。メモリコントローラ１２０は、更に論理ハイ書き
込み/読み出し信号WR#を提供し、それによって外部アクセスが書き込みアクセス
であることを表す。サイクルT1の間システムクロック信号CLKの上がりエッジに
おいて、外部アクセスコントロール２０８は、アドレスストローブ信号ADS#及び
チップ選択信号CS#[0]の状態を評価する。ローのアドレスストローブ信号ADS#、
ローのチップ選択信号CS#[0]、及びハイの書き込み/読み出し信号WR#の検出に当
たって、外部アクセスコントロール２０８は外部書き込みアクセスを開始させる
。外部アクセスコントロール２０８は外部アクセス保留信号EAPEN#をローにアサ
ートする。アクセスアービタ２０６へと提供されるローの外部アクセス保留信号
EAPEN#は、アクセスアービタ２０６に対して外部アクセス信号EA#をローにアサ
ートさせる。ローにアサートされた外部アクセス信号EA#に応じて、メモリアレ
イシーケンサ２０５はアレイの書き込み操作を制御するために、メモリアレイ２
０１へとロウアドレスストローブ信号RAS#及びカラムアドレスストローブ信号CA
S#のDRAM制御信号を提供する。アクセスアービタ２０６はまた、トランスミッシ
ョンゲート２１０へ論理ハイ外部アドレス選択信号EASELを提供し、それによっ
てトランスミッションゲート２１０に書き込みアドレスA1をアドレスラッチ２１
１へと経路指定させる。アドレスラッチ２１１はメモリアレイ２０１へと書き込
みアドレスA1を提供する。
リブロック１００へアクセスする目的でアドレスストローブ信号ADS#及びチップ
選択信号CS#[0]の両方をローにアサートする。例えば、チップ選択信号CS#[0]は
アドレスストローブ信号ADS#と同一でも良い。メモリコントロール１２０はまた
、外部アドレスバス上に書き込みアドレスA1を提供し、また外部データバス上に
書き込みデータ値を提供する。メモリコントローラ１２０は、更に論理ハイ書き
込み/読み出し信号WR#を提供し、それによって外部アクセスが書き込みアクセス
であることを表す。サイクルT1の間システムクロック信号CLKの上がりエッジに
おいて、外部アクセスコントロール２０８は、アドレスストローブ信号ADS#及び
チップ選択信号CS#[0]の状態を評価する。ローのアドレスストローブ信号ADS#、
ローのチップ選択信号CS#[0]、及びハイの書き込み/読み出し信号WR#の検出に当
たって、外部アクセスコントロール２０８は外部書き込みアクセスを開始させる
。外部アクセスコントロール２０８は外部アクセス保留信号EAPEN#をローにアサ
ートする。アクセスアービタ２０６へと提供されるローの外部アクセス保留信号
EAPEN#は、アクセスアービタ２０６に対して外部アクセス信号EA#をローにアサ
ートさせる。ローにアサートされた外部アクセス信号EA#に応じて、メモリアレ
イシーケンサ２０５はアレイの書き込み操作を制御するために、メモリアレイ２
０１へとロウアドレスストローブ信号RAS#及びカラムアドレスストローブ信号CA
S#のDRAM制御信号を提供する。アクセスアービタ２０６はまた、トランスミッシ
ョンゲート２１０へ論理ハイ外部アドレス選択信号EASELを提供し、それによっ
てトランスミッションゲート２１０に書き込みアドレスA1をアドレスラッチ２１
１へと経路指定させる。アドレスラッチ２１１はメモリアレイ２０１へと書き込
みアドレスA1を提供する。
【００３３】 サイクルT2の初期にシステムクロック信号CLKの上がりエッジに先立って、メ
モリコントローラ１２０は、再びメモリブロック１００へアクセスするためにア
ドレスストローブ信号ADS#及びチップ選択信号CS#[0]をローにアサートする。メ
モリコントローラ１２０はまた、外部アドレスバス上の読み出しアドレスA2も提
供する。メモリコントローラ１２０は更に、論理ロー書き込み/読み出し信号WR#
を提供し、それによって外部アクセスが読み出しアクセスであることを表す。サ
イクルT2の間システムクロック信号CLKの上がりエッジで、外部アクセスコント
ロール２０８は再びアドレスストローブ信号ADS#及びチップ選択信号CS#[0]の状
態を評価する。ローのアドレスストローブ信号ADS#、ローのチップ選択信号CS#[
0]、及びローの書き込み/読み出し信号WR#の検出に際し、外部アクセスコントロ
ール２０８は外部読み出しアクセスを開始する。外部アクセスコントロール２０
８は外部アクセス保留信号EAPEN#をローにアサートし続ける。アクセスアービタ
２０６へと提供されるローの外部アクセス保留信号EAPEN#は、外部アクセス信号
EA#をローに保つ。ローをアサートする外部アクセス信号EA#に応じて、メモリア
レイシーケンサ２０５は、アレイの読み出し操作を制御するために、メモリアレ
イ２０１へとロウアドレスストローブ信号RAS#及びカラムアドレスストローブ信
号CAS#のDRAM制御信号を提供する。アクセスアービタ２０６は、クロックサイク
ルの半分の時間にトランスミッションゲート２１０へ論理ハイ外部アドレス選択
信号EASELを提供し、それによって、トランスミッションゲート２１０に読み出
しアドレスA2をアドレスラッチ２１１へと経路指定させる。アドレスラッチ２１
１はメモリアレイ２０１へ読み出しアドレスA2を提供する。
モリコントローラ１２０は、再びメモリブロック１００へアクセスするためにア
ドレスストローブ信号ADS#及びチップ選択信号CS#[0]をローにアサートする。メ
モリコントローラ１２０はまた、外部アドレスバス上の読み出しアドレスA2も提
供する。メモリコントローラ１２０は更に、論理ロー書き込み/読み出し信号WR#
を提供し、それによって外部アクセスが読み出しアクセスであることを表す。サ
イクルT2の間システムクロック信号CLKの上がりエッジで、外部アクセスコント
ロール２０８は再びアドレスストローブ信号ADS#及びチップ選択信号CS#[0]の状
態を評価する。ローのアドレスストローブ信号ADS#、ローのチップ選択信号CS#[
0]、及びローの書き込み/読み出し信号WR#の検出に際し、外部アクセスコントロ
ール２０８は外部読み出しアクセスを開始する。外部アクセスコントロール２０
８は外部アクセス保留信号EAPEN#をローにアサートし続ける。アクセスアービタ
２０６へと提供されるローの外部アクセス保留信号EAPEN#は、外部アクセス信号
EA#をローに保つ。ローをアサートする外部アクセス信号EA#に応じて、メモリア
レイシーケンサ２０５は、アレイの読み出し操作を制御するために、メモリアレ
イ２０１へとロウアドレスストローブ信号RAS#及びカラムアドレスストローブ信
号CAS#のDRAM制御信号を提供する。アクセスアービタ２０６は、クロックサイク
ルの半分の時間にトランスミッションゲート２１０へ論理ハイ外部アドレス選択
信号EASELを提供し、それによって、トランスミッションゲート２１０に読み出
しアドレスA2をアドレスラッチ２１１へと経路指定させる。アドレスラッチ２１
１はメモリアレイ２０１へ読み出しアドレスA2を提供する。
【００３４】 システムクロックCLKサイクルT1の間、リフレッシュコントローラ２０７は、
リフレッシュが要求されていることを示すべくリフレッシュ保留信号RFPEN#をロ
ーにアサートする。上述したように、外部アクセスはまたサイクルT2の間も保留
される。それ故、２つの異なった要求がサイクルT2の間保留され、信号の衝突が
生じることとなる。アクセスアービタ２０６は、アイドルメモリサイクルまでそ
のような衝突のケースにおいてリフレッシュリクエストを遅らせるべく働く。ア
イドルメモリサイクルは外部メモリアクセスを伴わないメモリサイクルである。
リフレッシュが要求されていることを示すべくリフレッシュ保留信号RFPEN#をロ
ーにアサートする。上述したように、外部アクセスはまたサイクルT2の間も保留
される。それ故、２つの異なった要求がサイクルT2の間保留され、信号の衝突が
生じることとなる。アクセスアービタ２０６は、アイドルメモリサイクルまでそ
のような衝突のケースにおいてリフレッシュリクエストを遅らせるべく働く。ア
イドルメモリサイクルは外部メモリアクセスを伴わないメモリサイクルである。
【００３５】 サイクルT3におけるシステムクロック信号CLKの上がりエッジにおいて、外部
アクセスコントロール２０８は、再びアドレスストローブ信号ADS#及びチップ選
択信号CS#[0]の状態を評価する。アドレスストローブ信号ADS#もしくはチップ選
択信号CS#[0]のどちらかのハイの状態が、サイクルT3の間アイドルメモリサイク
ルが存在することを表す。アクセスアービタ２０６は、外部アドレス信号EA#を
ハイにデアサートし、リフレッシュ信号RF#をローにアサートし、また、ハイの
リフレッシュアドレス選択信号RASELを提供することによって、このアイドルメ
モリサイクル中でリフレッシュが生ずることを許可する。リフレッシュアドレス
選択信号RASELはクロックサイクルの半分の時間の間ハイになる。これらの条件
下で、トランスミッションゲート２０９は、リフレッシュアドレスRFAをアドレ
スラッチ２１１を介してメモリアレイ２０１へと経路指定し、また、メモリアド
レスシーケンサ２０５は、メモリアレイ２０１をリフレッシュするためにロウア
ドレスストローブ信号RAS#を提供する。結果として、リフレッシュアクセスはリ
フレッシュコントローラ２０７によって生成されたリフレッシュアドレスRFAへ
実行される。
アクセスコントロール２０８は、再びアドレスストローブ信号ADS#及びチップ選
択信号CS#[0]の状態を評価する。アドレスストローブ信号ADS#もしくはチップ選
択信号CS#[0]のどちらかのハイの状態が、サイクルT3の間アイドルメモリサイク
ルが存在することを表す。アクセスアービタ２０６は、外部アドレス信号EA#を
ハイにデアサートし、リフレッシュ信号RF#をローにアサートし、また、ハイの
リフレッシュアドレス選択信号RASELを提供することによって、このアイドルメ
モリサイクル中でリフレッシュが生ずることを許可する。リフレッシュアドレス
選択信号RASELはクロックサイクルの半分の時間の間ハイになる。これらの条件
下で、トランスミッションゲート２０９は、リフレッシュアドレスRFAをアドレ
スラッチ２１１を介してメモリアレイ２０１へと経路指定し、また、メモリアド
レスシーケンサ２０５は、メモリアレイ２０１をリフレッシュするためにロウア
ドレスストローブ信号RAS#を提供する。結果として、リフレッシュアクセスはリ
フレッシュコントローラ２０７によって生成されたリフレッシュアドレスRFAへ
実行される。
【００３６】 図４は本発明の１つの実施例にあるアクセスアービタ２０６を表している。本
実施例において、アクセスアービタ２０６は２つ入力を有するNANDゲート４０１
、２つの入力を有するANDゲート４０３及び４０４、及びインバータ４０２及び
４０５を有する。リフレッシュ保留信号RFPEN#は、インバータ４０２を介しNAND
ゲート４０１の第１の入力端子へと提供される。外部アクセス保留信号EAPEN#は
、NANDゲート４０１の第２の入力端子、ANDゲート４０３の第１の入力端子、及
び外部アドレス信号EA#としてメモリアドレスシーケンサ２０５へもまた提供さ
れる。システムクロックCLKは、ANDゲート４０３の第２の入力端子へと提供され
る。ANDゲート４０３の出力信号は、外部アドレス選択信号EASELとしてトランス
ミッションゲート２１０へと提供される。NANDゲート４０１の出力信号は、リフ
レッシュ信号RF#及びリフレッシュ肯定応答信号RFACK#をメモリアレイシーケン
サ２０５及びリフレッシュコントローラ２０７へとそれぞれ提供する。加えて、
NANDゲート４０１の出力は、インバータ４０５を介し、ANDゲート４０４の第１
の入力端子へと提供される。システムクロックCLKは、ANDゲート４０４の第２の
入力端子へと提供される。ANDゲート４０４の出力信号は、リフレッシュアドレ
ス選択信号RASELとしてトランスミッションゲート２０９へと提供される。
実施例において、アクセスアービタ２０６は２つ入力を有するNANDゲート４０１
、２つの入力を有するANDゲート４０３及び４０４、及びインバータ４０２及び
４０５を有する。リフレッシュ保留信号RFPEN#は、インバータ４０２を介しNAND
ゲート４０１の第１の入力端子へと提供される。外部アクセス保留信号EAPEN#は
、NANDゲート４０１の第２の入力端子、ANDゲート４０３の第１の入力端子、及
び外部アドレス信号EA#としてメモリアドレスシーケンサ２０５へもまた提供さ
れる。システムクロックCLKは、ANDゲート４０３の第２の入力端子へと提供され
る。ANDゲート４０３の出力信号は、外部アドレス選択信号EASELとしてトランス
ミッションゲート２１０へと提供される。NANDゲート４０１の出力信号は、リフ
レッシュ信号RF#及びリフレッシュ肯定応答信号RFACK#をメモリアレイシーケン
サ２０５及びリフレッシュコントローラ２０７へとそれぞれ提供する。加えて、
NANDゲート４０１の出力は、インバータ４０５を介し、ANDゲート４０４の第１
の入力端子へと提供される。システムクロックCLKは、ANDゲート４０４の第２の
入力端子へと提供される。ANDゲート４０４の出力信号は、リフレッシュアドレ
ス選択信号RASELとしてトランスミッションゲート２０９へと提供される。
【００３７】 アクセスアービタ２０６は、保留外部アクセスの欠落を以外のリフレッシュア
クセスを妨げるために機能する。保留外部アクセス及び保留リフレッシュアクセ
ス間のアクセスのコンフリクト（conflict）の場合、外部アクセスが常に優先さ
れる。外部アクセスを優先することで、外部アクセスはリフレッシュアクセスに
よって遅延されない。外部アクセス保留信号EAPEN#がローでありこのサイクル中
の外部メモリアクセスを表している場合、NANDゲート４０１の出力信号は、リフ
レッシュ保留信号RFPEN#の状態にかかわらずハイでありうる。外部アドレス信号
EA#はローをアサートし、リフレッシュ信号RF#はハイをデアサートし、外部メモ
リアクセスを表わす。リフレッシュ肯定応答信号RFACK#はハイをデアサートし、
メモリサイクルがリフレッシュに用いられてないことを表す。外部アドレス選択
信号EASELはハイをアサートし、アドレスラッチ２１１を介してメモリアレイ２
０１のアドレスバスへと外部アクセスアドレスEAAを転送（move）する。
クセスを妨げるために機能する。保留外部アクセス及び保留リフレッシュアクセ
ス間のアクセスのコンフリクト（conflict）の場合、外部アクセスが常に優先さ
れる。外部アクセスを優先することで、外部アクセスはリフレッシュアクセスに
よって遅延されない。外部アクセス保留信号EAPEN#がローでありこのサイクル中
の外部メモリアクセスを表している場合、NANDゲート４０１の出力信号は、リフ
レッシュ保留信号RFPEN#の状態にかかわらずハイでありうる。外部アドレス信号
EA#はローをアサートし、リフレッシュ信号RF#はハイをデアサートし、外部メモ
リアクセスを表わす。リフレッシュ肯定応答信号RFACK#はハイをデアサートし、
メモリサイクルがリフレッシュに用いられてないことを表す。外部アドレス選択
信号EASELはハイをアサートし、アドレスラッチ２１１を介してメモリアレイ２
０１のアドレスバスへと外部アクセスアドレスEAAを転送（move）する。
【００３８】 保留外部アクセスが存在しない時、EAPEN#はハイをデアサートし、リフレッシ
ュ保留信号RFPEN#がNANDゲート４０１の出力信号をドライブすることを許可する
。リフレッシュ保留が存在しない場合、リフレッシュ保留信号RFPEN#がハイをデ
アサートし、NANDゲートの入力端子へインバータ４０２の出力端子よりロー信号
を提供しうる。NANDゲートの出力信号はそれ故ハイであり、このメモリサイクル
がリフレッシュに用いられていないことを表すべく、リフレッシュ肯定応答信号
RFACK#をハイに保つ。保留のリフレッシュが存在する場合、リフレッシュ肯定応
答信号RFPEN#はローであり、インバータ４０２よりNANDゲート４０１の入力端子
へハイの出力信号を提供し得る。このハイの信号及び外部アクセス保留信号EAPE
N#のハイの状態は、NANDゲート４０１の出力信号をローに強制する。NANDゲート
４０１の出力信号は、リフレッシュ信号RF#及びリフレッシュ肯定応答信号RFACK
#をローにする。加えて、NANDゲート４０１の出力信号は、インバータ４０５を
通過し、システムクロックCLKがハイに向かう場合ANDゲート４０４の出力をハイ
にする。それ故メモリアレイシーケンサ２０５はローのリフレッシュ信号RF#と
共に提供される。トランスミッションゲート２０９はハイのアドレス選択信号RA
SELと共に提供され、アドレスラッチ２１１へとリフレッシュアドレスRFAを提供
する。リフレッシュ肯定応答信号RFACK#はローをアサートし、またリフレッシュ
コントローラ２０７へと提供され、リフレッシュを目的とするこのクロックサイ
クルの使用を表す。
ュ保留信号RFPEN#がNANDゲート４０１の出力信号をドライブすることを許可する
。リフレッシュ保留が存在しない場合、リフレッシュ保留信号RFPEN#がハイをデ
アサートし、NANDゲートの入力端子へインバータ４０２の出力端子よりロー信号
を提供しうる。NANDゲートの出力信号はそれ故ハイであり、このメモリサイクル
がリフレッシュに用いられていないことを表すべく、リフレッシュ肯定応答信号
RFACK#をハイに保つ。保留のリフレッシュが存在する場合、リフレッシュ肯定応
答信号RFPEN#はローであり、インバータ４０２よりNANDゲート４０１の入力端子
へハイの出力信号を提供し得る。このハイの信号及び外部アクセス保留信号EAPE
N#のハイの状態は、NANDゲート４０１の出力信号をローに強制する。NANDゲート
４０１の出力信号は、リフレッシュ信号RF#及びリフレッシュ肯定応答信号RFACK
#をローにする。加えて、NANDゲート４０１の出力信号は、インバータ４０５を
通過し、システムクロックCLKがハイに向かう場合ANDゲート４０４の出力をハイ
にする。それ故メモリアレイシーケンサ２０５はローのリフレッシュ信号RF#と
共に提供される。トランスミッションゲート２０９はハイのアドレス選択信号RA
SELと共に提供され、アドレスラッチ２１１へとリフレッシュアドレスRFAを提供
する。リフレッシュ肯定応答信号RFACK#はローをアサートし、またリフレッシュ
コントローラ２０７へと提供され、リフレッシュを目的とするこのクロックサイ
クルの使用を表す。
【００３９】 図５は本発明の１つの実施例によるリフレッシュコントローラ２０７を表した
ブロック図である。リフレッシュコントローラ２０７はリフレッシュアドレスカ
ウンタ５０１、リフレッシュタイマ５０２、及びリフレッシュアキュミュレータ
５０３を有する。リフレッシュアドレスカウンタ５０１は、リフレッシュ肯定応
答信号RFACK#及びシステムクロック信号CLKの両方をレシーブするために接続さ
れた１３ビットのバイナリカウンタ５０４を有する。応答として、バイナリカウ
ンタ５０４はトランスミッションゲート２０９へ１３ビットアドレスバス上の現
在のリフレッシュアドレスRFAを提供する。アドレスバスのサイズはメモリアレ
イ２０１の各々のロウにアクセスするべく選択される。システムクロックCLKは
バイナリカウンタ５０４の動作を同期させるために提供される。リフレッシュ肯
定応答信号RFACK#はメモリのリフレッシュが起こらなければハイであり、１つの
クロックサイクルに渡ってリフレッシュ肯定応答信号RFACK#をローにアサートす
る。各々のローのリフレッシュ肯定応答信号RFACK#はバイナリカウンタ５０４を
増加させ、メモリアレイ２０１に於ける各メモリロウを介し連続して転送する。
ブロック図である。リフレッシュコントローラ２０７はリフレッシュアドレスカ
ウンタ５０１、リフレッシュタイマ５０２、及びリフレッシュアキュミュレータ
５０３を有する。リフレッシュアドレスカウンタ５０１は、リフレッシュ肯定応
答信号RFACK#及びシステムクロック信号CLKの両方をレシーブするために接続さ
れた１３ビットのバイナリカウンタ５０４を有する。応答として、バイナリカウ
ンタ５０４はトランスミッションゲート２０９へ１３ビットアドレスバス上の現
在のリフレッシュアドレスRFAを提供する。アドレスバスのサイズはメモリアレ
イ２０１の各々のロウにアクセスするべく選択される。システムクロックCLKは
バイナリカウンタ５０４の動作を同期させるために提供される。リフレッシュ肯
定応答信号RFACK#はメモリのリフレッシュが起こらなければハイであり、１つの
クロックサイクルに渡ってリフレッシュ肯定応答信号RFACK#をローにアサートす
る。各々のローのリフレッシュ肯定応答信号RFACK#はバイナリカウンタ５０４を
増加させ、メモリアレイ２０１に於ける各メモリロウを介し連続して転送する。
【００４０】 リフレッシュタイマ５０２は、モジュロ-２５６カウンタ５０７を有する。カ
ウンタ５０７はリフレッシュアキュミュレータ５０３へリフレッシュ時間信号RF
TIM#を提供するべく接続される。システム信号RESET及びクロック信号CLKは各々
カウンタ５０７の動作を初期化し同期するべく提供される。初期的なパワーアッ
プ（power up）で、カウンタ５０７はシステムのRESETコマンドによりゼロへ初
期化される。カウンタはその時２５５のフルカウントまで各クロックサイクル毎
に一回増加する。カウンタ５０７の次の増分は、１つのクロックサイクルに渡っ
てリフレッシュ時間信号RFTIM#をローにアサートし、またゼロへカウントを回転
させる。カウンタ５０７は次のCLKサイクルに於いて１をカウントし、カウント
を介し再び回転させる。本実施例に於いては、カウンタ５０７によってこのよう
に追跡されるリフレッシュ時間は２５６カウントである。１００MHzのクロック
によって分割された２５６のこのカウントは、2.56マイクロ秒毎にリフレッシュ
時間信号RFTIM#をローにアサートする。本実施例においてカウンタ５０７がモジ
ュロ２５６カウンタとして記述されているとは言え、その他の時間をトラッキン
グする方法がその他の実施例で存在することもご理解頂けよう。
ウンタ５０７はリフレッシュアキュミュレータ５０３へリフレッシュ時間信号RF
TIM#を提供するべく接続される。システム信号RESET及びクロック信号CLKは各々
カウンタ５０７の動作を初期化し同期するべく提供される。初期的なパワーアッ
プ（power up）で、カウンタ５０７はシステムのRESETコマンドによりゼロへ初
期化される。カウンタはその時２５５のフルカウントまで各クロックサイクル毎
に一回増加する。カウンタ５０７の次の増分は、１つのクロックサイクルに渡っ
てリフレッシュ時間信号RFTIM#をローにアサートし、またゼロへカウントを回転
させる。カウンタ５０７は次のCLKサイクルに於いて１をカウントし、カウント
を介し再び回転させる。本実施例に於いては、カウンタ５０７によってこのよう
に追跡されるリフレッシュ時間は２５６カウントである。１００MHzのクロック
によって分割された２５６のこのカウントは、2.56マイクロ秒毎にリフレッシュ
時間信号RFTIM#をローにアサートする。本実施例においてカウンタ５０７がモジ
ュロ２５６カウンタとして記述されているとは言え、その他の時間をトラッキン
グする方法がその他の実施例で存在することもご理解頂けよう。
【００４１】 リフレッシュアキュミュレータ５０３はリフレッシュ肯定応答信号RFACK#、リ
フレッシュ時間信号RFTIM#、及びシステムクロック信号CLKを受信するべく接続
されたモジュロ-８アップ／ダウンカウンタ５０５を有する。カウンタ５０５の
ためのゼロでないカウントは、リフレッシュ保留信号RFPEN#がローであるとアサ
ートする。システムクロック信号CLKはカウンタ動作を同期させるために提供さ
れる。
フレッシュ時間信号RFTIM#、及びシステムクロック信号CLKを受信するべく接続
されたモジュロ-８アップ／ダウンカウンタ５０５を有する。カウンタ５０５の
ためのゼロでないカウントは、リフレッシュ保留信号RFPEN#がローであるとアサ
ートする。システムクロック信号CLKはカウンタ動作を同期させるために提供さ
れる。
【００４２】 本実施例においてカウンタ５０５はモジュロ-８アップ／ダウンカウンタであ
る。各ローのリフレッシュ肯定応答信号RFACK#はカウントを１つずつ減らし、各
ローのリフレッシュ時間信号RFTIM#はカウントを１つずつ増やす。カウンタ５０
５によってカウントがゼロでなく保たれる場合、リフレッシュ保留RFPEN#のカウ
ンタ５０５よりの出力信号はローであり、アクセスアービタ２０６にメモリアレ
イ２０１に於ける少なくとも１つのメモリ位置がリフレッシュを実行可能である
事を示している。リフレッシュ保留信号RFPEN#は、十分なリフレッシュ肯定応答
信号RFACK#がカウンタ５０５のカウントをゼロへ減少させるまでローのままであ
る。カウンタ５０５は８のカウントにおいて満たされる。それ故、カウンタ５０
５がフルカウントに達した場合リフレッシュ時間は消失し、カウンタ５０７が別
のローのリフレッシュ時間信号RFTIM#をアサートする前に働く連続リフレッシュ
アクセスは存在しない。
る。各ローのリフレッシュ肯定応答信号RFACK#はカウントを１つずつ減らし、各
ローのリフレッシュ時間信号RFTIM#はカウントを１つずつ増やす。カウンタ５０
５によってカウントがゼロでなく保たれる場合、リフレッシュ保留RFPEN#のカウ
ンタ５０５よりの出力信号はローであり、アクセスアービタ２０６にメモリアレ
イ２０１に於ける少なくとも１つのメモリ位置がリフレッシュを実行可能である
事を示している。リフレッシュ保留信号RFPEN#は、十分なリフレッシュ肯定応答
信号RFACK#がカウンタ５０５のカウントをゼロへ減少させるまでローのままであ
る。カウンタ５０５は８のカウントにおいて満たされる。それ故、カウンタ５０
５がフルカウントに達した場合リフレッシュ時間は消失し、カウンタ５０７が別
のローのリフレッシュ時間信号RFTIM#をアサートする前に働く連続リフレッシュ
アクセスは存在しない。
【００４３】 本実施例はモジュロ８リフレッシュアキュミュレータ５０３を利用し、それは
８までのリフレッシュ時間信号RFTIM#が蓄積されることを許可する。リフレッシ
ュ時間信号RFTIM#が2.56μ秒毎に生成されるので、リフレッシュアキュミュレー
タ５０３は20.48μ秒の時間にリフレッシュリクエストを蓄積できる。この20,48
μ秒の時間は適切なリフレッシュ時間（proper refresh period）と呼ばれる。
適切なリフレッシュ時間とはリフレッシュ動作を要求することなくメモリアレイ
２０１が一定の外部メモリアクセス内にあり得るような時間として定義される。
本実施例がモジュロ８アキュミュレータを用いるとは言え、異なるカウントを実
行可能なアキュミュレータが適切なリフレッシュ時間の持続時間を調整すること
に用いられ得る。最も簡単な代替実施例に於いては、１ビットのアキュミュレー
タが用いられ、適切なリフレッシュ時間を個別の時間であるように限定し、その
時間は１００MHのクロック周波数間で2.56μ秒である。
８までのリフレッシュ時間信号RFTIM#が蓄積されることを許可する。リフレッシ
ュ時間信号RFTIM#が2.56μ秒毎に生成されるので、リフレッシュアキュミュレー
タ５０３は20.48μ秒の時間にリフレッシュリクエストを蓄積できる。この20,48
μ秒の時間は適切なリフレッシュ時間（proper refresh period）と呼ばれる。
適切なリフレッシュ時間とはリフレッシュ動作を要求することなくメモリアレイ
２０１が一定の外部メモリアクセス内にあり得るような時間として定義される。
本実施例がモジュロ８アキュミュレータを用いるとは言え、異なるカウントを実
行可能なアキュミュレータが適切なリフレッシュ時間の持続時間を調整すること
に用いられ得る。最も簡単な代替実施例に於いては、１ビットのアキュミュレー
タが用いられ、適切なリフレッシュ時間を個別の時間であるように限定し、その
時間は１００MHのクロック周波数間で2.56μ秒である。
【００４４】 発明の開示に於いて、メモリブロック１００は周期的なリフレッシュリクエス
ト、リフレッシュされるべきロウのアドレスを与えるためのリフレッシュアドレ
スカウンタ５０１、リフレッシュリクエストの数をストアするためのリフレッシ
ュアキュミュレータ５０３、及びメモリが外部アクセスを処理しているときにリ
フレッシュ動作を延期するためのアクセスアービタ２０６を生成するためにリフ
レッシュタイマ５０２を具体化する。
ト、リフレッシュされるべきロウのアドレスを与えるためのリフレッシュアドレ
スカウンタ５０１、リフレッシュリクエストの数をストアするためのリフレッシ
ュアキュミュレータ５０３、及びメモリが外部アクセスを処理しているときにリ
フレッシュ動作を延期するためのアクセスアービタ２０６を生成するためにリフ
レッシュタイマ５０２を具体化する。
【００４５】 メモリブロック１００は外部アクセスリクエストが存在しないクロックサイク
ルの間にリフレッシュ操作を行う。メモリブロック１００−１１５が適切にリフ
レッシュされていることを確実とするために、メモリコントローラ１２０は、シ
ステムにおける各々のメモリブロック１００−１１５が、各々のこれらのブロッ
クに於いて関連するリフレッシュアキュミュレータ５０３をオーバーフロー（ov
erflowing）より妨げる目的で、各々の適切なリフレッシュ時間に於ける十分な
アイドルサイクルを有することを確実とすることが必要となる。上述したように
、リフレッシュアキュミュレータ５０３は８までのリフレッシュリクエストをス
トアし得る。その結果、８つのアイドルサイクルが20.48μ秒の適切なリフレッ
シュ時間に必要とされることとなる。
ルの間にリフレッシュ操作を行う。メモリブロック１００−１１５が適切にリフ
レッシュされていることを確実とするために、メモリコントローラ１２０は、シ
ステムにおける各々のメモリブロック１００−１１５が、各々のこれらのブロッ
クに於いて関連するリフレッシュアキュミュレータ５０３をオーバーフロー（ov
erflowing）より妨げる目的で、各々の適切なリフレッシュ時間に於ける十分な
アイドルサイクルを有することを確実とすることが必要となる。上述したように
、リフレッシュアキュミュレータ５０３は８までのリフレッシュリクエストをス
トアし得る。その結果、８つのアイドルサイクルが20.48μ秒の適切なリフレッ
シュ時間に必要とされることとなる。
【００４６】 平均して、１つのリフレッシュアクセスは各２５６のクロックサイクル毎に働
く。１つのリフレッシュ動作はそれ故利用可能なシステムサイクル若しくはバン
ド長の２５６分の１若しくは0.4％を占有する。典型的なシステムに於いては、
この１つのアイドルサイクルは、メモリコントローラ１２０によるどのような介
入もなく典型的に利用可能であってもよく、それは本発明者によって"Method An
d Apparatus For 1-T SRAM Compatible memory"というタイトルで米国出願番号第0
9/037,396号に記されている。このことは本発明者により"Method And Apparatus
For Increasing The time Available For Refresh For l-T SRAM Compatible D
evices,"のタイトルで米国特許出願番号第09/181,804号に記述されているように
、構成に於いて特に正確に形成されている。加えてリフレッシュ操作に必要な平
均的なシステムバンド幅は、一つのメモリ装置が適切なリフレッシュ時間よりも
長い時間で外部アクセスに占有される確率が下がるように、複数のメモリ装置と
共に著しく減少する。
く。１つのリフレッシュ動作はそれ故利用可能なシステムサイクル若しくはバン
ド長の２５６分の１若しくは0.4％を占有する。典型的なシステムに於いては、
この１つのアイドルサイクルは、メモリコントローラ１２０によるどのような介
入もなく典型的に利用可能であってもよく、それは本発明者によって"Method An
d Apparatus For 1-T SRAM Compatible memory"というタイトルで米国出願番号第0
9/037,396号に記されている。このことは本発明者により"Method And Apparatus
For Increasing The time Available For Refresh For l-T SRAM Compatible D
evices,"のタイトルで米国特許出願番号第09/181,804号に記述されているように
、構成に於いて特に正確に形成されている。加えてリフレッシュ操作に必要な平
均的なシステムバンド幅は、一つのメモリ装置が適切なリフレッシュ時間よりも
長い時間で外部アクセスに占有される確率が下がるように、複数のメモリ装置と
共に著しく減少する。
【００４７】 それにも関わらず、適切なリフレッシュ時間よりも長い持続時間に於けるメモ
リブロックへの連続的なメモリアクセスにより、メモリブロックがリフレッシュ
される事がない限定された確率もまだ存在する。全ての条件下でメモリブロック
１００−１１５が適切にリフレッシュされることを確実とする為に、メモリコン
トローラ１２０は適切なリフレッシュ時間の間発生するアイドルサイクルの数だ
けトラックをキープし、アイドルサイクルの数がリフレッシュ操作のために十分
な時間を許可するのに不十分である場合外部メモリアクセスを延期する。
リブロックへの連続的なメモリアクセスにより、メモリブロックがリフレッシュ
される事がない限定された確率もまだ存在する。全ての条件下でメモリブロック
１００−１１５が適切にリフレッシュされることを確実とする為に、メモリコン
トローラ１２０は適切なリフレッシュ時間の間発生するアイドルサイクルの数だ
けトラックをキープし、アイドルサイクルの数がリフレッシュ操作のために十分
な時間を許可するのに不十分である場合外部メモリアクセスを延期する。
【００４８】 メモリコントローラ１２０は、各メモリブロックがリフレッシュのために十分
な時間を有することを確実とするために、メモリブロック１００−１１５に対す
る外部アクセスを制御する。外部アクセスリクエストは、全体の適切なリフレッ
シュ時間にメモリブロックを占有し得ることが可能である。そのような事象に於
いて、適切なリフレッシュ時間に、リフレッシュのための８つの要求されたアイ
ドルサイクルよりも少ないアイドルサイクルが存在する。これらの条件下で、メ
モリコントローラ１２０は要求されたメモリリフレッシュ操作が実行されるまで
外部アクセスを遅延させ得る。規定された別の方法で、メモリコントローラ１２
０は要求された数のアイドルサイクルが適切なリフレッシュ時間に存在するよう
に強制し得る。
な時間を有することを確実とするために、メモリブロック１００−１１５に対す
る外部アクセスを制御する。外部アクセスリクエストは、全体の適切なリフレッ
シュ時間にメモリブロックを占有し得ることが可能である。そのような事象に於
いて、適切なリフレッシュ時間に、リフレッシュのための８つの要求されたアイ
ドルサイクルよりも少ないアイドルサイクルが存在する。これらの条件下で、メ
モリコントローラ１２０は要求されたメモリリフレッシュ操作が実行されるまで
外部アクセスを遅延させ得る。規定された別の方法で、メモリコントローラ１２
０は要求された数のアイドルサイクルが適切なリフレッシュ時間に存在するよう
に強制し得る。
【００４９】 図６、７及び８は本発明の別の実施例によるリフレッシュマネージャ６００、
７００、及び８００を各々示した略図である。リフレッシュマネージャ６００、
７００、及び８００はそれぞれメモリコントローラ１２０の内部に配置される。
リフレッシュマネージャ６００、７００、及び８００はアドレスストローブ信号
ADS#は勿論のことリフレッシュリクエスト信号RFREQ#も生成する。リフレッシュ
リクエスト信号RFREQ#は、メモリシステム１０にアクセスするアクセス装置（図
示せず）に戻る。アクセス装置はメモリコントローラ１２０のような幾つかのチ
ップに配置されてもよく配置されなくてもよい。リフレッシュリクエスト信号RF
REQ#は追加的なアクセスが延期されるべきである事をアクセス装置に通知するた
めにローをアサートする。アドレスストローブ信号ADS#は上述されるように論理
ハイ状態の場合にアイドルサイクルの存在を表す。
７００、及び８００を各々示した略図である。リフレッシュマネージャ６００、
７００、及び８００はそれぞれメモリコントローラ１２０の内部に配置される。
リフレッシュマネージャ６００、７００、及び８００はアドレスストローブ信号
ADS#は勿論のことリフレッシュリクエスト信号RFREQ#も生成する。リフレッシュ
リクエスト信号RFREQ#は、メモリシステム１０にアクセスするアクセス装置（図
示せず）に戻る。アクセス装置はメモリコントローラ１２０のような幾つかのチ
ップに配置されてもよく配置されなくてもよい。リフレッシュリクエスト信号RF
REQ#は追加的なアクセスが延期されるべきである事をアクセス装置に通知するた
めにローをアサートする。アドレスストローブ信号ADS#は上述されるように論理
ハイ状態の場合にアイドルサイクルの存在を表す。
【００５０】 メモリコントローラ１２０のリフレッシュマネージャ部分は、適切なリフレッ
シュ時間に於けるアイドルメモリサイクルの数が各メモリブロック１００−１１
５によって要求されるに等しいか若しくはそれを超えることを保証する機構を有
する。メモリブロック１００−１１５及びメモリコントローラ１２０の間でこの
機構が外部コミュニケーションを要求しないことが顕著である。このスキームの
１つの利点は、メモリブロック１００−１１５が、メモリコントローラ１２０内
の制御機構のどのような変化を伴うこともなく同一のインタフェースを用いる静
的ランダムアクセスメモリSRAM装置の代わりに用いられ得ることである。
シュ時間に於けるアイドルメモリサイクルの数が各メモリブロック１００−１１
５によって要求されるに等しいか若しくはそれを超えることを保証する機構を有
する。メモリブロック１００−１１５及びメモリコントローラ１２０の間でこの
機構が外部コミュニケーションを要求しないことが顕著である。このスキームの
１つの利点は、メモリブロック１００−１１５が、メモリコントローラ１２０内
の制御機構のどのような変化を伴うこともなく同一のインタフェースを用いる静
的ランダムアクセスメモリSRAM装置の代わりに用いられ得ることである。
【００５１】 図６はリフレッシュカウンタ６０１、アイドルサイクルカウンタ６０２及びア
クセスサスペンダ６４０を有するリフレッシュコントローラ６００の略図である
。アクセスサスペンダ６４０はNANDゲート６０３を有し、それはアドレスストロ
ーブ信号ADS#を提供する。システムクロックCLKは動作を同期させるために提供
される。リフレッシュカウンタ６０１は、ゼロよりメモリアレイ２０１のための
適切なリフレッシュ時間と量的に等しい時間までカウントする。本実施例に於い
て、リフレッシュカウンタ６０１は、リフレッシュアキュミュレータ５０３によ
ってカウントされた20.48μ秒の適切なリフレッシュ時間と等しい2.56μ秒８回
分の、リフレッシュアキュミュレータ５０３及びモジュロ２５６カウンタ５０７
の最大値までカウントする。リフレッシュカウンタ６０１の出力リフレッシュリ
クエストRFREQ#信号は、最大のリフレッシュ時間がカウントされることなくハイ
のままである。リフレッシュリクエスト信号RFREQ#はその時ローをアサートし、
リフレッシュカウンタ６０１がアイドルサイクルカウンタ６０２によってリセッ
トされるまでメモリアクセスを遅延させる。
クセスサスペンダ６４０を有するリフレッシュコントローラ６００の略図である
。アクセスサスペンダ６４０はNANDゲート６０３を有し、それはアドレスストロ
ーブ信号ADS#を提供する。システムクロックCLKは動作を同期させるために提供
される。リフレッシュカウンタ６０１は、ゼロよりメモリアレイ２０１のための
適切なリフレッシュ時間と量的に等しい時間までカウントする。本実施例に於い
て、リフレッシュカウンタ６０１は、リフレッシュアキュミュレータ５０３によ
ってカウントされた20.48μ秒の適切なリフレッシュ時間と等しい2.56μ秒８回
分の、リフレッシュアキュミュレータ５０３及びモジュロ２５６カウンタ５０７
の最大値までカウントする。リフレッシュカウンタ６０１の出力リフレッシュリ
クエストRFREQ#信号は、最大のリフレッシュ時間がカウントされることなくハイ
のままである。リフレッシュリクエスト信号RFREQ#はその時ローをアサートし、
リフレッシュカウンタ６０１がアイドルサイクルカウンタ６０２によってリセッ
トされるまでメモリアクセスを遅延させる。
【００５２】 アイドルサイクルカウンタ６０２は３ビットのカウンタで、またアイドルサイ
クルがリフレッシュのために利用可能であるような各時間に１回増加する。リフ
レッシュカウンタ６０１は、アイドルサイクルカウンタ６０２がメモリブロック
１００−１１５のリフレッシュの為に適切なリフレッシュ時間中で要求される８
のアイドルサイクルに到達する各時間ごとに、ゼロからカウントすることを目的
としてリセットされる。それ故、リフレッシュカウンタ６０１が適切なリフレッ
シュ時間をカウントする前にアイドルサイクルカウンタ６０２が８のフルカウン
トに到達してしまう場合、ハイの信号がリフレッシュカウンタ６０１のためにRE
SETでアサートされる。このハイのRESETはリフレッシュカウンタ６０１に適切な
リフレッシュ時間を０よりカウントさせ始め、アドレスストローブ信号ADS#をハ
イに保ち、連続したメモリアクセスを許可する。
クルがリフレッシュのために利用可能であるような各時間に１回増加する。リフ
レッシュカウンタ６０１は、アイドルサイクルカウンタ６０２がメモリブロック
１００−１１５のリフレッシュの為に適切なリフレッシュ時間中で要求される８
のアイドルサイクルに到達する各時間ごとに、ゼロからカウントすることを目的
としてリセットされる。それ故、リフレッシュカウンタ６０１が適切なリフレッ
シュ時間をカウントする前にアイドルサイクルカウンタ６０２が８のフルカウン
トに到達してしまう場合、ハイの信号がリフレッシュカウンタ６０１のためにRE
SETでアサートされる。このハイのRESETはリフレッシュカウンタ６０１に適切な
リフレッシュ時間を０よりカウントさせ始め、アドレスストローブ信号ADS#をハ
イに保ち、連続したメモリアクセスを許可する。
【００５３】 アクセスサスペンダ６４０はNANDゲート６０３を有し、リフレッシュリクエス
ト信号RFREQ#及びメモリアクセスリクエスト信号MAREQをレシーブするために接
続される。メモリアクセスリクエスト信号MAREQは、メモリ要求がアクセス装置
よりメモリコントローラ１２０によってレシーブされた時、ハイをアサートする
。メモリコントローラ１２０のアクセス装置はCPU、入/出力プロセッサ、グラフ
ィックプロセッサまたはその他のものであっても良い。メモリコントローラ１２
０のこれらの可能なアクセス装置は図示されていない。リフレッシュカウンタ６
０１が最大リフレッシュ時間までカウントされていない場合、リフレッシュリク
エスト信号RFREQ#はハイであり得る。これらの条件下で、アクセスサスペンダ６
４０の出力信号はメモリアクセスリクエスト信号MAREQの状態に依存する。メモ
リアクセスのための外部要求はメモリアクセスリクエスト信号MAREQをハイにア
サートし、結果的にアクセスサスペンダ６４０よりアドレスストローブ信号ADS#
のためのローの出力信号となる。アドレスストローブ信号ADS#のローの状態は、
メモリアクセスが保留されていることを表している。メモリアクセスの不在下で
は、メモリアクセスリクエスト信号MAREQはローであってもよく、アクセスサス
ペンダ６４０のアドレスストローブ信号ADS#の出力をハイにアサートする。ハイ
のアドレスストローブ信号ADS#は、アイドルメモリサイクルが可能なメモリリフ
レッシュのために存在していることを表す。このアドレスストローブ信号ADS#は
また、１カウントずつアイドルサイクルカウンタ６０２を増加させる。
ト信号RFREQ#及びメモリアクセスリクエスト信号MAREQをレシーブするために接
続される。メモリアクセスリクエスト信号MAREQは、メモリ要求がアクセス装置
よりメモリコントローラ１２０によってレシーブされた時、ハイをアサートする
。メモリコントローラ１２０のアクセス装置はCPU、入/出力プロセッサ、グラフ
ィックプロセッサまたはその他のものであっても良い。メモリコントローラ１２
０のこれらの可能なアクセス装置は図示されていない。リフレッシュカウンタ６
０１が最大リフレッシュ時間までカウントされていない場合、リフレッシュリク
エスト信号RFREQ#はハイであり得る。これらの条件下で、アクセスサスペンダ６
４０の出力信号はメモリアクセスリクエスト信号MAREQの状態に依存する。メモ
リアクセスのための外部要求はメモリアクセスリクエスト信号MAREQをハイにア
サートし、結果的にアクセスサスペンダ６４０よりアドレスストローブ信号ADS#
のためのローの出力信号となる。アドレスストローブ信号ADS#のローの状態は、
メモリアクセスが保留されていることを表している。メモリアクセスの不在下で
は、メモリアクセスリクエスト信号MAREQはローであってもよく、アクセスサス
ペンダ６４０のアドレスストローブ信号ADS#の出力をハイにアサートする。ハイ
のアドレスストローブ信号ADS#は、アイドルメモリサイクルが可能なメモリリフ
レッシュのために存在していることを表す。このアドレスストローブ信号ADS#は
また、１カウントずつアイドルサイクルカウンタ６０２を増加させる。
【００５４】 ８つのアイドルサイクルよりも少ないサイクルが適切なリフレッシュ時間にお
いて発生した場合、リフレッシュマネージャ６００は、全ての保留メモリリフレ
ッシュが完了するまで更にメモリアクセスを遅延させうる。リフレッシュカウン
タ６０１が、リフレッシュのため要求されたアイドルサイクルを有することなく
適切なリフレッシュ時間までカウントされた時、出力リフレッシュリクエスト信
号RFREQ#はローをアサートする。リフレッシュリクエスト信号RFREQ#はメモリア
クセスを遅延させる目的でアクセス装置へと戻される。ロー状態のリフレッシュ
リクエスト信号RFREQ#はまた、アクセスサスペンダ６４０のアドレスストローブ
信号ADS#の出力をハイにし、アイドルメモリサイクルがメモリリフレッシュのた
めに利用可能であることを表す。ローのアドレスストローブ信号ADS#はまた、ア
イドルサイクルカウンタ６０２を増加させる。リフレッシュリクエスト信号RFRE
Q#は、リフレッシュカウンタ６０１がリセットされるまでローのままであり、こ
のように、アドレスストローブ信号ADS#は、アイドルサイクルカウンタ６０２が
要求されたアイドルメモリサイクルのフルカウントに到達するまでハイであり得
る。アイドルサイクルカウンタ６０２がフルカウントに達すると、その出力信号
はリフレッシュカウンタ６０１をリセットする目的で１つのクロックサイクルの
間ハイになる。リフレッシュカウンタ６０１のカウントは自動的に０へとラップ
（wrap）し、カウントやリフレッシュリクエスト信号RFREQ#のハイのアサートや
通常のメモリアクセスの再開を回復する。
いて発生した場合、リフレッシュマネージャ６００は、全ての保留メモリリフレ
ッシュが完了するまで更にメモリアクセスを遅延させうる。リフレッシュカウン
タ６０１が、リフレッシュのため要求されたアイドルサイクルを有することなく
適切なリフレッシュ時間までカウントされた時、出力リフレッシュリクエスト信
号RFREQ#はローをアサートする。リフレッシュリクエスト信号RFREQ#はメモリア
クセスを遅延させる目的でアクセス装置へと戻される。ロー状態のリフレッシュ
リクエスト信号RFREQ#はまた、アクセスサスペンダ６４０のアドレスストローブ
信号ADS#の出力をハイにし、アイドルメモリサイクルがメモリリフレッシュのた
めに利用可能であることを表す。ローのアドレスストローブ信号ADS#はまた、ア
イドルサイクルカウンタ６０２を増加させる。リフレッシュリクエスト信号RFRE
Q#は、リフレッシュカウンタ６０１がリセットされるまでローのままであり、こ
のように、アドレスストローブ信号ADS#は、アイドルサイクルカウンタ６０２が
要求されたアイドルメモリサイクルのフルカウントに到達するまでハイであり得
る。アイドルサイクルカウンタ６０２がフルカウントに達すると、その出力信号
はリフレッシュカウンタ６０１をリセットする目的で１つのクロックサイクルの
間ハイになる。リフレッシュカウンタ６０１のカウントは自動的に０へとラップ
（wrap）し、カウントやリフレッシュリクエスト信号RFREQ#のハイのアサートや
通常のメモリアクセスの再開を回復する。
【００５５】 アイドルサイクルカウンタ６０２は、全てのメモリブロック100-115の間でリ
クエストされた最大の数のリフレッシュサイクルまでカウントする。本実施例に
おいて、メモリブロック100-115は同一であり、適切なリフレッシュ時間におい
て８つのアイドルサイクルを必要とする。その他の実施例において、１つのメモ
リブロックが適切なリフレッシュ時間において１０のリフレッシュを必要とする
かもしれず、またその他のメモリブロックが５のリフレッシュを必要としてもよ
い。そのような実施例において、アイドルサイクルカウンタは、両方のブロック
が適切なリフレッシュ時間において適切にリフレッシュされることを確実にする
ために、１０までカウントする必要があり得る。
クエストされた最大の数のリフレッシュサイクルまでカウントする。本実施例に
おいて、メモリブロック100-115は同一であり、適切なリフレッシュ時間におい
て８つのアイドルサイクルを必要とする。その他の実施例において、１つのメモ
リブロックが適切なリフレッシュ時間において１０のリフレッシュを必要とする
かもしれず、またその他のメモリブロックが５のリフレッシュを必要としてもよ
い。そのような実施例において、アイドルサイクルカウンタは、両方のブロック
が適切なリフレッシュ時間において適切にリフレッシュされることを確実にする
ために、１０までカウントする必要があり得る。
【００５６】 図６に示された単純なリフレッシュマネージャは、統一の規則でシステム中の
全てのメモリデバイスのリフレッシュを管理する。１つの単一メモリデバイスと
してそれらを全て一緒に処理することで、システムにおける個別のメモリ装置を
区別することはない。
全てのメモリデバイスのリフレッシュを管理する。１つの単一メモリデバイスと
してそれらを全て一緒に処理することで、システムにおける個別のメモリ装置を
区別することはない。
【００５７】 図７は本発明のその他の実施例によるリフレッシュマネージャ７００の略図で
ある。リフレッシュマネージャ７００はメモリデバイス100-107の１つがアクセ
スされている時、他のグループのメモリデバイス108-115がメモリリフレッシュ
を実行しうるという事実を利用する。メモリブロック100-115は同一サイズの２
つのグループに分割される。メモリブロックの各々のグループは、別個のリフレ
ッシュカウンタ及びアイドルサイクルカウンタによって管理される。リフレッシ
ュカウンタ７０１及び７１１はリフレッシュカウンタ６０１と同一である。アイ
ドルサイクルカウンタ７０４及び７１４はアイドルサイクルカウンタ６０２と同
一である。
ある。リフレッシュマネージャ７００はメモリデバイス100-107の１つがアクセ
スされている時、他のグループのメモリデバイス108-115がメモリリフレッシュ
を実行しうるという事実を利用する。メモリブロック100-115は同一サイズの２
つのグループに分割される。メモリブロックの各々のグループは、別個のリフレ
ッシュカウンタ及びアイドルサイクルカウンタによって管理される。リフレッシ
ュカウンタ７０１及び７１１はリフレッシュカウンタ６０１と同一である。アイ
ドルサイクルカウンタ７０４及び７１４はアイドルサイクルカウンタ６０２と同
一である。
【００５８】 図７のリフレッシュマネージャ７００は、リフレッシュカウンタ７０１及び７
１１、ANDゲート７０２及び７１２、ORゲート７０３及び７１３、アイドルサイ
クルカウンタ７０４及び７１４、NANDゲート７３０、及びアクセスサスペンダ７
４０を有する。アクセスサスペンダ７４０はNANDゲート７２０を有する。
１１、ANDゲート７０２及び７１２、ORゲート７０３及び７１３、アイドルサイ
クルカウンタ７０４及び７１４、NANDゲート７３０、及びアクセスサスペンダ７
４０を有する。アクセスサスペンダ７４０はNANDゲート７２０を有する。
【００５９】 ANDゲート７０２は、チップ選択信号CS#[0:7]をレシーブするために接続され
る。メモリブロック100-107の内いずれか１つが外部アクセスを実行する場合、
チップ選択信号CS#[0:7]の内１つがローとなっても良く、ANDゲート７０２の出
力信号をローにする。ORゲート７０３はアドレスストローブ信号ADS#及びANDゲ
ート７０２の出力信号をレシーブするために接続される。アドレスストローブ信
号ADS#は、外部アクセスが保留された時、ローをアサートし、アイドルサイクル
が存在する時、ハイをデアサートする。ANDゲート７０２によって提供されたロ
ーの信号は、ORゲート７０３の出力信号をアドレスストローブ信号ADS#に追随さ
せ得る。それ故、外部アクセス保留が存在しなければ、アイドルサイクルカウン
タ７０４を増加させる。要求された数のアイドルサイクルがカウントされた時、
アイドルサイクルカウンタ７０４は、カウンタ７０１をリセットするために、１
つのクロックサイクルに渡って出力信号をハイにアサートする。
る。メモリブロック100-107の内いずれか１つが外部アクセスを実行する場合、
チップ選択信号CS#[0:7]の内１つがローとなっても良く、ANDゲート７０２の出
力信号をローにする。ORゲート７０３はアドレスストローブ信号ADS#及びANDゲ
ート７０２の出力信号をレシーブするために接続される。アドレスストローブ信
号ADS#は、外部アクセスが保留された時、ローをアサートし、アイドルサイクル
が存在する時、ハイをデアサートする。ANDゲート７０２によって提供されたロ
ーの信号は、ORゲート７０３の出力信号をアドレスストローブ信号ADS#に追随さ
せ得る。それ故、外部アクセス保留が存在しなければ、アイドルサイクルカウン
タ７０４を増加させる。要求された数のアイドルサイクルがカウントされた時、
アイドルサイクルカウンタ７０４は、カウンタ７０１をリセットするために、１
つのクロックサイクルに渡って出力信号をハイにアサートする。
【００６０】 チップ選択信号CS#[0:7]の１つがローをアサートし、メモリブロック100-107
の内１つへのメモリアクセスを表す場合、その時その他のメモリブロック108-11
5のグループはそのサイクルの間アイドル状態であり得る。チップ選択信号CS#[8
:15]はハイの状態でも良く、メモリブロック108-115へのメモリアクセスの欠乏
を表し、ANDゲート７１２の出力信号をハイにする。このハイのANDゲート７１２
の出力信号は、アドレスストローブ信号ADS#に構うことなく、ORゲート７１３の
出力信号をハイにし、アイドルサイクルカウンタ７１４を増加させる。
の内１つへのメモリアクセスを表す場合、その時その他のメモリブロック108-11
5のグループはそのサイクルの間アイドル状態であり得る。チップ選択信号CS#[8
:15]はハイの状態でも良く、メモリブロック108-115へのメモリアクセスの欠乏
を表し、ANDゲート７１２の出力信号をハイにする。このハイのANDゲート７１２
の出力信号は、アドレスストローブ信号ADS#に構うことなく、ORゲート７１３の
出力信号をハイにし、アイドルサイクルカウンタ７１４を増加させる。
【００６１】 リフレッシュカウンタ７０１及び７１１は、適切なリフレッシュ時間までカウ
ントアップ（count up）する。どちらかが最大カウントに到達した場合、リフレ
ッシュカウンタの出力信号はローになり、アイドルサイクルをメモリブロックの
１つをリフレッシュするように送り出す必要を示す。NANDゲート７３０は、各々
のカウンタ７０１及び７１１の出力信号をレシーブするため接続され、リフレッ
シュリクエスト信号RFREQ#を提供する。加えて、アクセスサスペンダ７４０は、
各々のリフレッシュカウンタ７０１及び７１１の出力信号、及びメモリリクエス
ト信号MAREQをレシーブするために接続される。リフレッシュカウンタ７０１若
しくは７１１のどちらかがローの出力信号をアサートする場合、NANDゲート７２
０及び７３０の両方の出力信号がハイを強制される。このことは、アドレススト
ローブ信号ADS#及びリフレッシュリクエスト信号RFREQ#をハイに強制する。ハイ
のアドレスストローブ信号ADS#は、メモリシステム１０へとアイドルサイクルを
押しやり、アイドルサイクルがメモリリフレッシュに容易に利用可能であること
を表す。ハイのリフレッシュリクエスト信号RFREQ#は、アクセス装置に対しメモ
リアクセス要求が遅延されていることを表す。リフレッシュカウンタ７０１及び
７１１は、各々アイドルサイクルカウンタ７０４及び７１４よりフルカウントに
応じカウントを０にリセットする。
ントアップ（count up）する。どちらかが最大カウントに到達した場合、リフレ
ッシュカウンタの出力信号はローになり、アイドルサイクルをメモリブロックの
１つをリフレッシュするように送り出す必要を示す。NANDゲート７３０は、各々
のカウンタ７０１及び７１１の出力信号をレシーブするため接続され、リフレッ
シュリクエスト信号RFREQ#を提供する。加えて、アクセスサスペンダ７４０は、
各々のリフレッシュカウンタ７０１及び７１１の出力信号、及びメモリリクエス
ト信号MAREQをレシーブするために接続される。リフレッシュカウンタ７０１若
しくは７１１のどちらかがローの出力信号をアサートする場合、NANDゲート７２
０及び７３０の両方の出力信号がハイを強制される。このことは、アドレススト
ローブ信号ADS#及びリフレッシュリクエスト信号RFREQ#をハイに強制する。ハイ
のアドレスストローブ信号ADS#は、メモリシステム１０へとアイドルサイクルを
押しやり、アイドルサイクルがメモリリフレッシュに容易に利用可能であること
を表す。ハイのリフレッシュリクエスト信号RFREQ#は、アクセス装置に対しメモ
リアクセス要求が遅延されていることを表す。リフレッシュカウンタ７０１及び
７１１は、各々アイドルサイクルカウンタ７０４及び７１４よりフルカウントに
応じカウントを０にリセットする。
【００６２】 リフレッシュカウンタ７０１及び７１１がどちらもフルでない時、これらのリ
フレッシュカウンタは論理的ハイの出力信号を提供する。それに応じて、NANDゲ
ート７３０は論理的ローのリフレッシュリクエスト信号RFREQ#を提供する。上述
したように、論理的ローのリフレッシュリクエスト信号RFREQ#は外部アクセスが
遅延することなく働くことを許可する。アドレスストローブ信号ADS#はアクセス
サスペンダ７４０により提供され、メモリアクセスが保留している時ローをアサ
ートし、アイドルサイクル中においてはハイをデアサートする。
フレッシュカウンタは論理的ハイの出力信号を提供する。それに応じて、NANDゲ
ート７３０は論理的ローのリフレッシュリクエスト信号RFREQ#を提供する。上述
したように、論理的ローのリフレッシュリクエスト信号RFREQ#は外部アクセスが
遅延することなく働くことを許可する。アドレスストローブ信号ADS#はアクセス
サスペンダ７４０により提供され、メモリアクセスが保留している時ローをアサ
ートし、アイドルサイクル中においてはハイをデアサートする。
【００６３】 本実施例は８つのメモリブロックの２つのグループを表しているが、どのよう
な数のメモリブロックがどのような例でグループ分けされても良いことがお分か
り頂けよう。例えば、その他の実施例において、３つのブロックが１つのグルー
プに存在しても良く、また１３のブロックがその他のグループに存在しても良い
。適切な変更がアクセスサスペンダ７４０へとなされ得る。本実施例はまた、マ
ルチバンク動作を可能とするメモリ装置の管理を目的として拡張されても良い。
とりわけ、装置の一つのバンクが、その他のバンクがリフレッシュを実行する間
、外部アクセスにおいて拘束する。そのようなシステムにおいて、メモリ装置の
異なったバンクは、リフレッシュマネージャの別個のセットにより管理される。
な数のメモリブロックがどのような例でグループ分けされても良いことがお分か
り頂けよう。例えば、その他の実施例において、３つのブロックが１つのグルー
プに存在しても良く、また１３のブロックがその他のグループに存在しても良い
。適切な変更がアクセスサスペンダ７４０へとなされ得る。本実施例はまた、マ
ルチバンク動作を可能とするメモリ装置の管理を目的として拡張されても良い。
とりわけ、装置の一つのバンクが、その他のバンクがリフレッシュを実行する間
、外部アクセスにおいて拘束する。そのようなシステムにおいて、メモリ装置の
異なったバンクは、リフレッシュマネージャの別個のセットにより管理される。
【００６４】 図８は、本発明のその他の実施例によるメモリコントローラ１２０のリフレッ
シュマネージャ８００を示す略図である。この実施例においてリフレッシュマネ
ージャ８００はリフレッシュカウンタ８０１、リフレッシュサイクルカウンタ８
０２、及びアクセスサスペンダ８４０を有する。アクセスサスペンダ８４０は、
NANDゲート８０３を有する。リフレッシュマネージャ８００は、発生したアイド
ルサイクルの数に関係なく、リフレッシュカウンタ８０１がフルカウントに到達
する毎にメモリシステム１０へとアクセスサスペンダ８４０を介し固定された数
のアイドルメモリサイクルを送り出すことによって機能する。
シュマネージャ８００を示す略図である。この実施例においてリフレッシュマネ
ージャ８００はリフレッシュカウンタ８０１、リフレッシュサイクルカウンタ８
０２、及びアクセスサスペンダ８４０を有する。アクセスサスペンダ８４０は、
NANDゲート８０３を有する。リフレッシュマネージャ８００は、発生したアイド
ルサイクルの数に関係なく、リフレッシュカウンタ８０１がフルカウントに到達
する毎にメモリシステム１０へとアクセスサスペンダ８４０を介し固定された数
のアイドルメモリサイクルを送り出すことによって機能する。
【００６５】 リフレッシュカウンタ８０１は、適切なリフレッシュ時間までカウントされる
。フルカウントに到達した時、リフレッシュリクエスト信号RFREQ#の出力信号は
ローをアサートする。ローをアサートしたリフレッシュリクエスト信号RFREQ#は
、外部メモリアクセスを保留し、アクセスサスペンダ８４０からのアドレススト
ローブ信号ADS#の出力をハイにアサートする。それ故、アイドルメモリサイクル
を挿入する。リフレッシュサイクルカウンタ８０２は、リフレッシュサイクルカ
ウンタ８０２がフルカウントに到達するまで、リフレッシュリクエスト信号RFRE
Q#がローであるような各クロックサイクルの間に１回カウントする。記述された
実施例において、リフレッシュサイクルカウンタ８０２は８までカウントし、そ
れによってリフレッシュのための８つのアイドルサイクルが挿入される。リフレ
ッシュサイクルカウンタ８０２の出力信号は、その時ハイになり、リフレッシュ
カウンタ８０１をリセットする。リフレッシュカウンタ８０１は０よりカウント
し始め、リフレッシュリクエスト信号RFREQ#の出力信号をハイにデアサートし、
再びアクセスサスペンダ８４０が直接メモリアクセスリクエスト信号MAREQに反
応する事を許可する。
。フルカウントに到達した時、リフレッシュリクエスト信号RFREQ#の出力信号は
ローをアサートする。ローをアサートしたリフレッシュリクエスト信号RFREQ#は
、外部メモリアクセスを保留し、アクセスサスペンダ８４０からのアドレススト
ローブ信号ADS#の出力をハイにアサートする。それ故、アイドルメモリサイクル
を挿入する。リフレッシュサイクルカウンタ８０２は、リフレッシュサイクルカ
ウンタ８０２がフルカウントに到達するまで、リフレッシュリクエスト信号RFRE
Q#がローであるような各クロックサイクルの間に１回カウントする。記述された
実施例において、リフレッシュサイクルカウンタ８０２は８までカウントし、そ
れによってリフレッシュのための８つのアイドルサイクルが挿入される。リフレ
ッシュサイクルカウンタ８０２の出力信号は、その時ハイになり、リフレッシュ
カウンタ８０１をリセットする。リフレッシュカウンタ８０１は０よりカウント
し始め、リフレッシュリクエスト信号RFREQ#の出力信号をハイにデアサートし、
再びアクセスサスペンダ８４０が直接メモリアクセスリクエスト信号MAREQに反
応する事を許可する。
【００６６】 本実施例において、アクセスサスペンダ６０３、７２０、及び８０３は外部メ
モリアクセスを保留するためにアドレスストローブ信号ADS#を生成するべく示さ
れてきた。それによって、メモリリフレッシュのためにアイドルサイクルが挿入
される。その他の実施例において、アクセスサスペンダ６０３、７２０、及び８
０３は、外部メモリアクセスを保留するべくチップ選択信号CS#[15:0]を生成す
るために構成されても良い。
モリアクセスを保留するためにアドレスストローブ信号ADS#を生成するべく示さ
れてきた。それによって、メモリリフレッシュのためにアイドルサイクルが挿入
される。その他の実施例において、アクセスサスペンダ６０３、７２０、及び８
０３は、外部メモリアクセスを保留するべくチップ選択信号CS#[15:0]を生成す
るために構成されても良い。
【００６７】 上記において、本発明の好適な実施の形態について説明したが、本発明の請
求範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。例えばメ
モリアレイ２０１は、異なる実施例に於いて異なる大きさを有しても良い。本発
明は以下の実施例にのみ限定される。
求範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。例えばメ
モリアレイ２０１は、異なる実施例に於いて異なる大きさを有しても良い。本発
明は以下の実施例にのみ限定される。
【図１】 本発明の１つの実施例によるメモリシステムのブロック図である。
【図２】 本発明の１つの実施例によるメモリアレイへのリフレッシュ及び外部アクセス
を制御するためのメモリブロックの略図である。
を制御するためのメモリブロックの略図である。
【図３】 本発明の１つの実施例による書き込み、読み出し、及びリフレッシュ動作中の
様々な信号のタイミングを表した波形図である。
様々な信号のタイミングを表した波形図である。
【図４】 本発明の１つの実施例によるアクセスアービタの略図である。
【図５】 本発明の１つの実施例によるリフレッシュコントローラの略図である。
【図６】 本発明の１つの実施例による一つのグループのメモリブロックを制御するため
のリフレッシュマネージャの略図である。
のリフレッシュマネージャの略図である。
【図７】 本発明の別の実施例による２つのグループのメモリブロックを制御するための
リフレッシュマネージャの略図である。
リフレッシュマネージャの略図である。
【図８】 本発明の別の実施例によるメモリシステムへアイドルサイクルを送り出すため
のリフレッシュマネージャの略図である。
のリフレッシュマネージャの略図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B060 CA10 5M024 AA90 AA91 BB22 BB30 BB39 BB40 EE10 EE30 PP01 PP02 PP07
Claims (31)
- 【請求項１】 メモリシステムであって、 システムバスと、 リフレッシュを必要とするメモリセルアレイ及び前記メモリアレイのアイドル
サイクルにおいて前記メモリセルをリフレッシュするリフレッシュ制御回路を有
する、前記システムバスに接続されたメモリブロックと、 第１の時間に前記システムバス上でアイドルサイクル数をモニタするべく構成
され、前記第１の時間にモニタされたアイドルサイクル数が所定のアイドルサイ
クル数よりも少ない場合、前記システムバス上に１つ若しくは複数のアイドルサ
イクルを送り出すリフレッシュマネージャを含む前記システムバスに接続された
メモリコントローラとを有するメモリシステム。 - 【請求項２】 前記モニタされたアイドルサイクル数と前記送り出された
アイドルサイクルの数の和が、前記所定アイドルサイクル数に等しいことを特徴
とする請求項１に記載のメモリシステム。 - 【請求項３】 前記リフレッシュ制御回路がリフレッシュリクエストを生
成することを特徴とする請求項１に記載のメモリシステム。 - 【請求項４】 前記メモリコントローラが前記メモリブロックに対して外
部アクセスを開始させ、前記リフレッシュ制御回路が常に前記外部アクセスを前
記リフレッシュリクエストより優先させるアクセスアービタを有することを特徴
とする請求項３に記載のメモリシステム。 - 【請求項５】 前記リフレッシュコントローラが、 前記第１の時間を前記所定アイドルサイクル数で除して与えられる第２の時間
の終点にて制御信号をアサートするリフレッシュタイマと、 前記リフレッシュタイマが前記制御信号をアサートする度に第１の方向にカウ
ントし、前記メモリセルがリフレッシュされる度に第２の方向にカウントするカ
ウンタとを有することを特徴とする請求項１に記載のメモリシステム。 - 【請求項６】 前記カウンタが、前記制御信号のアサーションの数を、前
記所定数に至るまで蓄積するべく構成されることを特徴とする請求項５に記載の
メモリシステム。 - 【請求項７】 前記リフレッシュマネージャが、 前記システムバス上のアイドルサイクル数が前記所定アイドルサイクル数に等
しい時フル信号を生成するような、前記システムバス上のアイドルサイクルの数
をカウントするためのアイドルサイクルカウンタと、 前記リフレッシュカウンタが、前記アイドルサイクルカウンタより前記フル信
号をレシーブすることなく前記第１の時間カウントした場合、前記システムバス
上にアイドルサイクルを送り出すべく第１の制御信号をアサートするような、前
記第１の時間カウントするためのリフレッシュカウンタとを有することを特徴と
する請求項１に記載のメモリシステム。 - 【請求項８】 前記リフレッシュマネージャが更に、外部アクセスリクエ
スト信号及び前記第１の制御信号をレシーブするべく接続されたアクセスサスペ
ンダを含み、前記アクセスサスペンダは、前記第１のコントロール信号がアサー
トされた場合、前記外部アクセスリクエスト信号をディスエーブルにすることを
特徴とする請求項７に記載のメモリシステム。 - 【請求項９】 更に前記システムバスに接続された第２のメモリブロック
を有し、前記第２のメモリブロックがリフレッシュを必要とするメモリセルの第
２のアレイ及び、前記第２のアレイのアイドルサイクルの間前記第２のアレイの
メモリセルをリフレッシュする第２のリフレッシュ制御回路を有する請求項１に
記載のメモリシステム。 - 【請求項１０】 メモリシステムであって、 システムバスと、 それぞれ、リフレッシュを必要とするメモリセルアレイ及び前記メモリアレイ
のアイドルサイクルにおいて前記メモリセルをリフレッシュするリフレッシュ制
御回路を有する、前記システムバスに接続された１つ若しくは複数のメモリブロ
ックからなる第１のメモリブロックのセットと、 それぞれ、リフレッシュを必要とするメモリセルアレイ及び前記メモリアレイ
のアイドルサイクルにおいて前記メモリセルをリフレッシュするリフレッシュ制
御回路を有する、前記システムバスに接続された１つ若しくは複数のメモリブロ
ックからなる第２のメモリブロックのセットと、 第１の時間に前記システムバス上でアイドルサイクル数をモニタするべく構成
され、前記第１の時間にモニタされたアイドルサイクル数が所定のアイドルサイ
クル数よりも少ない場合、前記システムバス上に１つ若しくは複数のアイドルサ
イクルを送り出すリフレッシュマネージャを含む前記システムバスに接続された
メモリコントローラとを有するメモリシステム。 - 【請求項１１】 前記リフレッシュマネージャが、前記第１の時間におけ
るメモリブロックの前記第１のセットのアイドルサイクルの第１の数及び前記第
１の時間におけるメモリブロックの前記第２のセットのアイドルサイクルの第２
の数をモニタするべく構成され、前記アイドルサイクルのモニタされた第１若し
くは第２の数のどちらかが前記所定のアイドルサイクルの数よりも少ない場合の
み、前記システムバス上に１つ若しくは複数のアイドルサイクルを送り出すこと
を特徴とする請求項１０に記載のメモリシステム。 - 【請求項１２】 メモリシステムであって、 システムバスと、 リフレッシュを必要とするメモリセルアレイ及び前記メモリアレイのアイドル
サイクルにおいて前記メモリセルをリフレッシュするリフレッシュ制御回路を有
する、前記システムバスに接続されたメモリブロックと、 前記システムバスに接続され、所定の時間の後前記システムバス上にアイドル
サイクルの所定の数を送り出すべく構成されたリフレッシュマネージャを有する
メモリコントローラとを含むメモリシステム。 - 【請求項１３】 前記リフレッシュコントロール回路がリフレッシュリク
エストを生成することを特徴とすることを特徴とする請求項１２に記載のメモリ
システム。 - 【請求項１４】 前記メモリコントローラが前記メモリブロックに対して
外部アクセスを開始させ、前記リフレッシュ制御回路が常に前記外部アクセスを
前記リフレッシュリクエストより優先させるアクセスアービタを有することを特
徴とする請求項１３に記載のメモリシステム。 - 【請求項１５】 前記リフレッシュマネージャが前記所定の数のアイドル
サイクルが前記システムバス上に送り出される場合、外部アクセスリクエスト信
号をディスエーブルにするべく構成されたアクセスサスペンダを更に含むことを
特徴とする請求項１２に記載のメモリシステム。 - 【請求項１６】 更に前記システムバスに接続された第２のメモリブロッ
クを有し、前記第２のメモリブロックがリフレッシュを必要とするメモリセルの
第２のアレイ及び、前記第２のアレイのアイドルサイクルの間前記第２のアレイ
のメモリセルをリフレッシュする第２のリフレッシュ制御回路を有する請求項１
２に記載のメモリシステム。 - 【請求項１７】 メモリシステムであって、 第１の時間にリフレッシュされるべき第１の数のロウを有するメモリアレイと
、 リフレッシュが保留された場合、前記メモリアレイのアイドルサイクル間に前
記ロウの１つをリフレッシュさせるリフレッシュコントローラと、 前記メモリシステムを、前記第１の時間に少なくとも前記第１の数のアイドル
サイクルを有するようにするリフレッシュマネージャとを有するメモリシステム
。 - 【請求項１８】 リフレッシュを必要とするメモリセルのアレイを有する
メモリブロックに接続されたシステムバスを有するメモリシステムを動作させる
方法であって、 前記メモリアレイのアイドルサイクル間に前記メモリセルをリフレッシュする
過程と、 第１の時間に前記システムバス上のアイドルサイクルの数をモニタする過程と
、 前記第１の時間に前記モニタされたアイドルサイクルの数がアイドルサイクル
の所定の数よりも少ない場合、前記システムバス上に１つ若しくは複数のアイド
ルサイクルを送り出す過程とを有する方法。 - 【請求項１９】 更に、前記モニタされたアイドルサイクル数と前記送り
出されたアイドルサイクルの数の和が前記所定アイドルサイクル数に等しいよう
に、前記送り出されたアイドルサイクル数を制御する過程とを有する請求項１８
に記載の方法。 - 【請求項２０】 前記メモリブロック中でリフレッシュリクエストを生成
する過程を更に有する請求項１８に記載の方法。 - 【請求項２１】 前記システムバス上の前記メモリブロックに対して外部
アクセス要求を提供する過程と、 前記メモリブロック中で前記リフレッシュリクエストよりも前記外部アクセス
リクエストを常に優先する過程とを更に含む請求項２０に記載の方法。 - 【請求項２２】 前記リフレッシュリクエストを前記所定数まで蓄積する
過程を更に有する請求項２０に記載の方法。 - 【請求項２３】 更に、前記システムバス上の前記アイドルサイクル数を
カウントする過程と、 前記システムバス上の前記アイドルサイクル数が前記所定のアイドルサイクル
数に等しい場合、フル信号を生成する過程と、 前記第１の時間が終了し前記フル信号が生成されない場合、前記システムバス
上にアイドルサイクルを送り出す過程とを更に含む請求項１８に記載の方法。 - 【請求項２４】 アイドルサイクルが前記システムバス上に送り出される
場合、外部アクセス信号をディスエーブルにする過程を更に有する請求項２３に
記載の方法。 - 【請求項２５】 システムバス、前記システムバスに接続されたリフレッ
シュを必要とする１つ若しくは複数のメモリブロックの第１のセット、及び前記
システムバスに接続されたリフレッシュを必要とする１つ若しくは複数のメモリ
ブロックの第２のセットを有するメモリシステムを操作する方法であって、 前記メモリブロックのアイドルサイクルの間、各々の前記メモリブロックをリ
フレッシュする過程と、 第１の時間に、前記システムバス上のアイドルサイクル数をモニタする過程と
、 前記第１の時間に、前記アイドルサイクルのモニタされた数がアイドルサイク
ルの所定の数よりも少ない場合、前記システムバス上に１つ若しくは複数のアイ
ドルサイクルを送り出す過程とを有する方法。 - 【請求項２６】 前記第１の時間に、メモリブロックの前記第１のセット
におけるアイドルサイクルの第１の数をモニタし、 前記第１の時間に、メモリブロックの前記第２のセットにおけるアイドルサイ
クルの第２の数をモニタし、 前記アイドルサイクルのモニタされた第１の数若しくは第２の数のどちらかが
前記所定のアイドルサイクル数よりも少ない場合のみ、前記システムバス上に１
つ若しくは複数のアイドルサイクルを送り出す過程とを更に有する請求項２５に
記載の方法。 - 【請求項２７】 リフレッシュを必要とするメモリセルのアレイを有する
メモリブロックに接続されたシステムバスを有するメモリシステムを動作させる
方法であって、 前記メモリアレイのアイドルサイクル間に前記メモリセルをリフレッシュする
過程と、 所定の時間後、前記システムバス上に所定数のアイドルサイクルを送り出す過
程とを含む方法。 - 【請求項２８】 前記メモリブロック中でリフレッシュリクエストを生成
する過程を更に有する請求項２７に記載の方法。 - 【請求項２９】 前記システムバス上の前記メモリブロックに対して外部
アクセス要求を提供する過程と、 前記メモリブロック中で前記リフレッシュリクエストよりも前記外部アクセス
リクエストを常に優先する過程とを更に含む請求項２８に記載の方法。 - 【請求項３０】 前記リフレッシュリクエストを前記所定数まで蓄積する
過程を更に有する請求項２８に記載の方法。 - 【請求項３１】 所定数のアイドルサイクルが前記システムバス上に送り
出された場合、更に外部アクセスリクエスト信号をディスエーブルにする過程を
有する請求項２７に記載の方法。
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