WO2009150844A1 - 半導体記憶装置、半導体装置、および光ディスク再生装置 - Google Patents

半導体記憶装置、半導体装置、および光ディスク再生装置 Download PDF

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semiconductor memory
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中井信行
貞方博之
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パナソニック株式会社
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    • G11B7/005—Reproducing

Definitions

  • the present invention relates to a refresh function of a semiconductor memory device. For example, even when the operating frequency specification of a mounted semiconductor device is low, the data transfer rate is prevented from being lowered, and layout design is facilitated by low power consumption and power leveling.
  • the present invention relates to circuit operations that contribute to noise reduction and the like.
  • a semiconductor device called a system LSI, which consists of a microprocessor, ASIC (Application Specific Integrated Circuit), custom logic circuit, etc. and a large-capacity memory on a single semiconductor chip, is the performance and differentiation of the mounted product.
  • ASIC Application Specific Integrated Circuit
  • a large-capacity memory on a single semiconductor chip is the performance and differentiation of the mounted product.
  • a key device that can appeal high added value it is a product in the product field that each manufacturer is focusing on.
  • a memory classified as DRAM (Dynamic Random Access Memory), ROM (Read Only Memory), SRAM (Static Random Access Memory), etc., which is mounted on the semiconductor device is hardware. Used as a library, various specifications are required.
  • system LSI applications are centered on AV (Audio / Visual) devices with short product cycles, and this is no exception in the hardware library installed.
  • AV Audio / Visual
  • more specific system LSI applications cover consumer and in-vehicle applications, and by field, the main ones are in a wide range of genres such as optical disk recording / playback devices, digital television receivers, digital cameras, and digital audio equipment. It extends. How efficiently a hardware library including a semiconductor storage device that can be commonly applied to a wide variety of system LSI groups can be developed is a factor that affects the profits of each company.
  • FIG. 1 shows a basic circuit configuration of a semiconductor device including a conventional DRAM.
  • FIG. 101 is a memory cell region in which memory cells are arranged in a matrix, 102, a row decoder circuit for outputting a selection signal for selecting one of the groups of memory cells arranged in the row direction in the memory cell region 101;
  • 103 is a column decoder circuit for outputting a selection signal for selecting one of the groups of memory cells arranged in the column direction in the memory cell region 101;
  • 104 is a sense read / write amplifier circuit for reading / writing data from / to the memory cells selected and designated by the row decoder circuit 102 and the column decoder circuit 103;
  • 105 is an internal data input / output line;
  • 106 is an external data input / output line;
  • 107 is a data input / output circuit for inputting / outputting data transmitted / received to / from the sense read / write amplifier circuit 104 to / from the large-scale logic circuit region 124 via
  • Reference numeral 122 denotes a control area including an address input circuit 111, a control circuit 113, a refresh circuit 115, a timing generation circuit 117, and a clock generation circuit 119.
  • 123 is a semiconductor memory device comprising the memory array area 121 and the control area 122;
  • 124 is a large-scale logic circuit area configured using standard cells, 125 is a redundant relief address storage circuit; 126 is a redundant relief address line for connecting the redundant relief address storage circuit 125 to the memory array region 121;
  • 127 is an external terminal group connected to the semiconductor memory device 123 and the large-scale logic circuit area 124;
  • a semiconductor device 128 includes the semiconductor memory device 123, the large-scale logic circuit region 124, the redundant relief address memory circuit 125, and the external terminal group 127.
  • the clock generation circuit 119 is provided as necessary, such as the ability to drive the control circuit 113 and the like.
  • the clock generation circuit 119 is composed of, for example, a buffer circuit and has the same logic level as the input external clock signal 120.
  • the internal synchronous clock signal 118 is output.
  • the clock generation circuit 119 In response to the external clock signal 120 input from the external terminal group 127, the clock generation circuit 119 outputs the internal synchronous clock signal 118, and the data input / output circuit 107, the address input circuit 111, the control circuit 113, the The refresh circuit 115 and the timing generation circuit 117 are supplied as a clock for synchronization.
  • the control circuit 113 generates the address control signal 110 and inputs it to the address input circuit 111 in accordance with the external control signal 112 under the internal synchronization clock signal 118.
  • the address input circuit 111 generates the row address 108 and inputs it to the row decoder circuit 102, and generates the column address 109 and inputs it to the column decoder circuit 103.
  • a memory cell in the memory cell region 101 is selected in accordance with values input to the row decoder circuit 102 and the column decoder circuit 103, and a read / write operation is performed with the sense read / write amplifier circuit 104.
  • a data input / output operation is performed with the large-scale logic circuit region 124 through the internal data input / output line 105, the data input / output circuit 107, and the external data input / output line 106.
  • the operation of the refresh circuit 115 is basically the same as described above.
  • the address control signal 110 is input to the address input circuit 111.
  • a similar operation is performed. The only difference is that the data read into the sense read / write amplifier circuit 104 is written into the memory cell, and the internal data input / output line 105, the data input / output circuit 107, and the external data input / output line 106 are connected. No data input / output operation is performed with respect to the large-scale logic circuit area 124.
  • the memory array region 121 and the large-scale logic circuit region 124 are provided on one semiconductor integrated circuit, so that the external data input / output line 106 is connected to a multi-bit. It is relatively easy to use a bus. Therefore, it is easy to achieve low power consumption by reducing the frequency of the clock signal while ensuring the data transfer rate.
  • the refresh operation of the memory array area 121 as described above needs to be performed at a predetermined frequency every predetermined cycle. Since the refresh frequency is constant regardless of the frequency of the clock signal, the lower the frequency of the clock signal, the lower the band in which operations other than refresh, such as data transfer, are performed (for example, the ratio of clock pulses used).
  • an external clock signal 120 of a certain frequency requires two refresh operations with two clock pulses per 20 clock pulses, the remaining 18 clock pulses, that is, 90% It is possible to perform operations such as command processing in the bandwidth.
  • the clock pulse that can be used for command processing is 3 clock pulses per 5 clock pulses. The bandwidth will drop to 60%.
  • the present invention has been made in view of such points, and it is possible to easily reduce the frequency of a clock signal while appropriately refreshing a memory and ensuring a data transfer rate. Objective.
  • An example of the first invention is: A semiconductor memory device comprising a memory cell and having a refresh function of the memory cell, A clock generation circuit configured to generate and output a second clock from a reverse phase of the first clock with the first clock as an input; The refresh function is operated in synchronization with at least one of the first clock and the second clock.
  • An example of the second invention is: A semiconductor memory device according to an example of the first invention, further comprising: Controls whether refresh operation is performed in synchronization with only the first clock, only in synchronization with the second clock, or in synchronization with the first clock and the second clock A selection circuit that switches according to a signal is provided.
  • An example of the third invention is a semiconductor device, A semiconductor memory device of an example of the second invention; Logic circuit; An input / output circuit for inputting / outputting a signal to / from the outside, and an IO block having an electrode pad connected to the input / output circuit; An external signal input via an IO block is input to the logic circuit, and the control signal for controlling switching of the selection circuit is generated.
  • An example of the fourth invention is: A semiconductor device according to an example of a third invention, further comprising: A PLL circuit that generates a clock having a frequency controlled by an external signal input through the IO block and inputs the clock to the semiconductor memory device and the logic circuit is provided.
  • An example of the fifth invention is: A semiconductor device according to an example of any one of the third and fourth aspects, The semiconductor memory device that performs a refresh operation in synchronization with only the first clock; The semiconductor memory device performing a refresh operation in synchronization with only the second clock; The semiconductor memory device that performs a refresh operation in synchronization with the first clock and the second clock is provided in any combination.
  • the current consumption due to the refresh operation can be dispersed along the time axis, so that the semiconductor device can achieve the effect of leveling the power consumption.
  • An example of the sixth invention is an optical disk reproducing apparatus,
  • the refresh function of the memory cell and the clock generator for generating and outputting the second clock from the reverse phase of the first clock with the first clock as an input and the refresh operation are synchronized with only the first clock.
  • a semiconductor memory circuit comprising a selection circuit that switches between selection by a control signal, whether to perform in synchronization with only the second clock, or in synchronization with the first clock and the second clock;
  • a semiconductor device comprising: a logic circuit; an IO block having an input / output circuit for inputting / outputting a signal and an electrode pad connected to the input / output circuit; and a PLL circuit capable of changing a frequency of a generated clock by a control signal
  • An optical disc reproducing apparatus comprising a circuit for outputting a signal capable of discriminating a plurality of types of information recording media based on a data signal read by the optical pickup; A signal capable of discriminating between the plurality of types of information recording media is input as an external signal to the
  • An example of the seventh invention is an optical disk reproducing device, In a semiconductor memory circuit having a refresh function for a memory cell, a clock generator that receives a first clock as an input and generates and outputs a second clock from a phase opposite to the first clock, and a refresh operation are provided.
  • a selection circuit that switches between a selection of whether to perform in synchronization with only the first clock, only in synchronization with the second clock, or in synchronization with the first clock and the second clock by a control signal
  • a semiconductor device comprising: With an optical pickup, An optical disc reproducing apparatus comprising a circuit for outputting a signal capable of discriminating a plurality of types of information recording media based on a data signal read by the optical pickup; A signal capable of discriminating between the plurality of types of information recording media is input as an external signal to the IO block of the semiconductor device, A frequency of a clock input to the semiconductor memory device and the logic circuit is changed by the external signal.
  • An example of the eighth invention is A semiconductor memory device according to an example of the first invention,
  • the clock generation circuit generates the second clock including two pulses per clock cycle.
  • An example of the ninth invention is: A semiconductor memory device according to an example of the eighth invention,
  • the clock generation circuit includes: A NOT circuit for inverting the first clock and outputting a reverse phase signal;
  • An EXNOR circuit that generates the second clock based on the first clock and the reverse phase signal; It is characterized by having.
  • An example of the tenth invention is A semiconductor memory device according to an example of the eighth invention,
  • the clock generation circuit includes: There is provided a selector for selecting one of the first and second clocks.
  • An example of the eleventh invention is A semiconductor memory device according to an example of the tenth invention, The selector performs the selection according to a control signal input from the outside of the semiconductor memory device.
  • An example of the twelfth invention is A semiconductor memory device according to an example of the tenth invention, The selector is configured to fixedly select one of the first and second clocks during refresh.
  • An example of the thirteenth invention is A semiconductor memory device according to an example of the eighth invention,
  • the clock generation circuit includes a selector,
  • the clock generation circuit is further configured to generate a third clock for performing the refresh by shifting at a timing shifted from a transition timing of the first clock,
  • the selector selects any one of the first, second, and third clocks.
  • An example of the fourteenth invention is A semiconductor memory device according to an example of a thirteenth invention,
  • the clock generation circuit includes: A NOT circuit for inverting the first clock and outputting a reverse phase signal; A NOR circuit for generating the third clock based on the first clock and the reverse phase signal; It is characterized by having.
  • the efficiency of the clock signal can be increased, and the current can be dispersed during the refresh.
  • An example of the fifteenth invention is A semiconductor memory device according to an example of a thirteenth invention, The selector selects one of the first and second clocks.
  • An example of the sixteenth invention is A semiconductor memory device according to an example of a thirteenth invention, A first set of the memory cells and a clock generation circuit; and a second set; The first set of selectors selects the first clock fixedly, The second set of selectors may select one of the first and third clocks during refresh.
  • An example of the seventeenth invention is A semiconductor memory device according to an example of the sixteenth invention,
  • the second set of selectors is configured to fixedly select the third clock during refresh.
  • An example of the eighteenth invention is A semiconductor device comprising the semiconductor memory device of the example of the tenth invention,
  • the selector selects the first clock when the first clock has a first frequency, and selects the second clock when the first clock has a second frequency lower than the first frequency. It is characterized by doing.
  • An example of the nineteenth invention is An optical disk reproducing device including a semiconductor device according to an example of the eighteenth invention, further, An optical pickup for reading information recorded on a recording medium; A determination circuit for determining a frequency of a clock to be supplied to the semiconductor memory device in the semiconductor device for processing information read from the recording medium, and outputting a determination signal; With The selector selects the first or second clock according to the determination signal.
  • An example of the twentieth invention is An optical disk reproducing apparatus according to an example of the nineteenth invention, Furthermore, a PLL circuit that generates a first clock having a frequency corresponding to the determination signal is provided.
  • the efficiency of the clock signal can be increased when the frequency of the first clock is low.
  • the reduction in the data transfer rate is improved, and the effect of improving the performance while maintaining the low power consumption is obtained in the semiconductor device equipped with the semiconductor memory device. It is done.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor device 128 including a conventional semiconductor memory device 123.
  • FIG. 2 is a timing chart showing an example of signals of the main part of the conventional semiconductor memory device 123.
  • FIG. 3 is a timing chart showing another example of the signal of the main part of the conventional semiconductor memory device 123.
  • FIG. 4 is a block diagram showing a configuration of the semiconductor device 628 according to the first embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing a configuration of a clock generation circuit 619 provided in the semiconductor memory device 623 of the semiconductor device 628.
  • FIG. 6 is a timing chart showing an example of signals at various parts of the clock generation circuit 619 when the frequency of the clock signal is high.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor device 128 including a conventional semiconductor memory device 123.
  • FIG. 2 is a timing chart showing an example of signals of the main part of the conventional semiconductor memory device 123.
  • FIG. 3 is
  • FIG. 7 is a timing chart showing an example of signals at various parts of the clock generation circuit 619 when the frequency of the clock signal is low.
  • FIG. 8 is a block diagram showing a configuration of an optical disk reproducing apparatus using the semiconductor device 628.
  • FIG. 9 is a block diagram showing a configuration of the semiconductor device 628 according to the second embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing a configuration of a clock generation circuit 819 provided in the semiconductor memory devices 623 and 623 ′ of the semiconductor device 628.
  • FIG. 11 is a timing chart showing an example of signals at various parts of the clock generation circuit 819 when the frequency of the clock signal is high.
  • FIG. 12 is a timing chart showing an example of signals at various parts of the clock generation circuit 819 when the frequency of the clock signal is low.
  • Embodiment 1 of the Invention As a first embodiment of the present invention, a semiconductor device 628 provided with a semiconductor memory device 623 and an optical disk reproducing device using the semiconductor device 628 will be described with reference to FIGS.
  • a DRAM Dynamic Random Access Memory
  • FIG. 4 is a block diagram illustrating a configuration of the semiconductor device 628.
  • the semiconductor device 628 includes a semiconductor memory device 623 and a large-scale logic circuit area 624, a redundant relief address memory circuit 625, and an external terminal group 627.
  • the semiconductor memory device 623 has a memory array area 621 and a control area 622.
  • Reference numeral 601 denotes a memory cell region in which memory cells are arranged in a matrix
  • a row decoder circuit 602 outputs a selection signal for selecting one of the groups of memory cells arranged in the row direction in the memory cell region 601
  • 603 is a column decoder circuit for outputting a selection signal for selecting one of the groups of memory cells arranged in the column direction in the memory cell region 601
  • Reference numeral 604 denotes a sense read / write amplifier circuit for reading and writing data from / to the memory cells selected and designated by the row decoder circuit 602 and the column decoder circuit 603
  • 605 is an internal data input / output line
  • 606 is an external data input / output line
  • 607 is a data input / output circuit for inputting / outputting data transmitted / received to / from the sense read / write amplifier circuit 604 to / from the large-scale logic circuit area 624 via the external data input / output line 606; It is.
  • Reference numeral 608 denotes a row address for designating the row decoder circuit 602 to select one of a group of memory cells arranged in the row direction.
  • 609 is a column address for designating the column decoder circuit 603 to select one of the groups of memory cells arranged in the column direction,
  • Reference numeral 610 denotes an address control signal indicating a memory cell for reading and writing data in accordance with an instruction from the outside of the semiconductor memory device 623, and the like.
  • An address input 611 outputs the row address 608 to the row decoder circuit 602 and outputs the column address 609 to the column decoder circuit 603 in accordance with the address control signal 610 (or an internal address control signal 614 described later).
  • 612 is an external control signal indicating an instruction such as data reading / writing
  • 613 is a control circuit for outputting the address control signal 610 according to the external control signal 612
  • 614 is an internal address control signal equivalent to the address control signal 610, indicating a memory cell to be refreshed
  • 615 is a refresh circuit for generating the internal address control signal 614 for causing the memory cell region 601 to perform a refresh operation
  • 616 is a timing adjustment signal
  • 617 is a timing generation circuit
  • 619 is a clock generation circuit
  • 410 is a clock output signal
  • 401 is a clock input signal
  • 402 is a refresh control signal
  • 403 is a low-speed operation control signal, It is.
  • the timing generation circuit 617 outputs a timing adjustment signal 616 in order to adjust the operation timing of the address input circuit 611, the control circuit 613, and the refresh operation of the refresh circuit 615. Specifically, for example, the clock output signal 410 output from the clock generation circuit 619 rises from “L” (Low level) to “H” while the refresh control signal 402 is “H” (High level). In this case, a timing adjustment signal 616 for instructing a refresh operation is output to each unit.
  • the clock generation circuit 619 is for synchronizing each part in the semiconductor memory device 623, specifically, the data input / output circuit 607, the address input circuit 611, the control circuit 613, the refresh circuit 615, the timing generation circuit 617, and the like.
  • the clock output signal 410 is output.
  • clock generation circuit 619 (Specific configuration of clock generation circuit 619) Specifically, the clock generation circuit 619 is configured, for example, as shown in FIG.
  • 401 is a clock input signal (external clock signal)
  • 402 is a refresh control signal for instructing a refresh operation
  • 403 is a low speed operation control signal
  • 404 is an inverting circuit (NOT circuit)
  • 405 is an inverting exclusive OR circuit.
  • EXNOR circuit 406 is a logical product circuit (AND circuit)
  • 407 is a signal selection circuit
  • 408 is a switching signal of the signal selection circuit 407
  • 409 is an internal clock signal
  • 410 is a clock output signal (internal synchronization clock signal). is there.
  • the clock output signal 410 output from the clock generation circuit 619 is a clock input signal 401, a refresh control signal 402, and a low-speed operation control signal 403 input from the outside of the semiconductor device 628 or the large-scale logic circuit region 624. Based on.
  • a predetermined high frequency (FIG. 6) or a quarter lower frequency (FIG. 6) is selected depending on the processing contents of the semiconductor device 628. 7) is selectively inputted.
  • the low-speed operation control signal 403 is a signal indicating whether the clock input signal 401 is a high frequency or a low frequency. For example, when a high-frequency signal is input, the low-speed operation control signal 403 is maintained at “L”. When it is input, it is maintained at “H”.
  • the refresh control signal 402 is the same signal that is input to the timing generation circuit 617. For example, when the clock input signal 401 has the high frequency, the refresh control signal 402 is set to “H” twice for each period T for 20 cycles at the high frequency, and only for one cycle. It has become. Further, when the clock output signal 410 has the low frequency, it is set to “H” once for the period T, that is, once every five periods at the low frequency for one period.
  • the low-speed operation control signal 403 is maintained at “L”, so that the clock is selected by the signal selection circuit 407.
  • the input signal 401 is output as it is as the clock output signal 410.
  • the refresh control signal 402 becomes “H” twice within the period T as described above, but does not affect the clock output signal 410.
  • the timing generation circuit In 617 an appropriate refresh operation is performed by inputting the refresh control signal 402 that becomes “H” twice within the period T as described above. Also, command processing or the like indicated by the external control signal 612 is performed during a period of 18 cycles when the refresh control signal 402 is “L”.
  • the low speed operation control signal 403 is maintained at “H”, so that the refresh control signal 402 becomes the clock input signal.
  • the internal clock signal 409 is selected by the selection of the signal selection circuit 407 during that period. That is, two pulses that become “H” for the delay time of the inverting circuit 404 at the rising and falling timings of the clock input signal 401 are output as the clock output signal 410.
  • the refresh operation is appropriately performed twice per period T as in the case where the frequency of the clock input signal 401 is high.
  • the clock input signal 401 is output as it is as the clock output signal 410.
  • Command processing or the like indicated by the control signal 612 is performed.
  • the large-scale logic circuit region 624 in the semiconductor device 628 is configured using, for example, standard cells, and is formed with an IO (Input / Output) function and a circuit that performs the main function as a system LSI.
  • IO Input / Output
  • the redundant relief address storage circuit 625 stores an address indicating a memory cell to be redundantly repaired.
  • the redundant relief address line 626 connects the redundant relief address storage circuit 625 to the memory array area 621.
  • the external terminal group 627 relays signals input / output between the semiconductor memory device 623, the large-scale logic circuit region 624, and the like and the outside of the semiconductor device 628.
  • the clock generation circuit 619 uses the clock output signal 401 based on the clock input signal 401 input from the external terminal group 627 or the like.
  • 410 is supplied as a clock for synchronizing the data input / output circuit 607, the address input circuit 611, the control circuit 613, the refresh circuit 615, and the timing generation circuit 617.
  • the control circuit 613 generates the address control signal 610 in accordance with the external control signal 612 in synchronization with the clock output signal 410 and inputs it to the address input circuit 611.
  • the address input circuit 611 generates the row address 608 and inputs it to the row decoder circuit 602, and also generates the column address 609 and inputs it to the column decoder circuit 603.
  • a memory cell in the memory cell region 601 is selected in accordance with values input to the row decoder circuit 602 and the column decoder circuit 603, and a read / write operation with the sense read / write amplifier circuit 604 is performed.
  • the sense read / write amplifier circuit 604 and the large-scale logic circuit region 624 are connected via the internal data input / output line 605, the data input / output circuit 607, and the external data input / output line 606. Data input / output operations are performed.
  • the timing generation circuit 617 outputs the timing adjustment signal 616 for instructing the refresh operation. Therefore, for example, when the refresh circuit 615 counts up a count value of an internal counter (not shown) and outputs the count value as the internal address control signal 114, the control circuit 113 outputs the address control signal 110.
  • a refresh operation is performed on the same predetermined address area. The refresh operation itself is basically the same as when data is actually read and written.
  • the only difference is that the data read to the sense read / write amplifier circuit 604 is written into the memory cell, and the internal data input / output line 605, the data input / output circuit 607, and the external data input / output line 606 are different. No data input / output operation is performed with respect to the large-scale logic circuit area 624 via the.
  • the refresh control signal 402 when the frequency of the clock input signal 401 is low, the refresh control signal 402 is merely “H” for one period of the clock input signal 401 and the clock generation circuit 619 generates a clock.
  • the refresh operation is performed twice per period T. Therefore, four clock pulses out of the five clock pulses can be used for command processing such as data transfer and reading / writing within the period T, so that the processing capability of the semiconductor device 628 can be easily ensured.
  • the power consumption can be easily reduced by setting the frequency of the clock input signal 401 lower.
  • FIG. 8 is a block diagram showing a system configuration of an optical disk reproducing apparatus using the semiconductor device 628 including the semiconductor memory device 623.
  • reference numeral 701 denotes an information recording medium, such as a DVD (Digital Video Disc, Digital Versatile Disc) and a CD (Compact Disc), which have different data amounts, data structures, and the like and are required for data processing.
  • a plurality of types of information recording media 701 having different frequencies can be loaded.
  • 702 is an optical pickup that reads information recorded on the information recording medium 701
  • 703 is a data signal corresponding to the data read by the optical pickup 702
  • 704 is an optical disc determination that determines the type of the information recording medium 701 from the contents of the data signal 703.
  • 705 is a data signal including the data signal 703 and a signal that discriminates the type of the information recording medium 701
  • 706 is a circuit that processes the data signal 705
  • 707 is a PLL (Phase Locked Loop) circuit
  • 709 is a logic circuit 706.
  • the semiconductor device 628 includes the logic circuit 706, the PLL circuit 707, and the semiconductor memory device 623.
  • the logic circuit 706 and the PLL circuit 707 are formed in, for example, the large-scale logic circuit region 624 shown in FIG.
  • the clock input signal 401 is output from the PLL circuit 707 and input to the semiconductor memory device 623.
  • the refresh control signal 402 and the low speed operation control signal 403 are output from the logic circuit 706 together with other control signals, and are input to the semiconductor memory device 623.
  • the optical disc discriminating circuit 704 discriminates from the data signal 703 read by the optical pickup 702 from the information recording medium 701 that the information recording medium 701 is “a medium with a small amount of data processing”, and a data signal 705 is used to indicate this. Is set to “H”, for example.
  • the data signal 705 set to “H” is input to the logic circuit 706.
  • the logic circuit 706 enters a “mode capable of signal processing at low speed” corresponding to “medium with a small amount of data processing”, and outputs a control signal 709 that instructs the PLL circuit 707 to lower the frequency.
  • the PLL circuit 707 sets the clock output signal 710 output to the logic circuit 706 and the clock input signal 401 output to the semiconductor memory device 623 to a predetermined low frequency.
  • the logic circuit 706 further sets the low speed operation control signal 403 to “H” so as to indicate that the clock input signal 401 input to the semiconductor memory device 623 has a low frequency.
  • the logic circuit 706 also sets the refresh control signal 402 for instructing the refresh operation to the semiconductor memory device 623 to “H” for only one period every period T for five periods in the clock input signal 401, for example. 623 is controlled. Therefore, from the clock generation circuit 619 (FIG. 5) in the semiconductor memory device 623, two pulses are generated as the clock output signal 410 in one period of the period when the refresh control signal 402 becomes “H” every period T. In addition to being output, the clock input signal 401 is output as it is during the period of four cycles when the refresh control signal 402 is “L”. As a result, two refresh operations and four command processes are performed.
  • a clock is used for signal processing for exchanging data between the semiconductor memory device 623 and the logic circuit 706 by the data bus 713. It is possible to use pulses. Therefore, it is possible to realize a system that can easily improve the data transfer rate, suppress a decrease in the data transfer rate, or reduce power consumption.
  • the optical disc discriminating circuit 704 discriminates that the information recording medium 701 is a “medium with a large amount of data processing” from the data signal 703 read from the information recording medium 701 by the optical pickup 702, and the data signal 705 to indicate this. Is set to “L”, for example.
  • the data signal 705 having the “L” level is input to the logic circuit 706.
  • the logic circuit 706 enters a “high-speed signal processing mode” corresponding to “a medium with a large amount of data processing”, and outputs a control signal 709 that instructs the PLL circuit 707 to increase the frequency.
  • the PLL circuit 707 sets the clock output signal 710 output to the logic circuit 706 and the clock input signal 401 output to the semiconductor memory device 623 to a predetermined high frequency.
  • the logic circuit 706 further sets the low speed operation control signal 403 to “L” to indicate that the clock input signal 401 input to the semiconductor memory device 623 has a high frequency.
  • the logic circuit 706 also controls the semiconductor memory device 623 by setting the refresh control signal 402 for instructing the semiconductor memory device 623 to perform a refresh operation to “H” for a period of two cycles in total, for example, every 20 cycles in the clock input signal 401. . Therefore, in the clock generation circuit 619 (FIG. 5) in the semiconductor memory device 623, the clock input signal 401 is selected by the signal selection circuit 407 and output as the clock output signal 410 regardless of the level of the refresh control signal 402.
  • the clock output signal 410 is not limited to be switched according to the frequency of the clock input signal 401, and two clock pulses may always be output during refresh.
  • a clock generation circuit 619 is used as a common circuit or a macro to configure a semiconductor device or an optical disc reproducing device similar to that of the first embodiment, and as indicated by reference numeral A in FIG.
  • the low speed operation control signal 403 may be fixed to “H”. Such a configuration can be applied to the case where the clock efficiency is improved regardless of the frequency of the clock input signal 401.
  • the refresh control signal 402 may be fixed to “L”, as indicated by the symbol B in FIG.
  • the clock input signal 401 is always output as the clock output signal 410 via the signal selection circuit 407. Therefore, for example, the clock generation circuit 619 can function as a buffer or the like using a circuit common to the first embodiment.
  • Embodiment 2 of the Invention Compared with the semiconductor memory device 623 (FIGS. 4 and 5) of the first embodiment, the semiconductor memory device of the second embodiment has a clock generation circuit 819, instead of the clock generation circuit 619, as shown in FIGS. Two semiconductor memory devices 623 and 623 ′ using 819 ′ are provided. The other points are the same as in the first embodiment, and the same applies to the point applicable to the optical disk reproducing apparatus as shown in FIG.
  • the clock generation circuits 819 and 819 ′ further include an inverting OR circuit (NOR) 806 and a signal selection circuit 808 that is switched and controlled by a low-speed operation dispersion signal 811.
  • NOR inverting OR circuit
  • Other components are substantially the same as those in the first embodiment.
  • 801 is a clock input signal
  • 802 is a refresh control signal for instructing a refresh operation
  • 803 and 803 ′ are low-speed operation control signals
  • 804 is an inversion circuit (NOT circuit)
  • 805 is inversion exclusive.
  • An OR circuit (EXNOR circuit), 806 is an inverted OR circuit (NOR circuit), 807 is an AND circuit (AND circuit), 808 and 809 are signal selection circuits, 810 is a switching signal for the signal selection circuit 809, and 811 is A low-speed operation dispersion signal that becomes a switching signal of the signal selection circuit 808, 812 is an internal clock signal a, 813 is an internal clock signal b, 814 is an output signal of the signal selection circuit 808, and 815 and 815 ′ are clock output signals.
  • 11 and 12 are waveform diagrams of input / output signals of the clock generation circuits 819 and 819 'and internal signals. That is, the clock generation circuits 819 and 819 ′ receive the clock input signal 801, the refresh control signal 802, the low speed operation control signals 803 and 803 ′, and the low speed operation distribution signal 811 as shown in FIG. 815 and 815 'are output.
  • the refresh timing condition requires two refresh operations per period T as in the first embodiment.
  • the clock generation circuits 819 and 819 ′ as the clock input signal 801, a signal having a predetermined high frequency according to the determination of the type of the information recording medium or the like, or a signal having a low frequency that is 1 ⁇ 4 thereof, is used as in the first embodiment. It is designed to be selectively input.
  • the low speed operation control signal 803 input to the clock generation circuit 819 is maintained at “L” when the clock input signal 401 is at a high frequency and at “H” when the clock input signal 401 is at a low frequency.
  • the low-speed operation control signal 803 ′ input to the clock generation circuit 819 ′ is always fixed to “L” as indicated by a symbol C in FIG. 10, for example.
  • the low-speed operation dispersion signal 811 is always fixed to “H” in both the clock generation circuits 819 and 819 ′. Further, when the clock input signal 801 has a high frequency, the refresh control signal 802 becomes “H” twice in the period T as in the first embodiment, and when the clock input signal 801 has a low frequency, It is set to “H” for a period of two cycles at the low frequency.
  • the low speed operation control signal 803 ′ is always fixed to “L”, so that the clock input signal 801 is selected and output by the signal selection circuit 809.
  • the clock generation circuit 819 when the frequency of the clock input signal 801 is high, the low-speed operation control signal 803 is maintained at “L”, so that the clock input signal 801 is also selected and output.
  • the low speed operation control signal 803 ′ is always fixed to “L”, so that the clock input signal 801 is selected and output by the signal selection circuit 808.
  • the clock generation circuit 819 when the refresh control signal 802 is “L”, the clock input signal 801 is similarly selected and output. Therefore, command processing and the like are performed three times per period T.
  • the low-speed operation distribution signal 811 is fixed to “H”, and the low-speed operation control signal 803 and the refresh control signal 802 become “H”, and the switching signal 810 becomes “H”. Therefore, the internal clock signal b 813 and the output signal 814 are selected by the signal selection circuit 808 and the signal selection circuit 809, respectively. Since the internal clock signal b813 is an inverting OR circuit of the clock input signal 801 and its inverted signal, a pulse that becomes “H” only for the delay time of the inverting circuit 804 is generated at the timing when the clock input signal 801 falls. , Output as a clock output signal 815.
  • the semiconductor memory device 623 'performs refresh at the rising timing of the clock input signal 801, and the semiconductor memory device 623 performs refresh at the falling timing of the clock input signal 801.
  • the timing at which the refresh current is consumed is dispersed to reduce the concentration of power consumption, and the average current consumption of the semiconductor device Can be reduced.
  • the low-speed operation control signal 803 is set to “H” only when the frequency of the clock input signal 801 is low. As indicated by symbol D in conjunction with FIG. 10, the low-speed operation control signal 803 is always fixed to “H”, and the refresh operation is performed regardless of the frequency of the clock input signal 801, and the semiconductor memory devices 623, 623 ′. In this case, the steps may always be shifted from each other.
  • a single or a plurality of semiconductor memory devices 623 in which the low-speed operation control signal 803 is fixed to “L” may be provided. That is, in this case, as described in the modification of the first embodiment, the clock generation circuit 619 can function as a buffer or the like using a circuit common to the second embodiment.
  • the low-speed operation dispersion signal 811 is not limited to “H”, but may be fixed to “L” as indicated by a symbol E in FIG.
  • the signal selection circuit 808 since the signal selection circuit 808 always selects the internal clock signal a812, the same operation as that of the clock generation circuit 619 in the first embodiment and its modification is performed according to the refresh control signal 802 and the low speed operation control signal 803. To improve the clock efficiency. Therefore, the circuit can be easily shared.
  • the low-speed operation dispersion signal 811 is not limited to “H” or “L”, but is dynamically controlled by the logic circuit 706 or the like according to, for example, required command processing capability and current consumption.
  • the refresh may be performed twice in one clock cycle, or the refresh timing may be shifted from each other in the plurality of semiconductor memory devices 623.
  • the number of clocks required for the apparent refresh operation can be reduced by half, and the timing at which the refresh current is consumed can be distributed. Therefore, in the semiconductor device, it is possible to realize a configuration that can reduce or disperse power consumption with respect to an optical disk reproducing device using the semiconductor device while improving the decrease in the data transfer rate.
  • a single or a plurality of semiconductor devices are provided with a semiconductor memory device.
  • the low-speed operation dispersion signal 811 and the low-speed operation control signals 803 and 403 are set to “H” and “L”.
  • an example of an optical disk playback device has been described.
  • the present invention is not limited to an optical disk playback device, and can be applied to a semiconductor device or the like mounted on a system having a different data transfer rate with a memory depending on operation specifications. Easy.
  • the embodiment as described above covers a wide range of genres such as optical disc, digital TV, digital camera, digital audio, etc. As a result, it is possible to efficiently develop a semiconductor device that extends to the above-mentioned range, and as a result, an effect of improving profits can be obtained.
  • the semiconductor memory device of the present invention is useful for, for example, reducing the power consumption of a semiconductor device and improving the data transfer rate.

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Abstract

　半導体記憶装置は、メモリセルを備え、上記メモリセルのリフレッシュ機能を有する半導体記憶装置において、第１のクロックを入力として、前記第１のクロックの逆相から第２のクロックを生成して出力するクロック発生回路を備え、前記第１のクロックと前記第２のクロックの少なくとも１つのクロックに同期して、前記リフレッシュ機能の動作を行う。

Description

半導体記憶装置、半導体装置、および光ディスク再生装置
　本発明は、半導体記憶装置のリフレッシュ機能に関し、例えば、搭載される半導体装置の動作周波数仕様が低い場合でもデータ転送レートの低下を防止するとともに、低消費電力化や電力平準化によるレイアウト設計容易化、ノイズ低減などに寄与する回路動作に関するものである。
　近年の半導体装置は、微細化技術の進歩による高集積化が、半導体メーカ間の競争も相俟ってますます加速している。なかでもマイクロプロセッサやＡＳＩＣ（Application Specific Integrated Circuit）、カスタムロジック回路などと、大容量のメモリとを１つの半導体チップ上に構成したシステムＬＳＩと呼ばれる半導体装置は、実装される製品の性能、差別化を決定付ける、高付加価値を訴求できるキーデバイスとして、各メーカが注力している製品分野の製品である。
　このような半導体装置を設計する上で、半導体装置に搭載される、ＤＲＡＭ（Dynamic Random Access Memory）、ＲＯＭ（Read Only Memory）、ＳＲＡＭ（Static Random Access Memory）などと分類されるメモリは、ハードウェアライブラリとして用いられ、様々な仕様が要求される。
　しかも、システムＬＳＩの用途は製品サイクルが短いＡＶ（Audio / Visual）機器を中心としており、それは、搭載されるハードウェアライブラリにおいても例外では無い。また、より具体的なシステムＬＳＩの用途別では民生用途から車載用途までをカバーし、分野別では、主なものでも光ディスク記録再生装置、ディジタルテレビ受像機、ディジタルカメラ、ディジタルオーディオ機器など幅広いジャンルに及んでいる。これら、多種多様なシステムＬＳＩ群に共通で適用出来る、半導体記憶装置を含むハードウェアライブラリを如何に効率的に開発出来るかが、各社の収益を左右する要因ともなっている。
　なお、上記の説明は、本発明の半導体記憶装置が適用される一例であって、用途や用い方の限定を意味するものではない。
　次に、従来のＤＲＡＭを含む半導体装置の基本回路構成を図１に示す。図１において、
１０１は、メモリセルをマトリックス状に配列したメモリセル領域、
１０２は、前記メモリセル領域１０１における行方向に並んだメモリセルからなるグループのうちの１つを選択するための選択信号を出力する行デコーダ回路、
１０３は、前記メモリセル領域１０１における列方向に並んだメモリセルからなるグループのうちの１つを選択するための選択信号を出力する列デコーダ回路、
１０４は、前記行デコーダ回路１０２および前記列デコーダ回路１０３により選択指示されたメモリセルに対してデータを読み書きするセンスリードライトアンプ回路、
１０５は、内部データ入出力線、
１０６は、外部データ入出力線、
１０７は、前記センスリードライトアンプ回路１０４との間で送受されるデータを外部データ入出力線１０６を介して大規模論理回路領域１２４との間で入出力するデータ入出力回路、
１０８は、行方向に並んだメモリセルからなるグループのうちの１つの選択を前記行デコーダ回路１０２に指定する行アドレス、
１０９は、列方向に並んだメモリセルからなるグループのうちの１つの選択を前記列デコーダ回路１０３に指定する列アドレス、
１１０は、アドレス制御信号、
１１１は、前記アドレス制御信号１１０に従い、前記行デコーダ回路１０２に前記行アドレス１０８を出力するとともに、前記列デコーダ回路１０３に前記列アドレス１０９を出力するアドレス入力回路、
１１２は、外部制御信号、
１１３は、前記アドレス制御信号１１０を前記外部制御信号１１２に従い出力する制御回路、
１１４は、内部アドレス制御信号、
１１５は、待機時に前記アドレス制御信号１１０と等価な内部アドレス制御信号１１４を発生して前記メモリセル領域１０１のリフレッシュ動作を行わせるリフレッシュ回路、
１１６は、タイミング調整信号、
１１７は、前記アドレス入力回路１１１と前記制御回路１１３と前記リフレッシュ回路１１５のタイミング調整を前記タイミング調整信号１１６を出力して行うタイミング発生回路、
１１８は、内部同期クロック信号、
１１９は、前記データ入出力回路１０７と前記アドレス入力回路１１１と前記制御回路１１３と前記リフレッシュ回路１１５と前記タイミング発生回路１１７の同期を前記内部同期クロック信号１１８を出力して取るクロック発生回路、
１２０は、外部クロック信号、
１２１は、メモリセル領域１０１、行デコーダ回路１０２、列デコーダ回路１０３、センスリードライトアンプ回路１０４、およびデータ入出力回路１０７から構成されるメモリアレイ領域、
１２２は、アドレス入力回路１１１、制御回路１１３、リフレッシュ回路１１５、タイミング発生回路１１７、およびクロック発生回路１１９から構成される制御領域、
１２３は、前記メモリアレイ領域１２１、および前記制御領域１２２から構成される半導体記憶装置、
１２４は、スタンダードセルを用いて構成される大規模論理回路領域、
１２５は、冗長救済アドレス記憶回路、
１２６は、前記冗長救済アドレス記憶回路１２５を前記メモリアレイ領域１２１に接続する冗長救済アドレス線、
１２７は、前記半導体記憶装置１２３や大規模論理回路領域１２４に接続される外部端子群、
１２８は、前記半導体記憶装置１２３、前記大規模論理回路領域１２４、前記冗長救済アドレス記憶回路１２５、および前記外部端子群１２７から構成される半導体装置である。
　ここで、上記クロック発生回路１１９は、制御回路１１３等を駆動する能力等の必要に応じて設けられるもので、具体的には例えばバッファ回路から成り、入力された外部クロック信号１２０と同じ論理レベルの内部同期クロック信号１１８を出力するものである。
　図１に従い、簡単に動作の概要を説明する。
　前記外部端子群１２７から入力される前記外部クロック信号１２０により前記クロック発生回路１１９が前記内部同期クロック信号１１８を出力し、前記データ入出力回路１０７、前記アドレス入力回路１１１、前記制御回路１１３、前記リフレッシュ回路１１５、前記タイミング発生回路１１７間の同期を取るクロックとして供給する。前記内部同期クロック信号１１８のもとで、前記外部制御信号１１２に従い、前記制御回路１１３は前記アドレス制御信号１１０を発生し、前記アドレス入力回路１１１に入力する。
　前記アドレス入力回路１１１は前記行アドレス１０８を発生し前記行デコーダ回路１０２に入力し、前記列アドレス１０９を発生し前記列デコーダ回路１０３へ入力する。前記行デコーダ回路１０２と前記列デコーダ回路１０３に入力された値に応じて、前記メモリセル領域１０１内のメモリセルが選択され、前記センスリードライトアンプ回路１０４との間での読み書き動作が行われ、前記内部データ入出力線１０５、前記データ入出力回路１０７、前記外部データ入出力線１０６を介して、前記大規模論理回路領域１２４との間でデータの入出力動作が行われる。
　前記リフレッシュ回路１１５による動作は、基本的に上記と同様であり、内部アドレス制御信号１１４がアドレス入力回路１１１に入力されることによって、前記アドレス制御信号１１０がアドレス入力回路１１１に入力される場合と同じような動作が行われる。異なるのは、前記センスリードライトアンプ回路１０４に読み出されたデータが前記メモリセルに書き込まれるだけで、前記内部データ入出力線１０５、前記データ入出力回路１０７、前記外部データ入出力線１０６を介した前記大規模論理回路領域１２４との間でのデータの入出力動作が行われない点である。
　前記冗長救済アドレス記憶回路１２５、冗長救済アドレス線１２６による動作の説明は割愛する。
　以上説明したような動作をする半導体記憶装置では、メモリアレイ領域１２１と大規模論理回路領域１２４とが１つの半導体集積回路上に設けられていることによって、前記外部データ入出力線１０６を多ビットバスにする事が比較的容易であり、したがって、データ転送レートを確保しつつ、クロック信号の周波数を低くして、低消費電力化を図りやすい。
特開平８－１３８３７４号公報
　しかしながら、上記のようなメモリアレイ領域１２１のリフレッシュ動作は、所定の周期ごとに所定回数の頻度で行われる必要がある。このリフレッシュ頻度は、クロック信号の周波数に係わらず一定なので、クロック信号の周波数が低いほど、データの転送等、リフレッシュ以外の動作が行われる帯域（例えば用いられるクロックパルスの割合）が低下する。
　具体的には、例えば図２に示すように、ある周波数の外部クロック信号１２０に対して２０クロックパルスあたり２つのクロックパルスによって２回のリフレッシュ動作が必要だとすると、残りの１８クロックパルス、すなわち９０％の帯域でコマンド処理等の動作を行えることになる。これに対して、図３に示すように、例えば外部クロック信号１２０の周波数を１／４に低下させると、コマンド処理等に用いることのできるクロックパルスは、５クロックパルスあたり３クロックパルスになるので、帯域は６０％に低下することになる。
　このため、クロック信号の周波数を大幅に低下させて消費電力を低減することが困難であった。特に、例えば、映像信号処理を行う半導体装置に比べて音声信号処理を行う半導体装置のように処理する信号のデータ量が桁違いに少ない場合でも、クロック信号の周波数を大幅に低下させることが困難である。上記のような課題は、例えば、音声信号処理を行う携帯機器などのように、処理するデータ量が少なく、かつ低消費電力に対する要求が特に強い機器に搭載される半導体装置などの場合には、より顕著なものとなる。
　本発明は、かかる点に鑑みてなされたものであり、メモリのリフレッシュを適切に行い、かつ、データ転送レートの確保等を図りつつ、クロック信号の周波数を容易に低下できるようにすることなどを目的とする。
　上記の課題を解決するため、
　第１の発明の例は、
　メモリセルを備え、上記メモリセルのリフレッシュ機能を有する半導体記憶装置であって、
　第１のクロックを入力として、前記第１のクロックの逆相から第２のクロックを生成して出力するクロック発生回路を備え、
　前記第１のクロックと前記第２のクロックの少なくとも１つのクロックに同期して、前記リフレッシュ機能の動作を行うことを特徴とする。
　これにより、低速周波数仕様の場合に、データ転送レートの低下を改善し、半導体記憶装置を搭載する半導体装置において、低消費電力化を維持したまま、性能を向上させる効果が得られる。
　第２の発明の例は、
　第１の発明の例の半導体記憶装置であって、さらに、
　リフレッシュ動作を前記第１のクロックのみに同期して行うか、前記第２のクロックのみに同期して行うか、前記第１のクロックおよび前記第２のクロックに同期して行うかの選択を制御信号により切換える選択回路を備えたことを特徴とする。
　これにより、低速周波数仕様の場合に、データ転送レートの低下を改善し、低消費電力化を維持したまま、性能を向上させる効果が簡便な回路追加で実現出来る効果が得られる。
　第３の発明の例は、半導体装置であって、
　第２の発明の例の半導体記憶装置と、
　論理回路と、
　外部との間で信号を入出力する入出力回路、および前記入出力回路に接続される電極パッドを有するＩＯブロックとを備え、
　ＩＯブロックを介して入力された外部信号が前記論理回路に入力されて、前記選択回路の切換えを制御する前記制御信号が生成されることを特徴とする。
　これにより、簡単に制御出来る効果が得られる。
　第４の発明の例は、
　第３の発明の例の半導体装置であって、さらに、
　前記ＩＯブロックを介して入力された外部信号によって制御される周波数のクロックを発生し、前記半導体記憶装置、および前記論理回路に入力するＰＬＬ回路を備えたことを特徴とする。
　これにより、前記半導体記憶装置や前記論理回路へ入力されるクロックの周波数を簡単に変更する事が出来る効果が得られる。
　第５の発明の例は、
　第３および第４のうち何れか１つの発明の例の半導体装置であって、
　前記第１のクロックのみに同期してリフレッシュ動作を行う前記半導体記憶装置と、
　前記第２のクロックのみに同期してリフレッシュ動作を行う前記半導体記憶装置と、
　前記第１のクロックおよび前記第２のクロックに同期してリフレッシュ動作を行う前記半導体記憶装置を任意の組み合わせで備えたことを特徴とする。
　これにより、リフレッシュ動作による消費電流が時間軸で分散出来るので、半導体装置としても消費電力の平準化を実現出来る効果が得られる。
　第６の発明の例は、光ディスク再生装置であって、
　メモリセルのリフレッシュ機能および、第１のクロックを入力として、前記第１のクロックの逆相から第２のクロックを生成して出力するクロック発生器およびリフレッシュ動作を前記第１のクロックのみに同期して行うか、前記第２のクロックのみに同期して行うか、前記第１のクロックおよび前記第２のクロックに同期して行うかの選択を制御信号により切換える選択回路を備えた半導体記憶回路と、論理回路と、信号を入出力する入出力回路および前記入出力回路に接続される電極パッドを有するＩＯブロックと、発生するクロックの周波数が制御信号により変更可能なＰＬＬ回路とを備えた半導体装置と、
　光ピックアップと、
　前記光ピックアップが読み取ったデータ信号に基づいて複数の種類の情報記録媒体を判別出来る信号を出力する回路とを備えた光ディスク再生装置であって、
　前記複数の種類の情報記録媒体を判別出来る信号を前記半導体装置のＩＯブロックへ外部信号として入力し、
　前記外部信号が前記論理回路に入力されて、前記半導体記憶装置の選択回路へ入力される前記制御信号を生成して、前記半導体記憶装置のリフレッシュ動作を制御することを特徴とする。
　これにより、動作状況に応じて、消費電流の平準化や低減を実現する事が出来る効果が得られる。
　第７の発明の例は、光ディスク再生装置であって、
　メモリセルのリフレッシュ機能を備えた半導体記憶回路において、第１のクロックを入力として、前記第１のクロックの逆相から第２のクロックを生成して出力するクロック発生器およびリフレッシュ動作を前記第１のクロックのみに同期して行うか、前記第２のクロックのみに同期して行うか、前記第１のクロックおよび前記第２のクロックに同期して行うかの選択を制御信号により切換える選択回路を備えた半導体記憶回路と、論理回路と、信号を入出力する入出力回路および前記入出力回路に接続される電極パッドを有するＩＯブロックと、発生するクロックの周波数が制御信号により変更可能なＰＬＬ回路とを備えた半導体装置と、
　光ピックアップと、
　前記光ピックアップが読み取ったデータ信号に基づいて複数の種類の情報記録媒体を判別出来る信号を出力する回路とを備えた光ディスク再生装置であって、
　前記複数の種類の情報記録媒体を判別出来る信号を前記半導体装置のＩＯブロックへ外部信号として入力し、
　前記外部信号により前記半導体記憶装置および前記論理回路へ入力されるクロックの周波数を変更することを特徴とする。
　これにより、動作状況に応じて、消費電流の平準化や低減を実現する事が出来る効果が得られる。
　第８の発明の例は、
　第１の発明の例の半導体記憶装置であって、
　前記クロック発生回路は、１クロック周期あたり２つのパルスを含む前記第２のクロックを生成することを特徴とする。
　第９の発明の例は、
　第８の発明の例の半導体記憶装置であって、
　前記クロック発生回路は、
　前記第１のクロックを反転させて逆相信号を出力するＮＯＴ回路と、
　前記第１のクロックと逆相信号とに基いて、前記第２のクロックを生成するＥＸＮＯＲ回路と、
　を有することを特徴とする。
　第１０の発明の例は、
　第８の発明の例の半導体記憶装置であって、
　前記クロック発生回路は、
　前記第１、および第２のクロックの一方を選択するセレクタを備えたことを特徴とする。
　これらにより、クロック信号の効率を高くすることなどができる。
　第１１の発明の例は、
　第１０の発明の例の半導体記憶装置であって、
　前記セレクタは、当該半導体記憶装置の外部から入力される制御信号に応じて上記選択をすることを特徴とする。
　これにより、クロック信号の効率を高くするかどうかを容易に制御できる。
　第１２の発明の例は、
　第１０の発明の例の半導体記憶装置であって、
　前記セレクタは、リフレッシュ時に、第１、および第２のクロックの一方を固定的に選択するように構成されていることを特徴とする。
　これにより、上記のような回路を用いてバッファなどとして機能させたり、クロック信号の効率を高くしたりすることなどができる。
　第１３の発明の例は、
　第８の発明の例の半導体記憶装置であって、
　前記クロック発生回路は、セレクタを備えるとともに、
　前記クロック発生回路は、さらに、第１のクロックの遷移タイミングに対して、ずれたタイミングで遷移して前記リフレッシュを行わせる第３のクロックを生成するように構成され、
　前記セレクタは、前記第１、第２、および第３のクロックのうちの何れかを選択することを特徴とする。
　第１４の発明の例は、
　第１３の発明の例の半導体記憶装置であって、
　前記クロック発生回路は、
　前記第１のクロックを反転させて逆相信号を出力するＮＯＴ回路と、
　前記第１のクロックと逆相信号とに基いて、前記第３のクロックを生成するＮＯＲ回路と、
　を有することを特徴とする。
　これらにより、クロック信号の効率を高くしたり、リフレッシュ時に電流を分散させたりすることなどができる。
　第１５の発明の例は、
　第１３の発明の例の半導体記憶装置であって、
　前記セレクタは、前記第１、および第２のクロックのうちの一方を選択することを特徴とする。
　これにより、第３のクロックを生成可能な装置を用いて、第１１の発明の例の装置と同じような動作をさせることなどができる。
　第１６の発明の例は、
　第１３の発明の例の半導体記憶装置であって、
　前記メモリセルとクロック発生回路との第１の組と、第２の組とを有し、
　前記第１の組のセレクタは、前記第１のクロックを固定的に選択する一方、
　前記第２の組のセレクタは、リフレッシュ時に、前記第１、および第３のクロックのうちの一方を選択することを特徴とする。
　第１７の発明の例は、
　第１６の発明の例の半導体記憶装置であって、
　前記第２の組のセレクタは、リフレッシュ時に、第３のクロックを固定的に選択するように構成されていることを特徴とする。
　これらにより、リフレッシュ時に電流を分散させたりすることなどができる。
　第１８の発明の例は、
　第１０の発明の例の半導体記憶装置を備えた半導体装置であって、
　前記セレクタは前記第１のクロックが第１の周波数の場合に、前記第１のクロックを選択する一方、前記第１の周波数よりも低い第２の周波数の場合に、前記第２のクロックを選択することを特徴とする。
　第１９の発明の例は、
　第１８の発明の例の半導体装置を備えた光ディスク再生装置であって、
　さらに、
　記録媒体に記録された情報を読み出す光ピックアップと、
　記録媒体から読み出された情報の処理のために前記半導体装置における半導体記憶装置に供給されるべきクロックの周波数を判別し、判別信号を出力する判別回路と、
　を備え、
　前記セレクタは、前記判別信号に応じて、前記第１または第２のクロックを選択することを特徴とする。
　第２０の発明の例は、
　第１９の発明の例の光ディスク再生装置であって、
　さらに、前記判別信号に応じた周波数の第１のクロックを生成するＰＬＬ回路を備えたことを特徴とする。
　これらにより、第１のクロックの周波数が低い場合にクロック信号の効率を高くすることなどができる。
　本発明によれば、低速周波数仕様の場合に、データ転送レートの低下を改善し、半導体記憶装置を搭載する半導体装置において、低消費電力化を維持したまま、性能を向上させるなどの効果が得られる。
図１は、従来の半導体記憶装置１２３を含む半導体装置１２８の構成を示すブロック図である。 図２は、上記従来の半導体記憶装置１２３の要部の信号の例を示すタイミングチャートである。 図３は、上記従来の半導体記憶装置１２３の要部の信号の他の例を示すタイミングチャートである。 図４は、本発明の実施形態１の半導体装置６２８の構成を示すブロック図である。 図５は、上記半導体装置６２８の半導体記憶装置６２３に設けられるクロック発生回路６１９の構成を示す回路図である。 図６は、クロック信号の周波数が高い場合の上記クロック発生回路６１９の各部の信号の例を示すタイミングチャートである。 図７は、クロック信号の周波数が低い場合の上記クロック発生回路６１９の各部の信号の例を示すタイミングチャートである。 図８は、上記半導体装置６２８を用いた光ディスク再生装置の構成を示すブロック図である。 図９は、本発明の実施形態２の半導体装置６２８の構成を示すブロック図である。 図１０は、上記半導体装置６２８の半導体記憶装置６２３，６２３’に設けられるクロック発生回路８１９の構成を示す回路図である。 図１１は、クロック信号の周波数が高い場合の上記クロック発生回路８１９の各部の信号の例を示すタイミングチャートである。 図１２は、クロック信号の周波数が低い場合の上記クロック発生回路８１９の各部の信号の例を示すタイミングチャートである。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については適宜同一の符号を付して説明を省略する。
　《発明の実施形態１》
　本発明の第１の実施形態として、図４～図８に基づき、半導体記憶装置６２３を備えた半導体装置６２８、およびその半導体装置６２８用いた光ディスク再生装置について説明する。この例では、半導体記憶装置６２３としてＤＲＡＭ（Dynamic Random Access Memory）が用いられている。
　（半導体装置６２８の構成）
　まず、半導体装置６２８の構成について説明する。図４は、半導体装置６２８の構成を示すブロック図である。この半導体装置６２８は、半導体記憶装置６２３を備えるとともに、大規模論理回路領域６２４、冗長救済アドレス記憶回路６２５、および外部端子群６２７を備えて構成されている。
　（半導体装置６２８における半導体記憶装置６２３の構成）
　上記半導体記憶装置６２３は、メモリアレイ領域６２１と、制御領域６２２とを有している。
　上記メモリアレイ領域６２１において、
６０１は、メモリセルをマトリックス状に配列したメモリセル領域、
６０２は、前記メモリセル領域６０１における行方向に並んだメモリセルからなるグループのうちの１つを選択するための選択信号を出力する行デコーダ回路、
６０３は、前記メモリセル領域６０１における列方向に並んだメモリセルからなるグループのうちの１つを選択するための選択信号を出力する列デコーダ回路、
６０４は、前記行デコーダ回路６０２および前記列デコーダ回路６０３により選択指示されたメモリセルに対してデータを読み書きするセンスリードライトアンプ回路、
６０５は、内部データ入出力線、
６０６は、外部データ入出力線、
６０７は、前記センスリードライトアンプ回路６０４との間で送受されるデータを外部データ入出力線６０６を介して大規模論理回路領域６２４との間で入出力するデータ入出力回路、
である。
　また、上記制御領域６２２において、
６０８は、行方向に並んだメモリセルからなるグループのうちの１つの選択を前記行デコーダ回路６０２に指定する行アドレス、
６０９は、列方向に並んだメモリセルからなるグループのうちの１つの選択を前記列デコーダ回路６０３に指定する列アドレス、
６１０は、半導体記憶装置６２３の外部等からの指示に従って、データを読み書きするメモリセルを示すアドレス制御信号、
６１１は、前記アドレス制御信号６１０（または後述する内部アドレス制御信号６１４）に従い、前記行デコーダ回路６０２に前記行アドレス６０８を出力するとともに、前記列デコーダ回路６０３に前記列アドレス６０９を出力するアドレス入力回路、
６１２は、データの読み書き等の指示を示す外部制御信号、
６１３は、前記アドレス制御信号６１０を前記外部制御信号６１２に従い出力する制御回路、
６１４は、リフレッシュされるメモリセルを示す、前記アドレス制御信号６１０と等価な内部アドレス制御信号、
６１５は、前記メモリセル領域６０１にリフレッシュ動作を行わせるために、前記内部アドレス制御信号６１４を発生するリフレッシュ回路、
６１６は、タイミング調整信号、
６１７は、タイミング発生回路、
６１９は、クロック発生回路、
４１０は、クロック出力信号、
４０１は、クロック入力信号、
４０２は、リフレッシュ制御信号、
４０３は、低速動作制御信号、
である。
　上記タイミング発生回路６１７は、アドレス入力回路６１１、制御回路６１３、およびリフレッシュ回路６１５のリフレッシュ動作等の動作タイミングを調整するために、タイミング調整信号６１６を出力するものである。具体的には、例えば、リフレッシュ制御信号４０２が“Ｈ”（Ｈｉｇｈレベル）の状態で、クロック発生回路６１９から出力されるクロック出力信号４１０が“Ｌ”（Ｌｏｗレベル）から“Ｈ”に立ち上がった場合に、リフレッシュ動作を指示するタイミング調整信号６１６を各部に出力するようになっている。
　上記クロック発生回路６１９は、半導体記憶装置６２３内の各部、具体的には、データ入出力回路６０７、アドレス入力回路６１１、制御回路６１３、リフレッシュ回路６１５、およびタイミング発生回路６１７などの同期を取るためのクロック出力信号４１０を出力するようになっている。
　（クロック発生回路６１９具体的な構成）
　上記クロック発生回路６１９は、具体的には、例えば図５に示すように構成されている。
　図５において、４０１はクロック入力信号（外部クロック信号）、４０２はリフレッシュ動作を指示するリフレッシュ制御信号、４０３は低速動作制御信号、４０４は反転回路（ＮＯＴ回路）、４０５は反転排他的論理和回路（ＥＸＮＯＲ回路）、４０６は論理積回路（ＡＮＤ回路）、４０７は信号選択回路、４０８は前記信号選択回路４０７の切換え信号、４０９は内部クロック信号、４１０はクロック出力信号（内部同期クロック信号）である。
　上記クロック発生回路６１９から出力されるクロック出力信号４１０は、半導体装置６２８の外部、または大規模論理回路領域６２４等から入力されるクロック入力信号４０１、リフレッシュ制御信号４０２、および低速動作制御信号４０３に基づいて生成される。
　上記クロック入力信号４０１としては、半導体装置６２８の処理内容等に応じて、例えば、図６、図７に示すように、所定の高い周波数（図６）、またはその１／４の低い周波数（図７）の信号が選択的に入力される。
　上記低速動作制御信号４０３は、上記クロック入力信号４０１が高い周波数か低い周波数かを示す信号で、例えば高い周波数の信号が入力される場合に“Ｌ”に維持される一方、低い周波数の信号が入力される場合に“Ｈ”に維持されるようになっている。
　また、上記リフレッシュ制御信号４０２は、タイミング発生回路６１７に入力されるのと同じ信号である。このリフレッシュ制御信号４０２は、例えば上記クロック入力信号４０１が上記高い周波数の場合には、その高い周波数における２０周期分の期間Ｔあたりに２回、それぞれ１周期の期間だけ“Ｈ”になるようになっている。また、クロック出力信号４１０が上記低い周波数の場合には、上記期間Ｔあたりに、すなわち低い周波数における５周期あたりに１回、１周期の期間だけ“Ｈ”になるようになっている。
　上記クロック発生回路６１９に入力されるクロック入力信号４０１の周波数が高い場合には（図６）、低速動作制御信号４０３が“Ｌ”に維持されることによって、信号選択回路４０７の選択により、クロック入力信号４０１がそのままクロック出力信号４１０として出力される。この場合、リフレッシュ制御信号４０２は、前記のように期間Ｔ内に２回“Ｈ”になるが、上記クロック出力信号４１０には影響しない。
　ここで、本実施形態の半導体記憶装置６２３において、例えば上記高い周波数のクロック入力信号４０１における２０周期分の期間Ｔあたりに、任意間隔で２回のリフレッシュ動作が必要であるとすると、タイミング発生回路６１７に、上記のような期間Ｔ内に２回“Ｈ”になるリフレッシュ制御信号４０２が入力されることによって、適切なリフレッシュ動作が行われる。また、リフレッシュ制御信号４０２が“Ｌ”になる１８周期分の期間には、外部制御信号６１２によって示されるコマンド処理等が行われる。
　一方、クロック発生回路６１９に入力されるクロック入力信号４０１の周波数が低い場合には（図７）、低速動作制御信号４０３が“Ｈ”に維持されることによって、リフレッシュ制御信号４０２がクロック入力信号４０１における１周期の期間だけ“Ｈ”になると、その期間は、信号選択回路４０７の選択によって内部クロック信号４０９が選択される。すなわち、クロック入力信号４０１の立ち上がり、および立ち下がりタイミングで、それぞれ反転回路４０４の遅延時間だけ“Ｈ”になる２つのパルスが、クロック出力信号４１０として出力される。このクロック出力信号４１０がタイミング発生回路６１７に入力されることによって、上記クロック入力信号４０１の周波数が高い場合と同様、期間Ｔあたりに２回のリフレッシュ動作が適切に行われる。また、リフレッシュ制御信号４０２が“Ｌ”でリフレッシュ動作が行われない期間、すなわち、クロック入力信号４０１における５周期あたり４周期の期間は、クロック入力信号４０１がそのままクロック出力信号４１０として出力され、外部制御信号６１２によって示されるコマンド処理等が行われる。
　（半導体装置６２８におけるその他の部分について）
　半導体装置６２８における大規模論理回路領域６２４は、例えばスタンダードセルを用いて構成され、ＩＯ（Input / Output）機能や、システムＬＳＩとしての主な機能を果たす回路などが形成されたものである。
　冗長救済アドレス記憶回路６２５は、冗長救済するメモリセルを示すアドレスを記憶するものである。
　冗長救済アドレス線６２６は、前記冗長救済アドレス記憶回路６２５を前記メモリアレイ領域６２１に接続するものである。
　外部端子群６２７は、前記半導体記憶装置６２３や大規模論理回路領域６２４等と半導体装置６２８の外部との間で入出力される信号を中継するものである。
　（半導体装置６２８の動作）
　リフレッシュ制御信号４０２が“Ｌ”であって通常の動作が行われる場合には、前記クロック発生回路６１９が、前記外部端子群６２７等から入力される前記クロック入力信号４０１に基づいて前記クロック出力信号４１０を発生し、前記データ入出力回路６０７、前記アドレス入力回路６１１、前記制御回路６１３、前記リフレッシュ回路６１５、および前記タイミング発生回路６１７間の同期を取るクロックとして供給する。前記制御回路６１３は、前記クロック出力信号４１０に同期して、前記外部制御信号６１２に従い、前記アドレス制御信号６１０を発生して、前記アドレス入力回路６１１に入力する。
　前記アドレス入力回路６１１は前記行アドレス６０８を発生して前記行デコーダ回路６０２に入力するとともに、前記列アドレス６０９を発生して前記列デコーダ回路６０３へ入力する。前記行デコーダ回路６０２と前記列デコーダ回路６０３とに入力された値に応じて、前記メモリセル領域６０１内のメモリセルが選択され、前記センスリードライトアンプ回路６０４との間での読み書き動作が行われて、前記内部データ入出力線６０５、前記データ入出力回路６０７、および前記外部データ入出力線６０６を介して、前記センスリードライトアンプ回路６０４と前記大規模論理回路領域６２４との間でのデータの入出力動作が行われる。
　また、リフレッシュ制御信号４０２が“Ｈ”となるリフレッシュ時には、クロック出力信号４１０が“Ｈ”に立ち上がると、タイミング発生回路６１７がリフレッシュ動作を指示するタイミング調整信号６１６を出力する。そこで、例えば、リフレッシュ回路６１５が内部カウンタ（不図示）のカウント値をカウントアップし、そのカウント値を内部アドレス制御信号１１４として出力することにより、制御回路１１３がアドレス制御信号１１０を出力した場合と同様の所定のアドレス領域に対してリフレッシュ動作が行われる。リフレッシュ動作自体は、実際にデータの読み書きがなされる場合と基本的に同様である。異なるのは、前記センスリードライトアンプ回路６０４に読み出されたデータが前記メモリセルに書き込まれるだけで、前記内部データ入出力線６０５、前記データ入出力回路６０７、および前記外部データ入出力線６０６を介した前記大規模論理回路領域６２４との間のデータの入出力動作が行われない点である。
　ここで、上記リフレッシュ動作においては、クロック入力信号４０１の周波数が低い場合には、リフレッシュ制御信号４０２がクロック入力信号４０１における１周期の期間、“Ｈ”になるだけで、クロック発生回路６１９からクロック出力信号４１０として期間Ｔあたり２回のリフレッシュ動作が行われる。それゆえ、上記期間Ｔ内に、５クロックパルスのうちの４クロックパルスをデータの転送や読み書きなどのコマンド処理に用いることができるので、半導体装置６２８の処理能力を確保することが容易にできる。または、クロック入力信号４０１の周波数をより低く設定して消費電力の低下を図ることなども容易にできる。
　（上記半導体装置６２８用いた光ディスク再生装置の構成）
　図８は、上記半導体記憶装置６２３を含む半導体装置６２８を用いた光ディスク再生装置のシステム構成を示すブロック図である。
　図８において、７０１は情報記録媒体であり、例えばＤＶＤ（Digital Video Disc、Digital Versatile Disc）とＣＤ（Compact Disc）のように、データ量やデータ構造などが異なるためにデータ処理に必要なクロック信号の周波数が異なる複数種類の情報記録媒体７０１が装填可能になっている。７０２は情報記録媒体７０１に記録された情報を読み取る光ピックアップ、７０３は光ピックアップ７０２が読み取ったデータに応じたデータ信号、７０４はデータ信号７０３の内容から情報記録媒体７０１の種類を判別する光ディスク判別回路、７０５はデータ信号７０３と情報記録媒体７０１の種類を判別した信号を含むデータ信号、７０６はデータ信号７０５を信号処理する回路、７０７はＰＬＬ（Phase Locked Loop）回路、７０９は論理回路７０６がＰＬＬ回路７０７を制御するための信号、７１０はＰＬＬ回路７０７が論理回路７０６に出力するクロック出力信号、７１３は半導体記憶装置６２３と論理回路７０６とがデータをやり取りする為のデータバスである。
　半導体装置６２８は、上記論理回路７０６、ＰＬＬ回路７０７、および半導体記憶装置６２３が設けられて構成される。上記論理回路７０６、およびＰＬＬ回路７０７は、例えば、図４に示した大規模論理回路領域６２４などに形成されている。
　クロック入力信号４０１は、ＰＬＬ回路７０７から出力されて、半導体記憶装置６２３に入力されるようになっている。
　また、リフレッシュ制御信号４０２、および低速動作制御信号４０３は、他の制御信号とともに論理回路７０６から出力されて、半導体記憶装置６２３に入力されるようになっている。
　（光ディスク再生装置の動作）
　以下、上記のように構成された光ディスク再生装置の動作を説明する。
　まず、情報記録媒体７０１が“データ処理量が少ない媒体”である場合の動作について説明する。光ディスク判別回路７０４は、光ピックアップ７０２が情報記録媒体７０１から読み取ったデータ信号７０３から、情報記録媒体７０１が“データ処理量が少ない媒体”である事を判別し、これを示すためにデータ信号７０５を例えば“Ｈ”にする。
　上記“Ｈ”にされたデータ信号７０５は、論理回路７０６に入力される。論理回路７０６は、“データ処理量が少ない媒体”に対応して、“低速で信号処理出来るモード”になり、ＰＬＬ回路７０７に周波数を低くすることを指示する制御信号７０９を出力する。これに応じて、ＰＬＬ回路７０７は、論理回路７０６に出力するクロック出力信号７１０と、半導体記憶装置６２３に出力するクロック入力信号４０１とを所定の低い周波数にする。
　論理回路７０６は、さらに、半導体記憶装置６２３に入力されるクロック入力信号４０１が低い周波数であることを示すように低速動作制御信号４０３を“Ｈ”にする。論理回路７０６は、また、半導体記憶装置６２３にリフレッシュ動作を指示するリフレッシュ制御信号４０２をクロック入力信号４０１における例えば５周期分の期間Ｔごとに１周期の期間だけ“Ｈ”にして、半導体記憶装置６２３を制御する。そこで、半導体記憶装置６２３におけるクロック発生回路６１９（図５）からは、上記期間Ｔごとに、クロック出力信号４１０として、リフレッシュ制御信号４０２が“Ｈ”になる１周期分の期間に２つのパルスが出力されるとともに、リフレッシュ制御信号４０２が“Ｌ”になる４周期分の期間にはクロック入力信号４０１がそのまま出力される。これにより、２回のリフレッシュ動作と、４回のコマンド処理等とが行われる。
　すなわち、見かけ上のリフレッシュ動作に必要なクロックの回数を半分に減らす事が可能となり、その分、データバス７１３による半導体記憶装置６２３と論理回路７０６との間でデータをやり取りする信号処理等にクロックパルスを使用する事が可能になる。それゆえ、データ転送レートを向上させたり、データ転送レートの低下を少なく抑えたり、または消費電力を低減したりすることが容易にできるシステムを実現する事が可能となる。
　次に、情報記録媒体７０１が“データ処理量が多い媒体”である場合の動作について説明する。光ディスク判別回路７０４は、光ピックアップ７０２が情報記録媒体７０１から読み取ったデータ信号７０３から、情報記録媒体７０１が“データ処理量が多い媒体”である事を判別し、これを示すためにデータ信号７０５を例えば“Ｌ”にする。
　上記“Ｌ”にされたデータ信号７０５は、論理回路７０６に入力される。論理回路７０６は、“データ処理量が多い媒体”に対応して、“高速で信号処理するモード”になり、ＰＬＬ回路７０７に周波数を高くすることを指示する制御信号７０９を出力する。これに応じて、ＰＬＬ回路７０７は、論理回路７０６に出力するクロック出力信号７１０と、半導体記憶装置６２３に出力するクロック入力信号４０１とを所定の高い周波数にする。
　この場合、論理回路７０６は、さらに、半導体記憶装置６２３に入力されるクロック入力信号４０１が高い周波数であることを示すように低速動作制御信号４０３を“Ｌ”にする。論理回路７０６は、また、半導体記憶装置６２３にリフレッシュ動作を指示するリフレッシュ制御信号４０２をクロック入力信号４０１における例えば２０周期ごとに合計２周期の期間“Ｈ”にして、半導体記憶装置６２３を制御する。そこで、半導体記憶装置６２３におけるクロック発生回路６１９（図５）では、リフレッシュ制御信号４０２のレベルに係わらず、クロック入力信号４０１が信号選択回路４０７により選択されてクロック出力信号４１０として出力される。これにより、クロック入力信号４０１が直接、またはバッファを介してリフレッシュ回路６１５等に入力される場合などと同様に、クロック入力信号４０１における２０周期分の期間Ｔごとに、２回のリフレッシュ動作と、１８回のコマンド処理等とが行われる。
　《発明の実施形態１の変形例》
　上記のようにクロック入力信号４０１の周波数に応じてクロック出力信号４１０を切換えるのに限らず、常にリフレッシュ時にはクロックパルスが２つ出力されるようにしてもよい。具体的には、例えば、クロック発生回路６１９を共通の回路やマクロとして用いるなどして、実施形態１と同様の半導体装置や光ディスク再生装置を構成するとともに、図５に併せて符号Ａで示すように、低速動作制御信号４０３が“Ｈ”に固定されるようにしてもよい。このような構成は、クロック入力信号４０１の周波数に係わらずクロック効率を向上させる場合などに適用できる。
　一方、図５に符号Ｂで示すように、リフレッシュ制御信号４０２が“Ｌ”に固定されるようにしてもよい。この場合には、常にクロック入力信号４０１が信号選択回路４０７を介してクロック出力信号４１０として出力される。それゆえ、例えば、実施形態１と共通の回路を用いて、クロック発生回路６１９をバッファ等として機能させることなどができる。
　《発明の実施形態２》
　（半導体装置６２８等の構成）
　実施形態２の半導体記憶装置は、実施形態１の半導体記憶装置６２３（図４、図５）と比べて、図９、図１０に示すように、クロック発生回路６１９に代えてクロック発生回路８１９，８１９’が用いられた２つの半導体記憶装置６２３，６２３’を備えている。その他の点は実施形態１と同様であり、図８に示したような光ディスク再生装置等に適用できる点も同様である。
　上記クロック発生回路８１９，８１９’は、実施形態１のクロック発生回路６１９と比べて、さらに、反転論理和回路（ＮＯＲ）８０６と、低速動作分散信号８１１により切換え制御される信号選択回路８０８とを備える点が異なる。他の構成要素は、実質的に実施形態１と同じである。具体的には、図１０において、８０１はクロック入力信号、８０２はリフレッシュ動作を指示するリフレッシュ制御信号、８０３，８０３’は低速動作制御信号、８０４は反転回路（ＮＯＴ回路）、８０５は反転排他的論理和回路（ＥＸＮＯＲ回路）、８０６は反転論理和回路（ＮＯＲ回路）、８０７は論理積回路（ＡＮＤ回路）、８０８、８０９はそれぞれ信号選択回路、８１０は信号選択回路８０９の切換え信号、８１１は信号選択回路８０８の切換え信号となる低速動作分散信号、８１２は内部クロック信号ａ、８１３は内部クロック信号ｂ、８１４は信号選択回路８０８の出力信号、８１５，８１５’はクロック出力信号である。
　図１１、図１２は、上記クロック発生回路８１９，８１９’の入出力信号、および内部の信号の波形図である。すなわち、クロック発生回路８１９，８１９’は、同図に示すようなクロック入力信号８０１、リフレッシュ制御信号８０２、低速動作制御信号８０３，８０３’、および低速動作分散信号８１１が入力されて、クロック出力信号８１５，８１５’を出力するようになっている。
　ここで、リフレッシュタイミングの条件は、実施形態１と同じく、期間Ｔあたり２回のリフレッシュ動作が必要であるとする。
　クロック発生回路８１９，８１９’には、クロック入力信号８０１として、実施形態１と同様に、情報記録媒体の種類の判別等に応じた所定の高い周波数、またはその１／４の低い周波数の信号が選択的に入力されるようになっている。クロック発生回路８１９に入力される低速動作制御信号８０３は、上記クロック入力信号４０１が高い周波数の場合に“Ｌ”、低い周波数の場合に“Ｈ”に維持されるようになっている。一方、クロック発生回路８１９’に入力される低速動作制御信号８０３’は、例えば図１０に符号Ｃで示すように、常に“Ｌ”に固定されている。また、上記低速動作分散信号８１１は、クロック発生回路８１９，８１９’共に、常に“Ｈ”に固定されている。さらに、リフレッシュ制御信号８０２は、クロック入力信号８０１が高い周波数の場合には、実施形態１と同様、期間Ｔに２回“Ｈ”になるとともに、クロック入力信号８０１が低い周波数の場合には、その低い周波数での２周期分の期間、“Ｈ”にされるようになっている。
　（半導体装置６２８等の動作）
　＜高クロック周波数の場合における、リフレッシュ期間および他の期間＞
　クロック入力信号８０１の周波数が高い場合には（図１１）、リフレッシュ期間であるかどうかに係わらず、クロック発生回路８１９，８１９’共に、クロック入力信号８０１がそのままクロック出力信号８１５，８１５’として出力される。
　すなわち、クロック発生回路８１９’では、常に低速動作制御信号８０３’が“Ｌ”に固定されているので、クロック入力信号８０１が信号選択回路８０９により選択されて出力される。
　また、クロック発生回路８１９では、クロック入力信号８０１の周波数が高い場合には、低速動作制御信号８０３が“Ｌ”に維持されることによって、やはりクロック入力信号８０１が選択されて出力される。
　それゆえ、実施形態１と同様に、リフレッシュ制御信号８０２が期間Ｔ内に２回“Ｈ”になることによって、クロック出力信号８１５，８１５’が立ち上がるタイミングで適切なリフレッシュ動作が行われるとともに、リフレッシュ制御信号８０２が“Ｌ”の期間に１８回のコマンド処理等が行われる。
　＜低クロック周波数の場合における、リフレッシュ以外の期間＞
　クロック入力信号８０１の周波数が低い場合でも（図１２）、リフレッシュ期間以外は、やはり、クロック発生回路８１９，８１９’共に、クロック入力信号８０１がそのままクロック出力信号８１５，８１５’として出力される。
　すなわち、クロック発生回路８１９’では、常に低速動作制御信号８０３’が“Ｌ”に固定されていることにより、信号選択回路８０８によってクロック入力信号８０１が選択されて出力される。
　また、クロック発生回路８１９では、リフレッシュ制御信号８０２が“Ｌ”であることにより、同様にクロック入力信号８０１が選択されて出力される。そこで、期間Ｔあたり３回のコマンド処理等が行われる。
　＜低クロック周波数の場合における、リフレッシュ期間＞
　クロック入力信号８０１の周波数が低い場合（図１２）のリフレッシュ期間では、クロック発生回路８１９’では、やはり、常に低速動作制御信号８０３’が“Ｌ”に固定されていることによって、クロック入力信号８０１がそのままクロック出力信号８１５’として出力される。
　一方、クロック発生回路８１９では、低速動作分散信号８１１は“Ｈ”に固定されているとともに、低速動作制御信号８０３およびリフレッシュ制御信号８０２が“Ｈ”になって切換え信号８１０が“Ｈ”になるので、信号選択回路８０８、および信号選択回路８０９によって、それぞれ内部クロック信号ｂ８１３、および出力信号８１４が選択される。上記内部クロック信号ｂ８１３は、クロック入力信号８０１と、その反転信号との反転論理和回路なので、クロック入力信号８０１が立ち下がるタイミングで、反転回路８０４の遅延時間だけ“Ｈ”になるパルスが生成され、クロック出力信号８１５として出力される。
　この場合、半導体記憶装置６２３’では、クロック入力信号８０１の立ち上がりタイミングでリフレッシュが行われ、半導体記憶装置６２３では、クロック入力信号８０１の立ち下がりタイミングでリフレッシュが行われる。すなわち、クロック入力信号８０１の周波数が低い場合には互いにずれたタイミングでリフレッシュが行われるので、リフレッシュ電流が消費されるタイミングを分散させて、消費電力の集中を緩和し、半導体装置の平均消費電流を低減する事が可能となる。
　《発明の実施形態２の変形例》
　上記の例では、一方の半導体記憶装置６２３については、クロック入力信号８０１の周波数が低いときにだけ、低速動作制御信号８０３が“Ｈ”にされる例を示したが、これに限らず、例えば図１０に併せて符号Ｄで示すように、常に低速動作制御信号８０３が“Ｈ”に固定されるようにして、リフレッシュ動作がクロック入力信号８０１の周波数に係わらず、半導体記憶装置６２３，６２３’で常に互いにずれて行われるようにしてもよい。
　また、低速動作制御信号８０３が“Ｌ”に固定された半導体記憶装置６２３を単独で、または複数設けるようにしてもい。すなわち、この場合には、前記実施形態１の変形例で説明したのと同じように、実施形態２と共通の回路を用いて、クロック発生回路６１９をバッファ等として機能させることなどができる。
　また、低速動作分散信号８１１が“Ｈ”に固定されるのに限らず、図１０に併せて符号Ｅで示すように、“Ｌ”に固定されるようにしてもよい。この場合には、信号選択回路８０８は常に内部クロック信号ａ８１２を選択するので、リフレッシュ制御信号８０２、および低速動作制御信号８０３に応じて、実施形態１やその変形例におけるクロック発生回路６１９と同じ動作をさせて、クロック効率を向上させることなどができる。よって、やはり回路の共通化を図ることなどが容易にできる。
　さらに、低速動作分散信号８１１が“Ｈ”または“Ｌ”に固定されるのに限らず、例えば、要求されるコマンド処理能力や、消費電流に応じて、論理回路７０６等により動的に制御されて、実施形態１と同様に１クロック周期で２回リフレッシュが行われるようにしたり、複数の半導体記憶装置６２３でリフレッシュタイミングが互いにずれるようにしたりしてもよい。すなわち、これにより、例えば、見かけ上のリフレッシュ動作に必要なクロック数を半分に減らす事や、リフレッシュ電流が消費されるタイミングを分散する事などが可能となる。よって、半導体装置において、データ転送レートの低下を改善しながら、半導体装置を使用する光ディスク再生装置に対して消費電力の低減や分散も出来る構成を実現する事などが可能となる。
　《その他の事項》
　上記のように、単独、または複数の半導体装置に半導体記憶装置を設け、個々の半導体記憶装置に対して、低速動作分散信号８１１や、低速動作制御信号８０３，４０３の“Ｈ”“Ｌ”の状態を固定的または動的に種々に制御して、様々に低速動作制御や低速分散制御を組み合わせる事により、光ディスク再生装置等として最適な低消費電力などを実現する事も可能である。
　なお、上記実施形態では、ＤＲＡＭが用いられる例を説明したが、ＤＲＡＭに限らず、リフレッシュ動作が必要な全てのメモリセルを用いる事もまた、極めて容易である。
　また、上記実施形態では、光ディスク再生装置の例を説明したが、光ディスク再生装置に限らず、動作仕様によりメモリとのデータ転送レートが異なるシステムに搭載する半導体装置等に適用する事もまた、極めて容易である。
　上記のような実施形態によれば、製品サイクルが短いＡＶ機器を中心として民生用途から車載用途までをカバーし、分野別では、主なものでも光ディスク、デジタルＴＶ、デジタルカメラ、デジタルオーディオなど幅広いジャンルに及んでいる半導体装置を効率的に開発する事が可能であり、結果として収益を向上させる効果が得られる。
　本発明の半導体記憶装置は、例えば、半導体装置の低消費電力化、データ転送レートの向上等に有用である。
　　　　４０１　　　クロック入力信号
　　　　４０２　　　リフレッシュ制御信号
　　　　４０３　　　低速動作制御信号
　　　　４０４　　　反転回路
　　　　４０５　　　反転排他的論理和回路
　　　　４０６　　　論理積回路
　　　　４０７　　　信号選択回路
　　　　４０８　　　切換え信号
　　　　４０９　　　内部クロック信号
　　　　４１０　　　クロック出力信号
　　　　６０１　　　メモリセル領域
　　　　６０２　　　行デコーダ回路
　　　　６０３　　　列デコーダ回路
　　　　６０４　　　センスリードライトアンプ回路
　　　　６０５　　　内部データ入出力線
　　　　６０６　　　外部データ入出力線
　　　　６０７　　　データ入出力回路
　　　　６０８　　　行アドレス
　　　　６０９　　　列アドレス
　　　　６１０　　　アドレス制御信号
　　　　６１１　　　アドレス入力回路
　　　　６１２　　　外部制御信号
　　　　６１３　　　制御回路
　　　　６１４　　　内部アドレス制御信号
　　　　６１５　　　リフレッシュ回路
　　　　６１６　　　タイミング調整信号
　　　　６１７　　　タイミング発生回路
　　　　６１９　　　クロック発生回路
　　　　６２１　　　メモリアレイ領域
　　　　６２２　　　制御領域
　　　　６２３　　　半導体記憶装置
　　　　６２３’　　半導体記憶装置
　　　　６２４　　　大規模論理回路領域
　　　　６２５　　　冗長救済アドレス記憶回路
　　　　６２６　　　冗長救済アドレス線
　　　　６２７　　　外部端子群
　　　　６２８　　　半導体装置
　　　　７０１　　　情報記録媒体
　　　　７０２　　　光ピックアップ
　　　　７０３　　　データ信号
　　　　７０４　　　光ディスク判別回路
　　　　７０５　　　データ信号
　　　　７０６　　　論理回路
　　　　７０７　　　ＰＬＬ回路
　　　　７０９　　　制御信号
　　　　７１０　　　クロック出力信号
　　　　７１３　　　データバス
　　　　８０１　　　クロック入力信号
　　　　８０２　　　リフレッシュ制御信号
　　　　８０３　　　低速動作制御信号
　　　　８０３’　　低速動作制御信号
　　　　８０４　　　反転回路
　　　　８０５　　　反転排他的論理和回路
　　　　８０６　　　反転論理和回路
　　　　８０８　　　信号選択回路
　　　　８０９　　　信号選択回路
　　　　８１０　　　切換え信号
　　　　８１１　　　低速動作分散信号
　　　　８１２　　　内部クロック信号ａ
　　　　８１３　　　内部クロック信号ｂ
　　　　８１４　　　出力信号
　　　　８１５　　　クロック出力信号
　　　　８１５’　　クロック出力信号
　　　　８１９　　　クロック発生回路
　　　　８１９’　　クロック発生回路

Claims (20)

  1. 　メモリセルを備え、上記メモリセルのリフレッシュ機能を有する半導体記憶装置であって、
    　第１のクロックを入力として、前記第１のクロックの逆相から第２のクロックを生成して出力するクロック発生回路を備え、
    　前記第１のクロックと前記第２のクロックの少なくとも１つのクロックに同期して、前記リフレッシュ機能の動作を行うことを特徴とする半導体記憶装置。
  2. 　請求項１の半導体記憶装置であって、さらに、
    　リフレッシュ動作を前記第１のクロックのみに同期して行うか、前記第２のクロックのみに同期して行うか、前記第１のクロックおよび前記第２のクロックに同期して行うかの選択を制御信号により切換える選択回路を備えたことを特徴とする半導体記憶装置。
  3. 　請求項２の半導体記憶装置と、
    　論理回路と、
    　外部との間で信号を入出力する入出力回路、および前記入出力回路に接続される電極パッドを有するＩＯブロックとを備え、
    　ＩＯブロックを介して入力された外部信号が前記論理回路に入力されて、前記選択回路の切換えを制御する前記制御信号が生成されることを特徴とする半導体装置。
  4. 　請求項３の半導体装置であって、さらに、
    　前記ＩＯブロックを介して入力された外部信号によって制御される周波数のクロックを発生し、前記半導体記憶装置、および前記論理回路に入力するＰＬＬ回路を備えたことを特徴とする半導体装置。
  5. 　請求項３および請求項４のうち何れか１項の半導体装置であって、
    　前記第１のクロックのみに同期してリフレッシュ動作を行う前記半導体記憶装置と、
    　前記第２のクロックのみに同期してリフレッシュ動作を行う前記半導体記憶装置と、
    　前記第１のクロックおよび前記第２のクロックに同期してリフレッシュ動作を行う前記半導体記憶装置を任意の組み合わせで備えたことを特徴とする半導体装置。
  6. 　メモリセルのリフレッシュ機能および、第１のクロックを入力として、前記第１のクロックの逆相から第２のクロックを生成して出力するクロック発生器およびリフレッシュ動作を前記第１のクロックのみに同期して行うか、前記第２のクロックのみに同期して行うか、前記第１のクロックおよび前記第２のクロックに同期して行うかの選択を制御信号により切換える選択回路を備えた半導体記憶回路と、論理回路と、信号を入出力する入出力回路および前記入出力回路に接続される電極パッドを有するＩＯブロックと、発生するクロックの周波数が制御信号により変更可能なＰＬＬ回路とを備えた半導体装置と、
    　光ピックアップと、
    　前記光ピックアップが読み取ったデータ信号に基づいて複数の種類の情報記録媒体を判別出来る信号を出力する回路とを備えた光ディスク再生装置であって、
    　前記複数の種類の情報記録媒体を判別出来る信号を前記半導体装置のＩＯブロックへ外部信号として入力し、
    　前記外部信号が前記論理回路に入力されて、前記半導体記憶装置の選択回路へ入力される前記制御信号を生成して、前記半導体記憶装置のリフレッシュ動作を制御することを特徴とする光ディスク再生装置。
  7. 　メモリセルのリフレッシュ機能を備えた半導体記憶回路において、第１のクロックを入力として、前記第１のクロックの逆相から第２のクロックを生成して出力するクロック発生器およびリフレッシュ動作を前記第１のクロックのみに同期して行うか、前記第２のクロックのみに同期して行うか、前記第１のクロックおよび前記第２のクロックに同期して行うかの選択を制御信号により切換える選択回路を備えた半導体記憶回路と、論理回路と、信号を入出力する入出力回路および前記入出力回路に接続される電極パッドを有するＩＯブロックと、発生するクロックの周波数が制御信号により変更可能なＰＬＬ回路とを備えた半導体装置と、
    　光ピックアップと、
    　前記光ピックアップが読み取ったデータ信号に基づいて複数の種類の情報記録媒体を判別出来る信号を出力する回路とを備えた光ディスク再生装置であって、
    　前記複数の種類の情報記録媒体を判別出来る信号を前記半導体装置のＩＯブロックへ外部信号として入力し、
    　前記外部信号により前記半導体記憶装置および前記論理回路へ入力されるクロックの周波数を変更することを特徴とする光ディスク再生装置。
  8. 　請求項１の半導体記憶装置であって、
    　前記クロック発生回路は、１クロック周期あたり２つのパルスを含む前記第２のクロックを生成することを特徴とする半導体記憶装置。
  9. 　請求項８の半導体記憶装置であって、
    　前記クロック発生回路は、
    　前記第１のクロックを反転させて逆相信号を出力するＮＯＴ回路と、
    　前記第１のクロックと逆相信号とに基いて、前記第２のクロックを生成するＥＸＮＯＲ回路と、
    　を有することを特徴とする半導体記憶装置。
  10. 　請求項８の半導体記憶装置であって、
    　前記クロック発生回路は、
    　前記第１、および第２のクロックの一方を選択するセレクタを備えたことを特徴とする半導体記憶装置。
  11. 　請求項１０の半導体記憶装置であって、
    　前記セレクタは、当該半導体記憶装置の外部から入力される制御信号に応じて上記選択をすることを特徴とする半導体記憶装置。
  12. 　請求項１０の半導体記憶装置であって、
    　前記セレクタは、リフレッシュ時に、第１、および第２のクロックの一方を固定的に選択するように構成されていることを特徴とする半導体記憶装置。
  13. 　請求項８の半導体記憶装置であって、
    　前記クロック発生回路は、セレクタを備えるとともに、
    　前記クロック発生回路は、さらに、第１のクロックの遷移タイミングに対して、ずれたタイミングで遷移して前記リフレッシュを行わせる第３のクロックを生成するように構成され、
    　前記セレクタは、前記第１、第２、および第３のクロックのうちの何れかを選択することを特徴とする半導体記憶装置。
  14. 　請求項１３の半導体記憶装置であって、
    　前記クロック発生回路は、
    　前記第１のクロックを反転させて逆相信号を出力するＮＯＴ回路と、
    　前記第１のクロックと逆相信号とに基いて、前記第３のクロックを生成するＮＯＲ回路と、
    　を有することを特徴とする半導体記憶装置。
  15. 　請求項１３の半導体記憶装置であって、
    　前記セレクタは、前記第１、および第２のクロックのうちの一方を選択することを特徴とする半導体記憶装置。
  16. 　請求項１３の半導体記憶装置であって、
    　前記メモリセルとクロック発生回路との第１の組と、第２の組とを有し、
    　前記第１の組のセレクタは、前記第１のクロックを固定的に選択する一方、
    　前記第２の組のセレクタは、リフレッシュ時に、前記第１、および第３のクロックのうちの一方を選択することを特徴とする半導体記憶装置。
  17. 　請求項１６の半導体記憶装置であって、
    　前記第２の組のセレクタは、リフレッシュ時に、第３のクロックを固定的に選択するように構成されていることを特徴とする半導体記憶装置。
  18. 　請求項１０の半導体記憶装置を備えた半導体装置であって、
    　前記セレクタは前記第１のクロックが第１の周波数の場合に、前記第１のクロックを選択する一方、前記第１の周波数よりも低い第２の周波数の場合に、前記第２のクロックを選択することを特徴とする半導体装置。
  19. 　請求項１８の半導体装置を備えた光ディスク再生装置であって、
    　さらに、
    　記録媒体に記録された情報を読み出す光ピックアップと、
    　記録媒体から読み出された情報の処理のために前記半導体装置における半導体記憶装置に供給されるべきクロックの周波数を判別し、判別信号を出力する判別回路と、
    　を備え、
    　前記セレクタは、前記判別信号に応じて、前記第１または第２のクロックを選択することを特徴とする光ディスク再生装置。
  20. 　請求項１９の光ディスク再生装置であって、
    　さらに、前記判別信号に応じた周波数の第１のクロックを生成するＰＬＬ回路を備えたことを特徴とする光ディスク再生装置。
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