CN102057436A - 半导体存储装置、半导体装置及光盘再生装置 - Google Patents

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Abstract

本发明提供一种半导体存储装置、半导体装置及光盘再生装置。其中，半导体存储装置具备存储器单元，具有上述存储器单元的刷新功能，还具备以第一时钟作为输入并根据所述第一时钟的反相来生成第二时钟后输出的时钟产生电路，与所述第一时钟和所述第二时钟中的至少一个时钟同步地进行所述刷新功能的动作。

Description

半导体存储装置、半导体装置及光盘再生装置
技术领域
本发明涉及半导体存储装置的刷新(refresh)功能，例如涉及即使在所搭载的半导体装置的动作频率规格低的情况下也能够防止数据传输率下降，并且有助于由低消耗功率化及功率均衡化带来的布图设计容易化、噪声降低等的电路动作。
背景技术
近年来的半导体装置，因小型化技术的进步带来的高集成化以及半导体制造商之间的竞争逐步加速。其中，将微处理器或ASIC(Application Specific Integrated Circuit)、定制逻辑电路等和大容量存储器构成在1个半导体芯片上的被称为系统LSI的半导体装置，作为决定所安装的产品的性能、差别化的能够诉求高附加价值的关键器件，成为各制造商关注的产品领域的产品。
在设计这样的半导体装置中，半导体装置中搭载的分类为DRAM(Dynamic Random Access Memory)、ROM(Read Only Memory)、SRAM(Static Random Access Memory)等的存储器被用作硬件库，要求具有各种各样的规格。
并且，系统LSI的用途以产品周期短的AV(Audio/Visual)设备为中心，即使在所搭载的硬件库中也不例外。另外，若按照更具体的系统LSI的用途分类，则从民用用途覆盖至车载用途，若按照领域分类，则主要涉及光盘记录再生装置、数码摄像机、数码相机、数码音频设备等广泛的种类。如何有效地开发能共用于多种多样的系统LSI群的包含半导体存储装置的硬件库，成为左右各公司收益的主要原因。
此外，上述的说明只是应用本发明的半导体存储装置的一个例子，并不意味着用途或使用方法的限定。
接着，图1示出包含以往的DRAM的半导体装置的基本电路构成。
在图1中：
101表示将存储器单元排列成矩阵状的存储器单元区域；
102表示行解码器电路，输出对用于选择在所述存储器单元区域101的行方向上排列的存储器单元所构成的组中的一个的选择信号；
103表示列解码器电路，输出对用于选择在所述存储器单元区域101的行方向上排列的存储器单元所构成的组中的一个的选择信号；
104表示对由所述行解码器电路102及所述列解码器电路103所选择指示的存储器单元进行数据读写的检测读写放大器电路；
105表示内部数据输入输出线；
106表示外部数据输入输出线；
107表示数据输入输出电路，将在与所述检测读写放大器电路104之间收发的数据经由外部数据输入输出线106在与大规模逻辑电路区域124之间进行输入输出；
108表示向所述行解码器电路102指定的选择在行方向上排列的存储器单元所构成的组中的一个的行地址；
109表示向所述列解码器电路103指定的选择在列方向上排列的存储器单元所构成的组中的一个的列地址；
110表示地址控制信号；
111表示按照所述地址控制信号110向所述行解码器电路102输出所述行地址108并且向所述列解码器电路103输出所述列地址109的地址输入电路；
112表示外部控制信号；
113表示按照所述外部控制信号112输出所述地址控制信号110的控制电路；
114表示内部地址控制信号；
115表示在待机时产生与所述地址控制信号110等效的内部地址控制信号114，并进行所述存储器单元区域101的刷新动作的刷新电路；
116表示定时调整信号；
117表示输出所述定时调整信号116以进行所述地址输入电路111、所述控制电路113和所述刷新电路115的定时调整的定时产生电路；
118表示内部同步时钟信号；
119表示时钟产生电路，输出所述内部同步时钟信号118以取得所述数据输入输出电路107、所述地址输入电路111、所述控制电路113、所述刷新电路115和所述定时产生电路117的同步；
120表示外部时钟信号；
121表示由存储器单元区域101、行解码器电路102、列解码器电路103、检测读写放大器电路104及数据输入输出电路107构成的存储器阵列区域；
122表示由地址输入电路111、控制电路113、刷新电路115、定时产生电路117及时钟产生电路119构成的控制区域；
123表示由所述存储器阵列区域121及所述控制区域122构成的半导体存储装置；
124表示利用标准单元构成的大规模逻辑电路区域；
125表示冗余补偿地址存储电路；
126表示将所述冗余补偿地址存储电路125与所述存储器阵列区域121连接的冗余补偿地址线；
127表示与所述半导体存储装置123或大规模逻辑电路区域124连接的外部端子群；
128表示由所述半导体存储装置123、所述大规模逻辑电路区域124、所述冗余补偿地址存储电路125及所述外部端子群127构成的半导体装置。
在此，上述时钟产生电路119根据驱动控制电路113等的能力等需要进行设置，具体而言，例如由缓冲器电路构成，输出与输入的外部时钟信号120相同的逻辑电平的内部同步时钟信号118。
根据图1，对动作的概要简单说明。
通过从所述外部端子群127输入的所述外部时钟信号120，所述时钟产生电路119输出所述内部同步时钟信号118，并作为所述数据输入输出电路107、所述地址输入电路111、所述控制电路113、所述刷新电路115、所述定时产生电路117之间取得同步的时钟进行供给。在所述内部同步时钟信号118的基础上，所述控制电路113根据所述外部控制信号112产生所述地址控制信号110，并输入至所述地址输入电路111。
所述地址输入电路111产生所述行地址108并输入至所述行解码器电路102，产生所述列地址109并输入至所述列解码器电路103。根据输入至所述行解码器电路102和所述列解码器电路103的值，来选择所述存储器单元区域101内的存储器单元，与所述检测读写放大器电路104之间进行读写动作，并经由所述内部数据输入输出线105、所述数据输入输出电路107、所述外部数据输入输出线106，在与所述大规模逻辑电路区域124之间进行数据的输入输出动作。
由所述刷新电路115进行的动作基本上与上述同样，通过内部地址控制信号114被输入至地址输入电路111，从而进行与所述地址控制信号110被输入至地址输入电路111的情况相同的动作。不同之处在于：只有所述检测读写放大器电路104读取的数据被写入至所述存储器单元，不进行经由所述内部数据输入输出线105、所述数据输入输出电路107、所述外部数据输入输出线106在与所述大规模逻辑电路区域124之间的数据的输入输出动作。
省略由所述冗余补偿地址存储电路125、冗余补偿地址线126进行的动作的说明。
在进行以上说明的动作的半导体存储装置中，通过存储器阵列区域121和大规模逻辑电路区域124被设置在1个半导体集成电路上，从而使所述外部数据输入输出线106成为多位总线比较容易，因此既能确保数据传输率，又能降低时钟信号的频率，容易谋求低消耗功率化。
专利文献1：日本特开平8-138374号公报
但是，上述的存储器阵列区域121的刷新动作需要按规定周期以规定次数的频度进行。因为该刷新频度是固定的与时钟信号的频率无关，所以时钟信号的频率越低，则进行数据传输等刷新以外的动作的频域(例如所使用的时钟脉冲的比例)就下降了。
具体而言，例如如图2所示，对于某一频率的外部时钟信号120，若平均每20个时钟脉冲需要由2个时钟脉冲进行2次的刷新动作，则在剩余的18个时钟脉冲、即90％频带中进行指令处理等动作。相对于此，如图3所示，例如如果将外部时钟信号120的频率降低为1/4，则因为能用于指令处理等的时钟脉冲成为每5个时钟脉冲中的3个时钟脉冲，故频带降低为60％。
因此，难以大幅度地降低时钟信号的频率以降低消耗功率。尤其是，即使在如进行声音信号处理的半导体装置那样处理的信号的数据量远远小于例如进行视频信号处理的半导体装置的情况下，也难以大幅度地降低时钟信号的频率。例如，在如进行声音信号处理的便携式设备等那样所处理的数据量少且对低消耗功率的请求尤其强烈的设备中搭载的半导体装置等的情况下，上述的课题更明显。
发明内容
本发明是鉴于上述观点进行的，其目的在于能适当地进行存储器的刷新，并且能在谋求数据传输率的确保等的同时容易地降低时钟信号的频率。
为了解决上述课题，第1发明的例子是一种半导体存储装置，具备存储器单元，并具有上述存储器单元的刷新功能，其特征在于，该半导体存储装置具备时钟产生电路，其以第一时钟作为输入，根据所述第一时钟的反相来生成并输出第二时钟，该半导体存储装置与所述第一时钟和所述第二时钟中的至少一个时钟同步地进行所述刷新功能的动作。
由此，在低速频率规格的情况下，能够改善数据传输率的下降，在搭载半导体存储装置的半导体装置中，具有能够在维持低消耗功率化的情况下提高性能的效果。
第2发明的例子根据第1发明的例子的半导体存储装置，其特征在于，还具备选择电路，其根据控制信号切换是仅与所述第一时钟同步地进行刷新动作、还是仅与所述第二时钟同步地进行刷新动作、还是与所述第一时钟及所述第二时钟同步地进行刷新动作的选择。
由此，利用简单的电路追加就能实现在低速频率规格的情况下改善数据传输率的下降、并在维持低消耗功率化的情况下提高性能的效果。
第3发明的例子是一种半导体装置，其特征在于，具备：第2发明的例子的半导体存储装置；逻辑电路；以及IO块，其具有与外部之间输入输出信号的输入输出电路、以及与所述输入输出电路连接的电极焊盘；经由IO块输入的外部信号被输入至所述逻辑电路，来生成对所述选择电路的切换进行控制的所述控制信号。
由此，具有能简单地进行控制的效果。
第4发明的例子根据第3发明的例子的半导体装置，其特征在于，还具备PLL电路，其产生由经由所述IO块输入的外部信号控制的频率的时钟，并输入到所述半导体存储装置及所述逻辑电路。
由此，具有能够简单地变更向所述半导体存储装置或所述逻辑电路输入的时钟的频率的效果。
第5发明的例子根据第3及第4中任一个发明的例子的半导体装置，其特征在于，以任意的组合具备：仅与所述第一时钟同步地进行刷新动作的所述半导体存储装置；仅与所述第二时钟同步地进行刷新动作的所述半导体存储装置；以及与所述第一时钟及所述第二时钟同步地进行刷新动作的所述半导体存储装置。
由此，因为基于刷新动作的消耗电流在时间轴上可分散，故即使作为半导体装置也能得到可实现消耗功率的均衡化的效果。
第6发明的例子是一种光盘再生装置，其特征在于，具备；半导体装置，其具备半导体存储电路、逻辑电路、具有对信号进行输入输出的输入输出电路及与所述输入输出电路连接的电极焊盘的IO块、以及能够根据控制信号变更所产生的时钟的频率的PLL电路，所述半导体存储电路具备存储器单元的刷新功能，并具有时钟产生器和选择电路，所述时钟产生器以第一时钟作为输入且根据所述第一时钟的反相生成并输出第二时钟，所述选择电路根据控制信号切换是仅与所述第一时钟同步地进行刷新动作、还是仅与所述第二时钟同步地进行刷新动作、还是与所述第一时钟及所述第二时钟同步地进行刷新动作的选择；光拾取器；以及基于所述光拾取器读取出的数据信号，输出能判别多个种类的信息记录介质的信号的电路；将所述能判别多个种类的信息记录介质的信号作为外部信号输入到所述半导体装置的IO块，所述外部信号被输入至所述逻辑电路，来生成向所述半导体存储装置的选择电路输入的所述控制信号，以控制所述半导体存储装置的刷新动作。
由此，具有能够根据动作状况实现消耗电流的均衡化及降低的效果。
第7发明的例子是一种光盘再生装置，其特征在于，具备：半导体装置，其具备半导体存储电路、逻辑电路、具有对信号进行输入输出的输入输出电路及与所述输入输出电路连接的电极焊盘的IO块、以及能够根据控制信号变更所产生的时钟的频率的PLL电路，所述半导体存储电路具备存储器单元的刷新功能，并具有时钟产生器和选择电路，所述时钟产生器以第一时钟作为输入且根据所述第一时钟的反相生成并输出第二时钟，所述选择电路根据控制信号切换是仅与所述第一时钟同步地进行刷新动作、还是仅与所述第二时钟同步地进行刷新动作、还是与所述第一时钟及所述第二时钟同步地进行刷新动作的选择；光拾取器；以及基于所述光拾取器读取出的数据信号，输出能判别多个种类的信息记录介质的信号的电路；将所述能判别多个种类的信息记录介质的信号作为外部信号输入到所述半导体装置的IO块，根据所述外部信号变更向所述半导体存储装置及所述逻辑电路输入的时钟的频率。
由此，具有能够根据动作状况实现消耗电流的均衡化或降低的效果。
第8发明的例子根据第1发明的例子的半导体存储装置，其特征在于，所述时钟产生电路生成每1时钟周期内包含2个脉冲的所述第二时钟。
第9发明的例子根据第8发明的例子的半导体存储装置，其特征在于，所述时钟产生电路具有：NOT电路，其使所述第一时钟翻转来输出反相信号；以及EXNOR电路，其基于所述第一时钟和反相信号来生成所述第二时钟。
第10发明的例子根据第8发明的例子的半导体存储装置，其特征在于，所述时钟产生电路具备选择所述第一时钟及第二时钟中的一方的选择器。
由此，能够提高时钟信号的效率。
第11发明的例子根据第10发明的例子的半导体存储装置，其特征在于，所述选择器根据从该半导体存储装置的外部输入的控制信号进行上述选择。
由此，能够容易地控制是否提高时钟信号的效率。
第12发明的例子根据第10发明的例子的半导体存储装置，其特征在于，在刷新时所述选择器固定地选择第一时钟及第二时钟中的一方。
由此，能够使用上述的电路或者作为缓冲器等起作用，或者提高时钟信号的效率等。
第13发明的例子根据第8发明的例子的半导体存储装置，其特征在于，所述时钟产生电路具备选择器，并且所述时钟产生电路还生成第三时钟，所述第三时钟以相对于第一时钟的迁移定时错开的定时进行迁移来进行所述刷新，所述选择器选择所述第一时钟、第二时钟及第三时钟中的任意一个。
第14发明的例子根据第13发明的例子的半导体存储装置，其特征在于，所述时钟产生电路具有：NOT电路，其使所述第一时钟翻转来输出反相信号；以及NOR电路，其基于所述第一时钟和反相信号来生成所述第三时钟。
由此，可提高时钟信号的效率，或者在刷新时分散电流等。
第15发明的例子根据第13发明的例子的半导体存储装置，其特征在于，所述选择器选择所述第一时钟及第二时钟中的一方。
由此，能够使用可生成第三时钟的装置进行与第11发明的例子的装置相同的动作等。
第16发明的例子根据第13发明的例子的半导体存储装置，其特征在于，具有包括所述存储器单元和时钟产生电路的第一组及第二组，所述第一组的选择器固定地选择所述第一时钟，另一方面，在刷新时所述第二组的选择器选择所述第一时钟及第三时钟中的一方。
第17发明的例子根据第16发明的例子的半导体存储装置，其特征在于，在刷新时所述第二组的选择器固定地选择第三时钟。
由此，能够在刷新时分散电流等。
第18发明的例子根据第10发明的例子的半导体存储装置的半导体装置，其特征在于，在所述第一时钟是第一频率的情况下，所述选择器选择所述第一时钟，而在所述第一时钟是比所述第一频率低的第二频率的情况下，所述选择器选择所述第二时钟。
第19发明的例子是具备第18发明的例子的半导体装置的光盘再生装置，其特征在于，还具备：光拾取器，其将记录介质所记录的信息读出；以及判别电路，其判别为了对从记录介质读出的信息进行处理而应该向所述半导体装置中的半导体存储装置提供的时钟的频率，并输出判别信号；所述选择器根据所述判别信号选择所述第一时钟或第二时钟。
第20发明的例子根据第19发明的例子的光盘再生装置，其特征在于，还具备PLL电路，其生成与所述判别信号相应的频率的第一时钟。
由此，能够在第一时钟的频率低的情况下提高时钟信号的效率等。
(发明效果)
根据本发明，在低速频率规格的情况下，能够改善数据传输率的下降，在搭载半导体存储装置的半导体装置中，具有能够在维持低消耗功率化的情况下提高性能等的效果。
附图说明
图1是表示包括以往半导体存储装置123的半导体装置128的构成的框图。
图2是表示上述以往半导体存储装置123的要部的信号的例子的时序图。
图3是表示上述以往半导体存储装置123的要部的信号的其他例子的时序图。
图4是表示本发明的实施方式1的半导体装置628的构成的框图。
图5是表示上述半导体装置628的半导体存储装置623中设置的时钟产生电路619的构成的电路图。
图6是表示时钟信号的频率高时上述时钟产生电路619的各部的信号的例子的时序图。
图7是表示时钟信号的频率低时上述时钟产生电路619的各部的信号的例子的时序图。
图8是表示使用了上述半导体装置628的光盘再生装置的构成的框图。
图9是表示本发明的实施方式2的半导体装置628的构成的框图。
图10是表示上述半导体装置628的半导体存储装置623、623’中设置的时钟产生电路819的构成的电路图。
图11是表示时钟信号的频率高时上述时钟产生电路819的各部的信号的例子的时序图。
图12是表示时钟信号的频率低时上述时钟产生电路819的各部的信号的例子的时序图。
符号说明：401-时钟输入信号；402-刷新控制信号；403-低速动作控制信号；404-反相电路；405-异或非电路；406-与逻辑电路；407-信号选择电路；408-切换信号；409-内部时钟信号；410-时钟输出信号；601-存储器单元区域；602-行解码器电路；603-列解码器电路；604-检测读写放大器电路；605-内部数据输入输出线；606-外部数据输入输出线；607-数据输入输出电路；608-行地址；609-列地址；610-地址控制信号；611-地址输入电路；612-外部控制信号；613-控制电路；614-内部地址控制信号；615-刷新电路；616-定时调整信号；617-定时产生电路；619-时钟产生电路；621-存储器阵列区域；622-控制区域；623-半导体存储装置；623’-半导体存储装置；624-大规模逻辑电路区域；625-冗余补偿地址存储电路；626-冗余补偿地址线；627-外部端子群；628-半导体装置；701-信息记录介质；702-光拾取器；703-数据信号；704-光盘判别电路；705-数据信号；706-逻辑电路；707-PLL电路；709-控制信号；710-时钟输出信号；713-数据总线；801-时钟输入信号；802-刷新控制信号；803-低速动作控制信号；803’-低速动作控制信号；804-反相电路；805-异或非电路；806-或非电路；808-信号选择电路；809-信号选择电路；810-切换信号；811-低速动作分散信号；812-内部时钟信号a；813-内部时钟信号b；814-输出信号；815-时钟输出信号；815’-时钟输出信号；819-时钟产生电路；819’-时钟产生电路。
具体实施方式
以下，基于附图对本发明的实施方式进行详细说明。此外，在以下的各实施方式中，关于具有与其他实施方式同样的功能的构成要素适当赋予同一符号，并省略说明。
《发明的实施方式1》
作为本发明的第一实施方式，基于图4～图8，对具备半导体存储装置623的半导体装置628及使用了该半导体装置628的光盘再生装置进行说明。在该例子中，作为半导体存储装置623而使用DRAM(Dynamic Random Access Memory)。
(半导体装置628的构成)
首先，对半导体装置628的构成进行说明。图4是表示半导体装置628的构成的框图。该半导体装置628构成为具备半导体存储装置623且具有大规模逻辑电路区域624、冗余补偿地址存储电路625及外部端子群627。
(半导体装置628中的半导体存储装置623的构成)
上述半导体存储装置623具有：存储器阵列区域621和控制区域622。
在上述存储器阵列区域621中，
601表示将存储器单元排列成矩阵状的存储器单元区域；
602表示行解码器电路，输出用于选择所述存储器单元区域601中在行方向上排列的存储器单元所构成的组中的一个的选择信号；
603表示列解码器电路，输出用于选择所述存储器单元区域601中在列方向上排列的存储器单元所构成的组中的一个的选择信号；
604表示对由所述行解码器电路602及所述列解码器电路603所选择指示的存储器单元读写数据的检测读写放大器电路；
605表示内部数据输入输出线；
606表示外部数据输入输出线；
607表示将在与所述检测读写放大器电路604之间收发的数据经由外部数据输入输出线606在与大规模逻辑电路区域624之间输入输出的数据输入输出电路。
另外，在上述控制区域622中，
608表示行地址，用于向所述行解码器电路602指定对在行方向上排列的存储器单元所构成的组中的一个的选择；
609表示列地址，用于向所述列解码器电路603指定对在列方向上排列的存储器单元所构成的组中的一个的选择；
610表示按照来自半导体存储装置623的外部等的指示读写数据的存储器单元的地址控制信号；
611表示地址输入电路，按照所述地址控制信号610(或后述的内部地址控制信号614)向所述行解码器电路602输出所述行地址608、且向所述列解码器电路603输出所述列地址609；
612表示数据的读写等的指示的外部控制信号；
613表示根据所述外部控制信号612输出所述地址控制信号610的控制电路；
614是表示被刷新的存储器单元的、与所述地址控制信号610等效的内部地址控制信号；
615表示为了使所述存储器单元区域601进行刷新动作而产生所述内部地址控制信号614的刷新电路；
616表示定时调整信号；
617表示定时产生电路；
619表示时钟产生电路；
410表示时钟输出信号；
401表示时钟输入信号；
402表示刷新控制信号；
403表示低速动作控制信号。
上述定时产生电路617为了调整地址输入电路611、控制电路613及刷新电路615的刷新动作等的动作定时，输出定时调整信号616。具体而言，例如，在刷新控制信号402为“H”(High电平)的状态下，由时钟产生电路619输出的时钟输出信号410从“L”(低电平)上升至“H”的情况下，将指示刷新动作的定时调整信号616输出至各部。
上述时钟产生电路619输出时钟输出信号410，用于取得半导体存储装置623内的各部具体而言数据输入输出电路607、地址输入电路611、控制电路613、刷新电路615及定时产生电路617等的同步。
(时钟产生电路619的具体构成)
具体而言，上述时钟产生电路619例如如图5所示构成。
在图5中，401表示时钟输入信号(外部时钟信号)、402表示指示刷新动作的刷新控制信号、403表示低速动作控制信号、404表示反相电路(NOT电路)、405表示异或非电路(EXNOR电路)、406表示与逻辑电路(AND电路)、407表示信号选择电路、408表示所述信号选择电路407的切换信号、409表示内部时钟信号、410表示时钟输出信号(内部同步时钟信号)。
从上述时钟产生电路619输出的时钟输出信号410，是基于从半导体装置628的外部或大规模逻辑电路区域624等输入的时钟输入信号401、刷新控制信号402及低速动作控制信号403而生成的。
作为上述时钟输入信号401，例如如图6、7所示，根据半导体装置628的处理内容等选择性地输入规定的高频率(图6)或其1/4的低频率(图7)的信号。
上述低速动作控制信号403是表示上述时钟输入信号401为高频率还是低频率的信号，例如在输入了高频率的信号的情况下被维持在“L”，而在输入了低频率的信号的情况下被维持在“H”。
另外，上述刷新控制信号402是与被输入于定时产生电路617的信号相同的信号。该刷新控制信号402，例如在上述时钟输入信号401为上述高频率的情况下，在该高频率下的每20周期份的时间T内有2次成为“H”且每次仅为1周期的期间。另外，在时钟输出信号410为上述的低频率的情况下，在上述期间T即低频率下的每5周期内有1次成为“H”仅为1周期的期间。
在输入到上述时钟产生电路619的时钟输入信号401的频率高的情况下(图6)，通过低速动作控制信号403被维持在“L”，根据信号选择电路407的选择，时钟输入信号401直接作为时钟输出信号410输出。此时，如上述，刷新控制信号402在期间T内2次成为“H”，但并不影响上述时钟输出信号410。
在此，在本实施方式的半导体存储装置623中，例如如果在上述高频率的时钟输入信号401中的每20周期份的期间T内需要以任意间隔进行2次刷新动作，则通过在定时产生电路617中输入在上述期间T内2次为“H”的刷新控制信号402，从而进行适当的刷新动作。另外，在刷新控制信号402成为“L”的18周期份的期间，进行由外部控制信号612所示的指令处理等。
另一方面，在输入到时钟产生电路619的时钟输入信号401的频率低的情况下(图7)，如果通过低速动作控制信号403被维持在“H”，从而刷新控制信号402只在时钟输入信号401中的1周期份的期间成为“H”，则该期间内通过信号选择电路407的选择而选择内部时钟信号409。即，在时钟输入信号401的上升及下降定时，分别输出在反相电路404的延迟时间内成为“H”的2个脉冲作为时钟输出信号410。通过该时钟输出信号410被输入至定时产生电路617，从而与上述时钟输入信号401的频率高的情况同样地适当地进行平均每期间T内为2次的刷新动作。另外，在刷新控制信号401为“L”而不进行刷新动作的期间、即时钟输入信号401中的每5周期内的4周期的期间，时钟输入信号401直接作为时钟输出信号410输出，进行由外部控制信号612所示的指令处理等。
(关于半导体装置628中的其他部分)
半导体装置628中的大规模逻辑电路区域624，例如使用标准单元构成，形成了发挥IO(Input/Output)功能或作为系统LSI的主要功能的电路等。
冗余补偿地址存储电路625存储表示进行冗余补偿的存储器单元的地址。
冗余补偿地址线626用于使所述冗余补偿地址存储电路625与所述存储器阵列区域621连接。
外部端子群627对在所述半导体存储装置623或大规模逻辑电路区域624等和半导体装置628的外部之间所输入输出的信号进行中继。
(半导体装置628的动作)
在刷新控制信号402为“L”且进行通常动作的情况下，所述时钟产生电路619基于由所述外部端子群627等输入的所述时钟输入信号401产生所述时钟输出信号410，作为取得所述数据输入输出电路607、所述地址输入电路611、所述控制电路613、所述刷新电路615及所述定时产生电路617之间的同步的时钟而供给。所述控制电路613与所述时钟输出信号410同步地，根据所述外部控制信号612产生所述地址控制信号610，并将其输入至所述地址输入电路611。
所述地址输入电路611产生所述行地址608并向所述行解码器电路602输入，产生所述列地址609并向所述列解码器电路603输入。根据输入到所述行解码器电路602和所述列解码器电路603的值，选择所述存储器单元区域601内的存储器单元，进行与所述检测读写放大器电路604之间的读写动作，经由所述内部数据输入输出线605、所述数据输入输出电路607及所述外部数据输入输出线606，进行在所述检测读写放大器电路604和所述大规模逻辑电路区域624之间的数据的输入输出动作。
另外，在刷新控制信号402成为“H”的刷新时，如果时钟输出信号410上升至“H”，则定时产生电路617输出对刷新动作进行指示的定时调整信号616。因此，例如，印刷电路615使内部计数器(未图示)的计数值增加，并将该计数值作为内部地址控制信号114输出，从而与控制电路113输出了地址控制信号110的情况同样对规定的地址区域进行刷新动作。刷新动作本身与实际进行数据读写的情况基本上相同。不同之处在于，只是所述检测读写放大器电路604所读出的数据被写入所述存储器单元，不进行经由所述内部数据输入输出线605、所述数据输入输出电路607及所述外部数据输入输出线606的与所述大规模逻辑电路区域624之间的数据的输入输出动作。
在此，在上述刷新动作中，在时钟输入信号401的频率低的情况下，刷新控制信号402仅在时钟输入信号401中的1周期的期间成为“H”，由时钟产生电路619作为时钟输出信号410在每期间T内进行2次的刷新动作。故，在上述期间T内，因为能够将5时钟脉冲中的4时钟脉冲用于数据传输或读写等的指令处理，所以能够容易地确保半导体装置628的处理能力。另外，能够容易地使时钟输入信号401的频率设定得较低，从而容易谋求消耗功率的下降等。
(使用了上述半导体装置628的光盘再生装置的构成)
图8是表示使用了包括上述半导体存储装置623的半导体装置628的光盘再生装置的系统构成的框图。
在图8中，701表示信息记录介质，例如如DVD(Digital Video Disc、Digital Versatile Disc)和CD(Compact Disc)那样，可填装由于数据量或数据构造等不同而数据处理所需的时钟信号的频率不同的多种信息记录介质701。702表示对信息记录介质701所记录的信息进行读取的光拾取器、703表示与光拾取器702读取出的数据相应的数据信号、704表示从数据信号703的内容中判别信息记录介质701的种类的光盘判别电路、705表示包括数据信号703和判别了信息记录介质701的种类的信号在内的数据信号、706表示对数据信号705进行信号处理的电路、707表示PLL(Phase Locked Loop)电路、709表示逻辑电路706对PLL电路707进行控制用的信号、710表示PLL电路707向逻辑电路706输出的时钟输出信号、713表示半导体存储装置623和逻辑电路706用于获取数据的数据总线。
半导体装置628设置上述逻辑电路706、PLL电路707及半导体存储装置623而构成。上述逻辑电路706及PLL电路707例如形成为图4所示的大规模逻辑电路区域624等。
时钟输入信号401从PLL电路707输出，并被输入至半导体存储装置623。
另外，刷新控制信号402及低速动作控制信号403与其他的控制信号一起从逻辑电路706输出，并被输入至半导体存储装置623。
(光盘再生装置的动作)
以下，说明如上述构成的光盘再生装置的动作。
首先，对信息记录介质701是“数据处理量少的介质”的情况的动作进行说明。光盘判别电路704根据光拾取器702从信息记录介质701读取出的数据信号703，判别出信息记录介质701是“数据处理量少的介质”，为了表示该情况，例如将数据信号705设为“H”。
上述被设为“H”的数据信号705，被输入至逻辑电路706。逻辑电路706对应于“数据处理量少的介质”，成为“可低速进行信号处理的模式”，向PLL电路707输出指示降低频率的控制信号709。对应于此，PLL电路707将向逻辑电路706输出的时钟输出信号710和向半导体存储装置623输出的时钟输入信号401设定为规定的低频率。
逻辑电路706还为了表示被输入至半导体存储装置623的时钟输入信号401是低频率，而将低速动作控制信号403设定为“H”。另外，逻辑电路706还将向半导体存储装置623指示刷新动作的刷新控制信号402，在时钟输入信号401中的例如每5周期份的期间T中的1周期期间设定为“H”，来控制半导体存储装置623。因此，从半导体存储装置623中的时钟产生电路619(图5)，在每个上述期间T中，作为时钟输出信号410，而在刷新控制信号420为“H”的1周期份的期间输出2个脉冲，并且，在刷新控制信号402为“L”的4周期份的期间直接输出时钟输入信号401。由此，进行2次刷新动作和4次指令处理等。
即，能够从表面上将刷新动作所需的时钟的次数减半，相应地，基于数据总线713在半导体存储装置623和逻辑电路706之间交换数据的信号处理等可使用时钟脉冲。因此，能够实现容易地进行提高数据传输率、将数据传输率的降低抑制得较少、或者降低消耗功率的系统。
接着，对信息记录介质701为“数据处理量多的介质”的情况的动作进行说明。光盘判别电路704根据光拾取器702从信息记录介质701中读取出的数据信号703，判别信息记录介质701为“数据处理量多的介质”，为了表示该情况，例如将数据信号705设定为“L”。
上述被设定为“L”的数据信号705，被输入至逻辑电路706。逻辑电路706对应于“数据处理量多的介质”，成为“可高速进行信号处理的模式”，向PLL电路707输出指示提高频率的控制信号709。相对于此，PLL电路707将向逻辑电路706输出的时钟输出信号710和向半导体存储装置623输出的时钟输入信号401设定为规定的高频率。
在这种情况下，逻辑电路706还为了表示被输入至半导体存储装置623的时钟输入信号401是高频率，而将低速动作控制信号403设定为“L”。另外，逻辑电路706还将向半导体存储装置623指示刷新动作的刷新控制信号402，在时钟输入信号401中的例如每20周期中合计在2周期的期间内设定为“H”，来控制半导体存储装置623。因此，在半导体存储装置623中的时钟产生电路619(图5)中，与刷新控制信号402的电平无关，通过信号选择电路407选择时钟输入信号401作为时钟输出信号410进行输出。由此，与时钟输入信号401直接地或者经由缓冲器间接地输入至刷新电路615等的情况同样地，在时钟输入信号401中的每20周期份的期间T内进行2次刷新动作和18次指令处理等。
《发明的实施方式1的变形例》
如上所述，根据时钟输入信号401的频率切换时钟输出信号410，但并不限于此，在刷新时可以始终输出2个时钟脉冲。具体而言，例如也可将时钟产生电路619作为共用电路或宏块使用等，构成与实施方式1同样的半导体装置或光盘再生装置，并且合并到图5中如符号A所示，低速动作控制信号403被固定为“H”。这样的构成能适用于与时钟输入信号401的频率无关地提高时钟效率的情况等。
另一方面，也可以如图5中的符号B所示，刷新控制信号402被固定为“L”。在这种情况下，时钟输入信号401始终经由信号选择电路407作为时钟输出信号410进行输出。因此，例如能够与实施方式1使用共用的电路，使时钟产生电路619作为缓冲器等。
《发明的实施方式2》
(半导体装置628等的构成)
实施方式2的半导体存储装置与实施方式1的半导体存储装置623(图4、图5)相比，如图9、图10所示，具备代替时钟产生电路619而使用了时钟产生电路819、819’这2个半导体存储装置623、623’。除此之外与实施方式1同样，能适用于图8所示的光盘再生装置等这一点也相同。
上述时钟产生电路819、819’与实施方式1的时钟产生电路619相比，不同点在于，还具备或非电路(NOR)806、以及由低速动作分散信号811进行切换控制的信号选择电路808。其他构成要素实质上与实施方式1相同。具体而言，在图10中，801表示时钟输入信号，802表示指示刷新动作的刷新控制信号，803、803’表示低速动作控制信号，804表示反相电路(NOT电路)，805表示异或非电路(EXNOR电路)，806表示或非电路(NOR电路)，807表示与逻辑电路(AND电路)，808、809分别表示信号选择电路，810表示信号选择电路809的切换信号，811表示成为信号选择电路808的切换信号的低速动作分散信号，812表示内部时钟信号a，813表示内部时钟信号b，814表示信号选择电路808的输出信号，815、815’表示时钟输出信号。
图11、图12是上述时钟产生电路819、819’的输入输出信号及内部的信号的波形图。即，时钟产生电路819、819’被输入了该图所示的时钟输入信号801、刷新控制信号802、低速动作控制信号803、803’及低速动作分散信号811，并输出时钟输出信号815、815’。
在此，刷新定时的条件与实施方式1相同，需要每个期间T进行2次刷新动作。
在时钟产生电路819、819’中，作为时钟输入信号801，与实施方式1同样，选择输入了与信息记录介质的种类的判别等相应的规定的高频率或者其1/4的低频率的信号。被输入至时钟产生电路819的低速动作控制信号803，在上述时钟输入信号401是高频率的情况下被维持在“L”，在是低频率的情况下被维持在“H”。另一方面，被输入至时钟产生电路819’的低速动作控制信号803’，例如如图10的符号C所示，始终被固定为“L”。另外，在时钟产生电路819、819’都将上述低速动作分散信号811始终固定为“H”。此外，刷新控制信号802，在时钟输入信号801是高频率的情况下，与实施方式1同样在期间T中有2次成为“H”，并且在时钟输入信号801为低频率的情况下，在该低频率下的2周期份的期间中设定为“H”。
(半导体装置628等的动作)
<高时钟频率情况下的刷新期间及其他期间>
在时钟输入信号801的频率高的情况下(图11)，与是否是刷新期间无关地，时钟产生电路819、819’都将时钟输入信号801直接作为时钟输入信号815、815’。
即，在时钟产生电路819’中，因为低速动作控制信号803’始终被固定为“L”，故时钟输入信号801被信号选择电路80选择并输出。
另外，在时钟产生电路819中，在时钟输入信号801的频率高的情况下，因低速动作控制信号803被维持在“L”，故仍然选择并输出时钟输入信号801。
因此，与实施方式1同样地，刷新控制信号802在期间T内2次成为“H”，从而在时钟输出信号815、815’上升的定时进行适当的刷新动作，并且在刷新控制信号802为“L”的期间进行18次指令处理等。
<低时钟频率情况下的刷新以外的期间>
即使在时钟输入信号801的频率低的情况下(图12)，在刷新期间以外的期间，时钟产生电路819、819’仍然都将时钟输入信号801直接作为时钟输出信号815、815’进行输出。
即，因在时钟产生电路819’中低速动作控制信号803’始终被固定为“L”，故由信号选择电路808选择并输出时钟输入信号801。
另外，在时钟产生电路819中，因刷新控制信号802是“L”，故同样地选择并输出时钟输入信号801。因此，每期间T进行3次指令处理等。
<低时钟频率情况下的刷新期间>
在时钟输入信号801的频率低的情况(图12)的刷新期间，因在时钟产生电路819’中低速动作控制信号803’始终被固定为“L”，故时钟输入信号801直接作为时钟输出信号进行输出。
另一方面，在时钟产生电路819中，因低速动作分散信号811被固定为“H”、且低速动作控制信号803及刷新控制信号802成为“H”、切换信号810成为“H”，故通过信号选择电路808及信号选择电路809分别选择了内部时钟信号b813及输出信号814。因为上述内部时钟信号b813，是时钟输入信号801及其翻转信号的或非电路，因此在时钟输入信号801下降的定时，产生在反相电路804的延迟时间内成为“H”的脉冲，并作为时钟输出信号815进行输出。
这种情况下，在半导体存储装置623’中，在时钟输入信号801的上升定时进行刷新，在半导体存储装置623中，在时钟输入信号801的下降定时进行刷新。即，因此在时钟输入信号801的频率低的情况下在相互错开的定时进行刷新，故可使消耗刷新电流的定时分散，缓和消耗功率的集中，降低半导体装置的平均消耗电流。
《发明的实施方式2的变形例》
在上述的例子中，关于一方的半导体存储装置623，示出了只在时钟输入信号801的频率低时低速动作控制信号803被设为“H”的例子，但并不限定于此，也可例如图10的符号D所示，低速动作控制信号803始终被固定为“H”，刷新动作与时钟输入信号801的频率无关，在半导体存储装置623、623’中始终相互错开地进行。
另外，也可单独设置或设置多个低速动作控制信号803被固定为“L”的半导体存储装置623。即，在这种情况下，与所述实施方式1的变形例说明过的内容相同，可使用与实施方式2共用的电路，使时钟产生电路619作为缓冲器等起作用等。
另外，低速动作分散信号811并不限定于被固定为“H”，也可如图10的符号E所示，被固定为“L”。在这种情况下，因为信号选择电路808始终选择内部时钟信号a812，故能够根据刷新控制信号802及低速动作控制信号803进行与实施方式1及其变形例中的时钟产生电路619相同的动作，能提高时钟效率。因此，仍然能够谋求电路的共用化等。
此外，低速动作分散信号811并不限定于被固定为“H”或“L”，例如，也可根据要求的指令处理能力及消耗电流由逻辑电路706等动态地进行控制，或者与实施方式1同样地设为1时钟周期内进行2次刷新，或者在多个半导体存储装置623中刷新定时相互错开。即，由此，例如可从表面上将刷新动作所需的时钟数减半、分散消耗刷新电流的定时等。因此，在半导体装置中，既能改善数据传输率的下降，又可实现对使用半导体装置的光盘再生装置降低或分散消耗功率的构成等。
《其他事项》
如上所述，可单独设置或者在多个半导体装置中设置半导体存储装置，对于各半导体存储装置，对低速动作分散信号811、低速动作控制信号803、403的“H”、“L”的状态固定或动态地进行各种控制，并通过将低速动作控制或低速分散控制进行多样组合，从而作为光盘再生装置等可实现最优的低消耗功率等。
此外，在上述实施方式中，说明了使用DRAM的例子，但是并不限于DRAM，使用刷新动作所需的所有存储器单元也极容易。
另外，在上述实施方式中，说明了光盘再生装置的例子，但是并不限于光盘再生装置，根据动作规格适用于与存储器的数据传输率不同的系统所搭载的半导体装置等也极容易。
根据上述的实施方式，以产品周期短的AV设备作为中心，覆盖民用用途至车载用途，在各领域中，可有效开发主要涉及光盘、数码TV、数码相机、数字音频设备等广泛种类的半导体装置，结果得到了提高收益的效果。
(产业上的可用性)
本发明的半导体存储装置例如在半导体装置的低消耗功率化、数据传输率的提高等方面有用。

Claims (20)

1.一种半导体存储装置，具备存储器单元，并具有上述存储器单元的刷新功能，其中，
该半导体存储装置具备时钟产生电路，其以第一时钟作为输入，根据所述第一时钟的反相来生成并输出第二时钟，
该半导体存储装置与所述第一时钟和所述第二时钟中的至少一个时钟同步地进行所述刷新功能的动作。
2.根据权利要求1所述的半导体存储装置，其特征在于，
还具备选择电路，其根据控制信号切换是仅与所述第一时钟同步地进行刷新动作、还是仅与所述第二时钟同步地进行刷新动作、还是与所述第一时钟及所述第二时钟同步地进行刷新动作的选择。
3.一种半导体装置，具备：
权利要求2所述的半导体存储装置；
逻辑电路；以及
IO块，其具有与外部之间输入输出信号的输入输出电路、以及与所述输入输出电路连接的电极焊盘；
经由IO块输入的外部信号被输入至所述逻辑电路，来生成对所述选择电路的切换进行控制的所述控制信号。
4.根据权利要求3所述的半导体装置，其特征在于，
还具备PLL电路，其产生由经由所述IO块输入的外部信号控制的频率的时钟，并输入到所述半导体存储装置及所述逻辑电路。
5.根据权利要求3或4所述的半导体装置，其特征在于，
以任意的组合具备：
仅与所述第一时钟同步地进行刷新动作的所述半导体存储装置；
仅与所述第二时钟同步地进行刷新动作的所述半导体存储装置；以及
与所述第一时钟及所述第二时钟同步地进行刷新动作的所述半导体存储装置。
6.一种光盘再生装置，具备：
半导体装置，其具备半导体存储电路、逻辑电路、具有对信号进行输入输出的输入输出电路及与所述输入输出电路连接的电极焊盘的IO块、以及能够根据控制信号变更所产生的时钟的频率的PLL电路，所述半导体存储电路具备存储器单元的刷新功能，并具有时钟产生器和选择电路，所述时钟产生器以第一时钟作为输入且根据所述第一时钟的反相生成并输出第二时钟，所述选择电路根据控制信号切换是仅与所述第一时钟同步地进行刷新动作、还是仅与所述第二时钟同步地进行刷新动作、还是与所述第一时钟及所述第二时钟同步地进行刷新动作的选择；
光拾取器；以及
基于所述光拾取器读取出的数据信号，输出能判别多个种类的信息记录介质的信号的电路；
将所述能判别多个种类的信息记录介质的信号作为外部信号输入到所述半导体装置的IO块，
所述外部信号被输入至所述逻辑电路，来生成向所述半导体存储装置的选择电路输入的所述控制信号，以控制所述半导体存储装置的刷新动作。
7.一种光盘再生装置，具备：
半导体装置，其具备半导体存储电路、逻辑电路、具有对信号进行输入输出的输入输出电路及与所述输入输出电路连接的电极焊盘的IO块、以及能够根据控制信号变更所产生的时钟的频率的PLL电路，所述半导体存储电路具备存储器单元的刷新功能，并具有时钟产生器和选择电路，所述时钟产生器以第一时钟作为输入且根据所述第一时钟的反相生成并输出第二时钟，所述选择电路根据控制信号切换是仅与所述第一时钟同步地进行刷新动作、还是仅与所述第二时钟同步地进行刷新动作、还是与所述第一时钟及所述第二时钟同步地进行刷新动作的选择；
光拾取器；以及
基于所述光拾取器读取出的数据信号，输出能判别多个种类的信息记录介质的信号的电路；
将所述能判别多个种类的信息记录介质的信号作为外部信号输入到所述半导体装置的IO块，
根据所述外部信号变更向所述半导体存储装置及所述逻辑电路输入的时钟的频率。
8.根据权利要求1所述的半导体存储装置，其特征在于，
所述时钟产生电路生成每1时钟周期内包含2个脉冲的所述第二时钟。
9.根据权利要求8所述的半导体存储装置，其特征在于，
所述时钟产生电路具有：
NOT电路，其使所述第一时钟翻转来输出反相信号；以及
EXNOR电路，其基于所述第一时钟和反相信号来生成所述第二时钟。
10.根据权利要求8所述的半导体存储装置，其特征在于，
所述时钟产生电路具备选择所述第一时钟及第二时钟中的一方的选择器。
11.根据权利要求10所述的半导体存储装置，其特征在于，
所述选择器根据从该半导体存储装置的外部输入的控制信号进行上述选择。
12.根据权利要求10所述的半导体存储装置，其特征在于，
在刷新时所述选择器固定地选择第一时钟及第二时钟中的一方。
13.根据权利要求8所述的半导体存储装置，其特征在于，
所述时钟产生电路具备选择器，并且
所述时钟产生电路还生成第三时钟，所述第三时钟以相对于第一时钟的迁移定时错开的定时进行迁移来进行所述刷新，
所述选择器选择所述第一时钟、第二时钟及第三时钟中的任意一个。
14.根据权利要求13所述的半导体存储装置，其特征在于，
所述时钟产生电路具有：
NOT电路，其使所述第一时钟翻转来输出反相信号；以及
NOR电路，其基于所述第一时钟和反相信号来生成所述第三时钟。
15.根据权利要求13所述的半导体存储装置，其特征在于，
所述选择器选择所述第一时钟及第二时钟中的一方。
16.根据权利要求13的半导体存储装置，其特征在于，
具有包括所述存储器单元和时钟产生电路的第一组及第二组，
所述第一组的选择器固定地选择所述第一时钟，另一方面，在刷新时所述第二组的选择器选择所述第一时钟及第三时钟中的一方。
17.根据权利要求16所述的半导体存储装置，其特征在于，
在刷新时所述第二组的选择器固定地选择第三时钟。
18.一种半导体装置，具备权利要求10所述的半导体存储装置，其中，
在所述第一时钟是第一频率的情况下，所述选择器选择所述第一时钟，而在所述第一时钟是比所述第一频率低的第二频率的情况下，所述选择器选择所述第二时钟。
19.一种光盘再生装置，具备权利要求18所述的半导体装置，该光盘再生装置还具备：
光拾取器，其将记录介质所记录的信息读出；以及
判别电路，其判别为了对从记录介质读出的信息进行处理而应该向所述半导体装置中的半导体存储装置提供的时钟的频率，并输出判别信号；
所述选择器根据所述判别信号选择所述第一时钟或第二时钟。
20.根据权利要求19所述的光盘再生装置，其特征在于，
还具备PLL电路，其生成与所述判别信号相应的频率的第一时钟。
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