KR100439117B1 - 유휴 메모리 사이클을 사용하여 반도체 메모리를 재생하는방법과 장치 - Google Patents
유휴 메모리 사이클을 사용하여 반도체 메모리를 재생하는방법과 장치 Download PDFInfo
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Abstract
Description
Claims (31)
- 시스템 버스,재생을 필요로 하는 메모리 셀들의 어레이와, 상기 메모리 어레이의 유휴 사이클 동안 상기 메모리 셀들을 재생하는 재생 제어 회로를 갖고, 상기 시스템 버스에 결합되는 메모리 블록, 및상기 시스템 버스에 결합되는 메모리 제어기를 포함하고,상기 메모리 제어기는 제 1 시간 기간 동안 시스템 버스 상의 다수의 유휴 사이클을 모니터링하고, 상기 제 1 시간 기간 동안 모니터링된 유휴 사이클의 수가 미리 결정된 유휴 사이클의 수보다 적은 경우 상기 시스템 버스에 하나 이상의 유휴 사이클을 강제로 부과하도록 구성된 재생 매니저를 갖는 것을 특징으로 하는 메모리 시스템.
- 제 1 항에 있어서,상기 모니터링된 유휴 사이클의 수와 상기 강제로 부과된 유휴 사이클의 수의 합은 상기 미리 결정된 유휴 사이클의 수와 같은 것을 특징으로 하는 메모리 시스템.
- 제 1 항에 있어서,상기 재생 제어 회로는 재생 요구를 발생시키는 것을 특징으로 하는 메모리시스템.
- 제 3 항에 있어서,상기 메모리 제어기는 메모리 블록에 대한 외부 액세스를 개시하고, 상기 재생 제어 회로는 항상 외부 액세스에 상기 재생 요구보다 우선권을 부여하는 액세스 아비터를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제 1 항에 있어서,상기 재생 제어기는,상기 제 1 시간 기간을 미리 결정된 유휴 사이클의 수로 나눈 것과 같은 제 2 시간 기간의 끝에 제어 신호를 표명하는 재생 타이머, 및상기 재생 타이머가 제어 신호를 표명할 때마다 제 1 방향으로 카운트하고, 상기 메모리 셀들이 재생될 때마다 제 2 방향으로 카운트하는 계수기를 포함하는 것을 특징으로 하는 시스템 메모리.
- 제 5 항에 있어서,상기 계수기는 미리 결정된 수까지 다수의 제어 신호의 표명(assertion)을 축적하도록 구성되는 것을 특징으로 하는 메모리 시스템.
- 제 1 항에 있어서,상기 재생 매니저는,시스템 버스 상의 유휴 사이클의 수를 카운트하고, 시스템 버스 상의 유휴 사이클의 수가 미리 결정된 수와 동일할 때 풀(full)신호를 발생시키는 유휴 사이클 계수기, 및상기 제 1 시간 기간을 카운트하는 재생 계수기를 포함하고,상기 재생 계수기가 상기 유휴 사이클 계수기로부터 풀신호를 수신하지 않고 제 1 시간 기간을 카운트하는 경우, 재생 계수기는 유휴 사이클을 시스템 버스에 강제로 부과하도록 제 1 제어 신호를 표명하는 것을 특징으로 하는 메모리 시스템.
- 제 7 항에 있어서,상기 재생 매니저는 외부 액세스 요구 신호와 상기 제 1 제어 신호를 수신하기 위하여 결합된 액세스 서스펜더를 추가로 포함하고, 상기 액세스 서스펜더는 제 1 제어 신호가 표명될 때 외부 액세스 요구 신호를 디스에이블(disable)시키는 것을 특징으로 하는 메모리 시스템.
- 제 1 항에 있어서,시스템 버스에 결합되고, 재생을 필요로 하는 메모리 셀들의 제 2 어레이를 갖는 제 2 메모리 블록, 및상기 제 2 어레이의 유휴 사이클 동안 제 2 어레이의 메모리 셀들을 재생시키는 제 2 재생 제어 회로를 추가로 포함하는 것을 특징으로 하는 메모리 시스템.
- 시스템 버스,상기 시스템 버스에 결합되고, 각각의 메모리 블록이 재생을 필요로 하는 메모리 셀들의 어레이와, 상기 메모리 어레이의 유휴 사이클 동안 상기 메모리 셀들을 재생시키는 재생 제어 회로를 갖는 하나 이상의 메모리 블록의 제 1 세트,상기 시스템 버스에 결합되고, 각각의 메모리 블록이 재생을 필요로 하는 메모리 셀들의 어레이와, 상기 메모리 어레이의 유휴 사이클 동안 상기 메모리 셀들을 재생시키는 재생 제어 회로를 갖는 하나 이상의 메모리 블록의 제 2 세트, 및상기 시스템 버스에 결합되고, 제 1 시간 기간 동안 상기 시스템 버스 상의 다수의 유휴 사이클을 모니터링하고, 상기 제 1 시간 기간 동안 모니터링된 유휴 사이클의 수가 미리 결정된 유휴 사이클의 수보다 적은 경우 하나 이상의 유휴 사이클을 시스템 버스에 강제로 부과하도록 구성된 재생 매니저를 갖는 메모리 제어기를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제 10 항에 있어서,상기 재생 매니저는 제 1 시간 기간 동안 제 1 세트의 메모리 블록들의 제 1 유휴 사이클수와 제 1 시간 기간 동안 제 2 세트의 메모리 블록들의 제 2 유휴 사이클수를 모니터링하도록 구성되고, 상기 재생 매니저는 상기 모니터링된 제 1 유휴 사이클수 또는 제 2 유휴 사이클수 중 어느 하나가 미리 결정된 유휴 사이클수보다 적은 경우에만 하나 이상의 유휴 사이클을 시스템 버스에 강제로 부과하는 것을 특징으로 하는 메모리 시스템.
- 시스템 버스,상기 시스템 버스에 결합되고, 재생을 필요로 하는 메모리 셀들의 어레이와, 상기 메모리 어레이의 유휴 사이클 동안 상기 메모리 셀들을 재생하는 재생 제어 회로를 갖는 메모리 블록, 및상기 시스템 버스에 결합되고, 미리 결정된 시간 기간 이후에 미리 결정된 수의 유휴 사이클을 시스템 버스에 강제로 부과하도록 구성된 재생 매니저를 갖는 메모리 제어기를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제 12 항에 있어서,상기 재생 제어 회로는 재생 요구를 발생시키는 것을 특징으로 하는 메모리 시스템.
- 제 13 항에 있어서,상기 메모리 제어기는 메모리 블록에 대한 외부 액세스를 개시하고, 상기 재생 제어 회로는 항상 외부 액세스에 상기 재생 요구보다 우선권을 부여하는 액세스 아비터를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제 12 항에 있어서,상기 재생 매니저는 미리 결정된 유휴 사이클수가 시스템 버스에 강제로 부과되어질 때 외부 액세스 요구 신호를 디스에이블(disable)시키도록 구성된 액세스 서스펜더를 추가로 포함하는 것을 특징으로 하는 메모리 시스템.
- 제 12 항에 있어서,상기 시스템 버스에 결합되는 제 2 메모리 블록을 추가로 포함하고,상기 제 2 메모리 블록은 재생을 필요로 하는 제 2 메모리 셀들의 어레이와, 상기 제 2 어레이의 유휴 사이클 동안 제 2 어레이의 메모리 셀들을 재생하는 제 2 재생 제어 회로를 갖는 것을 특징으로 하는 메모리 시스템.
- 제 1 기간 동안에 재생되어야 하는 제 1 행수(row number)를 갖는 메모리 어레이,재생이 진행 중일 때, 상기 메모리 어레이의 한번의 유휴 사이클 동안 상기 행(row) 중 하나가 재생되도록 하는 재생 제어기, 및제 1 기간 동안 메모리 시스템이 적어도 제 1 유휴 사이클수를 갖도록 하는 재생 매니저를 포함하는 것을 특징으로 하는 메모리 시스템.
- 재생을 필요로 하는 메모리 셀들의 어레이를 갖는 메모리 블록에 결합된 시스템 버스를 구비한 메모리 시스템을 동작시키는 방법에 있어서,메모리 어레이의 유휴 사이클 동안 메모리 셀들을 재생하는 단계,제 1 시간 기간 동안 시스템 버스 상의 다수의 유휴 사이클을 모니터링하는 단계, 및상기 제 1 시간 기간 동안 모니터링된 유휴 사이클의 수가 미리 결정된 유휴 사이클수보다 적은 경우 하나 이상의 유휴 사이클을 상기 시스템 버스에 강제로 부과하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
- 제 18 항에 있어서,상기 강제로 부과된 유휴 사이클의 수를 제어하여 상기 모니터링된 유휴 사이클수와 상기 강제로 부과된 유휴 사이클수를 더한 값이 상기 미리 결정된 유휴 사이클수와 같아지도록 하는 단계를 추가로 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
- 제 18 항에 있어서,메모리 블록에 재생 요구를 발생시키는 단계를 추가로 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
- 제 20 항에 있어서,메모리 블록에 대한 외부 액세스 요구를 시스템 버스 상으로 제공하는 단계, 및메모리 블록에서의 재생 요구보다 항상 외부 액세스 요구에 우선권을 부여하는 단계를 추가로 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
- 제 20 항에 있어서,상기 재생 요구를 미리 결정된 수까지 축적하는 단계를 추가로 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
- 제 18 항에 있어서,시스템 버스 상의 유휴 사이클수를 카운트하는 단계,시스템 버스 상의 유휴 사이클수가 미리 결정된 수와 같을 때 풀(full)신호를 발생시키는 단계, 및제 1 시간 기간이 만료되고 상기 풀신호가 발생되지 않은 경우, 시스템 버스에 유휴 사이클을 강제로 부과하는 단계를 추가로 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
- 제 23 항에 있어서,유휴 사이클이 시스템 버스에 강제로 부과될 때, 외부 액세스 신호를 디스에이블시키는 단계를 추가로 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
- 시스템 버스, 상기 시스템 버스에 결합되고 재생을 필요로 하는 하나 이상의 메모리 블록의 제 1 세트, 및 상기 시스템 버스에 결합되고 재생을 필요로 하는 하나 이상의 메모리 블록의 제 2 세트를 갖는 메모리 시스템을 동작시키는 방법에 있어서,상기 메모리 블록들의 유휴 사이클 동안 메모리 블록들의 각각을 재생하는 단계,제 1 시간 기간 동안 시스템 버스 상의 다수의 유휴 사이클을 모니터링하는 단계, 및상기 제 1 시간 기간 동안 모니터링된 유휴 사이클수가 미리 결정된 유휴 사이클수보다 적은 경우, 하나 이상의 유휴 사이클을 시스템 버스에 강제로 부과하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
- 제 25 항에 있어서,상기 제 1 시간 기간 동안 메모리 블록 중 제 1 세트에 있는 제 1 유휴 사이클수를 모니터링하는 단계,상기 제 1 시간 기간 동안 메모리 블록 중 제 2 세트에 있는 제 2 유휴 사이클수를 모니터링하는 단계, 및상기 모니터링된 제 1 유휴 사이클수와 제 2 유휴 사이클수 중 어느 하나가 미리 결정된 유휴 사이클수보다 적은 경우에만 하나 이상의 유휴 사이클을 시스템 버스에 강제로 부과하는 단계를 추가로 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
- 재생을 필요로 하는 메모리 셀들의 어레이를 갖는 메모리 블록에 결합된 시스템 버스를 구비한 메모리 시스템을 동작시키는 방법에 있어서,상기 메모리 어레이의 유휴 사이클 동안 메모리 셀들을 재생하는 단계, 및미리 결정된 시간 기간 이후에 미리 결정된 유휴 사이클수를 시스템 버스에 강제로 부과하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
- 제 27 항에 있어서,메모리 블록에 재생 요구를 발생시키는 단계를 추가로 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
- 제 28 항에 있어서,메모리 블록에 대한 외부 액세스 요구를 시스템 버스 상으로 제공하는 단계, 및메모리 블록에서의 재생 요구보다 항상 외부 액세스 요구에 우선권을 부여하는 단계를 추가로 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
- 제 28 항에 있어서,미리 결정된 수까지 상기 재생 요구를 축적하는 단계를 추가로 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
- 제 27 항에 있어서,미리 결정된 수의 유휴 사이클이 시스템 버스에 강제로 부과되고 있을 때, 외부 액세스 요구 신호를 디스에이블시키는 단계를 추가로 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
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Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6707743B2 (en) * | 1998-10-01 | 2004-03-16 | Monolithic System Technology, Inc. | Method and apparatus for completely hiding refresh operations in a DRAM device using multiple clock division |
US6504780B2 (en) * | 1998-10-01 | 2003-01-07 | Monolithic System Technology, Inc. | Method and apparatus for completely hiding refresh operations in a dram device using clock division |
US6898140B2 (en) | 1998-10-01 | 2005-05-24 | Monolithic System Technology, Inc. | Method and apparatus for temperature adaptive refresh in 1T-SRAM compatible memory using the subthreshold characteristics of MOSFET transistors |
US6389505B1 (en) * | 1998-11-19 | 2002-05-14 | International Business Machines Corporation | Restore tracking system for DRAM |
JP3797810B2 (ja) * | 1998-11-30 | 2006-07-19 | 松下電器産業株式会社 | 半導体装置 |
US6496437B2 (en) * | 1999-01-20 | 2002-12-17 | Monolithic Systems Technology, Inc. | Method and apparatus for forcing idle cycles to enable refresh operations in a semiconductor memory |
JP4339995B2 (ja) * | 1999-11-16 | 2009-10-07 | パナソニック株式会社 | 半導体記憶装置 |
US6826104B2 (en) * | 2000-03-24 | 2004-11-30 | Kabushiki Kaisha Toshiba | Synchronous semiconductor memory |
TW503401B (en) * | 2001-03-27 | 2002-09-21 | Taiwan Semiconductor Mfg | 1-T memory structure with hidden refresh function and its operation method |
JP2002313080A (ja) * | 2001-04-13 | 2002-10-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6675272B2 (en) * | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
US6757784B2 (en) * | 2001-09-28 | 2004-06-29 | Intel Corporation | Hiding refresh of memory and refresh-hidden memory |
US6625077B2 (en) * | 2001-10-11 | 2003-09-23 | Cascade Semiconductor Corporation | Asynchronous hidden refresh of semiconductor memory |
TW533413B (en) * | 2001-10-11 | 2003-05-21 | Cascade Semiconductor Corp | Asynchronous hidden refresh of semiconductor memory |
GB2381887B (en) * | 2001-11-08 | 2003-10-08 | 3Com Corp | Dual purpose interface using refresh cycle |
JP4459495B2 (ja) * | 2001-12-13 | 2010-04-28 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置のリフレッシュ制御方法、及び該制御方法を有する半導体記憶装置 |
US6795364B1 (en) * | 2003-02-28 | 2004-09-21 | Monolithic System Technology, Inc. | Method and apparatus for lengthening the data-retention time of a DRAM device in standby mode |
US7353329B2 (en) * | 2003-09-29 | 2008-04-01 | Intel Corporation | Memory buffer device integrating refresh logic |
US7274618B2 (en) * | 2005-06-24 | 2007-09-25 | Monolithic System Technology, Inc. | Word line driver for DRAM embedded in a logic process |
JP2007200504A (ja) * | 2006-01-30 | 2007-08-09 | Fujitsu Ltd | 半導体メモリ、メモリコントローラ及び半導体メモリの制御方法 |
US7533222B2 (en) * | 2006-06-29 | 2009-05-12 | Mosys, Inc. | Dual-port SRAM memory using single-port memory cell |
US7613061B2 (en) * | 2007-11-30 | 2009-11-03 | Agere Systems Inc. | Method and apparatus for idle cycle refresh request in DRAM |
JPWO2009150844A1 (ja) * | 2008-06-12 | 2011-11-10 | パナソニック株式会社 | 半導体記憶装置、半導体装置、および光ディスク再生装置 |
US9104581B2 (en) | 2010-06-24 | 2015-08-11 | International Business Machines Corporation | eDRAM refresh in a high performance cache architecture |
US8244972B2 (en) | 2010-06-24 | 2012-08-14 | International Business Machines Corporation | Optimizing EDRAM refresh rates in a high performance cache architecture |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5033027A (en) * | 1990-01-19 | 1991-07-16 | Dallas Semiconductor Corporation | Serial DRAM controller with multi generation interface |
US5652723A (en) | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
GB2265035B (en) | 1992-03-12 | 1995-11-22 | Apple Computer | Method and apparatus for improved dram refresh operations |
US5737748A (en) | 1995-03-15 | 1998-04-07 | Texas Instruments Incorporated | Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory |
US5873114A (en) * | 1995-08-18 | 1999-02-16 | Advanced Micro Devices, Inc. | Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles |
EP0794497A3 (en) | 1996-03-08 | 2000-10-11 | Matsushita Electric Industrial Co., Ltd. | Memory refresh control method and apparatus |
US5822265A (en) | 1997-07-29 | 1998-10-13 | Rockwell Semiconductor Systems, Inc. | DRAM controller with background refresh |
US5999474A (en) * | 1998-10-01 | 1999-12-07 | Monolithic System Tech Inc | Method and apparatus for complete hiding of the refresh of a semiconductor memory |
-
1999
- 1999-01-20 US US09/234,778 patent/US6222785B1/en not_active Expired - Lifetime
-
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Publication number | Publication date |
---|---|
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JP4487040B2 (ja) | 2010-06-23 |
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