JPH1145225A

JPH1145225A - バス管理装置及びそれを有する複合機器の制御装置

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Publication number: JPH1145225A
Application number: JP9200570A
Authority: JP
Inventors: Atsushi Date; 厚伊達; Takashi Fujiwara; 隆史藤原; Tadaaki Maeda; 忠昭前田; Noboru Yokoyama; 登横山; Katsunori Kato; 勝則加藤
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1997-07-25
Filing date: 1997-07-25
Publication date: 1999-02-16
Anticipated expiration: 2017-07-25
Also published as: EP0893766B1; DE69841398D1; EP0893766A3; US6499076B2; US6438635B1; US20020007431A1; US7062664B2; US20020059491A1; JP3524337B2; EP0893766A2

Abstract

(57)【要約】【課題】画像データ等、大量のデータを効率良く処理す
る。【解決手段】システムバスブリッジ（ＳＳＢ）４０２に
は、ＣＰＵ４０１からのＰバス、システムメモリからの
ＭＣバス、入出力機器が接続されたＩＯバス、スキャナ
プリンタコントローラ４０８の画像データを転送するＧ
バスが接続され、ＳＳＢ４０２は、マスタとしてＰバ
ス、Ｇバス、ＩＯバスのいずれか、スレーブとしてＭＣ
バス、ＩＯバスのいずれかをマスタの要求に応じて接続
する。この際。ＰバスとＩＯバス、ＧバスとＭＣバス
は、並列に接続することができる。そのため、ＣＰＵに
よる入出力機器の使用と並行して、スキャナプリンタコ
ントローラによるメモリのアクセスを行うことができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スキャナ等の画像
入力装置と、プリンタ等の画像出力装置とを効率的に制
御する複合機器の制御装置に関する。

【０００２】

【従来の技術】従来、スキャナなどの画像入力装置と、
プリンタなどの画像出力装置を組み合わせた、複写機や
ファクシミリ、あるいはそれらを単体として備えたコン
ピュータシステムなどが実用化されている。こういった
システムでは、画像データを扱うために、膨大な量のデ
ータを効率的に処理する必要がある。

【０００３】

【発明が解決しようとする課題】こういったシステムに
おいては、データ転送のために複数のバスマスタによる
DMA転送が用いられる。複数のバスマスタが順次に処理
を行うことが必要な場合、例えば、メモリ上のデータに
対して、処理Ａ（バスマスタ１）を行った後、処理Ｂ
（バスマスタ２）を行い、その処理後のデータをバスマ
スタ４に送るといった一連の処理を考える。

【０００４】通常このような処理を行う場合、それぞれ
バスマスタが、メモリからデータをリードし、処理後の
データをメモリに書き戻すというDMA機能があれば、ソ
フトウェアはまず、バスマスタ１に対して処理Ａを行う
ようにDMAをセットする。バスマスタ１はすべての処理
を終了後、プロセッサに対して割り込みを上げ、処理の
終了を行うようにDMAをセットし、処理の終了後、今度
はバスマスタ４に対してメモリからデータをリードする
ようにセットを行う。このように一連の処理を行うため
には、ソフトウェアによりひとつの処理が終了したのを
確認してから次の処理をスタートさせるというように処
理を行っていく必要があった。

【０００５】このようにこれまではそれぞれの処理を行
う度にソフトウェアが介入する必要があり、また処理毎
にいちいちメモリに書き戻してやる必要があり、無駄な
処理が多いという第１の問題があった。

【０００６】また、大量のデータを扱うために、単一の
バスではバスの転送能力がボトルネックとなっていた。
これを解消するために、バスを２重化して転送能力の増
強を図ったシステムもあった。

【０００７】しかしながら、複数のバスを有するシステ
ムであっても、バスの構成が柔軟でなく、大量のデータ
を転送する場合などには、十分な転送能力が引き出され
てはいなかったという第２の問題点があった。

【０００８】また、従来のバスは単一であるのが普通で
あり、複数のバスマスタが同一のメモリアドレスに書き
込みを行おうとした場合、バス使用権を獲得した順にメ
モリへデータを書き込むことが保証できた。

【０００９】しかしながら、複数のバスが存在し、これ
らのバスのバス調停（アービトレーション）と、複数の
バスのどれかひとつのバスをメモリへ接続することを独
立に制御するシステム構成では、複数のバスの接続され
た複数のバスマスタが同時に同一のメモリ空間へ書き込
みを行う可能性があり、書き込みの順序は、バスの調停
によりバスの使用権を得た順序とはならない可能性があ
るという第３の問題点があった。

【００１０】更に、データを効率的に処理するために、
従来キャッシュメモリの使用が行われている。

【００１１】しかしながら従来のキャッシュ制御は、転
送先メモリのアドレス情報を基にキャッシュのオン／オ
フが行われていた。このため、大量のデータをキャッシ
ュ許可のメモリ空間に転送すると、この大量のデータが
キャッシュされ、すべて新たなデータで書き換えられて
しまい、他のデバイスがメモリにアクセスする場合には
キャッシュミスとなる可能性が高い。これはキャッシュ
の容量を増やせば解決するかに見えるが、それは大幅な
製造コストの上昇につながる。また、特に、プリント時
などには、読み出された大量の画像データはそのままプ
リンタエンジンに渡されてそのデータがキャッシュされ
たとしても２度と使用されることはない。このようにむ
やみにキャッシュすることは、逆にキャッシュヒット率
を低下させることになる。このように、キャッシュを効
率良く利用することができない場合があるという第４の
問題点があった。

【００１２】さらに、複数のバスを用いたシステムで
は、複数のバスを使用できるバスマスタは、どのバスを
使用するか決定する必要がある。従来はアクセスする相
手先が決まればそれに応じてバスも決定していた。

【００１３】しかしながら、使用するバスが相手先に応
じて固定されているため、各バスの転送速度や使用率等
を考慮した効率的なバスの使用が行えないという第５の
問題点があった。

【００１４】さらに、このようなシステムをひとつの半
導体チップに集積すると大量の熱が発生し、パッケージ
が熱で破壊されるおそれがあるという第６の問題点があ
った。

【００１５】本発明は上記第１の問題に鑑みてなされた
もので、処理毎のソフトウェアの介入が必要なく全体と
しての処理速度を向上させるバス管理装置及びそれを有
する複合機器の制御装置を提供することを第１の目的と
する。

【００１６】また、本発明は上記第２の問題に鑑みてな
されたもので、バスの構成を柔軟にし、最適なバスを選
んでデータの転送を行えるバス管理装置及びそれを有す
る複合機器の制御装置を提供することを第２の目的とす
る。

【００１７】また、本発明は上記第３の問題に鑑みてな
されたもので、複数のバスのそれぞれに接続されたバス
マスタからのバスの使用権を得た順にメモリにアクセス
できるバス管理装置及びそれを有する複合機器の制御装
置を提供することを第３の目的とする。

【００１８】また、本発明は上記第４の問題に鑑みてな
されたもので、キャッシュの使用効率を向上させるメモ
リ管理装置及びそれを有する複合機器の制御装置を提供
することを第４の目的とする。

【００１９】また、本発明は上記第５の問題に鑑みてな
されたもので、各バスマスタが使用するバスを動的に決
定してバスの効率を向上させたバス管理装置及びそれを
有する複合機器の制御装置を提供することを第５の目的
とする。

【００２０】また、本発明は上記第６の問題に鑑みてな
されたもので、回路の動作状態を監視して消費電力を抑
制し、大量の熱を発生を抑制する電力管理装置及びそれ
を有する複合機器の制御装置を提供することを第６の目
的とする。

【００２１】

【課題を解決するための手段】上記の問題を解決するた
めに、本発明のバス管理装置は次のような構成からな
る。すなわち、少なくとも１つのバスと、該バスに接続
された複数のバスマスタと、前記複数のバスマスタそれ
ぞれに対してバス使用権の付与の開始条件と終了条件と
を記憶する手段と、前記複数のバスマスタからバスの使
用要求があると、前記条件にしたがって前記複数のバス
マスタのバス使用権を付与を開始し、終了するバス調停
手段とを備える。

【００２２】あるいは、少なくとも４つのバスと、前記
バスに接続されたバスマスタと、前記バス同士の接続
を、前記バスのそれぞれに接続されたバスマスタのバス
の要求に応じて切り替える切り替え手段とを備える。

【００２３】あるいは、それぞれにバスマスタを備えた
少なくとも２つのバスと、前記バスを介してアクセスさ
れるメモリと、前記バスそれぞれに接続され、当該バス
のバスマスタによるバス要求を調停し、そのいずれかに
バス使用権を付与する調停手段と、前記バスそれぞれに
ついてバス使用権を付与された複数のバスマスタが同一
のあて先に書き込みを行う場合、それらバスマスタのう
ち、もっとも早くバス要求を出したバスマスタ以外のバ
スマスタに対するバス使用権を停止させるよう、前記調
停手段に対して通知するバス同期手段とを備える。

【００２４】あるいは、それぞれがバスの調停手段を有
する少なくとも２つのバスと、前記バスに接続されたバ
スマスタと、前記バスの状態と、前記バスマスタから出
されるバス要求の情報とを判定し、前記バスのうちいず
れを使用するか決定する決定手段とを備える。

【００２５】あるいは、本発明のメモリ管理装置は次の
ような構成からなる。すなわち、連続したロケーション
へのデータ転送を行うバーストモードを支援するメモリ
と、前記メモリの前段にあって、該メモリと交換される
データを一旦蓄積するキャッシュメモリを備えたメモリ
制御手段とを備え、前記メモリ制御手段は、前記メモリ
へのデータ転送がバ−ストモードであればキャッシュを
介さずに直接前記メモリへデータを転送し、シングルモ
ードであれば一旦キャッシュにデータを書き込むようキ
ャッシュメモリを制御する。

【００２６】あるいは、連続したロケーションへのデー
タ転送を行うバーストモードを支援するメモリと、前記
メモリの前段にあって、該メモリと交換されるデータを
一旦蓄積するキャッシュメモリを備えたメモリ制御手段
と、前記メモリへアクセスする複数のバスマスタとを備
え、前記メモリ制御手段は、前記メモリへのデータ転送
をしようとするバスマスタに応じて、キャッシュを介さ
ずに直接前記メモリへデータを転送するか、一旦キャッ
シュにデータを書き込んでメモリへデータを転送するか
制御する。

【００２７】あるいは、本発明の電力管理装置は次のよ
うな構成からなる。すなわち、制御部により制御された
複数の回路ブロックを含む電気回路の消費電力を制御す
る電力管理装置であって、各ブロックの動作状態を監視
する状態監視手段と、動作状態にあるブロックの消費電
力を加算する加算手段と、加算された電力を所定の閾値
と比較し、閾値を越えたことを前記制御部に通知する通
報手段とを備える。

【００２８】あるいは、本発明の複合機器の制御装置は
次のような構成からなる。すなわち、上記いずれかに記
載のバス管理装置を備え、該バス管理装置により、画像
入力装置及び画像出力装置が接続されたバスを管理す
る。

【００２９】あるいは、上記いずれかに記載のメモリ管
理装置を備える。

【００３０】あるいは、上記いずれかに記載の電力管理
装置を備える。

【００３１】

【発明の実施の形態】次に本発明の実施の形態として、
プロセッサコア、プロセッサ周辺コントローラ、メモリ
コントローラ、スキャナー／プリンタコントローラ、Ｐ
ＣＩインターフェースなどを内蔵したシングルチップ・
スキャニング・プリンティングエンジンである“ＤｏＥ
ｎｇｉｎｅ”を説明する。

【００３２】１．ＤｏＥｎｇｉｎｅ概要ＤｏＥｎｇｉｎｅは、ＭＩＰＳテクノロジー社のＲ４０
００プロセッサとコンパチブルなプロセッサコア、プロ
セッサ周辺コントローラ、メモリコントローラ、スキャ
ナー／プリンタコントローラ、ＰＣＩインターフェース
などを内蔵したシングルチップ・スキャニング・プリン
ティングエンジンである。高速並列動作、ビルディング
ブロック手法を採用し実装される。

【００３３】プロセッサシェル（プロセッサコアを含む
プロセッサ周辺回路の総称）内には最大でインストラク
ション、データそれぞれ１６Ｋバイトの計３２Ｋバイト
のキャッシュメモリ、ＦＰＵ（浮動小数点演算ユニッ
ト）、ＭＭＵ（メモリ管理ユニット）、ユーザー定義可
能なコプロセッサなどを内蔵することが可能である。

【００３４】ＰＣＩバスインターフェースを有するの
で、ＰＣＩバススロットを有するコンピュータシステム
と共に用いることができる。また、ＰＣＩサテライト構
成に加え、ＰＣＩホストバスブリッジ構成にてＰＣＩバ
スコンフィギュレーションを発行することが可能であ
り、安価なＰＣＩ周辺デバイスと組み合わせることによ
り、マルチファンクションペリフェラル（複合機能周辺
機器）のメインエンジンとして使用することも可能であ
る。さらにＰＣＩバスインターフェースを有するレンダ
リングエンジン、圧縮・伸長エンジンと組み合わせるこ
とも可能である。

【００３５】チップ内部に汎用ＩＯコアを接続するＩＯ
バス、及び、画像データ転送に最適化したグラフィック
バス（Ｇバス:Graphics Bus)の２系統の独立したバスを
有し、メモリ、プロセッサとこれらのバスをクロスバス
イッチを介して接続することにより、マルチファンクシ
ョンシステムにおける同時動作に必須の、並列性の高い
高速データ転送を実現している。

【００３６】メモリには、画像データに代表される、連
続したデータ列のアクセスに対し、最高のコストパフォ
ーマンスを有するシンクロナスＤＲＡＭ（ＳＤＲＡＭ）
をサポートし、ＳＤＲＡＭのバーストアクセス高速デー
タ転送のメリットを享受できない小さなデータ単位での
ランダムアクセスにおける性能低下を最小に抑えるため
に、８Ｋバイトの２ウェイセットアソシアティブ・メモ
リフロントキャッシュをメモリコントローラ内に備え
る。メモリフロントキャッシュは、すべてのメモリライ
トに対するバススヌープが難しい、クロスバスイッチを
採用したシステム構成においても、複雑な機構なしに、
キャッシュメモリによる高性能化が達成出来る方式であ
る。また、リアルタイムデータ転送（機器制御）が可能
な、プリンタ及びスキャナーとのデータインターフェー
ス(Video Interface)を有し、さらにハードウェアによ
る、機器間同期のサポート及び画像処理を行う事によ
り、スキャナ、プリンタ分離型の構成においても、高品
質で高速なコピー動作の実現が可能な構成となってい
る。

【００３７】なお、ＤｏＥｎｇｉｎｅは、コアが３．３
Ｖで動作し、ＩＯは５Ｖトレラントである。

【００３８】図１及び図２，図３は、ＤｏＥｎｇｉｎｅ
を用いた装置あるいはシステムの構成例を示している。
図１は分離構成型であり、パーソナルコンピュータ１０
２には、それが備えるＰＣＩインターフェースを介して
ＤｏＥｎｇｉｎｅを備えたローカルボード１０１が装着
される。ローカルボード１０１にはＤｏＥｎｇｉｎｅの
ほか、後述するメモリバスを介してＤｏＥｎｇｉｎｅと
接続されたメモリと、色処理回路（チップ）が設けられ
ている。このローカルボード１０１を介して、高速スキ
ャナ１０３とカラー／モノクロプリンタ１０４とがパー
ソナルコンピュータ１０２に接続される。この構成によ
り、パーソナルコンピュータの制御のもとで，ローカル
ボード１０１により、スキャナ１０３から入力された画
像情報を処理し、プリンタ１０４から出力させることが
できる。

【００３９】また、図２及び図３はスキャナ２０３とプ
リンタ２０２とを一体に組み込んだ例で、図２は通常の
複写機に類する構成を、図３（ａ）はファクシミリ装置
などの構成を示している。図３（ｂ）は、図３（ａ）を
コントロールするコンピュータを示している。

【００４０】これらのうち、図１，２は、ＰＣＩインタ
ーフェースを介して接続された外部のＣＰＵによりＤｏ
Ｅｎｇｉｎｅが制御されるというスレーブモードで使用
されている例であり、図３は、ＤｏＥｎｇｉｎｅのＣＰ
Ｕが主体となり、ＰＣＩインターフェースを介して接続
されたデバイスを制御するマスタモードで使用されてい
る例である。

【００４１】表１として、ＤｏＥｎｇｉｎｅの仕様を示
す。外部インターフェースとして、ＰＣＩ，メモリバ
ス，ビデオ，汎用入出力，ＩＥＥＥ１２８４，ＲＳ２３
２Ｃ，１００ｂａｓｅＴ／１０ｂａｓｅＴ，ＬＣＤパネ
ル及びキーを備えるが、更にＵＳＢを有していてもよ
い。内蔵ブロックとして、ＣＰＵコアに加えて、１次キ
ャッシュ，キャッシュ付きメモリコントローラ，コピー
エンジン，ＩＯバスアービタ，グラフィックバスアービ
タなどを備えている。また、DMAコントローラはチャネ
ル数が５であり、グラフィックバス，ＩＯバスともにア
ービトレーションは、優先度付きの先着順処理方式で行
われる。

【００４２】

【表１】

【００４３】２．ＤｏＥｎｇｉｎｅの構成及び動作本章では、ＤｏＥｎｇｉｎｅの総論に加え、各機能ブ
ロック毎のブロック図、概要、詳細、コアインターフェ
ース、タイミング図などを解説する。

【００４４】２．１．ＤｏＥｎｇｉｎｅのチップ構成図４として、ＤｏＥｎｇｉｎｅのブロック図を示す。Ｄ
ｏＥｎｇｉｎｅ４００は次世代複合機能周辺機器（シス
テム）(MFP:Multi Function Peripheral or MFS:Multi
Function System)の主たるコントローラとして設計、開
発された。

【００４５】ＣＰＵ（プロセッサコア）４０１として、
ＭＩＰＳテクノロジー社のＭＩＰＳＲ４０００コアを採
用する。プロセッサコア４０１内には、８Ｋバイトずつ
のインストラクション，データのキャッシュメモリ、Ｍ
ＭＵなどが実装される。プロセッサコア４０１は、６４
ビットのプロセッサバス（Ｐバス）を介して、システム
・バス・ブリッジ（ＳＢＢ）４０２に接続される。ＳＢ
Ｂ４０２は４×４の６４ビットクロスバスイッチであ
り、プロセッサコア４０１の他に、キャッシュメモリを
備えたＳＤＲＡＭやＲＯＭを制御するメモリコントロー
ラ４０３と専用のローカルバス（ＭＣバス）で接続され
ており、さらに、グラフィックバスであるＧバス４０
４、ＩＯバスであるＩＯバス４０５と接続され、全部で
４つのバスに接続される。システムバスブリッジ４０２
は、これら４モジュール間を、可能な限り、同時平行接
続を確保することができるように設計されている。

【００４６】Ｇバス４０４はＧバスアービタ（ＧＢＡ）
４０６により協調制御されており、スキャナやプリンタ
と接続するためのスキャナ／プリンタコントローラ（Ｓ
ＰＣ）４０８に接続される。また、ＩＯバス４０５は、
ＩＯバスアービタ（ＢＢＡ）４０７により協調制御され
ており、ＳＰＣ４０８のほか、電力管理ユニット（ＰＭ
Ｕ）４０９，インタラプトコントローラ（ＩＣ）４１
０，ＵＡＲＴを用いたシリアルインターフェースコント
ローラ（ＳＩＣ）４１１，ＵＳＢコントローラ４１２，
ＩＥＥＥ１２８４を用いたパラレルインターフェースコ
ントローラ（ＰＩＣ）４１３，イーサネットを用いたＬ
ＡＮコントローラ（ＬＡＮＣ）４１４，ＬＣＤパネル，
キー，汎用入出力コントローラ（ＰＣ）４１５，ＰＣＩ
バスインターフェース（ＰＣＩＣ）４１６にも接続され
ている。

【００４７】２．２．プロセッサシェルプロセッサシェルとは、プロセッサコアに加えＭＭＵ
（Memory Management Unit)、命令キャッシュ、データ
キャッシュ、ライトバックバッファ及び掛け算ユニット
を含んだブロックを指す。＜キャッシュメモリ＞図５に示したように、キャッシュ
メモリコントローラは、無効（Invalid)，有効かつクリ
ーン（Valid Clean：キャッシュが更新されていない)，
有効かつダーティ(Valid Dirty：キャッシュが更新され
ている)の３つのステートキャッシュを管理する。この
状態に応じて、キャッシュは制御される。

【００４８】２．３．インタラプトコントローラ図６にインタラプトコントローラ４１０のブロック図を
示す。

【００４９】インタラプトコントローラ４１０は、ＩＯ
バスインターフェース６０５を介してＩＯバス４０５に
接続され、ＤｏＥｎｇｉｎｅチップ内の各機能ブロック
及び、チップ外部からのインタラプトを集積し、ＣＰＵ
コア４０１がサポートする、６レベルの外部インタラプ
ト及び、ノンマスカブルインタラプト（ＮＭＩ）に再分
配する。各機能ブロックとは、電力管理ユニット４０
９，シリアルインターフェースコントローラ４１１，Ｕ
ＳＢコントローラ４１２，パラレルインターフェースコ
ントローラ４１３，イーサネットコントローラ４１４，
汎用ＩＯコントローラ４１５，ＰＣＩインターフェース
コントローラ４１６，スキャナ／プリンタコントローラ
４０８などである。

【００５０】この際、ソフトウェアコンフィギュレーシ
ョン可能なマスクレジスタ(Int Mask Logic 0 - 5)６０
２により、各要因毎に割り込みをマスクをすることが可
能である。また、外部インタラプト入力は、選択的エッ
ジ検出回路６０１により、信号線ごとに、エッジセンス
／レベルセンスを選択することが出来る。要因レジスタ
（Detect and set Cause Reg 0 - 5）６０３は、各レベ
ルごとに、どのインタラプトがアサートされているかを
示すとともに、ライト動作を行うことで、レベルごとに
クリアを行う事が出来る。

【００５１】各レベルの割込み信号は、各レベル毎に少
なくともひとつの割り込みがあれば割込み信号を出力す
べく、論理和回路６０４により論理和として出力され
る。なお、各レベル内での複数要因間のレベル付けはソ
フトウェアにて行う。

【００５２】２．４．メモリコントローラ図７は、メモリコントローラ４０３のブロック図であ
る。メモリコントローラ４０３は、メモリコントローラ
専用のローカルバスであるＭＣバスにＭＣバスインター
フェース７０１を介して接続され、最大１ギガバイトの
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と、３２メガバイ
トのフラッシュＲＯＭあるいはＲＯＭをサポートする。
ＳＤＲＡＭの特徴であるバースト転送時の高速性を活か
すため、６４（１６×４）バースト転送を実現する。ま
た、ＣＰＵやＩＯバスよりの連続したアドレスのシング
ル転送を考慮し、メモリコントローラ内にＳＲＡＭ（メ
モリフロントキャッシュ）７０２を内蔵し、ＳＤＲＡＭ
へ直接シングル転送を行うことを可能な限り回避して転
送効率を向上させる。メモリコントローラ−ＳＤＲＡＭ
間のデータバス幅は、信号ramData及びramParをあわせ
て７２ビット（このうち８ビットの信号ramParはパリテ
ィ）、フラッシュＲＯＭ間のデータバスfntromData，pr
gromDataの幅は３２ビットとする。

【００５３】２．４．２．構成及び動作メモリコントローラの各部はこれから説明するような構
成となっている。＜ＭＣバスインターフェース（７０１）＞ＭＣバスは、
ＳＢＢ４０２−メモリコントローラ４０３間の専用のバ
スであり、またＳＢＢ内部の基本バスとして用いられて
いる。

【００５４】ＣＰＵ４０１とバスブリッジ４０２とを接
続する専用バスＰＢｕｓのバースト転送が４バーストの
み規定しているのに対し、ＭＣバスにおいては１６バー
スト×４までの転送を追加している。このためにバース
ト長を示す信号としてｍＴＴｙｐｅ［６：０］を新たに
定義した。（ＭＣバス信号の定義）ＭＣバスの各信号は下記の通り定義される。・mClk（出力） … ＭＣバスクロック・mAddr[31:0]（出力） … ＭＣバスアドレス 32ビットのアドレスバスであり、mTs_L がアサートさ
れた時点からmBRdy_Lがアサートされるまで保持され
る。・mDataOut[63:0]（出力） … ＭＣバスデータ出力 64ビットの出力データバスであり、mDataOe_Lがアサー
トされている時のみ有効である。・mDataOe_L（出力） … ＭＣバスデータ出力イ
ネーブル mDataOut[63:0]が有効であることを示す。またその転送
がWriteであることを示す。・mDataIn[63:0]（入力） … ＭＣバスデータ入力 64ビットの入力データバスであり、mBRdy_Lがアサート
されているmClkの立ち上がりでサンプリングされる。・mTs_L（出力） … ＭＣバストランザクシ
ョン開始ストローブ転送が開始したことを示す。転送の最初の１クロックの
間だけアサートされる。転送が１クロックで終了し、次
の転送がすぐに始められるのならばmTs_Lは引続きアサ
ートされたままになる。・mTType[6:0]（出力） … ＭＣバストランザクシ
ョンタイプＭＣバス上の転送のタイプを示す。シングル転送時はそ
の転送の間、バースト転送時は最初の転送(beat）の間
保持される。上位３ビットがソース（マスタ）をあらわ
し、下位ビットがシングル／バースト長をあらわす。タ
イプには次のようなものがある。 mTType[6:4] 信号源 −−−−−−− −−−−−−−−−− 001 ＣＰＵ 010 ＩＯバス 100 Ｇバス −−−−−−− −−−−−−−−−− mTType[3:0] シングル／バースト長 −−−−−−− −−−−−−−−−− 1xxx シングル（１−８ｂｙｔｅ） 0001 ２バースト 0010 ４バースト 0011 ６バースト 0100 ８バースト 0101 １６バースト 0110 ２×１６バースト 0111 ３×１６バースト 0000 ４×１６バースト・mBE_L[7:0]（出力） … ＭＣバストランザクシ
ョンバイトイネーブルシングル転送時、64ビットデータ
バス上の有効なバイトレーンを示す。バースト転送時は
Write時のみ有効であり、Read時は無視される。・mBRdy_L（入力） …ＭＣバスレディ現在の転送(beat)が終了したことを示す。・mTPW_L（出力） … 次トランザクションが
In-page write（ページ内書き込み）次の転送が同じページ（同じRowアドレス)のWriteであ
ることを示し、最大４個までのWriteを続けることがで
きる。ページサイズはあらかじめコンフィギュレーショ
ンレジスタに設定しておく。・mBPWA_L（入力） … バスのページ内書き
込み許可ＭＣバススレーブ（メモリコントローラ）がページ内書
き込みトランザクションを許可するかどうかを示し、mB
Rdy_Lと同じクロックでサンプリングされる。この時mBP
WA_LがディアサートされていればmTPW_Lは無意味とな
る。・mBRty_L（入力） … バスリトライＭＣバススレーブ（メモリコントローラ）がアクセスを
未実行のまま終了させる場合にアサートし、少なくとも
１サイクル以上のアイドルの後に再試行しなければなら
ないことを示す。（もしmBRdy_LとmBRty_Lが同時にアサ
ートされた場合は、mBRty_Lが優先される。）・mBerr_L（入力） … バスエラーパリティエラーやその他のバスエラーが発生した場合に
アサートされる。

【００５５】なお、上述した入出力の別はＳＢＢからみ
ての定義である。（ＭＣバストランザクション）ＭＣバス上のトランザク
ションとしては、以下のトランザクションをサポートす
る。ベーシックトランザクション(1,2,3,4,8バイト Read/
Write) mBE_L[7:0]信号に従い、１，２，３，４，８バイトのシ
ングルトランザクションをサポートする。バーストトランザクション（CPUからの）4-ダブルワードバーストまでのトランザ
クションをサポートする。Ｇバスからの16-ダブルワードバーストｘ4までのトラ
ンザクションをサポートする。 In-page write（ページ内書き込み）トランザクショ
ン mTPW_Lで示される同一ページ内の書き込みに関して、連
続的なWriteアクセスをサポートする。バスリトライメモリコントローラ内の制限によりメモリアクセスがで
きない場合は、mBRty_L信号をアサートし、バスリトラ
イを通知する。＜ＳＤＲＡＭコントローラ（７０５）＞メモリコントロ
ーラ４０３は、次のような構成を有するＳＤＲＡＭを以
下のように制御する。

【００５６】（ＤＲＡＭ構成）ＤＲＡＭの構成として
は、x4,x8,x16ビットタイプの１６／６４メガビットＳ
ＤＲＡＭを64ビットデータバスで８バンク制御すること
ができる。

【００５７】

【表２】

【００５８】（ＤＲＡＭアドレスビット構成）ＤＲＡＭ
のアドレスビットの割付けについては、６４ビットＳＤ
ＲＡＭの場合にはMA[13:0]を、１６ビットＳＤＲＡＭの
場合にはMA[11:0]を使用する。

【表３】（ＳＤＲＡＭプログラマブル構成（モードレジスタ））
ＳＤＲＡＭは内部にモードレジスタを持ち、モードレジ
スタ設定コマンドを用いて下記の項目を設定する。バースト長バースト長は、１，２，４，８，フルページのいずれか
が設定可能であるが、CPUからのバースト転送長が４で
あることから、バースト長４が最適である。Ｇバスから
の１６バースト以上の転送は、Read/Writeコマンド（オ
ートプリチャージ無し）を連続して発行することにより
実現する。ラップタイプ（Wrap Type）バースト転送時のアドレスのインクリメント順を設定す
る。「シーケンシャル」または「インターリーブ」のど
ちらかが設定可能である。 CASレーテンシ CASレーテンシは、１，２，３のいずれかが設定可能で
あり、使用するＳＤＲＡＭのグレードと動作クロックに
より決定される。

【００５９】（ＳＤＲＡＭコマンド）ＳＤＲＡＭに対し
て以下のコマンドをサポートする。各コマンドの詳細
は、ＳＤＲＡＭデータブックに記載されている。・モードレジスタ設定コマンド・アクティブコマンド・プリチャージコマンド・ライトコマンド・リードコマンド・CBR(Auto)リフレッシュコマンド・セルフリフレッシュ開始コマンド・バーストストップコマンド・NOPコマンド（ＳＤＲＡＭリフレッシュ）ＳＤＲＡＭは、2048サイク
ル/32ms(4096/64ms)であるので、16,625nsおきにCBRリ
フレッシュコマンドを発行する。メモリコントローラは
設定可能なリフレッシュカウンタを持ち、自動的にCBR
リフレッシュコマンドを発行する。Ｇバスからの16-バ
ーストx nの転送中は、リフレッシュ要求を受け付けな
い。したがって、リフレッシュカウンタは16-バーストx
4転送の時間だけ余裕を持った値を設定しなければなら
ない。また、セルフリフレッシュをサポートする。この
コマンドを発行すると、パワーダウンモード(ramclke_L
=Low)時にセルフリフレッシュが続行される。

【００６０】（ＳＤＲＡＭ初期化）メモリコントローラ
はパワーオンリセット後、ＳＤＲＡＭに対して以下の初
期化を行なう。すなわち、電源投入後100μｓのポーズ
期間をおいて、プリチャージウコマンドを用いて全バンクをプリチャ
ージする。ＳＤＲＡＭのモードレジスタを設定する。オートリフレッシュコマンドを用いて、リフレッシュ
を８回行う。＜フラッシュＲＯＭコントローラ（７０４）＞フラッシ
ュＲＯＭコントローラ７０４は、romAddr[23:2]のアド
レス信号と４個のチップセレクト(romCs_L[3:0])信号を
サポートする。アドレス信号romAddr2〜romAddr9はパリ
ティ信号ramPar0〜ramPar7とマルチプレクスされ、アド
レス信号romAddr10〜romAddr23は、ＤＲＡＭアドレスra
mAddr0〜ramAddr13とマルチプレクスされている。＜ＳＲＡＭコントロール（メモリフロントキャッシュ）
＞メインメモリとして用いられるＳＤＲＡＭは、バース
ト転送は非常に高速であるが、シングル転送においては
その高速性が発揮できない。そこで、メモリコントロー
ラ内にメモリフロントのキャッシュを実装し、シングル
転送の高速化をはかる。メモリフロントキャッシュは、
キャッシュコントローラ７０６とＳＲＡＭ７０２より構
成される。ＭＣバスに定義されたmTType[6:0]信号によ
り、その転送マスターと転送長を知ることができるの
で、各マスターごと、あるいは転送長ごとにキャッシュ
のオン／オフが設定可能である。キャッシュの方式は、
次の通りである。なお、以下、特に断らない限り、単な
るキャッシュあるいはキャッシュメモリという呼称は、
プロセッサコアに内蔵されたキャッシュではなく、メモ
リコントローラが内蔵するメモリフロントキャッシュを
指すものとする。・２ウェイセットアソシアティブ・8kバイトデータＲＡＭ・128 x 21 x 2 タグＲＡＭ・ＬＲＵ(Least Recently Used)アルゴリズム・ライトスルー・No Write Allocate 次にキャッシュコントローラ７０６を中心とする詳細な
ブロック図を図８に示す。

【００６１】（キャッシュの動作）ここで、ＭＣバスよ
りメモリリード／ライト転送が要求された場合のキャッ
シュの動作を図８のブロック図と、図９及び図１０に示
すフローチャートを用いて説明する。

【００６２】ＭＣバスよりデータ転送が開始されると、
その転送の最初にＭＣバス上で示されるmTType[6:0]に
よって、その転送がキャッシュオンでおこなうか、オフ
でおこなうかの判断がおこなわれる。この説明では、転
送がシングル転送であればオン、バースト転送であれば
オフと判断することにする（ステップＳ９０１）。すな
わち、mTType(3)が“１”ｈであれば、シングル転送を
あらわすのでキャッシュオンで、“０”ｈであればバー
スト転送をあらわすのでキャッシュオフで転送を行う。

【００６３】シングル転送（キャッシュオン）の場合、
アドレスlmaddr[31:0]が与えられると、lmaddr[11:5]が
インデックスとしてb1_tag_ram８０１，b2_tag_ram８０
２，b1_data_ram７０２−ａ，b2_data_ram７０２−ｂ，
lru８０３ヘ与えられ、それぞれのブロックから、入力
されたインデックスに対応するバリッドビット"v"及びb
1_tag_addr，バリッドビット"v"及びb2_tag_addr，b1_o
ut_data，b2_out_data，lru_inがそれぞれ出力される
（ステップＳ９０２）。

【００６４】b1_tag_ram８０１とb2_tag_ram８０２より
出力されたb1_tag_addrとb2_tag_addrがそれぞれb1_com
parater８０４，b2_comparater８０５でアドレスlmaddr
[31:12]と比較され、その結果、すなわちヒットか否か
がb1_hit_miss_L,b2_hit_miss_L信号によりキャッシュ
コントローラ７０６へ知らされ、判定される（ステップ
Ｓ９０３）。

【００６５】ここでヒットであれば、リードかライトか
が判定される（ステップＳ９０４）。ヒットであると
は、b1_tag_addrとb2_tag_addrのいずれかにアドレスlm
addr[31:12]と一致するものがある場合である。ヒット
かつリードの場合にはつぎのようになる。すなわち、b1
がヒットであり、要求された転送がリードであった場合
は、すでに読み出されているb1_out_dataとb2_out_data
のうちb1_out_dataを選択し、lmaddr[4:3]で示される8
バイトのデータをＭＣバスへ出力する（ステップＳ９０
５）。同時にそのインデックスに対応するlruを“０”
(=b1ヒット)に書き換えて、転送が終了する。b2がヒッ
トであり、要求された転送がリードであった場合は、す
でに読み出されているb1_out_dataとb2_out_dataのうち
b2_out_dataを選択し、lmaddr[4:3]で示される8バイト
のデータをＭＣバスへ出力する（ステップＳ９０５）。
同時にそのインデックスに対応するlruを“１”ｈ（=b2
ヒット)に書き換えて、転送が終了する。

【００６６】一方、ヒットかつライトの場合にはつぎの
ようになる。すなわち、b1がヒットであり、要求された
転送がライトであった場合は、インデックスで示される
b1_data_ram７０２−ａのlmaddr[4:3]で示される8バイ
トのデータのうちmBE_L[7:0]で示される有効なバイトレ
ーンのみを書き換え、同時にそのインデックスに対応す
るlruを“０”ｈ(=b1ヒット)に書き換える。またＳＤＲ
ＡＭも同様に書き換えて転送が終了する（ステップＳ９
０６）。b2がヒットであり、要求された転送がライトで
あった場合は、インデックスで示されるb2_data_ram７
０２−ｂのlmaddr[4:3]で示される8バイトのデータのう
ちmBE_L[7:0]で示される有効なバイトレーンのみを書き
換え、同時にそのインデックスに対応するlruを“１”
ｈ(=b2ヒット)に書き換える。またＳＤＲＡＭも同様に
書き換えて転送が終了する（ステップＳ９０６）。

【００６７】一方、b1,b2ともにミスである場合にも、
リードかライトか判定される（ステップＳ１００１）。
要求された転送がリードであった場合は、そのlmaddr[3
1:3]で示される8バイトのデータがＳＤＲＡＭより読み
出され（ステップＳ１００３）、ＭＣバスヘ出力される
（ステップＳ１００４）。同時にそのインデックスに対
応するlruが読み出され、“０”ｈであった場合はb2_da
ta_ramへＳＤＲＡＭからのデータを書きlruも“１”ｈ
へ書き換える。lruが“１”ｈであった場合はb1_data_r
amヘＳＤＲＡＭからのデータを書き、lruも“０”ｈヘ
書き換え終了する（ステップＳ１００５）。b1,b2とも
にミスであり、要求された転送がライトであった場合
は、ＳＤＲＡＭに書き込むだけで転送が終了する（ステ
ップＳ１００２）。

【００６８】ステップＳ９０１においてバースト転送
（キャッシュオフ）の場合、リード、ライトともＳＤＲ
ＡＭに対してだけ行われ（ステップＳ９０７−Ｓ９０
９）、キャッシュデータやタグの書き換え等は行わな
い。＜ＲＯＭ／ＲＡＭインターフェース（７０７）＞ＲＯＭ
／ＲＡＭコントローラ７０７の構成を図１１に示す。ブ
ロック１１０１〜ブロック１１０４により、ＳＤＲＡＭ
のデータ信号、アドレス信号、パリティ信号が、フラッ
シュＲＯＭのデータ信号、アドレス信号と多重化され
る。

【００６９】２．４．３．タイミングダイアグラム上述したメモリコントローラ４０３によるデータの読み
出し・書き込み等の処理のタイミングを、図１２〜図１
９を用いて説明する。

【００７０】図１２は、ＣＰＵからのバースト読み出し
のタイミングを示す。バースト長は４、ＣＡＳレイテン
シは３である。図９のステップＳ９０９における処理に
相当する。

【００７１】図１３は、ＣＰＵからのバースト書き込み
のタイミングを示す。バースト長は４、ＣＡＳレイテン
シは３である。図９のステップＳ９０８における処理に
相当する。

【００７２】図１４は、Ｇバスデバイスからのバースト
読み出しのタイミングを示す。Ｇバスのバースト長は１
６、ＳＤＲＡＭのバースト長は４、ＣＡＳレイテンシは
３である。図９のステップＳ９０９における処理に相当
する。

【００７３】図１５は、Ｇバスデバイスからのバースト
書き込みのタイミングを示す。Ｇバスのバースト長は１
６、ＳＤＲＡＭのバースト長は４、ＣＡＳレイテンシは
３である。図９のステップＳ９０８における処理に相当
する。

【００７４】図１６は、メモリフロントキャッシュにヒ
ットした場合のシングル読み出しのタイミングを示す。
読み出されるデータmDataIn[63:0]としては、キャッシ
ュメモリであるb1_data_ram７０２−ａあるいはb2_data
_ram７０２−bから読み出されたb1/b2_out_dataが出力
される。ＳＤＲＡＭのバースト長は４、ＣＡＳレイテン
シは３である。図９のステップＳ９０５における処理に
相当する。

【００７５】図１７は、メモリフロントキャッシュにヒ
ットしなかった場合のシングル読み出しのタイミングを
示す。読み出されるデータmDataIn[63:0]としては、Ｓ
ＤＲＡＭから読み出されたデータramData[63:0]が出力
される。また、このデータはb1/b2_in_dataとしてキャ
ッシュメモリであるb1_data_ram７０２−ａあるいはb2_
data_ram７０２−bにも書き込まれる。ＳＤＲＡＭのバ
ースト長は４、ＣＡＳレイテンシは３である。図１０の
ステップＳ１００４及びＳ１００５における処理に相当
する。

【００７６】図１８は、メモリフロントキャッシュにヒ
ットした場合のシングル書き込みのタイミングを示す。
書き込まれるデータmDataOut[63:0]は、キャッシュメモ
リであるb1_data_ram７０２−ａあるいはb2_data_ram７
０２−bに書き込まれるとともに、ＳＤＲＡＭにも書き
込まれる。ＳＤＲＡＭのバースト長は４、ＣＡＳレイテ
ンシは３である。図９のステップＳ９０６における処理
に相当する。

【００７７】図１９は、メモリフロントキャッシュにヒ
ットしなかった場合のシングル書き込みのタイミングを
示す。書き込まれるデータmDataOut[63:0]は、キャッシ
ュメモリであるb1_data_ram７０２−ａあるいはb2_data
_ram７０２−bには書き込まれず、ＳＤＲＡＭに対して
だけ書き込まれる。ＳＤＲＡＭのバースト長は４、ＣＡ
Ｓレイテンシは３である。図１０のステップＳ１００２
における処理に相当する。

【００７８】なお、ここでは、ＭＣバスよりデータ転送
が開始されると、その転送の最初にＭＣバス上で示され
るmTType[6:0]によって、転送がシングル転送であれば
オン、バースト転送であればオフと判断しているが、バ
ースト転送の場合に、さらにバースト長を判定し、バー
スト長がキャッシュの１ラインよりも小さい場合にはキ
ャッシュオンとし、そうでない場合にはキャッシュオフ
として動作するようにしてもよい。

【００７９】また、ＭＣバスに、メモリへのデータ転送
を要求したバスマスタの識別子を示す信号を含ませるこ
とで、メモリコントローラがその識別子を判定し、識別
子に応じてキャッシュオン／キャッシュオフの制御を行
うこともできる。この場合には、識別子とキャッシュオ
ン／オフの別とを対応させた書換え可能なテーブルを用
意し、それを参照してキャッシュのオンオフを切り替え
ることもできる。このテーブルは、例えば特定のアドレ
スを割り当ててＣＰＵ４０１などから書換え可能にする
こともできる。

【００８０】２．５．システムバスブリッジ（ＳＢＢ）
及びＩＯバス，Ｇバス図２０としてシステムバスブリッジ（ＳＢＢ）４０２の
ブロック図を示す。

【００８１】ＳＢＢ４０２は、ＩＯバス（入出力バ
ス）,Ｇバス（グラフィックバス）,Ｐバス（プロセッサ
ローカルバス）及びＭＣバス間の相互接続をクロスバス
イッチを用いて提供する、マルチチャネル双方向バスブ
リッジである。クロスバスイッチにより、２系統の接続
を同時に確立することが出来、並列性の高い高速データ
転送を実現出来る。

【００８２】ＳＢＢ４０２は、ＩＯバス４０５と接続す
るためのＩＯバスインターフェース２９０６と、Ｇバス
４０４と接続するためのＧバスインターフェース２００
６と、プロセッサコア４０１と接続するためのＣＰＵイ
ンターフェーススレーブポート２００２と、メモリコン
トローラ４０３と接続するためのメモリインターフェー
スマスターポートを備えるほか、アドレスバスを接続す
るアドレススイッチ２００３，データバスを接続するデ
ータスイッチ２００４を含む。また、プロセッサコアの
キャッシュメモリを無効化するキャッシュ無効化ユニッ
ト２００５を備えている。

【００８３】ＩＯバスインターフェース２００９には、
ＩＯバスデバイスからのDMAライトを高速化するライト
バッファと、ＩＯバスデバイスのリードを効率化するリ
ードプリフェッチキューを実装する。これらのキュー内
に一時的に存在するデータに関するコヒーレンシ管理は
ハードウェアにて行う。なお、ＩＯバスに接続されたデ
バイスをデバイスと呼ぶ。

【００８４】プロセッサコアは３２ビットバスに対する
ダイナミックバスサイジングをサポートしているが、Ｓ
ＢＢ４０２ではこれをサポートしない、将来、バスサイ
ジングをサポートしないプロセッサを用いる場合にもＳ
ＢＢに必要な改造を最小限におさえるためである。

【００８５】２．５．１．ＳＢＢ及び各バスの構成及び
動作＜ＩＯバスインターフェース＞図２１は、ＩＯバスイン
ターフェースのブロック図である。

【００８６】ＩＯバスインターフェース２００９は、Ｉ
ＯバスとＭＣバス間の双方向ブリッジ回路である。ＩＯ
バスはＤｏＥｎｇｉｎｅの内部汎用バスである。

【００８７】ＩＯバスインターフェース２００９内に
は、マスタコントロールブロック２０１１、スレーブコ
ントロールブロック２０１０、データインターフェース
２０１２、DMAC２０１３、ＩＯバスバッファの５ブロッ
クが含まれる。図２１上で、DMAC２０１３は、機能上３
個のシーケンサとレジスタブロックに分割される。それ
ら３つのシーケンサのうち、DMAメモリアクセスシーケ
ンサはＩＯバススレーブコントロールブロック２０１０
に、DMAｒｅｇシーケンサはＩＯバスマスターコントロ
ールブロック２０１１に内蔵される。レジスタブロック
であるDMAレジスタはＩＯバスデータインターフェース
２０１２部に内蔵される。

【００８８】またＩＯバスインターフェース２００９は
ＩＯバス側からのメモリへの書き込み時、及びDMAによ
るデバイスからメモリへの転送が起こった時に、キャッ
シュ無効化インターフェースを介してCPUシェル内のデ
ータ、命令両キャッシュの無効化の制御を行う。

【００８９】なお、CPUライト時のライトバックバッフ
ァはＩＯバスインターフェースには実装しないが、ＩＯ
バス上の外部マスタライト時のライトバッファを実装す
る。これにより、バースト転送でない、連続した外部マ
スタからの書き込みが高速化される。このライトバッフ
ァのフラッシュは、ＩＯバスアービタ４０７によるメモ
リへの接続が許された時点で行われる。ＩＯバスマスタ
リードのライトバッファバイパスは行わない。

【００９０】また、外部マスタのリードプリフェッチキ
ューを実行する。これにより、外部マスタからの連続し
た、データストリームの読み出しの高速化を図る。リー
ドバッファの無効化は、１．ＩＯバスの新たなリードがバッファにヒットしなか
った場合。２．CPUからメモリへのライトが行われた場合。３．Ｇバスからメモリへのライトが行われた場合。４．ＩＯバスからメモリへのライトが行われた場合。に行われる。

【００９１】またＩＯバスインターフェース２００９に
はＩＯバス４０５上の各デバイスとメモリ間のDMAコン
トローラ２０１３が内蔵される。システムバスブリッジ
４０２にDMAコントローラを内蔵することにより、ブリ
ッジ双方へ、同時にアクセス要求が発行出来、効率的な
DMA転送が実現出来る。

【００９２】ＩＯバスインターフェース２００９はプロ
セッサ４０１からのアクセス要求に対して、ダイナミッ
クバスサイジングの使用を要求しない。またＩＯバスマ
スタからのメモリアクセス要求時に、メモリコントロー
ラ４０３からのバスサイジングにも対応しない。すなわ
ち、メモリコントローラはバスサイジングを期待すべき
ではない。＜ＩＯバス＞ＩＯバスはＤｏＥｎｇｉｎｅ内の汎用ＩＯバスであり、
以下の仕様を持つ。・アドレス、データ分離型３２ビットバス。・任意のウェイトサイクルを挿入可能、最短はノーウェ
イト。・バーストトランザクションのサポート。・最大転送速度は、クロックが50MHz時に200Mbyte/Se
c。・バスエラーとバスリトライのサポート。・複数バスマスタのサポート。

【００９３】（ＩＯバス信号定義）以下にバス信号の定
義を説明する。各信号毎に、「信号名（英語呼称）：入
力元＞出力先 (，3States）…信号の説明」の要領で記
載されている。なお、３ステートの項は３ステートの信
号に限り記載した。

【００９４】bAddr[31:2]（IOBus Address Bus）：Mast
er>Slabe，3State… IOBusアドレスバス。

【００９５】bData[31:0] （IOBus Data Bus）：DataDr
iver>DataReceiver，3State … IOBusデータバス。

【００９６】b(Datadrivername)DataOeReq（IOBus Data
Output Enable Request）：Datadriver>DefaultDriver
Logic … 後述する双方向ＩＯバスを実現するため、
デフォルトドライバーコントロールロジックヘの出力信
号である。Datadrivernameを持つデバイスが、バス上に
データをドライブするための要求信号である。データの
出力を許可されたデバイスには、デフォルトドライバー
コントロールロジックよりb(Datadrivername)DataOe_L
が出力される。Datadriverの例：Pci,Sbb,Jpeg,Spu。

【００９７】b(Datadrivername)DataOe_L（IOBus Data
Output Enable）： dfaultDriverLogic>Datadriver
… b(Datadrivername)DataOeReqを出力したデバイスに
対し、デフォルトドライバーロジックがデータバスへの
データのドライブを許す場合b(Datadrivername)DataOe_
L信号をそのデバイスに対して返す。

【００９８】bError_L（IOBus Bus Error）：Slave>Mas
ter 3State … ＩＯバストランザクションがエラーで
終了したことを示す。

【００９９】b(Mastername)BGnt_L（IOBus Grant）：Ar
biter>Master … バスアービトレーションにより当マ
スタがバスの使用権を得たことを示す。Masternameの
例：Pci,Sbb,Jpeg,Spu。

【０１００】blnstNotData（IOBus Instruction/Data O
utput Indicator）：Master>Slave，3State … ＩＯ
バスマスタがインストラクションフェッチをＩＯバスス
レーブに対して行う場合にHighにドライブする。データ
トランザクションの場合はLowにドライブする。

【０１０１】b(Mastername)CntlOeReq（IOBus Master C
ontrol Output Enable Request）：Master>DefaultDriv
erLogic … ＩＯバスマスタが、bStart_L,bTx_L,bWr_
L,vInstNotDataとbAddr[31:2]を３ステートバス上にド
ライブしたい場合に、IOBus Output Control Logicに対
してアサートする。IOBus Output Control Logic は各
マスタからの、bMCntlOeReqに基づきドライブを許すマ
スタに対し、b(Mastername)CntlOe_L信号を返す。

【０１０２】b(Mastername)CntlOe_L（IOBus Master Co
ntrol Output Enable）：DefaultDriverLogic>Master
… b(Mastername)CntlOeReqを出力したマスタに対し、
デフォルトドライバーロジックがドライブを許す場合b
(Mastername)CntlOe_L信号をそのマスタに対して返す。

【０１０３】bRdy_L（IOBus Ready）：Slave>Master，3
State … ＩＯバススレーブは、現在のＩＯバスデー
タトランザクションが現在のクロックサイクルを最後に
終了することを示すためにこの信号をアサートする。Ｉ
Ｏバスマスタは、この信号により、現在のトランザクシ
ョンがこのクロックサイクルで終了することを知る。

【０１０４】b(Mastername)BReq_L（IOBus Bus Reques
t）：Master>Arbiter … ＩＯバスマスタが、ＩＯバ
スアービタに対し、バスの使用権要求を行う事を示す。

【０１０５】bRetry_L（IOBus Bus Retry）：Slave>Mas
ter 3State … ＩＯバススレーブがマスタに対し、バ
ストランザクションの最実行を要求する。

【０１０６】b(Slavename)RdyOeReq（IOBus Slave Read
y Output Enable Request）：Slave>DefaultDriverLogi
c … ＩＯバススレーブが、bRdy_L,bWBurstReq_L,bBu
rstAck_Lを３ステートバス上にドライブしたい場合に、
IOBus Output Control Logicに対してアサートする。IO
Bus DefaultDriverLogicは各マスタからの、b(Slavenam
e)RdyOeReqに基づきドライブを許すスレーブに対し、b
(Slavename)RdyOe_L信号を返す。

【０１０７】b(Slavename)RdyOe_L（IOBus Slave Ready
Output Enable）：DefaultDriverLogic>Slave … b
(Slavename)RdyOeReqを出力したマスタに対し、デフォ
ルトドライバーロジックがドライブを許す場合b(Slaven
ame)RdyOe_L信号をそのマスタに対して返す。

【０１０８】bSnoopWait（IOBus Snoop Wait）：SBB>Ne
xtMaster … ＩＯバスインターフェースがＩＯバスに
接続された他のデバイスに対し、キャッシュのスヌーピ
ング実行中であることを示す。ＩＯバスに接続されたデ
バイスはこの信号がアサートされている間は新たなトラ
ンザクションを発行できない。

【０１０９】bStart_L（IOBus Transaction START）：M
aster >Slave 3State … ＩＯバスマスタがＩＯバス
トランザクションをスタートすることを示す信号、ＩＯ
バススレーブは、この信号を監視することにより、ＩＯ
バストランザクションのスタートを知ることが出来る。

【０１１０】bTx_L（IOBus Transaction Indicator Inp
ut）：Master>Slave 3State …ＩＯバスマスタがＩＯ
バススレーブに対し、ＩＯバストランザクションが現在
実行中である事を示すためにアサートする。

【０１１１】bWBurstGnt_L（IOBus Burst Write Gran
t）：Master>Slave，3State … ＩＯバスマスタが、
ＩＯバスバーストライトのリクエストに対し、バースト
ライト実行することを示すためにドライブする。

【０１１２】bWBurstReq_L（IOBus Burst Write Reques
t）：Slave >Master，3Stete …ＩＯバススレーブがＩ
Ｏバスマスタに対し、バースとライトを要求する場合に
アサートする。

【０１１３】bWr_L（IOBus Write Transaction Indicat
er）：Master>Slave，3State …ＩＯバスマスタが、Ｉ
Ｏバススレーブに対し、現在のトランザクションがライ
トである事を示すためにアサートする。

【０１１４】bByteEn[3:0]（IOBus Byte Enables）：Da
taDriver>DataReceiver，3State… ＩＯバス上にデー
タをドライブするエージェントが、各ビットに対応した
bData[31:0]上のバイトレーンが有効である事を示すた
めにHighにドライブする。本信号の各ラインとbDataの
バイトレーンは表４の対応関係にある。

【０１１５】

【表４】

【０１１６】bBurst_L（IOBus Extended Burst Reques
t）：Master>Slave，3Sate … ＩＯバスマスタが拡張
バーストを行いたい事を示す。アサート、ネゲートタイ
ミングはbTx_Lと同一。

【０１１７】bBurstAck_L（IOBus Extended Burst Ackn
owledge）：Slave>Maste，3State… ＩＯバススレーブ
が拡張バーストを行える事を示す。アサート、ネゲート
タイミングはbRdy_Lと同一。

【０１１８】bBurstShortNotLong_L（IOBus Burst Leng
th）：Master>Slave，3State …ＩＯバスマスタが拡張
バーストを行う場合のバースト長を示す。アサート、ネ
ゲートタイミングはbTx_Lと同一であり、信号値とバー
スト長との対応は表５に示したとおりである。

【０１１９】

【表５】

【０１２０】ＩＯバス信号は上述の通りである。ＤｏＥ
ｎｇｉｎｅ内部のバスである、ＩＯバス（及びＧバス）
は接続される機能ブロック数が１０以上になるので、In
Out分離バスですべてのブロックを接続することは、困
難である。ＤｏＥｎｇｉｎｅでは、チップ内双方向バス
を採用する。＜Ｇバスインターフェース＞図２２にＧバスインターフ
ェース２００６のブロック図を示す。この概要は下記の
通りである。

【０１２１】（Ｇバス概要）Ｇバスは、MFP用１チップ
コントローラＤｏＥｎｇｉｎｅ内部において、各画像デ
ータ処理部間のデータ転送を高速に実行するために定義
されたバスである。６４ビットのデータバスをもち、4G
byte(128byte boundary)のアドレス空間をサポートす
る。１６ビート(128byte=64ビット x 16) を１ロングバ
ーストとした転送を基本とし、連続して４ロングバース
ト(512byte=16ビート x 4) までを可能とする。（シン
グルビートなど１６ビート以下の転送はサポートしな
い）（Ｇバス信号定義）信号の定義に用いる記号をまず定め
ておく。信号名の直後には、必要に応じて信号の方向が
記述されている。それは次のように定める。 In（Input signal） … バスエージェントに対する入
力信号 Out（Output signal） … バスエージェントからの出
力信号 InOut（Bi-Directional Tri-State signal） … 双方
向の信号で、複数のバスエージェントがドライブする。
一度にひとつのエージェントだけがドライブする。信号
をドライブする各エージェントのイネーブルリクエスト
信号をデフォルトドライバで集中管理し、どのエージェ
ントがドライブするかはデフォルトドライバが決定す
る。どのエージェントもイネーブルリクエストを出さな
い場合や、複数のエージェントが同時にイネーブルリク
エストを出している場合はデフォルトドライバ信号をド
ライブする。エージェントは、信号をロウにドライブす
る場合は、前後１クロックの間ハイにドライブしなけれ
ばならない。信号のアサートはドライブを初めてから１
クロック以上経過してからしか行えない。基本的に信号
のリリースはネゲートした次のクロックで行う。

【０１２２】なお、各信号名の後の“_L”はその信号が
ローアクティブであることを示す。信号の記述のしかた
は、ほぼＩＯバス信号の記述に準ずる。説明は、システ
ム信号、アドレス及びデータ信号、インターフェース制
御信号、アービトレーション信号に分けて行う。また、
バスエージェントとは、バスに接続されるバスマスタや
バススレーブの総称である。

【０１２３】（システム信号） gClk（G-Bus Clock） … Ｇバス上のすべてのトラン
ザクションについてタイミングを提供し、すべてのデバ
イスに対して入力となる。

【０１２４】gRst_L（G-Bus Reset） … Ｇバス上の
すべてのデバイスをリセットする。すべての内部レジス
タはクリアーされ、すべての出力信号はネゲートされ
る。

【０１２５】（アドレスおよびデータ信号） gAddr[31:7]，InOut，（G-Bus Address）：Master>Slav
e … Ｇバス上のデータ転送はすべて128byte（１６ビ
ート）単位で行われるため、gAddr[31]〜gAddr[7]の２
５ビットで4Gbyteのアドレス空間をサポートする。 drive:gTs_Lと同時にマスターがドライブ assert:ドライブした次のクロック negate:gAack_Lのアサートを確認したクロック。

【０１２６】g(Mastename)AddrOeReq（G-Bus Address O
utPut Enable Request）：Master>DefaultDriverLogic
… 双方向Ｇバスを実現するための、デフォルトドラ
イバロジックへの出力信号。バスマスタがアドレスバス
をドライブするための要求信号。

【０１２７】g(Mastername)AddrOe_L（G-Bus Address O
utPut Enablet）：DefaultDriveLogic>Master … g(M
astername)AddrOeReqを出力したバスマスタに対し、デ
フォルトドライバロジックがアドレスバスのドライブを
許可することを示す信号。

【０１２８】gData[63:0]，InOut，（ G-Bus Data）：D
ataDriver>DataReceiver … 64ビットデータバスで、
ライト時はマスタがドライブ、リード時はスレーブがド
ライブ。

【０１２９】［ライト］drive:gTs_Lと同時にマスタが
ドライブ。ただし、gSlvBsy_Lがアサートされている時
はネゲートされるまで待ってドライブ。 assert:ドライブした次のクロック。 change:gAack_Lのアサートを確認したクロック、その後
は毎クロック。 negate:転送終了時、またはgTrStp_Lによる転送停止要
求を確認した場合は、gAack_Lのアサートを確認したク
ロック。

【０１３０】［リード］drive：gAack_Lと同時にスレー
ブがドライブ。 assert:スレーブがReadyであればドライブした次のクロ
ックで、ReadyでなければReadyになるまで待ってアサー
トされる。 change:gAack_Lのアサートを確認したクロック、その後
は毎クロック。リードの場合はアサートしたクロックか
ら毎クロック。 negate:転送終了時。 release:ネゲートの１クロック後、またはgTrStp_Lによ
る転送停止要求を確認したクロック。

【０１３１】g(DataDrivername)DataOeReq（G-Bus Data
OutPut Enable Request）：DataDriver>DefaultDriver
Logic … データドライバがデータバスをドライブす
るための要求信号。

【０１３２】g(DataDrivername)DataOe_L（G-Bus Data
OutPut Enablet）：DefaultDriverLogic>DataDriver
… g(DataDrivername)DataOeReqを出力したデータドラ
イバに対し、デフォルトドライバロジックがデータバス
のドライブを許可することを示す信号。

【０１３３】（インターフェース制御信号） gTs_L（InOut G-Bus Transaction Sart）：Master>Slav
e … マスターにより１クロックの間Lowにアサートさ
れ、転送の開始（アドレスフェーズ）をあらわす。マス
ターはgTs_Lと共に、gAddr,gRdNotWr,gBstCntをドライ
ブし、転送の種類、データ量を明確にする。マスタは、
ライトの場合ここで明確にした転送データ量をウェイト
なしで出せることを保証しなければならない。また、リ
ードの場合は明確にした転送データ量をウェイトなしで
受けることを保証しなければならない。スレーブは途中
でデータ転送ができなくなった場合はgBsStep_Lによ
り、次の１６ビートの転送をキャンセルすることがあ
る。ただし、１６ビートの途中でキャンセルすることは
ない。 drive:gGnt_Lのアサートを確認したクロックでドライ
ブ。 assert:ドライブした次のクロック。 negate:１クロックアサート後にネゲートされる。

【０１３４】g(Mastername)TsOeReq（G-Bus Transactio
n Start OutPut Enable Request）：Master>DefaultDri
verLogic … バスマスタがgTs_Lをドライブするため
の要求信号。

【０１３５】g(Mastername)TsOe_L（G-Bus Transaction
Start OutPut Enablet）：DefaultDriverLogic>Master
… g(Mastername)TsOeReqを出力したバスマスタに対
し、デフォルトドライバクロックがgTs_Lのドライブを
許可することを示す信号。

【０１３６】gAack_L，InOut，（G-Bus Address Acknow
ledge）：Slave>Master … スレーブにより１クロッ
クの間Lowにドライブされる。該当するスレーブが、転
送を認識し、バスが空いていることを確認して、データ
転送がスタートできることをマスターに知らせる。ライ
トの場合、スレーブはマスタから要求された転送データ
量をウェイトなしで受けることを保証しなければならな
い。またリードの場合は、要求された転送データ量をウ
ェイトなしで出せることを保証しなければならない。万
が一、途中でデータ転送ができなくなった場合は、gBst
Stp_Lにより、次の１６ビートの転送をキャンセルする
ことができる。ただし、１６ビートの途中でキャンセル
することはできない。 drive:アドレスデコードビット時、gTs_Lのアサートを
確認したクロックでドライブが開始される。ただし、gS
lvBsy_Lがアサートされている時はネゲートされるまで
待ってドライブされる。また、データバス使用中のた
め、まだドライブされていなかった場合は、gTrStp_Lに
よる転送停止要求を確認したクロックでドライブ開始さ
れる。 assert:スレーブがReadyであればドライブした次のクロ
ックで、ReadyでなければReadyになるまで待ってアサー
トされる。gTrStp_Lによる転送停止に対する応答のとき
には、ドライブした次のクロックでアサートされる。 negate:ドライブ後にgTrStp_Lがアサートされた場合
は、gTrStp_Lを確認したクロックでアサートされる。ま
た、１クロックアサート後にネゲートされる。

【０１３７】g(Slavename)AackOeReq（G-Bus Address A
cknowledge OutPut Enable Request）：Slave>DefaultD
riverLogic … スレーブがgAack_Lをドライブするた
めの要求信号。

【０１３８】g(Slavename)AackOe_L（G-Bus Address Ac
knowledge OutPut Enablet）：DefaultDriverLogic>Sla
ve … g(Slavename)AackOeReqを出力したスレーブに
対し、デフォルトドライバロジックがgAack_Lのドライ
ブを許可することを示す信号。

【０１３９】gSlvBsy_L，InOut，（G-Bus Slave Bus
y）：Slave>Master … スレーブがドライブし、デー
タバスでデータを転送中であることをあらわす。 drive：アドレスデコードヒット時、gTs_Lのアサートを
確認したクロックでドライブ開始。ただし、gSlvBsy_L
がアサートされている時はネゲートされるまで待ってド
ライブ。 assert:スレーブがReadyであればドライブした次のクロ
ックで、ReadyでなければReadyになるまで待ってアサー
ト。 negate:転送終了時にネゲート。 release:ネゲートの１クロック後、またはgTrStp_Lによ
る転送停止要求を確認したクロック。

【０１４０】g(Slavename)SlvBsyOeReq（G-Bus Slave B
usy OutPut Enable Request）：Slave>DefaultDriverLo
gic … スレーブがgSlvBsy_Lをドライブするための要
求信号 g(Slavename)SlvBsyOe_L（G-Bus Slave Busy OutPut En
able）：DefaultDriverLogic>Slave … g(Slavename)
SlvBsyOeReqを出力したスレーブに対し、デフォルトド
ライバロジックがgSlvBsy_Lのドライブを許可すること
を示す信号。

【０１４１】gRdNotWr，InOut，（G-Bus Read(High)/Wr
ite(Low)）：Master>Slave … マスターによりドライ
ブされ、HighでREAD、LOWでWRITEをあらわす。ドライブ
する期間はGAと同じである。 derive：gTs_Lと同時にマスターがドライブ。 assert：ドライブした次のクロック。 negate：gAack_Lのアサートを確認したクロック。

【０１４２】g(Mastername)RdNotWrOeReq（G-Bus Read/
Write OutPut Enable Reques）：Master>DefaultDriver
Logic … バスマスタがgRdNotWrをドライブするため
の要求信号。

【０１４３】g(Mastername)RdNotWrOe_L（G-Bus Read/W
rite OutPut Enablet）：DefaultDriverLogic>Master
… g(Mastername)RdNotWrOeReqを出力したバスマスタ
に対し、デフォルトドライバロジックがgRdNotWrのドラ
イブを許可することを示す信号。

【０１４４】gBstCnt[1:0]，InOut，（G-Bus Burst Cou
nter）：Master>Slave … マスターによりドライブさ
れ、連続して行うバースト転送の数（１〜４）をあらわ
す。信号の値とバースト転送するバイト数との対応は表
６のようになる。 derive：gTs_Lと同時にマスターがドライブ。 assert：ドライブした次のクロック。 negate：gAack_Lのアサートを確認したクロック。

【０１４５】

【表６】

【０１４６】g(Mastername)BstCntOeReq（G-Bus Burst
Counter OutPut Enable Request）：Master>DefaultDri
verLogic … バスマスタがgBstCntをドライブするた
めの要求信号。

【０１４７】g(Mastername)BstCntOe_L（G-Bus Burst C
ounter OutPut Enablet）：DefaultDriverLogic>Master
… g(Mastername)BstCntOeReqを出力したバスマスタ
に対し、デフォルトドライバロジックがgBstCntのドラ
イブを許可することを示す信号。

【０１４８】gBstStp_L，InOut，（G-Bus Burst Sto
p）：Slave>Master … スレーブによりドライブさ
れ、連続する次のバースト転送を受付不可であることを
あらわす。１バースト（１６ビート）の転送の１５ビー
ト目にアサートする。ストップしない場合にはドライブ
しない。 drive：１４ビート目。 assert：１５ビート目。 negate：１クロックアサート後 g(Slavename)BstStpOeReq（G-Bus Burst Stop OutPut E
nable Request）：Slave> DefaultDriverLogic … ス
レーブがgBstStp_L上をドライブするための要求信号。

【０１４９】g(Slavename)BstStpOe_L（G-Bus Burst St
op OutPut Enablet）：DefaultDriverlogic>Slave …
g(Slavename)BstStpOeReqを出力したスレーブに対
し、デフォルトドライバロジックがgBstStp_Lのドライ
ブを許可することを示す信号。

【０１５０】（アービトレーション信号） g(Mastername)Req_L，Out，（G-Bus Request）：Master
>Arbiter … マスターによりドライブされ、アービタ
に対してバスを要求する。各マスターデバイスごとに専
用のgReq_Lを持つ。 assert：データ転送が必要なマスターがアサート negate：gGnt_Lを受ければネゲート g(Mastername)Gnt_L，In，（G-Bus GNT）：Arbiter>Mas
ter … アービタによりドライブされ、バス要求に対
して次のバス権を与える。各マスタデバイスごとに専用
のgGnt_Lを持つ。プライオリティーの高いバスマスタか
ら順にバス権を与える。同じプライオリティーのマスタ
に対しては、バス要求のあった順番にバス権を与える。 assert：他のマスターにgGnt_Lを与えていない時、また
は次のクロックで他のマスタに与えていたgGnt_Lをネゲ
ートする時に、アービトレーションによって選ばれたマ
スタに対してアサートする。 negate：gAack_Lのアサートを確認したクロック gTrStp_L，In，（G-Bus Transuaction Stop）：Arbiter
>Master,Slave …アービタによりドライブされ、gGnt_
Lによりすでにアドレスフェーズを開始されたトランザ
クションを中止する。ただ、すでにgAack_Lによりデー
タフェーズを開始してしまったトランザクションについ
ては中止できない。また、この信号はgAack_Lによりマ
スクがかけられており、gAack_Lがアサートされた時に
は、たとえアサートしていてもネゲートされ出力され
る。 assert：すでにアドレスフェーズを開始したトランザク
ションよりも高いプライオリティのマスタからバス要求
がきた時。 negate：gAack_Lのアサートを確認したクロック（Ｇバスライトサイクル）Ｇバスのライトサイクルは次
のようになる。マスタがバス要求、gReq_Lアサート。アービタが許可、gGnt_Lアサート。gReq_Lネゲート。 gGnt_Lを受けて、マスタはgTs_L,gAddr,gRdNotWr,gBs
tCnt,をドライブ。ライト動作の場合、gSlvBsy_Lがアサートされていなけ
れば、同時にgDataもドライブする。gSlvBsy_Lがドライ
ブされていれば、gSlvBsy_Lがフリーになるのを待って
ドライブする。スレーブはgTs_Lがアサートされている時にアドレス
をデコードし、ヒットすれば自分に対する転送であるこ
とを認識する。この時gSlvBsy_Lが他のスレーブにより
アサートされていなければ、gSlvBsy_LとgAack_Lのドラ
イブを始める。また、リードの場合はgDataもドライブ
する。gSlvBsy_Lが他のスレーブによりアサートされて
いれば、データバスは使用中であるということなので、
ネゲートされるまで待ってドライブを始める。gSlvBsy_
L,gAack_L,(gData)のドライブ開始後、スレーブがデー
タ転送の準備ができれば、それぞれの信号をアサート
し、データ転送を開始する。 gAack_Lがアサートされた時点でアドレスフェーズは
終了し、マスタはgAddr,gRdNotWr,gBstCntをネゲートす
る。また、その時点からマスタはライトデータを毎クロ
ック切り替え、gBstCntで指定されたデータ量だけ転送
を行う。マスタとスレーブは、それぞれ自分でクロック
をカウントして、データ転送の終了を知らなければなら
ない。

【０１５１】スレーブは転送の途中でマスタから要求さ
れたデータ転送量を転送できなくなった場合は、bStStp
_Lを１５ビート目でアサートすることで、次の１６ビー
トの転送をキャンセルすることがただし、１６ビートの
途中でキャンセルすることはできない。

【０１５２】マスタおよびスレーブは、gBstStp_Lがア
サートされれば、次のクロックでデータの転送を終了さ
せなければならない。

【０１５３】＜キャッシュインバリデーションユニット
（ＣＩＵ）＞キャッシュインバリデーションユニット
（以下CIU）２００５は、ＩＯバスからメモリへのライ
トトランザクションを監視し、これが起こった場合は、
メモリへの書込が終了する前に、ＣＰＵシェルのキャッ
シュインバリデーションインターフェースを用い、ＣＰ
Ｕシェルに内蔵されたキャッシュの無効化を行う。

【０１５４】ＣＰＵシェルは、次の３種類の信号を使用
する。・SnoopADDR[31:5] (Cache Invalidation Address) ・DCINV (Dcache（データキャッシュ）Invalidation St
robe) ・ICINV (Icache（インストラクションキャッシュ）Inv
alidation Strobe) キャッシュの無効化は最大３クロックで行われる、ＩＯ
バスからメモリへのライトは３クロックで終了すること
はないので、キャッシュインバリデーションユニット２
００５は、CPUシェル４０１から出力されるStop_L信号
を用いて無効化終了のハンドシェイクを行うことはしな
い。但し、将来の変更に備え、ＩＯバス上にはbSnoopWa
itをStop_Lと同一サイクルだけドライブする。

【０１５５】なお、現在のインプリメンテーションで
は、ＩＯバスからのライトが起こった場合は、安全のた
めにIcacheもインバリデーションしている、もし、ＯＳ
でセルフモディファイングコードを禁止し、インストラ
クションとして使われる可能性のあるデータのローディ
ング時に、意図的にインストラクションキャッシュのイ
ンバリデーションを行うなら、Icacheのインバリデーシ
ョンはいらない。この場合は若干のパフォーマンスアッ
プが望める。

【０１５６】＜メモリマップ＞図２３及び図２４にメモ
リマップを示す。図２３は、左から順に、仮想メモリマ
ップ、物理メモリマップ、Ｇバスのアドレス空間でのメ
モリマップ、ＩＯバスのアドレス空間でのメモリマップ
である。また、図２４は、レジスタ等を含む図２３にお
ける斜線部の５１２メガバイトを示すマップである。

【０１５７】プロセッサコアのメモリモデルはR3000を
ベースにしている。プロセッサコアの物理アドレス空間
は３２ビットアドレッシングにより４Ｇバイトある。仮
想空間も同様に３２ビットアドレッシングを行なう。ユ
ーザープロセスの最大サイズは２Ｇバイトである。アド
レスマッピングはカーネルモードとユーザーモードで異
なる。図はＭＭＵを使用しない場合のメモリマップであ
る。

【０１５８】（ユーザーモード仮想アドレッシング）ユ
ーザーモードの仮想アドレッシングでは２Ｇバイトのユ
ーザ仮想アドレス空間(kuseg)が有効となる。このユー
ザーセグメントのアドレスは0x00000000から始まり、す
べての有効なアクセスは０にクリアされたmsbを持つ。
ユーザーモードにおいてmsbをセットしたアドレスの参
照はアドレスエラー例外処理を引き起こす。TLBはkuseg
へのすべての参照をユーザーモードとカーネルモードで
同様にマッピングする。また、キャッシャブルである。
kusegは通常ユーザーコードやデータを保持するために
使用される。

【０１５９】（カーネルモード仮想アドレッシング）カ
ーネルモードの仮想アドレス空間には４つのアドレスセ
グメントを持っている。・kuseg 仮想アドレスの0x00000000から２Ｇバイト。
ページと単位としたキャッシングとマッピングが可能。
このセグメントはカーネルメモリアクセスとユーザーメ
モリアクセスでオーバーラップしている。・kseg0 仮想アドレスの0x80000000から５１２Ｍバイ
ト。物理メモリの最初の５１２Ｍバイトにダイレクトに
マップされる。参照はキャッシュされるが、アドレス変
換にはTLBは使われない。kseg0は通常カーネルの実行コ
ードやカーネルデータのために使用される。・kseg1 仮想アドレスの0xA0000000から５１２Ｍバイ
ト。物理メモリの最初の５１２Ｍバイトにダイレクトに
マップされる。参照はキャッシュされず、アドレス変換
にはTLBは使われない。kseg1は通常ＯＳによって、I/O
レジスタ、ＲＯＭコード、ディスクバッファのために使
用される。・kseg2 仮想アドレスの0xC0000000から１Ｇバイト。k
usegと同様、TLBにより仮想アドレスから物理アドレス
にマップされる。キャッシングは自由。ＯＳは通常kseg
2をスタックやコンテキストスイッチによるリマップが
必要なプロセス毎のデータのために使用する。

【０１６０】（仮想アドレスメモリマップ（図２３
（ａ），図２４（ａ）））仮想アドレス空間は４Ｇバイ
トあり、システム上のすべてのメモリ、I/Oがアクセス
可能である。kusegにはSYSTEM MEMORY(1GB)が存在す
る。

【０１６１】kseg0には内蔵ＲＡＭ(16MB)が存在する。
これは、例外処理のベクタをプログラミングしたい場合
にインプリメントし、例外ベクタベースアドレスを0x80
000000に設定する。このアドレスは物理アドレス空間の
0x00000000にマッピングされる。

【０１６２】kseg1にはＲＯＭ，Ｉ／Ｏ，レジスタが存
在し、ブートＲＯＭ(16MB),ＳＢＢ内部レジスタとＭＣ
内部レジスタ(16MB),IOBusI/O１(16MB:Ｇバスアービタ
内部レジスタ、ＩＯバスアービタ内部レジスタ、PMU内
部レジスタなどのプリミティブなＩＯバスレジスタ),IO
BusI/O2(16MB),IOBusMEM(16MB),Gbus MEM(32MB),FONT R
OM(240MB）、FONT ROM or RAM(16MB)が含まれる。

【０１６３】kseg2にはPCI I/O(512MB),PCI MEM(512MB)
が存在する。

【０１６４】kseg0,kseg1はどちらも物理アドレス空間
の最初の512Mバイトにマッピングされるため、kseg0,ks
eg1とkusegの最初の512Mバイトはすべて同じ物理アドレ
ス空間を参照していることになる。

【０１６５】（物理アドレスメモリマップ（図２３
（ｂ），図２４（ｂ）））物理アドレス空間も仮想アド
レス空間と同様４Ｇバイトあり、システム上のすべての
メモリ、I/Oがアクセス可能である。

【０１６６】PCI I/O,PCI MEM,SYSTEM MEMORYについて
は仮想アドレスメモリマップと同一である。

【０１６７】kseg1,kseg2はどちらも物理アドレス空間
の最初の512Mバイトにマッピングされるので、ROM,I/O,
Regは0x00000000からの空間に存在している。

【０１６８】（Ｇバスメモリマップ（図２３（ｃ），図
２４（ｃ）））Ｇバスアドレス空間は４Ｇバイトあり、
SYSTEM MEMORY,GBus MEM,FONTのみがアクセス可能であ
る。

【０１６９】（ＩＯバスメモリマップ（図２３（ｄ），
図２４（ｄ）））ＩＯバスアドレス空間は４Ｇバイトあ
り、PCI I/O,PCI MEM,SYSTEM MEMORY,IOBusI/O2,IOBus
MEM,FONTのみがアクセス可能である。

【０１７０】IOBus I/O1はプリミティブなレジスタのた
め、0x1C000000から0x20000000までの空間はPCIからプ
ロテクトがかけられており、PCIからアクセスできな
い。

【０１７１】＜アドレススイッチ＞アドレススイッチ２
００３は、Ｐバス,Ｇバス,ＩＯバス,ＭＣバス間のデー
タ転送を行なうために、マスターとなるバスからスレー
ブとなるバスへ、ＳＢＢ４０２を経由してアドレス信号
を送るためのものである。ＳＢＢ４０２を経由する転送
において、マスターとなり得るバスは、Ｐバス,Ｇバス,
ＩＯバスであり、スレーブとなり得るバスはＩＯバス,
ＭＣバスである。ＭＣバスに対してはＰバス,Ｇバス,Ｉ
Ｏバス,のいずれかがマスターとなり、ＩＯバスへはＰ
バスのみがマスターとなってアドレス信号を送る。

【０１７２】また、Ｐバス-ＩＯバス間の転送と、Ｇバ
ス-ＭＣバス間の転送は同時に行なうことができる。

【０１７３】図２５に、アドレススイッチ２００３のブ
ロック図を示す。スイッチシーケンサ２００３ａによ
り、スイッチ２００３ｂを切り替えてスレーブをＩＯバ
スとＭＣバスとで切り換え、スイッチ２００３ｃを切り
替えてマスタをＰバス，Ｇバス，ＩＯバスで切り換え
る。この構成により、ＭＣバスに対してはＰバス,Ｇバ
ス,ＩＯバス,のいずれかがマスターとなり、ＩＯバスへ
はＰバスのみがマスターとなり、また、Ｐバス-ＩＯバ
ス間の転送と、Ｇバス-ＭＣバス間の転送は同時に行な
うことができる。

【０１７４】＜データスイッチ＞データスイッチはＰバ
ス,Ｇバス,ＩＯバス,ＭＣバス間のデータ転送を行なう
際に,ＳＢＢ内でデータの流れを切り替えるものであ
る。ライト時はマスターからスレーブ、リード時はスレ
ーブからマスターへデータが送られる。

【０１７５】図２６にデータスイッチ２００４のブロッ
ク図を示す。この構成において、セレクタＡ−１〜Ａ−
３及びＢ−１，Ｂ−２を表７のように切り替えること
で、Ｐバス，Ｇバス，ＩＯバスのいずれかをマスタと
し、ＩＯバス，ＭＣバスのいずれかをスレーブとして、
書き込みあるいは読み出しを行うように制御できる。

【０１７６】

【表７】

【０１７７】＜アービトレーション＞ＳＢＢ４０２内の
スイッチシーケンサ２００３ａは、各スイッチを切り替
えるにあたって、ＳＢＢ外部からの以下の３種類の接続
要求間のアービトレーションを行う。１．ＣＰＵ２．Ｇバスバスマスタ３．ＩＯバスバスマスタこのアービトレーションは、現在のバススイッチ接続状
況、及び、あらかじめ設定された優先順位により決定さ
れ、その結果アドレススイッチ、データスイッチの接続
が切り替えられる。

【０１７８】＜タイミングダイアグラム＞図２７〜図３
２にタイミング図を示す。図２７はＧバスからの書き込
み／読み出しサイクルのタイミング図、図２８はＧバス
のバースト停止サイクルのタイミング図、図２９〜図３
２は、Ｇバスのトランザクション停止サイクルのタイミ
ング図である。

【０１７９】２．６．ＰＣＩバスインターフェース図３３は、ＰＣＩバスインターフェース４１６のブロッ
ク図である。

【０１８０】PCIバスインターフェース４１６は、Ｄｏ
Ｅｎｇｉｎｅ内部汎用IOバスであるＩＯバスと、チップ
外部IOバスであるPCIバスの間をインターフェースする
ブロックである。入力ピン設定により、リセット時にPC
Iバスコンフィギュレーション発行可能な、ホストブリ
ッジ構成と、PCIバスコンフィギュレーションは発行し
ないターゲット構成とを切り替えることができる。

【０１８１】ＩＯバスインターフェースのマスタDMAコ
ントローラ３３０１は、PCIバスシグナルインターフェ
ース３３０２を介してPCIバスマスタからＤｏＥｎｇｉ
ｎｅ内部のリソースにアクセス要求があった場合に、Ｉ
Ｏバスマスタとしてこのアクセス要求をＩＯバス内部に
ブリッジする。

【０１８２】更に、このマスタDMAコントローラ３３０
１は、PCIバス上でマッピングされるメモリからＤｏＥ
ｎｇｉｎｅMemoryへのDMA転送を行う事が出来る。この
際、プログラマが意図したＩＯバスDMAと、ＧバスDMAの
アクセスの順番を守って動作させるために、転送先アド
レス(bPciAddr[31:0])と、PCIマスターコントローラ３
３０１のID信号(bPciID)を、ＩＯバスとアービトレーシ
ョンシーケンサに対して、バスリクエストと同時に発行
する。

【０１８３】マスタDMAコントローラ３３０１はバスグ
ラント(bPciBGnt_L)を受け取り、バスを使用しデータ転
送が終了した時点で、ID信号(bPciID）のアサートを取
りやめる。

【０１８４】なお、ＰＣＩバスは、33MHz,32ビット,PCI
2.1準拠とする。

【０１８５】２．７．Ｇバスアービタ図３４は、Ｇバスアービタ（ＧＢＡ）４０６のブロック
図である。

【０１８６】Ｇバスのアービトレーションは、中央アー
ビトレーション方式であり、各バスマスタに対して専用
のリクエスト信号(g(mastername)Req_L)とグラント信号
(g(mastername)Gnt_L)を持つ。図３４は、masternameは
M1〜M4となっている。Busアービタ４０６は、Ｇバス上
のバスマスタを４つまでサポートしており、以下のよう
な特徴を持つ。・アービタ内部のレジスタ３４０１ａの設定によりアー
ビタをプログラミングすることが出来る。レジスタ設定
はＩＯバスより行なう。・すべてのバスマスタを同じ優先権として、公平にバス
権を与える公平アービトレーションモードと、いずれか
ひとつのバスマスタの優先権を上げ、優先的にバスを使
用させる優先アービトレーションモードがある。どのバ
スマスタに優先権を与えるかはレジスタ３４０１ｂの設
定により決定される。・優先バスマスタが連続してバスを使用することができ
る回数を設定することが可能。・すでにアドレスフェーズを開始したが、データフェー
ズをまだ開始していないトランザクションについて、そ
のトランザクションをストップするためのトランザクシ
ョンストップサイクルをサポート。・複数のバスマスタにおける順序処理のプログラミング
ができる（後述）。プログラムされた順序は、レジスタ
テーブル３４０１ａに格納される。・ＧバスマスタとＩＯバスマスタが同一メモリアドレス
に順次書き込みを発行した場合に、プログラマの意図し
たアクセス順序を維持するための機構として、同期ユニ
ットからのマスタID信号、ストップ信号に基づき、特定
のマスタに対し、バス使用許可を与えることを保留する
機構を持つ。

【０１８７】なお、レジスタへのプログラミングは、Ｉ
Ｏバスを介してＣＰＵ４０１から行われる。

【０１８８】（アービトレーションシーケンサ）Ｇバス
アービタの中核となるアービトレーションシーケンサ３
４０２ａ，ｂは、１つの優先マスタとその他の４つの非
優先マスタの間で５つのマスタによるアービトレーショ
ンを行なう。４つのバスマスタからのリクエスト信号と
グラント信号を、リクエストディスパッチ回路３４０３
とグラントディスパッチ回路３４０４によって４つの非
優先マスタに割り付けることにより、公平アービトレー
ションモードが実現される。また、４つのバスマスタの
うちのひとつを、高優先アービトレーションシーケンサ
３４０２ａの優先マスタに割り付けることで、優先アー
ビトレーションモードとして動作する。これらの割り付
けは、レジスタ３４０１ａ，ｂの設定にしたがって行わ
れる。これにより、優先バスマスタは、他のマスタより
高い確率でバスの使用権を取得することが出来る。

【０１８９】さらに、バスの取得機会確率の調整に加
え、高優先シーケンサ３４０２ａに割り当てられたマス
タは、連続してバスを使用する事が出来、連続して使用
出来る回数をプログラマブルなレジスタにより可変する
事ができる。これは、バスの占有率を調整出来、ある特
定のマスタにより多くバスを使用させる様に出来ること
を意味する。

【０１９０】（公平アービトレーションモード）このモ
ードでは、すべてのバスマスタは同じ優先順位にあり、
バス権を与えられる機会は公平である。バスがフリーの
時は、一番最初にリクエストを出したバスマスタがバス
権を得ることができる。また、複数のバスマスタが同時
にリクエストを出した場合は、あらかじめ決められた順
序にしたがって順次バス権が与えられる（ラウンドロビ
ン方式）。例えば、Ｍ１からＭ４までのすべてのバスマ
スタが同じクロックでリクエストを出した場合は、Ｍ１
→Ｍ２→Ｍ３→Ｍ４といった順序でバス権が与えられ
る。Ｍ４のトランザクションの終了時に再びすべてのバ
スマスタがリクエストを出している場合は、Ｍ１→Ｍ２
→Ｍ３→Ｍ４→Ｍ１→Ｍ２…というように、同様の順序
でバス権を与えていく。一部のバスマスタがリクエスト
を出している場合は、Ｍ４からＭ１へラウンドラップす
るとして、最後にバスを使用したマスタにもっとも近い
大きい番号を持ったマスタへグラントを与える。

【０１９１】一度バス権が他のバスマスタに移ると、他
にリクエストを出しているすべてのバスマスタにバス権
を与えた後でないと再びバス権を得ることができない。

【０１９２】（優先アービトレーション）このモードで
は、ひとつのバスマスタ（レジスタ３４０１ｂに登録さ
れたバスマスタ）が他のバスマスタよりも高い優先権を
持つ優先バスマスタになり、他のバスマスタに比べ優先
的にバス権が与えられる。優先バスマスタ以外のバスマ
スタの優先順位はすべて同じである。

【０１９３】複数のバスマスタがリクエストを出してお
り、また優先バスマスタが連続したリクエストを行う場
合、優先バスマスタと他の非優先バスマスタは交互にバ
ス権を得る。

【０１９４】非優先バスマスタから他のバスマスタにバ
ス権が移ると、他にリクエストを出しているすべてのバ
スマスタにバス権を与えた後でないと、その非優先バス
マスタは再びバス権を得ることができない。

【０１９５】（トランザクション・ストップ・サイク
ル）優先アービトレーションモードにおいて、優先バス
マスタがリクエストを出した時、すでに他のバスマスタ
がアドレスフェーズを開始していても、データフェーズ
をまだ開始していなければ、そのトランザクションをス
トップし、優先バスマスタがバス権を得ることができ
る。ただし、その直前に優先バスマスタがバス権を持っ
ていた場合は、連続したバス権を得ることができる回数
を超えることはできない。

【０１９６】優先バスマスタのトランザクションが終了
した時、中止されたバスマスタがリクエストを出してい
れば、優先してバス権が与えられる。

【０１９７】（優先バスマスタの切り替え）優先バスマ
スタの切り替えを行なうには、レジスタ３４０１ｂを書
き換えればよい。優先バスマスタを選択するレジスタが
書き換えられると、その時に実行中のトランザクション
の終了を待って、優先バスマスタが切り替えられる。ア
ービタのステートはアイドル状態にもどり、その時点で
リクエストを出していたバスマスタは、その時同時にリ
クエストを出したものとして、あらためてアービトレー
ションが行われる。

【０１９８】優先バスマスタの切り替えには十分注意を
払う必要がある。優先させるべきバスマスタのDMAが終
了しないうちに、異なったバスマスタに優先バスマスタ
を切り替えてしまうと、最初の優先バスマスタのDMAの
優先度が下がってしまう。もしも最初の優先バスマスタ
の優先度を下げたくないのであれば、DMAが終了したの
を確認してから優先バスマスタの切り替えを行なう必要
がある。

【０１９９】優先バスマスタ切り替えを、システムブー
ト時のみでなく、システム稼働中も動的に行う必要のあ
るソフトウェアでは、優先バスマスタの切り替えは、い
ったんＧバス上に新たなDMAリクエストが発生しないよ
う、すべてのバスマスタ及びDMAコントローラに対する
設定を中止し、その後、Ｇバスアービタ４０６内のレジ
スタに適切な値をセットし、さらに、Ｇバスアービタ４
０６内のステータスレジスタをチェックし、バスマスタ
の優先権が切り替わったのを確認した上で新たなＧバス
上へのアクセス及びDMAの起動を行うべきである。

【０２００】優先バスマスタの動的切り替えは、オペレ
ーティングシステムの実時間保証、タスクの優先順位の
設定を変化もしくは違反させてしまう可能性があり、十
分な考慮の上行われなければならない。

【０２０１】（順序処理）図３５は、ＤｏＥｎｇｉｎｅ
４００内におけるＧバス４０４を中心とする、Ｇバス上
のバスマスタによるDMAに係るブロック図である。

【０２０２】複数のバスマスタが順次に処理を行うこと
が必要な場合、例えば、メモリ３５０１上のデータに対
して、バスマスタ１により処理Ａを行った後、バスマス
タ２により処理Ｂを行い、その処理後のデータをバスマ
スタ４に送るといった一連の処理を考える。

【０２０３】この処理を行うソフトウェア、すなわちＣ
ＰＵ４０１により実行されるプログラムにより、ＩＯバ
ス４０５を介して、バスアービタ４０６内のレジスタテ
ーブル３４０１ａに、バスマスタがバスを使用する順序
と、バス権の付与の開始条件と、終了条件がセットされ
る。この例では、というようにセットする。すなわち、Ｇバスアービタ４
０６は、それぞれのバスマスタから、開始条件として設
定された信号を受けるとそのバスマスタにバス使用権を
与え、終了条件として設定された信号を受けるとバス使
用権を奪う。

【０２０４】ソフトウェアはそれぞれのバスマスタにDM
Aをセットする。それによって、それぞれのマスタはＧ
バスアービタ４０４に対してリクエスト(g(mastername)
Req_L)を発行する。Ｇバスアービタ４０４はレジスタテ
ーブル３４０１ａに登録された順序に従ってバスマスタ
１にバス権を与える(gM1Gnt_L)。バスマスタ１はメモリ
３５０１からある単位のデータをリードし、処理Ａを行
って、バスマスタ１内部のバッファにデータをライトす
る。バスマスタ１はひとつの単位の処理が終了し、バッ
ファの準備ができたことをgM1BufReady信号によりアー
ビタ４０６に対して通知する。

【０２０５】アービタ４０６はそれを受け、レジスタテ
ーブル３４０１ａに登録された、バスマスタがバス権を
与える条件とバス権を奪う条件にしたがって、バス権を
バスマスタ１から奪いバスマスタ２に与える。バスマス
タ２はバスマスタ１のバッファのデータをリードし、処
理Ｂを行って、バスマスタ２内部のバッファにデータを
格納する。この間にバスマスタ１のバッファが空になる
とgM1BufEmptyがアサートされ、アービタ４０６はバス
マスタ２にバス権を与えていたのを取りやめる。バスマ
スタ２は処理Ｂを行って、バッファの準備ができるとgM
2BufReady信号により通知する。

【０２０６】アービタ４０６はそれを受け、レジスタ３
４０１ａの内容にしたがって、今度はバスマスタ４にバ
ス権を与える。バスマスタ４はバスマスタ２のバッファ
からデータをリードする。バスマスタ２のバッファが空
になると、gM2BufEmptyによってアービタ４０６に通知
し、アービタ４０６はそれを受け、レジスタ３４０１ａ
の内容に従って再びバスマスタ１にバス権を与え、次の
データの処理を始める。

【０２０７】それぞれのバスマスタにセットされたDMA
がすべて終了すると、それぞれのバスマスタはプロセッ
サに割り込みによって通知する。ソフトウェアはすべて
のバスマスタからの終了通知がそろったとき、一連の処
理が終了したことを知る。

【０２０８】以上説明した動作は完全順次モードでの動
作であり、順次処理に関わるバスマスタ以外のバスマス
タは、バスを使用することができない。この順次処理中
でも、順次処理に関係のないバスマスタがバスを使用す
ることを可能にするために優先順次モードが用意されて
いる。これらのモードの切り替えではアービタ４０６内
部のレジスタにプログラミングすることによって行な
う。優先順次モードでは、順次処理を行なうバスマスタ
は優先的にバスを使用できるが、順次処理に関わらない
バスマスタであればバスを使用することが許される。順
次処理を行なうバスマスタと関わらないバスマスタの間
のアービトレーションは、前述した優先アービトレーシ
ョンモードと同等である。当然、順次処理に係わるバス
マスタで、バス権を与えられる条件が満足されずに自分
の順番が回ってきていないバスマスタにはバス権は与え
られない。

【０２０９】（アクセス順序を維持するための機構）信
号stopSpcがアサートされた場合は、Ｇバスマスタのひ
とつであるスキャナプリンタコントローラ４０８はアー
ビトレーションの対象から除外され、たとえリクエスト
をアサートしていてもバス使用権を与えられることはな
い。アービトレーションはこのマスタを除外したマスタ
間で行われる。詳細な説明はＩＯバスアービタの節で行
なう。

【０２１０】＜タイミングダイアグラム＞図３６〜図３
９において、Ｇバスアービトレーションのタイミングを
説明する。図３６は、連続してバスを使用する回数が、
バスマスタ１〜４のすべてについて１に設定されている
場合の公平アービトレーションモード（フェアモード）
の例である。バスマスタ１による２回目の（タイミング
４から出されている）バス要求は、バス要求を出してい
る他のバスマスタがすべて１回ずつ処理されるまで待た
されている。

【０２１１】図３７は、連続してバスを使用する回数
が、バスマスタ１についてのみ２であり、他のバスマス
タは１に設定されている場合の公平アービトレーション
モードの例である。バスマスタ１が出している２回目の
（タイミング４から出されている）バス要求は１回目の
要求に続いて直ちに許可され、他のバスマスタはその処
理がすむまで待たされている。

【０２１２】図３８は、連続してバスを使用する回数が
それぞれ１ずつであり、バスマスタ１が優先バスマスタ
と設定されている場合の優先アービトレーションモード
の例である。優先バスマスタと非優先バスマスタとは交
互にバス使用権が認められるために、バスマスタ１の２
回目のバス要求はバスマスタ２のバスの使用後に認めら
れており、バスマスタ４のバス要求は、バスマスタ１の
２回目のバスの使用後に認められている。また、バスマ
スタ２の２回目のバス要求は、バス要求を出している他
のすべてのバスマスタ、図３８ではバスマスタ１及びバ
スマスタ４のバス使用が終了した後で認められている。

【０２１３】図３９は、バスマスタ１からのバス要求に
より、バスマスタ４のバス要求が許可されているにもか
かわらず中断された例である。この場合、バスマスタ１
のバス使用が終了すると、バスマスタ２のバス要求に優
先してバスマスタ４のバス要求が認められる。

【０２１４】２．８．ＩＯバスアービタ図４０は、ＩＯバスアービタ４０７のブロックである。

【０２１５】ＩＯバスアービタ４０７は、ＤｏＥｎｇｉ
ｎｅ内部のＩＯ汎用バスであるＩＯバス４０５のバス使
用要求を受け付け、調停の後、使用許可を選択された一
つのマスタに対して与え、同時に２つ以上のマスタがバ
スアクセスを行う事を禁止する。

【０２１６】アービトレーション方式は、３段階のプラ
イオリティを持ち、それぞれのプライオリティに複数の
マスタをプログラマブルに割り当てられる構成になって
いる。割り当ては、それぞれ最大で、最高のプライオリ
ティに３マスタ、中間に７マスタ、最低レベルに３マス
タとなる。

【０２１７】また、ＧバスマスタとＩＯバスマスタが、
同一メモリアドレスに順次書き込みを発行した場合に、
プロブラマの意図したアクセス順序を維持するための機
構として、同期ユニットからの、マスタＩＤ信号、スト
ップ信号に基づき、特定のマスタに対し、バス使用許可
を与えることを保留する機構を持つ。

【０２１８】（アービトレーションシーケンサ）ＩＯバ
スアービタは３つのアービトレーションシーケンサ４０
０２，４００３，４００４から構成される。それぞれ、
高優先権、中優先権、低優先権を持ち、それぞれのシー
ケンサ内に、３，７，３本のバスマスタ用アービトレー
ションシーケンサが内蔵される。ＩＯバス上のすべての
バスマスタになる可能性のあるユニットからのリクエス
ト信号とそれらへのグラント信号を、リクエストセレク
タとグラントセレクタによって、これらの３つのシーケ
ンサユニットに分配する。この分配は、ＢＢｕｓインタ
フェース４００５内のソフトウェアプログラマブルなレ
ジスタ４００５ａにより、複数の組み合わせのなかか
ら、一意の組み合わせを選択することが出来る。

【０２１９】たとえば、最大７つのマスタのリクエスト
を中優先アービトレーションシーケンサ４００３に接続
することにより、７つのマスタ間で公平なアービトレー
ションが実現される。また、バスマスタのうちのいくつ
かを、高優先アービトレーションシーケンサ４００２に
割り付けることで、これらのマスタは他のマスタより、
より高い確率でバスの使用権を取得することが出来る。
さらに、いくつかのリクエストを低優先シーケンサ４０
０４に接続することで、これらのバスの使用率を低く抑
える事が出来る。さらに、バスの取得機会確率の調整に
加え、高優先シーケンサ４００２に割り当てられたマス
タは、連続してバスを使用する事ができ、連続して使用
出来る回数をプログラマブルなレジスタ４００５ａによ
り可変する事ができる。これは、バスの占有率を調整で
き、ある特定のマスタにより多くの時間バスを使用させ
る様に出来る事を意味する。

【０２２０】（公平バスアービトレーション方式）中優
先シーケンサ４００３を例にとり、公平アービトレーシ
ョンの実現方法を説明する。一つのシーケンサに接続さ
れたすべてのバスマスタは同じ優先順位にあり、バス権
を与えられる機会は公平である。バスがフリーの時は、
一番最初にリクエストを出したバスマスタがバス権を得
ることができる（ファーストカムファーストサーブ）。
また、複数のバスマスタが同時にリクエストを出した場
合は、あらかじめ決められた順序にしたがって順次バス
権が与えられる（同時リクエスト発行時ラウンドロビ
ン）。例えば、Ｍ１からＭ７までのすべてのバスマスタ
が同じクロックでリクエストを出した場合は、Ｍ１→Ｍ
２→Ｍ３→Ｍ４→Ｍ５→Ｍ６→Ｍ７といった順序でバス
権が与えられる。Ｍ７のトランザクションの終了時に再
びすべてのバスマスタがリクエストを出している場合
は、Ｍ１→Ｍ２→Ｍ３→Ｍ４→Ｍ５→Ｍ６→Ｍ７→Ｍ１
→Ｍ２というように、同様の順序でバス権を与えてい
く。一部のバスマスタがリクエストを出している場合
は、Ｍ７からＭ１へラウンドラップするとして、最後に
バスを使用したマスタにもっとも近い大きい番号を持っ
たマスタへグラントを与える。

【０２２１】（優先アービトレーション）ＩＯバスイン
ターフェースは、高優先、中優先、低優先の３つのアー
ビトレーションシーケンサが存在する。優先順位をつけ
たアービトレーションは、複数のバスリクエストを選択
的に、高優先、低優先、のアービタに割り振ることによ
り実現される。

【０２２２】たとえば、ひとつのマスタを高優先に割り
当て、残りを中優先に割り当てることにより、ひとつの
バスマスタが他のバスマスタよりも高い優先権を持つ優
先バスマスタになり、他のバスマスタに比べ優先的にバ
ス権が与えられる。同じ優先権のアービトレーションシ
ーケンサに割り当てられたバスマスタの優先順位はすべ
て同じである。

【０２２３】複数のバスマスタがリクエストを出してお
り、また優先バスマスタが連続してリクエストを行う場
合、優先バスマスタと他のバスマスタは交互にバス権を
得る。Ｍ３が優先マスタでＭ１，Ｍ２，Ｍ３，Ｍ４がリ
クエストを出し続けた場合Ｍ３→Ｍ１→Ｍ３→Ｍ２→Ｍ
３→Ｍ４→Ｍ３→Ｍ１の順でバス使用権を与える。

【０２２４】また、高優先バスマスタは、アービタ内の
プログラマブルなレジスタにあらかじめ設定された回数
だけ連続したバス権を得ることができる。連続したバス
を使用出来る回数は最大で４回である。

【０２２５】優先バスマスタ以外のバスマスタから他の
バスマスタにバス権が移ると、そのバスマスタは、他に
リクエストを出しているすべてのバスマスタにバス権を
与えた後でないと再びバス権を得ることができない。ひ
とつのバスマスタが連続してリクエストを行う場合、他
にリクエストを行っているバスマスタがいなければ、連
続してバス権を得ることができるが、他のバスマスタが
リクエストを行っていれば、そのバスマスタはあらかじ
め設定された回数だけ連続してバス権を得ることができ
る。一度バス権が他のバスマスタに移ると、他にリクエ
ストを出しているすべてのバスマスタにバス権を与えた
後でないと再びバス権を得ることができない。

【０２２６】低優先アービトレーションシーケンサ４０
０４には最大３本のリクエストを割り当てる事が出来
る。低優先シーケンサ４００４に割り当てられたマスタ
へは、中優先、高優先シーケンサに割り当てられた、す
べてのマスタのリクエストがなくならないと、バスの使
用権が与えられない。このシーケンサへのバスマスタの
割り当ては十分な注意を持って行われなければならな
い。

【０２２７】（優先バスマスタの切り替え）優先バスマ
スタの切り替えを行なうには、アービタ内のレジスタを
書き換えればよい。優先バスマスタを選択するレジスタ
が書き換えられると、その時に実行中のトランザクショ
ンの終了を待って、優先バスマスタが切り替えられる。
アービタのステートはアイドル状態にもどり、その時点
でリクエストを出していたバスマスタは、その時同時に
リクエストを出したものとして、あらためてアービトレ
ーションが行われる。

【０２２８】切り替えには十分注意を払う必要がある。
優先させるべきバスマスタのDMAが終了しないうちに、
異なったバスマスタに優先バスマスタを切り替えてしま
うと、最初の優先バスマスタのDMAの優先度が下がって
しまう。もしも最初の優先バスマスタの優先度を下げた
くないのであれば、DMAが終了したのを確認してから優
先バスマスタの切り替えを行なう必要がある。

【０２２９】優先バスマスタ切り替えを、システムブー
ト時のみでなく、システム稼働中も動的に行なう必要の
あるソフトウェアでは、優先バスマスタの切り替えは、
いったんＩＯバス上に新たなDMAリクエストが発生しな
いよう、すべてのバスマスタ及びDMAコントローラに対
する設定を中止し、その後、ＩＯバスアービタ４０７内
のレジスタに適切な値をセットし、さらに、ＩＯバスア
ービタ内のステータスレジスタをチェックし、バスマス
タの優先権が切り替わったのを確認した上で新たなＩＯ
バス上へのアクセス及びDMAの起動を行うべきである。

【０２３０】優先バスマスタの動的切り替えは、オペレ
ーティングシステムの実時間保証、タスクの優先順位の
設定を変化もしくは、違反させてしまう可能性があり、
十分な考慮の上行われなければならない。

【０２３１】（アクセス順序制御機構）ＩＯバスアービ
タ４０７はアクセス順序制御機構を含む。アクセス順序
制御機構は、同期ユニット４００１と、ＩＯバスアービ
タ４０７，Ｇバスアービタ４０６内に組み込まれたバス
使用権発行抑制機構によって実現される。ＩＯバスアー
ビタ４０７内に組み込まれたバス使用権発行抑制機構
は、Ｇバスアービタのそれと同様に動作する。つまり、
stopPci信号が入力された場合は、Pciバスマスタからの
バスリクエストが発行され、アービトレーションの結
果、このマスタにバスの使用権を与えることが可能な状
態でも、バスの使用権発行は行わず、他のマスタへバス
使用権をあたえる。具体的には、stopPci信号が入力さ
れた場合は、直ちにbPciReq_Lをマスクすることにこれ
を行う。

【０２３２】LANコントローラ４１４からのバスリクエ
ストおよび、ストップ信号の場合もまったく同様に動作
する。図４１に同期ユニット４００１のブロック図を示
す。同期ユニット内には複数のDMAマスタ間すべての組
み合わせに関して、それぞれコンペアユニット４１０１
〜４１０３が接続される、ＤｏＥｎｇｉｎｅでは、Ｇbu
s上のDMAマスタはスキャナ／プリンタコントローラ４０
８のみ存在する。ＩＯバス上には、DMAPCIユニット、LA
Nユニットの二つが存在する。ＳＢＢ内のＩＯバスイン
ターフェースはＩＯバス上のバスマスタであるが、メモ
リには直接アクセスしないので、同期ユニット４００１
にはＩＤと転送先アドレスを出力しない。

【０２３３】図４２に同期ユニット内の一つコンペアユ
ニット（Comparation Unit 1)を以下に示す。他のコン
ペアユニットも同様の構成を有する。

【０２３４】PCIインターフェース４１６に付属するDMA
ブロックもしくは、スキャナ／プリンタコントローラ４
０８から、同期ユニット４００１に対し、DMAライトが
プログラミングされた時点で、転送先のアドレスとその
DMAブロック固有のリクエスト信号が通知される。

【０２３５】各コンペアユニットは、各DMAブロックか
らリクエストが出力された時点で、アドレスを内部に持
つタイマによる現在時刻とともに記憶する、次に他のDM
Aブロックから、DMAライトに関するアドレスとリクエス
トが入力された時点で、コンペアユニットは両アドレス
を比較する。一致した場合にはさらに、それぞれのレジ
スタに格納された時間を比較し、時間的に後からDMAラ
イトの要求を出してきたDMAブロックが接続されたバス
のバスアービタに対し、このマスタに対するバス使用強
化を与えないようにする。これは、stop(ID)という信号
により各バスのバスアービタに通知される。

【０２３６】各バスアービタはstop(ID)信号により通知
されたマスタに対しては、アービトレーションによるバ
ス使用権の割り当てを行わない。

【０２３７】時間が経過し、先にアクセス要求を行った
バスマスタにより当該メモリアドレスへのDMAライトが
終了すると、先のマスタは、同期ユニットに対するリク
エストを取り下げる、同期ユニットは、２番目にDMAラ
イトの要求を出した、DMAブロックの接続するバスのバ
スアービタに対し、このDMAブロックへの、バス使用権
許可禁止信号の発行をとりさげる。そして、後からDMA
ライトを行うべきマスタのDMAライトが行われる。

【０２３８】双方のDMAライトが終了し、双方のリクエ
ストが取り下げられると、タイマーがリセットされる。
タイマーのカウントアップは再度どちらかのマスタから
のリクエストが出力された時点で再度行われる。

【０２３９】２．９．スキャナ／プリンタコントローラ図４３は、スキャナ／プリンタコントローラ４０８のブ
ロック図である。

【０２４０】図において、スキャナ／プリンタコントロ
ーラ４０８は、VideoI/Fによってスキャナおよびプリン
タと接続され、内部バスＧバスおよびＩＯバスにインタ
ーフェースするブロックである。大別して以下の８つの
ブロックから構成される。１．スキャナ制御ユニット４３０３…ビデオI/Fを介し
てスキャナの動作制御を行う。２．プリンタ制御ユニット４３０４…ビデオI/Fを介し
てプリンタの動作制御を行う。３．スキャナ系画像処理ユニット４３０５…スキャナか
ら入力される画像データに対して画像処理を行う。４．プリンタ系画像処理ユニット４３０８…プリンタに
出力する画像データに対して画像処理を行う。５．スキャナ／ビデオ同期ユニット４３０６…スキャナ
から入力する画像データに対して、入力の同期タイミン
グを生成する。６．プリンタ／ビデオ同期ユニット４３０７…プリンタ
に出力する画像データに対して、出力タイミングを生成
する。プリンタとスキャナが同期可能な組み合わせの場
合、スキャナ／ビデオ同期制御ユニット４３０６ととも
にコピー動作のビデオタイミングを生成する。７．データ転送制御ユニット４３０２…データ転送の動
作制御を行う。DMA動作ではマスターおよびスレーブの
両動作をサポートする。８．Ｇバス/ＩＯバスインターフェースユニット４３０
１…ＧバスおよびＩＯバスとスキャナ、プリンタコント
ローラを接続するインターフェースユニットである。デ
ータ転送制御ユニット４３０２とＬバスによって接続さ
れる。

【０２４１】＜スキャナ／ビデオ同期制御ユニット４３
０６＞図４４にスキャナ／ビデオ同期制御ユニット４３
０６のブロック図を示す。

【０２４２】（スキャナ／ビデオ同期制御ユニットの概
要）スキャナ／ビデオ同期制御ユニット４３０６は、ス
キャナから入力される画像データの垂直同期信号（ＳＶ
ＳＹＮＣ）、水平同期信号（ＳＨＳＹＮＣ）、画像デー
タ同期クロック（ＳＶＣＬＫ）により、画像データの取
り込みタイミング信号、画像処理のためのタイミング信
号、転送バッファであるＦＩＦＯヘ書き込みタイミング
信号（ＳＣＦＷＲ）を生成する。

【０２４３】また、画像データの主走査方向の遅延、取
り込みピクセル数、副走査方向の遅延、取り込みライン
数を管理する。設定量の画像データ取込を終了したタイ
ミングでの状態信号（ＳＡＬＬＥＮＤ）を生成する。ラ
インカウンタ４４０１は副走査方向の遅延と取り込みラ
イン数を管理して、画像読み取り有効ラインの垂直同期
信号（ＳＥＦＨＳＹＮＣ）を生成する。ピクセルカウン
タ４４０２は主走査方向の画像取り込み遅延と取り込み
画素数を管理する。取り込んだ画像データをＦＩＦＯに
格納するための書き込みタイミング信号（ＳＣＦＷＲ）
を生成する。ページカウンタ４４０３は入力される画像
データページ単位で管理する。設定されたページ数分の
画像データ入力を終了すると、終了信号（ＳＡＬＬＰＥ
ＮＤ）を生成する。

【０２４４】ラインカウンタ４４０１，ピクセルカウン
タ４４０２，ページカウンタ４４０３の各設定値はコン
トロールレジスタ４３１０によって読み書きされる。・ライトデータ：ＩＦＷＤＡＴＡ[31:0] ・リードデータ：ＩＦＲＤＡＴＡ[31:0] ・ラインカウンタライト信号：ＳＬＣＳＥＴ・ラインカウンタリード信号：ＳＬＣＲＤ・ピクセルカウンタライト信号：ＳＰＣＳＥＴ・ピクセルカウンタリード信号：ＳＰＣＲＤ・ページカウンタライト信号：ＳＰＡＧＥＳＥＴ・ページカウンタリード信号：ＳＰＡＧＥＲＤ＜プリンタ／ビデオ同期制御ユニット４３０７＞図４５
は、プリンタ／ビデオ同期制御ユニット４３０７のブロ
ック図である。

【０２４５】（プリンタ／ビデオ同期制御ユニットの概
要）プリンタ／ビデオ同期制御ユニット４３０７は、プ
リンタから入力される画像データの垂直同期信号（ＰＶ
ＳＹＮＣ）、水平同期信号（ＰＨＳＹＮＣ）、画像デー
タ同期クロック（ＰＶＣＬＫ）により、画像データの取
り込みタイミング信号、画像処理のためのタイミング信
号、転送バッファであるＦＩＦＯからの読み出しタイミ
ング信号（ＰＲＦＲＤ）を生成する。

【０２４６】また、画像データの主走査方向の遅延、取
り込みピクセル数、副走査方向の遅延、取り込みライン
数を管理する。設定量の画像データ取り込みを終了した
タイミングでの状態信号（ＰＬＥＮＤ）を生成する。ラ
インカウンタ４５０１は副走査方向の遅延と出力ライン
数を管理して、画像出力有効ラインの垂直同期信号（Ｐ
ＥＦＨＳＹＮＣ）を生成する。ピクセルカウンタ４５０
２は主走査方向の画像出力遅延と出力画素数を管理す
る。出力画像データをＦＩＦＯから読み出すための読み
出しタイミング信号（ＰＲＦＲＤ）を生成する。ページ
カウンタ４５０３は出力数画像データをページ単位で管
理する。設定されたページ数分の画像出力が終了する
と、終了信号（ＰＡＬＬＰＥＮＤ）を生成する。

【０２４７】ラインカウンタ４５０１,ピクセルカウン
タ４５０２,ページカウンタ４５０３の各設定値はコン
トロールレジスタ４３１０によって読み書きされる。・ライトデータ：ＩＦＷＤＡＴＡ[31:0] ・リードデータ：ＩＦＲＤＡＴＡ[31:0] ・ラインカウンタライト信号：ＰＬＣＳＥＴ・ラインカウンタリード信号：ＰＬＣＲＤ・ピクセルカウンタライト信号：ＰＰＣＳＥＴ・ピクセルカウンタリード信号：ＰＰＣＲＤ・ページカウンタライト信号：ＰＰＡＧＥＳＥＴ・ページカウンタリード信号：ＰＰＡＧＥＲＤ＜スキャナＦＩＦＯコントローラ４３１１＞図４６は、
スキャナＦＩＦＯコントローラのブロック図である。ス
キャナＦＩＦＯコントローラ４３１２（図４３参照）
は、スキャナから入力された画像データをＧバスもしく
はＩＯバスを介して転送するためのバッファとしてのＦ
ＩＦＯと、そのＦＩＦＯをコントロールする回路を含
む。容量1024バイト、データ幅24ビット（Ｒ，Ｇ，Ｂ各
8ビット）の２系統のＦＩＦＯ４６０２，４６０３を備
える。これらのＦＩＦＯは、Ｇバス/ＩＯバスのデータ
転送動作とスキャナからの画像データ入力動作を交互に
行うダブルバッファとして動作する。ＦＩＦＯのデータ
入出力は、スキャナＦＩＦＯセレクタ４６０１がＦＩＦ
Ｏのフルフラグ（ＦＦ）とエンプティーフラグ（ＥＦ）
により制御する。

【０２４８】＜プリンタＦＩＦＯコントローラ４３１２
＞図４７は、プリンタＦＩＦＯコントローラ４３１２
（図４３）のブロック図である。プリンタＦＩＦＯコン
トローラ４３１２は、プリンタヘ出力する画像データを
ＧバスもしくはＩＯバスを介して転送するためのバッフ
ァとしてのＦＩＦＯと、そのＦＩＦＯをコントロールす
る回路を含む。容量1024バイト、データ幅24ビット
（Ｒ，Ｇ，Ｂ各8ビット）のＦＩＦＯを２系統備える。
これらは、Ｇバス/ＩＯバスのデータ転送動作とプリン
タへの画像データ出力動作を交互に行うダブルバッファ
ーとして動作する。ＦＩＦＯのデータ入出力は、プリン
タＦＩＦＯセレクタ４７０１がＦＩＦＯのフルフラグ
（ＦＦ）とエンプティーフラグ（ＥＦ）により制御す
る。

【０２４９】スキャナプリンタコントローラ４０８は、
スキャナとプリンタとを同期動作させ、コピー動作をお
こなうために、図４３に示すように、スキャナデータを
直接プリンタへ出力するデータパスを備える。また、ス
キャナからの入力データとプリンタへの出力データをＦ
ＩＦＯにより同期させるデータパスも備える。それらの
データパスはスキャナとプリンタのデータ入出力の同期
関係で選択可能とする。

【０２５０】＜データ転送制御ユニット４３０２＞図４
８は、データ転送制御ユニット４３０２のブロック図で
ある。データ転送制御ユニット４３０２は、Ｌバスヘの
データの入出力を制御するブロックで、チェインコント
ローラ４８０１、マスタDMAコントローラ４８０２、転
送アービタ４８０３等を含む。

【０２５１】データ転送制御ユニットは、マスタとして
は以下の動作を制御する。１．スキャナからの画像データDMA転送およびチェイン
テーブル参照２．プリンタへの画像データDMA転送およびチェインテ
ーブル参照スレーブとしては以下の動作を制御する。１．内部レジスタのライト・リード２．スキャナからの画像データ転送３．プリンタへの画像データ転送（チェインコントローラ）図４９は、チェインコントロ
ーラ４８０１のブロック図である。チェインコントロー
ラは、チェインテーブルを示すアドレスポインタブロッ
クとDMAの転送先を示すアドレスポインタブロックから
構成される。スキャナ、プリンタコントローラがマスタ
としてDMAを行う際の転送先アドレス発生ブロックであ
り、チェインDMAをサポートする。スキャナデータ転
送、プリンタデータ転送の２系統が独立で動作する。

【０２５２】＜Ｌバス＞Ｇバス/ＩＯバスインターフェ
ースユニットとデータ転送ユニットを接続するスキャ
ナ、プリンタコントローラ内のローカルなバスである。
次のような信号を含む。なお、以下、信号の入出力は、
データ転送制御ユニット４３０２からＧバス/ＩＯバス
インターフェースユニット４３０１に出力する信号をOU
T、Ｇバス/ＩＯバスインターフェースユニット４３０１
からデータ転送制御ユニット４３０２に入力する信号を
INで示す。・IFCLK （IN）… Ｌバスの基本クロック・IFRDATA[63:0]（OUT）… データ転送制御ユニットか
らＧバス/ＩＯバスインターフェースユニットに出力さ
れる64ビットのデータバスである。データ転送制御ユニ
ットがマスタとスレーブのどちらの動作においても使用
される。・IFWDATA[63:0]（IN）… Ｇバス/ＩＯバスインターフ
ェースユニットからデータ転送制御ユニットに出力さ
れる64ビットのデータバスである。データ転送制御ユニ
ットがマスタとスレーブのどちらの動作においても使用
される。・IFMDTREQ（OUT）… データ転送制御ユニットがマス
タとしてデータ転送の要求とデータおよびアドレスの有
効状態を示す。“High”でデータの転送要求とアドレス
バスIFMAD[3:12]の有効状態を示す。・IFMAD[31:2]（OUT）… データ転送制御ユニットがマ
スタ動作時、目的アドレスを示すアドレスバス。IFMDTR
EQ信号がアクティブ状態“High”で有効なアドレスを出
力する。・IFMRW（OUT）… データ転送制御ユニットがマスタ動
作時、データの入出力を示す信号。“High”のときデー
タ転送制御ユニットはIFWDATA[63:0]からデータを入力
する。“Low”のときデータ転送制御ユニットはIFRDATA
[63:0]にデータを出力する。・IFMDTACK（IN）… データ転送制御ユニットがマスタ
動作時、IFMDTREQに対する応答信号、Ｇバス/ＩＯバス
インターフェースユニットから出力される。“High”の
ときIFRDATA[63:0）またはIFWDATA[63:0]が有効データ
であることを示す。・PRIOR[3:0]（OUT）… データ転送制御ユニットがマ
スタ動作時、データ転送の優先度を示す。優先度は表８
のように定義される。

【０２５３】

【表８】

【０２５４】・MTSIZE[2:0]（OUT）… データ転送制御
ユニットがマスタ動作時、転送の単位サイズを示す。こ
の単位サイズの転送中、IFMDTREQは“High”のアクティ
ブ状態のままとなる。サイズは表９のように示される。

【０２５５】

【表９】

【０２５６】・IFSDTREQ（IN）… データ転送制御ユニ
ットがスレーブ動作時、Ｇバス/ＩＯバスインターフェ
ースユニットからのデータ転送要求とデータおよびアド
レスの有効状態をしめす。“High”でデータ転送要求と
アドレスバスIFSAD[6:2]の有効状態を示す。・IFSAD[6:2]（IN）… データ転送制御ユニットがスレ
ーブ動作時、目的アドレスを示すアドレスバス。IFSDTR
EQ信号がアクティブ状態“HIGH”で有効なアドレスを出
力する。・IFSRW（IN）… データ転送制御ユニットがスレーブ
動作時、データの入出力を示す信号。“High”のときデ
ータ転送制御ユニットはIFRDATA[63:0]にデータを出力
する。“Low”のときデータ転送制御ユニットはIFWDATA
[63:0]からデータを入力する。・IFSDTACK（OUT）… データ転送制御ユニットがスレ
ーブ動作時、IFSDTREQに対する応答信号。データ転送制
御ユニットから出力される。“High”のときIFRDATA[6
3:0]またはIFWDATA[63:0]が有効データであることを示
す。・STSIZE（IN）… データ転送制御ユニットがスレーブ
動作時、Ｇバス/ＩＯバスインターフェースユニットか
らのデータ幅を示す。“High”でIFRDATA[63:0]またはI
FWDATA[63:0]が有効となる。“Low”でIFRDATA[31:0]ま
たはIFWDATA[31:0]が有効となる。

【０２５７】＜Ｇバス／ＩＯバスインターフェースユニ
ット＞図５０は、Ｇバス/ＩＯバスインターフェースユ
ニット４３０１のブロック図である。Ｇバス/ＩＯバス
インターフェースユニットは、コピーエンジン内部の内
部バス（Ｌバス）と外部バス(Ｇバス/ＩＯバス)とのイ
ンターフェース部分である。このユニットは、他の機能
ブロックで使えるように実現されるが、本実施の形態で
はコピーエンジンが使用する。なお、コピーエンジンと
は、スキャナ／プリンタコントローラ４０８及びそれに
より制御されるスキャナとプリンタとを含めた総称であ
る。

【０２５８】Ｇバス/ＩＯバスインターフェースユニッ
トは、大きくバスセレクタユニット，ＩＯバスコントロ
ーラ５００２，Ｇバスコントローラ５００３の三つの部
分から構成される。

【０２５９】バスセレクタユニット５００１は、コピー
エンジンがDMAマスタの時には、Ｌバスのバースト転送
可能な転送量、優先度（緊急度）、転送先のアドレス
と、さらに各バス(ＧバスとＩＯバス）の空き情報を基
にして、動的にバスの選択を行い、対応するコントロー
ラ（Ｇバスコントローラ５００３かＩＯバスコントロー
ラ５００２）に、多少の前処理を施してＬバスを接続す
る。コピーエンジンがDMAスレーブの時には、各バス
（ＧバスとＩＯバス）からの要求を調停し、優先順位の
高いバスとＬバスを接続する。

【０２６０】Ｇバスコントローラ５００３とＩＯバスコ
ントローラ５００２は、Ｌバスと対応するバス（Ｇバス
とＩＯバス）のバスの変換を行う。以下に、各部の説明
をする。

【０２６１】コピーエンジンは、Ｇバス/ＩＯバスの両
方のバスに対してDMA可能なDMAマスタであり、Ｇバス/
ＩＯバスインターフェースユニット４３０１は、DMA転
送する際に使用するバスを決定する。従来のシステムで
は、転送先（アドレス）によりバスを切り替えている
が、各バスの転送速度や使用率等を考慮しなければ、シ
ステム全体として良い性能が得られない。

【０２６２】バスセレクタユニット５００１は、Ｌバス
のバースト転送可能な転送量、優先度（緊張度）、転送
先のアドレスと、さらに各バス（ＧバスとＩＯバス）の
空き情報を基にして、動的に効率的なバスの選択を行
い、対応するコントローラ(Ｇバスコントローラ５００
３かＩＯバスコントローラ５００２）に、多少の前処理
を施して、Ｌバスを接続する。

【０２６３】Ｇバスコントローラ５００３とＩＯバスコ
ントローラ５００２は、Ｌバスと対応するバス（Ｇバス
とＩＯバス）同期ユニットヘ、書き込みアドレスと機能
ブロック（ここでは、コピーエンジン）のＩＤを送り出
す。以下に、各部の説明をする。

【０２６４】（バスセレクタユニット）図５１は、バス
セレクタユニット５００１のブロック図である。その動
作を以下に説明する。［コピーエンジンのマスター時の動作］コピーエンジン
がマスターの場合は、主に、バスセレクタユニットのＬ
バスマスタシーケンサ５１０１で制御される。Ｌバスマ
スタシーケンサ５１０１は、コピーエンジンからIFMDTR
EQ（マスターデータ要求信号）を受けることにより、コ
ピーエンジンのマスター動作の要求を知る。

【０２６５】コピーエンジンは、IFMDTREQアサートと同
時に、IFMAD[31:2]（マスター転送アドレス信号）、MTS
IZE[2:0]（マスター転送長信号）、IFMRW（マスター・
リード・ライト信号）をバスセレクタユニット５００１
に出力する。転送アドレスはアドレスカウンタ５１０２
に、転送長は長さカウンタ５１０３に、それぞれラッチ
される。

【０２６６】Ｌバスマスタシーケンサ５１０１は、外部
バストの転送を開始する時点でＧバスを使用するか、Ｉ
Ｏバスを使用するかを、アドレスカウンタ, 長さカウン
タ，プライオリティ，各バスのビジー状態から決定す
る。アドレスカウンタの下位ビット５がすべて０ではな
い場合、あるいは長さカウンタが６４ビット×４未満の
場合は、Ｇバスでの転送は不可能なので、ＩＯバスを選
択する。それ以外は、高プライオリティかつＧバスが使
用中かつＩＯバスが空いている、という場合を除き、Ｇ
バスを選択する。外部バスへの転送サイクルを終了した
時点で、アドレスカウンタ５１０２と長さカウンタ５１
０３を更新し、長さカウンタが０でなければ、上記の動
作を繰り返す。バスの選択の基準を表１０に示す。

【０２６７】

【表１０】

【０２６８】コピーエンジンから外部バスへの転送で
は、Ｌバスマスタシーケンサ５１０１は、データＦＩＦ
Ｏ５１０４がフルでない限り、コピーエンジンへIFMDTA
CK信号をアサートし、転送データを要求し、得たデータ
をＦＩＦＯ５１０４に書き込む。また、データＦＩＦＯ
がエンプティでない限り、外部バスコントローラ（ＩＯ
バスコントローラ５００２かＧバスコントローラ５００
３）へマスター転送要求信号（LbMReqかLgMReq）をアサ
ートし、データ転送を要求する。外部バスコントローラ
（ＩＯバスコントローラかＧバスコントローラ）は、デ
ータＦＩＦＯ５１０４のデータを転送し、転送終了で、
マスター転送通知信号（LbMAckかLgMAck）をアサートす
るので、Ｌバスマスタシーケンサ５１０１は、外部バス
ヘの転送の終了を知ることができる。

【０２６９】外部バスからコピーエンジンへの転送で
は、Ｌバスマスタシーケンサ５１０１は、データＦＩＦ
Ｏがフルでない限り、外部バスコントローラ（ＩＯバス
コントローラかＧバスコントローラ）へマスター転送要
求信号（LbMReqかLgMReq）をアサートし、データ転送を
要求し、データをデータＦＩＦＯに書き込み、データＦ
ＩＦＯがエンプティでない限り、コピーエンジンへIFMD
TACK信号をアサートし、転送データを要求し、得たデー
タＦＩＦＯのデータを書き込む。

【０２７０】（ＩＯバスコントローラ）図５２は、ＩＯ
バスコントローラ５００２のブロック図である。

【０２７１】ＩＯバスコントローラ５００２は、Ｌバス
とＩＯバスのインターフェース部分である。

【０２７２】ＩＯバスマスタシーケンサ５２０１は、Ｉ
Ｏバスマスター時の動作を、ＩＯバススレーブシーケン
サ５２０２は、ＩＯバススレーブの時の動作を、それぞ
れ制御する。［コピーエンジンのマスター時の動作］バスセレクタユ
ニット５００１からのLbMReq信号のアサートにより、デ
ータ転送は開始される。転送の方向は、LbMReq信号と同
時にアサートされるバスセレクタユニット５００１から
のLbMRdNotWr信号により決まる。転送のサイズは、LbMR
eq信号と同時にアサートされるバスセレクタユニット５
００１からのLbBstCnt[1:0]信号により決まる。また、
転送のアドレスはLbMReq信号と同時にアサートされるバ
スセレクタユニット５００１からのLbMAddr[31:2]信号
により決まる。

【０２７３】ＩＯバスからの転送(LbMRdNotWr信号が０
の時）は、読み込み用データＦＩＦＯがフルであれば
（bRFifoFullがアサート）、フルでなくなるのを待ち、
ＩＯバスマスタシーケンサは、決められたＩＯバスの転
送を開始し、得たデータは、バスセレクタユニット５０
０１のデータＦＩＦＯに書き込む。

【０２７４】ＩＯバスヘの転送（LbMRdNotWr信号が１の
時）は、書き込み用データＦＩＦＯがエンプティであれ
ば（bWFifoEmptがアサート）、エンプティでなくなるの
を待ち、ＩＯバスマスタシーケンサは、決められたＩＯ
バスの転送を開始し、バスセレクタユニット５００１の
データＦＩＦＯから得たデータをＩＯバス上に送る。

【０２７５】（Ｇバスコントローラ）図５３は、Ｇバス
コントローラ５００３のブロック図である。

【０２７６】Ｇバスコントローラ５００３は、Ｌバスと
Ｇバスのインターフェース部分である。

【０２７７】Ｇバスマスタシーケンサ５３０１は、Ｇバ
スマスター時の動作を、Ｇバススレーブシーケンサ５３
０２は、Ｇバススレーブの時の動作を、それぞれ制御す
る。［コピーエンジンのマスター時の動作］バスセレクタユ
ニット５００１からのLbMReq信号のアサートにより、デ
ータ転送は開始される。転送の方向は、LbMReq信号と同
時にアサートされるバスセレクタユニット５００１から
のLbMRdNotWr信号により決まる。転送のサイズは、LbMR
eq信号と同時にアサートされるバスセレクタユニット５
００１からのLbBstCnt[1:0]信号により決まる。また、
転送のアドレスはLbMReq信号と同時にアサートされるバ
スセレクタユニット５００１からのLbMAddr[31:2]信号
により決まる。

【０２７８】Ｇバスからの転送(LgMRdNotWr信号が０の
時）は、読み込み用データＦＩＦＯがフルであれば（gR
FifoFullがアサート）フルでなくなるのを待ち、Ｇバス
マスタシーケンサは、決められたＧバスの転送を開始
し、得たデータは、バスセレクタユニット５００１の
データＦＩＦＯに書き込む。

【０２７９】Ｇバスヘの転送（LgMRdNotWr信号が１の
時）は、書き込み用データＦＩＦＯがエンプティであれ
ば（bWFifoEmptがアサート）、エンプティでなくなるの
を待ち、Ｇバスマスタシーケンサは、決められたＧバス
の転送を開始し、バスセレクタユニット５００１のデー
タＦＩＦＯから得たデータをＧバス上に送る。

【０２８０】２．１０．電力管理ユニット図５４は、電力管理ユニット４０９のブロック図であ
る。

【０２８１】ＤｏＥｎｇｉｎｅはＣＰＵを内蔵した大規
模なＡＳＩＣである。このため、内部のロジックが全部
同時に動作してしまうと、大量の熱を発生し、チップ自
体が破壊されてしまう恐れがある。これを防ぐために、
ＤｏＥｎｇｉｎｅは、ブロック毎の電力の管理、すなわ
ちパワーマネジメントを行ない、更にチップ全体の消費
電力量の監視を行なう。

【０２８２】パワーマネージメントは、それぞれのブロ
ックが各自個別に行なう。各ブロックの消費電力量の情
報は、パワーマネージメントレベルとして、電力管理ユ
ニット（ＰＭＵ）４０９に集められる。ＰＭＵ４０９で
は、各ブロックの消費電力量を合計し、その値が限界消
費電力を超えないように、ＤｏＥｎｇｉｎｅの各ブロッ
クの消費電力量を一括して監視する。

【０２８３】＜動作＞電力管理ブロックの動作は次の通
りである。・各ブロックは、４段階のパワーマネジメントレベルを
持つ。・ＰＭＵは、それぞれのレベルにおける消費電力の値を
レジスタとして持つ。このレベル構成及び消費電力の値
は、ＰＭ構成レジスタ５４０１に保持される。・ＰＭＵは、各ブロックからパワーマネジメントレベル
を２ビットのステータス信号として受け取り（後述）、
レジスタ５４０１に設定された値と照合させて各ブロッ
クの消費電力を知る。・ＰＭＵは各ブロックの消費電力を加算器５４０３で加
算し、ＤｏＥｎｇｉｎｅ全体の消費電力量をリアルタイ
ムに計算する。・算出された消費電力量は、構成レジスタ５４０１に設
定された消費電力のリミット値（ＰＭリミット）と比較
器５４０４で比較され、これを超えた場合には割込発生
器５４０５から割り込み信号を発行する。・このリミット値は２段階設定することができる。１段
階目は、本当の限界から少し余裕を持たせた値を設定し
ておく。この値を超えると、通常の割込み信号が発行さ
れる。ソフトウェアはこれを受けて、新たにブロックを
起動するような転送は始めないようにする。ただ、２段
階目のリミット値に達しない範囲内では、ソフトウェア
の管理の元で、新たなブロックを起動することができ
る。２段階目のリミット値は、デバイスが破壊される恐
れのある値を設定しておく。万が一、この値を超えてし
まった時には、ＮＭＩ（割込マスクが設定できない割り
込み）を発行して安全のためにシステムを停止させる。・割込み信号は、ＰＭＵの状態レジスタ５４０２をリー
ドすることで解除される。この状態レジスタ５４０２を
リードした時点からタイマカウントを始め、タイマがエ
クスパイアするまで消費電力量が戻らなければ、再び割
込み信号を発行する。このタイマの値の設定はＰＭＵの
構成レジスタ５４０１に設定される。

【０２８４】＜各ブロックのパワーマネージメント＞各
ブロックのパワーマネージメント制御は、ブロック毎に
自由に構成してよい。構成例の例を示す。

【０２８５】（構成例１）この例では、内部ロジックへ
のクロックをオン／オフすることにより、パワーマネジ
メントを行なっているので、消費電力のレベルは２段階
しか持っていない。このレベルをステータス信号として
電力管理ユニット４０９に送る。図５５にバスエージェ
ントのブロック図を示す。・バスエージェント５５０１は、各ユニット毎の内部ロ
ジック５５０２、アドレスをデコードするデコーダ５５
０３、クロックコントロール部５５０４、クロックゲー
ト５５０５を含む。・デコーダ５５０３とクロックコントロール部５５０４
は常に動作しており、パワーマネージメントコントロー
ルとして、バスのアクティビティーの監視、内部ロジッ
クへのクロックのゲーティングを行なっている。

【０２８６】＜クロックコントロール＞・バスエージェントは、バスのアクティビティーを検出
し、クロックのオン／オフを自動で行なう。・バスエージェントには、Sleep, Wake Up, Waitの３つ
のステートがある。・Sleepはバスエージェントにアクティビティーがな
く、クロックゲートクロックを停止させている状態であ
る。・Sleepの状態でも、デコーダ部５５０３、クロックコ
ントロール部５５０４は動作しており、バスをモニタリ
ングして、要求を待っている。・デコーダ５５０３が自分のアドレスを検出すると、ク
ロックゲート５５０５を開き、内部ロジックのクロック
を動作させ、バスの要求に応える。ステートはWake Up
に移行する。また、この状態を電力管理ユニット４０９
に通知する。・データ転送が終了すると、Waitステートに移行し、次
の要求を待つ。この時クロックは動作したままである。
要求があれば、Wake Upステートに戻り、転送を行な
う。また、要求を待っている間はタイマによりカウント
を行ない、要求がないままカウンタがタイムアップした
場合は、Sleepステートへ移り、クロックを停止させ
る。この状態も電力管理ユニット４０９に通知される。

【０２８７】以上のようにして、消費電力が所定値を越
えないように管理している。［その他の構成例］図９及び図１０で示したキャッシュ
の動作手順は、図５６及び図５７のようなものであって
もよい。

【０２８８】図５６においては、ＭＣバスよりデータ転
送が開始されると、その最初にＭＣバスで示されるｍＴ
Ｔｙｐｅ［６０：０］によってその転送をキャッシュオ
ンで行うかオフで行うか判断される。ここでは、転送が
バースト転送の時、そのバースト転送データ量がキャッ
シュの１ラインのデータ量より大か小かによって判断す
る。なお、キャッシュの１ラインは２５６ビット＝４バ
ースト分である。

【０２８９】図５６において、メモリコントローラは転
送の開始でｍＴＴｙｐｅ［３：０］をチェックし、ｍＴ
Ｔｙｐｅが示すバースト長が１／２／４であれば、キャ
ッシュオンで動作し、６／８／１６／２×１６／３×１
６／４×１６の場合はキャッシュオフで動作する。キャ
ッシュオンあるいはオフ後の動作は、図９及び図１０と
同様である。

【０２９０】また、図５８及び図５９のように、デバイ
スによってキャッシュのオンオフを切り替えることもで
きる。図５８において、メモリコントローラは転送の開
始でｍＴＴｙｐｅ［６：４］をチェックすることにより
転送要求デバイスを識別し、そのデバイスの転送要求を
キャッシュオンで動作するか、オフで動作するかを判断
するために、あらかじめ設定されている構成レジスタの
値を参照し、キャッシュオンで動作するか、オフで動作
するか決定する。キャッシュオンあるいはオフ後の動作
は、図９及び図１０と同様である。構成レジスタの設定
は、ハードウエア的に決定（変更不可）していも良い
し、ソフトウエアで書換え可能にしてもよい。

【０２９１】

【発明の効果】以上説明したように、本発明では、DMA
を連続して行う場合に、ソフトウェアがバスマスタが変
わる都度介入するのではなく、最初に一括してソフトウ
ェアがバスアービタにDMAの開始させる条件と終了させ
る条件とを設定しておき、バスマスタにもDMAの設定を
行っておくことで、後はバスアービタが順序をコントロ
ールしながら一連の処理を行うことができる。これによ
り、処理毎のソフトウェアの介入が必要なくなる。ま
た、いちいちメモリに書き戻す必要がないため、データ
がバスを使用する回数が少なくなり、全体としての処理
速度が向上する。

【０２９２】また、クロスバススイッチにより要求に応
じて接続するバスを切り替え、最適なバスを選んでデー
タの転送を行うことができる。さらに、バスの構成を柔
軟にし、更にマスタとスレーブとが重複しないのであれ
ば、複数のバスの接続を並列に行えるようにして、バス
の使用効率を向上させることができる。

【０２９３】また、複数のバスのそれぞれに接続された
バスマスタについて、それらがバスの使用権を得た順に
メモリにアクセスするように制御することができる。そ
のため、時間経過に伴う処理順序を適正に保つことがで
きる。

【０２９４】また、転送速度が高速なバーストモードで
はキャッシュを用いず、シングルモードでキャッシュを
使用するため、キャッシュされた大量のデータが無駄に
なる事態を防止してキャッシュの使用効率を向上させ、
メモリへのデータ転送速度が向上する。

【０２９５】また、各バスマスタが使用するバスを、バ
スの使用状況やバス要求の優先度、バスの性能、転送す
るデータがバスに適合するか否かなどを動的に決定して
選択するため、バスの効率を向上させることができる。

【０２９６】また、回路の各ブロックの動作状態を監視
して消費電力を抑制し、さらに、予備的な警告と危険な
事態とで別々な割込み信号で通報するため、大量の熱の
発生を抑制し、装置の熱による破壊を防止することがで
きる。

【０２９７】

【図面の簡単な説明】

【図１】ＤｏＥｎｇｉｎｅを用いた装置あるいはシステ
ムの構成例の図である。

【図２】ＤｏＥｎｇｉｎｅを用いた装置あるいはシステ
ムの構成例の図である。

【図３】ＤｏＥｎｇｉｎｅを用いた装置あるいはシステ
ムの構成例の図である。

【図４】ＤｏＥｎｇｉｎｅのブロック図である

【図５】キャッシュメモリコントローラの３つのステー
トを示す図である。

【図６】インタラプトコントローラ４１０のブロック図
である。

【図７】メモリコントローラ４０３のブロック図であ
る。

【図８】キャッシュコントローラ７０６を中心とする詳
細なブロック図である。

【図９】ＭＣバスよりメモリリード／ライト転送が要求
された場合のキャッシュの動作を示すフローチャートで
ある。

【図１０】ＭＣバスよりメモリリード／ライト転送が要
求された場合のキャッシュの動作を示すフローチャート
である。

【図１１】ＲＯＭ／ＲＡＭコントローラ７０７の構成を
示す図である。

【図１２】ＣＰＵからのバースト読み出しのタイミング
を示すタイミング図である。

【図１３】ＣＰＵからのバースト書き込みのタイミング
を示すタイミング図である。

【図１４】Ｇバスデバイスからのバースト読み出しのタ
イミングを示すタイミング図である。

【図１５】Ｇバスデバイスからのバースト書き込みのタ
イミングを示すタイミング図である。

【図１６】メモリフロントキャッシュにヒットした場合
のシングル読み出しのタイミングを示すタイミング図で
ある。

【図１７】メモリフロントキャッシュにヒットしなかっ
た場合のシングル読み出しのタイミングを示すタイミン
グ図である。

【図１８】メモリフロントキャッシュにヒットした場合
のシングル書き込みのタイミングを示すタイミング図で
ある。

【図１９】メモリフロントキャッシュにヒットしなかっ
た場合のシングル書き込みのタイミングを示すタイミン
グ図である。

【図２０】システムバスブリッジ（ＳＢＢ）４０２のブ
ロック図である。

【図２１】ＩＯバスインターフェースのブロック図であ
る。

【図２２】Ｇバスインターフェース２００６のブロック
図である。

【図２３】仮想メモリマップ、物理メモリマップ、Ｇバ
スのアドレス空間でのメモリマップ、ＩＯバスのアドレ
ス空間でのメモリマップの図である。

【図２４】レジスタ等を含む図２３における斜線部の５
１２メガバイトを示すマップの図である。

【図２５】アドレススイッチ２００３のブロック図であ
る。

【図２６】データスイッチ２００４のブロック図であ
る。

【図２７】Ｇバスからの書き込み／読み出しサイクルの
タイミング図である。

【図２８】Ｇバスのバースト停止サイクルのタイミング
図である。

【図２９】Ｇバスのトランザクション停止サイクルのタ
イミング図である。

【図３０】Ｇバスのトランザクション停止サイクルのタ
イミング図である。

【図３１】Ｇバスのトランザクション停止サイクルのタ
イミング図である。

【図３２】Ｇバスのトランザクション停止サイクルのタ
イミング図である。

【図３３】ＰＣＩバスインターフェース４１６のブロッ
ク図である。

【図３４】Ｇバスアービタ（ＧＢＡ）４０６のブロック
図である。

【図３５】ＤｏＥｎｇｉｎｅ４００内におけるＧバス４
０４を中心とする、Ｇバス上のバスマスタによるDMAに
係るブロック図である。

【図３６】連続してバスを使用する回数が、バスマスタ
１〜４のすべてについて１に設定されている場合の公平
アービトレーションモード（フェアモード）の例を示す
図である。

【図３７】連続してバスを使用する回数が、バスマスタ
１についてのみ２であり、他のバスマスタは１に設定さ
れている場合の公平アービトレーションモードの例を示
す図である。

【図３８】連続してバスを使用する回数がそれぞれ１ず
つであり、バスマスタ１が優先バスマスタと設定されて
いる場合の優先アービトレーションモードの例を示す図
である。

【図３９】バスマスタ１からのバス要求により、バスマ
スタ４のバス要求が許可されているにもかかわらず中断
された例を示す図である。

【図４０】ＩＯバスアービタ４０７のブロック図であ
る。

【図４１】同期ユニット４００１のブロック図である。

【図４２】同期ユニット内の一つコンペアユニットの図
である。

【図４３】スキャナ／プリンタコントローラ４０８のブ
ロック図である。

【図４４】スキャナ／ビデオ同期制御ユニット４３０６
のブロック図である。

【図４５】プリンタ／ビデオ同期制御ユニット４３０７
のブロック図である。

【図４６】スキャナＦＩＦＯコントローラのブロック図
である。

【図４７】プリンタＦＩＦＯコントローラ４３１２のブ
ロック図である。

【図４８】データ転送制御ユニット４３０２のブロック
図である。

【図４９】チェインコントローラ４８０１のブロック図
である。

【図５０】Ｇバス/ＩＯバスインターフェースユニット
４３０１のブロック図である。

【図５１】バスセレクタユニット５００１のブロック図
である。

【図５２】ＩＯバスコントローラ５００２のブロック図
である。

【図５３】Ｇバスコントローラ５００３のブロック図で
ある。

【図５４】電力管理ユニット４０９のブロック図であ
る。

【図５５】バスエージェントのブロック図である。

【図５６】ＭＣバスよりメモリリード／ライト転送が要
求された場合のキャッシュの動作の他の例を示すフロー
チャートである。

【図５７】ＭＣバスよりメモリリード／ライト転送が要
求された場合のキャッシュの動作の他の例を示すフロー
チャートである。

【図５８】ＭＣバスよりメモリリード／ライト転送が要
求された場合のキャッシュの動作の他の例を示すフロー
チャートである。

【図５９】ＭＣバスよりメモリリード／ライト転送が要
求された場合のキャッシュの動作の他の例を示すフロー
チャートである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者横山登東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者加藤勝則東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】少なくとも１つのバスと、該バスに接続された複数のバスマスタと、前記複数のバスマスタそれぞれに対してバス使用権の付
与の開始条件と終了条件とを記憶する手段と、前記複数のバスマスタからバスの使用要求があると、前
記条件にしたがって前記複数のバスマスタのバス使用権
の付与を開始し、終了するバス調停手段とを備えること
を特徴とするバス管理装置。
【請求項２】前記複数のバスマスタの順序を記憶する
第２の記憶手段を更に備え、前記バス調停手段は、前記
順序と前記開始条件とを満足したバスマスタにバス使用
権の付与を開始し、バス使用権を与えられており、前記
終了条件を満足したバスマスタのバス使用権の付与を終
了することを特徴とする請求項１に記載のバス管理装
置。
【請求項３】優先順次モードと完全順次モードとを表
すモード設定手段を更に備え、前記バス調停手段は、優
先順次モードにおいては、前記記憶手段にバス使用権の
付与の開始条件と終了条件とが記憶されたバスマスタ
を、それ以外のバスマスタに対して優先的にバスの使用
権を付与し、完全順次モードにおいては、前記記憶手段
にバス使用権の付与の開始条件と終了条件とが記憶され
ていないバスマスタに対してはバスの使用権を付与しな
いことを特徴とする請求項１または２に記載のバス管理
装置。
【請求項４】少なくとも４つのバスと、前記バスに接続されたバスマスタと、前記バス同士の接続を、前記バスのそれぞれに接続され
たバスマスタのバスの要求に応じて切り替える切り替え
手段とを備えることを特徴とするバス管理装置。
【請求項５】前記少なくとも４つのバスの内のひとつ
にはメモリが、他のバスにはそれぞれ少なくとも１つの
バスマスタが接続されていることを特徴とする請求項４
に記載のバス管理装置。
【請求項６】前記バスは、メモリに接続されたバス
と、プロセッサに接続されたバスと、入出力機器に接続
された少なくとも２つのバスを含み、前記切り替え手段
は、プロセッサに接続されたバスと入出力機器に接続さ
れたバスとからの接続要求を調停することを特徴とする
請求項５に記載のバス管理装置。
【請求項７】前記切り替え手段は、前記メモリに接続
されたバスと前記入出力機器に接続された一方のバス
と、前記プロセッサに接続されたバスと前記入出力機器
に接続された他方のバスとのそれぞれを、並列的に接続
することを特徴とする請求項６に記載のバス管理装置。
【請求項８】前記切り替え手段は、前記プロセッサか
らのメモリあるいは入出力に対する接続要求と、前記入
出力バスそれぞれからメモリに対する接続要求とを調停
し、バス同士の接続を切り替えることを特徴とする請求
項６に記載のバス管理装置。
【請求項９】画像データの入力及び出力を行う画像入
出力機器を制御する制御部を更に備え、該制御部は、前
記入出力機器に接続された２つのバスに接続され、選択
的にいずれかを用いることを特徴とする請求項４に記載
のバス管理装置。
【請求項１０】それぞれにバスマスタを備えた少なく
とも２つのバスと、前記バスを介してアクセスされるメモリと、前記バスそれぞれに接続され、当該バスのバスマスタに
よるバス要求を調停し、そのいずれかにバス使用権を付
与する調停手段と、前記バスそれぞれについてバス使用権を付与された複数
のバスマスタが同一のあて先に書き込みを行う場合、そ
れらバスマスタのうち、もっとも早くバス要求を出した
バスマスタ以外のバスマスタに対するバス使用権を停止
させるよう、前記調停手段に対して通知するバス同期手
段とを備えることを特徴とするバス管理装置。
【請求項１１】前記バス同期手段は、前記各バスのバ
スマスタがバス要求を出した時刻を記憶し、バス要求と
ともに指定されたアドレスを比較して一致した場合には
前記記憶された時刻を比較し、もっとも速い時刻のバス
要求でないバス要求を出したバスマスタを停止させるこ
とを特徴とする請求項１０に記載のバス管理装置。
【請求項１２】それぞれがバスの調停手段を有する少
なくとも２つのバスと、前記バスに接続されたバスマスタと、前記バスの状態と、前記バスマスタから出されるバス要
求の情報とを判定し、前記バスのうちいずれを使用する
か決定する決定手段とを備えることを特徴とするバス管
理装置。
【請求項１３】前記バス要求の情報には、バス要求の
優先度とデータの転送先と転送サイズとを含み、前記バ
スの状態には、各バスの使用状態を含み、前記決定手段
は、要求された前記転送先と転送サイズとが許されるバ
スがひとつの場合にはそのバスを使用するものと決定
し、複数ある場合には、転送速度の速い方のバスを優先
的に使用するよう決定することを特徴とする請求項１２
に記載のバス管理装置。
【請求項１４】単一の半導体基板上に形成されてなる
ことを特徴とする請求項１乃至１３のいずれかに記載の
バス管理装置。
【請求項１５】連続したロケーションへのデータ転送
を行うバーストモードを支援するメモリと、前記メモリの前段にあって、該メモリと交換されるデー
タを一旦蓄積するキャッシュメモリを備えたメモリ制御
手段とを備え、前記メモリ制御手段は、前記メモリへのデータ転送がバ
−ストモードであればキャッシュを介さずに直接前記メ
モリへデータを転送し、シングルモードであれば一旦キ
ャッシュにデータを書き込むようキャッシュメモリを制
御することを特徴とするメモリ管理装置。
【請求項１６】連続したロケーションへのデータ転送
を行うバーストモードを支援するメモリと、前記メモリの前段にあって、該メモリと交換されるデー
タを一旦蓄積するキャッシュメモリを備えたメモリ制御
手段と、前記メモリへアクセスする複数のバスマスタとを備え、前記メモリ制御手段は、前記メモリへのデータ転送をし
ようとするバスマスタに応じて、キャッシュを介さずに
直接前記メモリへデータを転送するか、一旦キャッシュ
にデータを書き込んでメモリへデータを転送するか制御
することを特徴とするメモリ管理装置。
【請求項１７】前記メモリ制御手段は、前記バスマス
タの識別子と、それに対応して、キャッシュを介さずに
直接前記メモリへデータを転送するか、一旦キャッシュ
にデータを書き込んでメモリへデータを転送するかの別
を記憶する再書込み可能なテーブルを備えることを特徴
とする請求項１６に記載のメモリ管理装置。
【請求項１８】前記メモリは、シンクロナスＤＲＡＭ
であることを特徴とする請求項１５乃至１７のいずれか
に記載のメモリ管理装置。
【請求項１９】前記メモリ制御手段は、単一の半導体
基板上に形成された電気回路であることを特徴とする請
求項１５乃至１８のいずれかに記載のメモリ管理装置。
【請求項２０】制御部により制御された複数の回路ブ
ロックを含む電気回路の消費電力を制御する電力管理装
置であって、各ブロックの動作状態を監視する状態監視手段と、動作状態にあるブロックの消費電力を加算する加算手段
と、加算された電力を所定の閾値と比較し、閾値を越えたこ
とを前記制御部に通知する通報手段とを備えることを特
徴とする電力管理装置。
【請求項２１】前記通報手段は、前記閾値として互い
に異なる複数の値を有し、各閾値ごとの比較結果に応じ
て、通知を行うことを特徴とする請求項２０に記載の電
力管理装置。
【請求項２２】経過時間を測定する計時手段を更に備
え、前記通報手段は、前記通知を行ってから、各ブロッ
クの動作状態が変わらないまま所定時間経過すると再度
通知を繰り返すことを特徴とする請求項２０または２１
に記載の電力管理装置。
【請求項２３】前記閾値は、前記制御部により書き換
えられることを特徴とする請求項２０に記載の電力管理
装置。
【請求項２４】請求項１乃至１４のいずれかに記載の
バス管理装置を備え、該バス管理装置により、画像入力
装置及び画像出力装置が接続されたバスを管理すること
を特徴とする複合機器の制御装置。
【請求項２５】請求項１５乃至１９のいずれかに記載
のメモリ管理装置を備えることを特徴とする複合機器の
制御装置。
【請求項２６】請求項２０乃至２３のいずれかに記載
の電力管理装置を備えることを特徴とする複合機器の制
御装置。