TW569093B - System and method for providing concurrent row and column commands - Google Patents
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Description
發明背景 1. 發明技術範f 本發明係關於一種記憶體系統,特別的是,關於一種利 用为離的裝置選擇機制在記憶體系統中提供同時行與列命 令之糸統及方法。 2. 相關技藝說明_ 般的i己憶體系統包括一記憶體控制器及與其耦合之記一 憶體裝置,例如動態隨機存取記憶體(DRAM)裝置。在部份 系統中,處理器會執行記憶體控制器功能。如此處所使 用,該專有名詞記憶體控制器包括這類處理器在内。通常 該d憶體裝置都會放置於記憶體模組上,而該記憶體模組 則會透過一記憶體介面連接到該記憶體控制器。該記憶體 介面提供該記憶體控制器與該記憶體裝置之間的通信。舉 例^說二^圮憶體介面包括晶片選擇線,位址匯流排線, 命令信號線,及資料匯流排線。 〜 對於向效能電腦需求的增加使得需要有更快速及更有效 率的記憶體系統。當執行來自電腦的中央處理單元(cpu)中 的才曰令時’資訊及資料會持續地從該記憶體控制器傳送到 該纪憶體裝置,反之亦然。當電腦處於高工作負載並且同 時執行多個應用時,便經常會造成記憶體系統中的密集的 讀取與鳶入流量。因為資料會經常地在該記憶體控制器及一 該圮憶體裝置之間移動,所以提高記憶體系統效能的其中 一種方法是改善該資料匯流排線中的資料頻寬以及該命令 信號線中的命令頻寬。該資料頻寬及該命令頻寬可以分別 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 569093 A7
視為在某-時間’從該記憶體控制器傳送到該記 或是從該記憶體裝置傳送到該q 心 _ θ 的資料及命令 的歎重。 即使部份先前技藝中的記憶體,例如雙倍資料率一同步 DRAM (DDR),的最大資料頻寬約為每秒1 6個十億位元 組,但'通常這些先前記憶體系統在大部份的電腦應用中 只能夠額65%的效能。部份是因為該記憶體控制器在發-出其它命令之前必須花費時間等待該記憶體裝置準備就緒 Wady)。舉例來說,在DDR系統可以進行讀取運算之前, 含有所要讀取之資料的記憶體裝置部份必須預先充電(, charged)並且啟動。在對該可用之部份充電及啟動之後,會 有一時間的限制,就是在該部份開始進行下一個運算之 月,J,該DDR系統必須等待。此時間限制通常稱為似〇,其 代^列解碼時間(R〇w to Column Decode)或是延遲。 圖1所示的係先前技藝DDR系統中時序圖的示意實例。在 此實例中,該DDR系統需要從記憶體裝置中的兩個分離子 陣列進行讀取。在該時序圖的上方信號代表的是傳送到該 δ己憶體裝置的單晶片選擇信號1〇。在該時序圖的下方信號 代表的是從該記憶體控制器所發出的命令信號2〇。當該晶 片選擇信號1 0為低準位時,該記憶體控制器會選擇該記憶 體裝置以'執行該適當的命令。此處,該記憶體控制器會送一 出第一讀取命令2 2#以從該記憶體裝置的第一子陣列讀取資 料’送出一預先充電命令23及一啟動命令24以對該記憶體 裝置的第二子陣列進行預先充電並且啟動,及送出讀取命 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) _ -1 _ -1569093 A7 B7 五、發明説明(3 令2 8以從該記憶體裝置的第二子陣列讀取資料。圖中所示 的命令時序係天生的(in nature),因為該時序關係的時脈數 量會隨著各種因素而改變,包括該裝置的速率等級,運算 頻率,所含記憶體的數量。由於該!)!);^記憶體系統的天生 限制,因此該讀取及預先充電命令22 , 23只能夠循序地 (sequentially)執行。時序區塊26的長度代表的是開始將該 第二讀取命令2 8送到該第二子陣列之前該系統必須等待的一 時間限制tRCD。因為該DDR系統必須循序地執行這些命令 並且在開始第二命令之前等待該tRCD的經過,所以在該記 隐體裝置與該s己憶體控制器之間的資料匯流排線在傳送該 第一讀取命令所讀取之資料及傳送該第二讀取命令所讀取 之資料之間會保持空白(empty)。在該預先充電,該啟動階 段及該tRCD時間限制期間並不會使用到該資料匯流排線。 因’該二考' 料匯流排線並不經常使用,所以資料頻寬受到 限制。 ^ 在其它的記憶體系統中,例如Rambus DRAM (RDRAM) 糸統’已經發展出提南資料頻寬效能的解決方案。在該 RDRAM系統中,並不會在一個時脈中從記憶體控制器傳送 一個命令到一記憶體裝置中,而是以封包格式(packet format)以傳送命令。該命令封包會在多個時脈中送到記憶 體裝置β,通常是在八個時脈邊緣,每個時脈邊緣係用以一 傳送該封包的一部份。該命令封包,具有大體積(large size)’可以編碼資訊使得同時執行行與列命令,與d d R系 統中循序進行不同。舉例來說,預先充電或是啟動係一列 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 569093 A7 B7 五、發明説明(4 ) 命令,而取讀則係一行命令。這樣可以改善命令頻寬並且 讓資料頻寬的利用更有效率。不過,因為需要多個時脈以 傳送該封包,所以會有固定的延遲產生。舉例來說,在 百萬赫茲的系統中,八個時脈邊緣需要丨〇奈秒以傳送該命 令封包。所以’需要有一種系統及方法用以提供同時行與 列命令以便能夠改善資料頻寬又不會產生延遲。 圖式簡單^明 _ 圖1所示的係先前技藝DDR*統中時序圖的示意實例·; 圖2所示的係一主機板等級的記憶體系統,其中本發明的 實例可以運作; 圖3所示的係圖2中記憶體系統層狀結構(hierarchical structure)的示意圖; 圖4所示的係根據本發明實例的記憶體系統; ^5所_^係根據本發明實例的記憶體系統中時序圖的示 意實例;及 圖6所示的係用以操作根據本發明實例的記憶體系統之過 程。 詳細說明 圖2所示的係一主機板等級的記憶體系統,其中本發明的 實例可以運作。該記憶體系統包括一記憶體控制器110及記 憶體裝差130-145 ,例如DRAM裝置。舉例來說,該記憶體— 控制器110可以是一晶片組或是中央處理單元,並且可以用 以傳送不同的資訊_例如資料,位址資訊,及命令資訊-到該 吕己憶體裝置130-145中。該記憶體控制器還可以用以從該記 t紙張尺度適财國@家標準(CNS) A4規格(2igχ ^公爱) --
裝 玎
k 569093 A7 _____ B7 五、發明説明(5 ) 憶體裝置130-145中接收資料支狀態資訊。在該記憶體系統 中’該記憶體控制器110係存在於主機板2〇〇中。該記憶體 裝置130-145係存在於記憶體模組150,155。該記憶體模組 150 ’ 155會透過連接器16〇,165連接到該主機板2〇〇。該 記憶體裝置130,135係存在於該第一記憶體模組15〇中,而 該記憶體7裝置140,145則係存在於該第二記憶體模組丨5 5 中。在其^它本發明可以運作的記憶體系統中,該記憶體模-組150,155中的記憶體裝置130_145的安排可以不同,而且 該記憶體控制器110所控制的記憶體裝置可以多於或是少於 圖2中所示的。外部缓衝器或是暫存器(圖中未顯示)可以放 置於該記憶體系統中的該記憶體控制器1丨〇與該記憶體裝置 130-145之間,以降低從該記憶體控制器11〇所看見的阻抗 並且改善該記憶體系統的電子特性。 t個體裝置130-145可以視為一具有一單元表(table of cells)的記憶體陣列。這些單元係由含有電量的小型電容 一 β所組成,並且含有一個或是多個資料位元,隨著該記憶 體裝置130-145的排列而定。每個記憶體裝置13〇-145,如 圖2中的主機板等級所示,稱之為主機板中的記憶體邏輯 列,或是一群rank (“Rank”)。如所示,記憶體裝置13〇為 Rank 0,記憶體裝置13^Rank 1,記憶體裝置^為尺^ 2,記憶k裝置145為Rank 3。通常,在每個以以中的記憶一 體單元陣列會劃分成幾個子陣列。這些每個子陣列稱之為 一排bank (“Bank”)。在記憶體裝置等級,每排會劃分成幾 個記憶體單元陣列,並且可以視為式一具有N列記憶體的記 __- 8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)’ --- 569093 A7 B7 五、發明説明(6 ) 憶體單元子陣列,每列劃分成Μ行。 圖3所示的係圖2中記憶體系統層狀結構的示意圖。信號 會從該記憶體控制器1 1 0經由該層狀傳送到該記憶體裝置 13 0-145中的元件。該層狀的最上層係該記憶體控制器 1 1 0。該層狀的第二層係由Ranks所組成,舉例來說,本實 例中的Ranks 0-3。在其他實施例中,可以是XRank(s),其 中X是整教該層狀的第三層則係Banks。在該實例中,每個 一 Rank會劃分成幾個Banks,舉例來說,Banks 0-Y,其中Y 係一整數。Rank 0具有Banks 0-Y,而Ranks 1-3也是。該層 狀的第三層包括每個Rank中每一 Bank的列(“Row”)。假設 每個Bank具有N列的記憶體的話,其中N係一整數,每個 Rank中的每個Bank便會與Rows 0-N有關。舉例來說,Rank 0,Bank 0會與Rank 0,Bank 0的Rows 0-N有關。該層狀的 第四層則包括每一 Rank中每一 Bank之每一 Row的行 (“ Column ”)。假設每個R 〇 w具有Μ行的記憶體的話,其中Μ 係一整數、,每個Rank中的每個Bank之每一 Row便會與 Columns 0-M 有關。舉例來說,Rank 0,Bank 0,Row 0 會 與 Rank 0,Bank 0,Row 0 的 Columns 0-M 有關。似乎可以 定義一種記憶體系統使得Rows不必再細分成Banks,而該層 狀的第三層包括行同時該層狀結構的第四層包括列,或是 將Ranks細分成不同數量的Banks,Rows,及/或Columns。 — 圖4所示的係根據本發明實例的記憶體系統。該記憶體系 統包括一記憶體控制器1 10,記憶體裝置130_ 145,及將該 記憶體控制器1 10耦合至該記憶體裝置130-145的通信線。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 569093 A7 B7
五、發明説明(7 在其它實例中,記憶體裝置可能比圖4中所示的多或是少。 該通信線包括連接到記憶體裝置1 3 0,或是Rank 0,的行 晶片選擇50(CCS0)及列晶片選擇60(RCS0)信號線。行晶 片選擇52,54,5 6(CCS1,CCS2,CCS3)及列晶片選擇 62,64,66(RCS1,RCS2,RCS3)信號線。則會分別提供 給該§己憶體裝置135 ’ 140,145(或是Rank 1,2,3)。關 於該晶>Γ選擇所指的係任何一種可以選擇一特定記憶體裝〜 置,一記憶體裝置之特定部份,或是一群記憶體裝置的信 號。可以視為是一種信號使得被選取的裝置或是部份會去 注意到命令的輸入。在此實例中,每個記憶體裝置,或是 每個Rank具有兩個晶片選擇-一個行晶片選擇及一個列晶片 選擇-所以該記憶體系統中共有八個晶片選擇。在其它的實 例中’因為記憶體裝置的數量或是每個記憶體裝置中的晶 片^^擇-ti會改變’所以晶片選擇的數量可能會比較多或 是比較少。該通信線尚包括用以傳送行命令7 〇,行位址 ‘ 7 5,列命令8 0,及列位址8 5的匯流排。該四條信號/匯流 排線各會將其信號傳送到全部的記憶體裝置130_145中。為 了續化’圖4中將用以傳送^亍命令7 〇及行位址7 5的匯流排用 一條匯流排表示,圖4中將用以傳送列命令8 〇及列位址8 5的 匯流排用一條匯流排表示。在其它的實例中,行命令,行 位址’歹’j命令,及列位址個別的信號/匯流排線會提供給 一 母個§己憶體裝置或是Rank以分開控制個別的記憶體裝置 130-145 。 記憶體裝置,或是Rank,中的雙晶片選擇係作為該記憶 -10 -本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 569093 A7 B7 五、發明説明(8 體裝置130-145中的兩種運算使用:列運算及行運算。列運 异可以視為是一種有關於或是影響該記憶體裝置130-145之 該記憶體陣列中的列的運算,或是一種選擇或是使用該記 憶體陣列中的一列或是數列的運算。列運算實例包括預先 充電運算及啟動運算。基本上該預先充電運算係準備該 Bank(s)使其可以進行讀取運算。在讀取運算進行之前,該 預先充電'運算會將該記憶體裝置中一子陣列内的位元線 -上,通常稱之為一個B an k,的電量提高。接著該啟動運算 會選擇該子陣列中的一特殊列,其中含有所要讀取的資 料,並且將該特殊列中的内容放進一頁暫存器中(page register)。從該頁暫存器中,可以擷取出所要讀取的資料透 過該資料匯流排傳送到該記憶體控制器丨丨〇中。 行運算實例包括讀取運算及寫入運算。各種讀取運算及 寫^運變化也可以視為行運算,例如不需要預先充電 的讀取運算。為了從該記憶體裝置13〇的子陣列的特殊列中一 進行讀取,介於含有該特殊列的某一3“]<的各列之間的位 元線,如果沒有預先充電的話必須先予以預先充電。在預 先充電之後,也需要啟動該子陣列中的該特殊列。在執行 凡列。卩令預先充電及啟動之後,所要讀取的資料便會存在 於該頁暫存器中’準備好進行讀取。接著便會發出一行命 令讀取以讀取該頁暫存器中的行,選擇並且擷取儲存於該一 頁暫存器中含有所要讀取的資料。如果接著需要儲存於該 頁暫存器中的另-資料的話,便會發出另_行命令讀取。 因為該頁暫存器中已經含有所需要的資料信號料,所以不 569093 A7 _____ B7 五、發明説明(9 ) 而要預先充電或是啟動。不過,如果下一個要讀取之資料 係儲存於該子陣列的其它列或是其它子陣列中的話,那麼 在徒該其它列中讀取資料之前便必須先對位元線預先充電 並且起對该其它列。舉例來說,該記憶體系統可能需要先 從 Rank 0 ’ Bank 〇,R〇w 〇 讀取然後從 Rank 〇,Bank !, R〇W 2讀取。如果Rank 0,Bank 1的頁暫存器目前已經被佔 用的活,便必須進行預先充電。如果預先充電已經完成並一 且Rank 0,Bank 1的頁暫存器目前未被佔用的話,那麼便 /、而要啟動Row 2。利用列命令及行命令組合的過程會不斷 地重複直到已經要求並且收到全部的資料為止。寫入運算 的執行係透過相似的列命令及行命令組合。 每個圯憶體裝置(或是Rank)中所具有的雙晶片選擇及提 供行命令70,行位址75,列命令8〇及列位址85可以讓該記 ''Sss-^v 门時歹 i /、^TT* P "7 。利用圖4所示的排 列,該記憶體控制器110會同時提供一 RCS〇 5〇,一 CCS〇 一 60,行命令70,行位址75,列命令80及列位址85給該記憶 體裝置130,或是Rank 〇。同時提供rcs〇 50及CCS0 60讓 該δ己憶體系統可以在該記憶體裝置1 3 〇,或是Rank 〇中執行 同時列與行命令。在該先前技藝DDR記憶體系統中,只提 供一個晶片選擇或是同一時間只能執行一個列運算或是一 個行運算。與該DDR記憶體系統不同的是,DCJR中的列運〜 算與行運算必須分開並且循序執行,但是根據本發明記憶 體系統的實例提供同時的列與行運算。舉例來說,本發明 的記憶體系統會執行一個行命令以讀取Rank 〇中該記憶體 -12 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) ' ----- 569093 A7 _ _ B7 五、發明説明(1〇~~) _ " 陣列中的第一部份,同時執行一個列命令對Rank 〇中該記 憶體陣列中的第二部份進行預先充電以便準備該第二部份 進行後面的讀取。這樣可以提高該命令頻寬,並且因為同 一時間發出更多的命令可以於期間轉變成更多的資料以傳_ 送,所以便會提高該資料頻寬。 圖5所示的係根據本發明實例的記憶體系統中時序圖的示 意實例。一該時序圖所示的係在本發明實例中提供同時列與一、 行命令的效應。在此實例中,該記憶體系統會發出讀取命 7以§貝取存在於該δ己憶體裝置13〇 ’或是Rank 〇中特殊部份 的資料,接著會發出另一個讀取命令以讀取存在於該記憶 體裝置1 3 0中另一特殊的資料。特別的是,該記憶體控制器 會針對包含於具有來自Rank 0,Bank 0,Row 0的資料的頁 暫存器中的資料發出一第一讀取要求,並且對包含於Rank 1,jank^L,Row 1,Column 5的資料發出一第二讀取要 求。在此情況中’假設Rank 1,Bank 2的頁暫存器係目前 所使用的並且需要預先充電。因為該第二讀取並不讀取已 經包含於該頁暫存器中的資料,所以在從Rank !,Bank 2 中讀取資料之前’必須先對Rank 1,Bank 2進行預先充電 並且啟動。 圖5之時序圖中的第一個信號代表的是CCS0,其選擇 Rank 〇¥是記憶體裝置130,並且當CCS 0為低準位時會在 一 Rank 0中執行行命令。時序圖中的第二個信號代表的是 CCS1,其選擇Rank 1或是記憶體裝置135,並且當CCS 1 為低準位時會在Rank 1中執行行命令。在其它實例中,可 ____- 13 -_ 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 569093 A7 _._ _B7__ 五、發明説明(12 ) " 表示該列命令預先充電係針對Rank 1。在該CA 75中的區 塊76會提供要從Rank 〇,Bank 0,Row 0中讀取之資料的 行位址。在此實例中,區塊76表示“collinin 0,,,因此會從 Rank 0中讀取並且擷取Rank 〇,Bank 0,Row 0,及 Column 0中的資料。rA 85中的區塊86提供要進行預先充 電的列位址。在此實例中,該區塊86表示“Bank 2”,所以 會對Rani 1,Bank 2預先充電。因為該雙晶片選擇及分離 一 命令及位址線係針對列運算及行運算,所以不會循序地執 行一個列命令及一個行命令。相反地,會在相同的時脈 中’舉例來說,在400百萬赫茲的系統中的2·5個奈秒内, 同時發出。假設不會發生衝突,在相同的時脈中可以在該 記憶體系統的任一位置同時執行列與行運算。因此,該命 令係以更精簡的方式發出,所以其命令頻寬獲得改善。 I為列^令及行命令會同時發出,因此在發出列命令之 前不需要等待一行命令的完成。有時候,發出行命令的同 時發出列命令會有好處,如圖5所示。當從Rank 〇,Bank 〇 ’ Row 0讀取一行時,會發出該預先充電命令,其跟隨 在啟動命令82後面,用以對從Rank 1,Bank 2進行預先充 電。因為該列命令預先充電81不必跟隨在該行命令讀取71 後面’因此下一個行命令讀取72發出的時間與該列命令預 先充電8 1必須跟隨在該行命令讀取7丨後面的情況比較起來一 會早了一個時脈。這樣可以將該行命令讀取72拉近(pull in) 一個時脈,其可以轉變成提早於該資料匯流排線中傳送下 一個讀取_資料。換言之,同時列與行運算可以於發出第一 ____ - 15 ·_ 本紙張尺度適用中國國家標準(CNS)八4規格(21GX297公爱) 569093 A7 B7 五、發明説明(13 ) ^ 一~ 個讀取命令71之後較早發出第二個讀取命令72。這樣會縮 短命令於該CCMD 70的傳送時間,改善了命令頻寬。 因為資料不出現於該資料匯流排線上的時間減少了,所 以資料頻寬同樣可以獲得改善。當資料於該資料匯流排線 上傳送時,該資料匯流排線便處於忙碌狀態。在圖5所示的 實例中’當分別發出該第一讀取命令71及發出該第二讀取 命令72將'該第一讀取-資料及該第二讀取-資料傳送到該記 憶體控制器1 1 0時,該資料匯流排線會處於忙碌狀態。不 過’在該第一讀取命令71及該第二讀取命令72之間,因為 Rank 1 ’ Bank 2必須啟動並且在Rank 1,Bank 2可以接收 該第二讀取命令72之前必須經過時間限制tRP,所以該資料 匯流排線並不處於忙碌狀態。在圖5中,在RCMD 80中的區 塊82代表的是一啟動命令而該區塊83的長度則表示tRCD時 間限制的長度。RA 85中的區塊8 7會提供一全列(full row) 位址’ Row 1 ’給該啟動命令8 2用以啟動Rank 1,Bank 2,Row 1。該第二讀取命令72帶有區塊77中行位址 “Column 5” 用以讀取 Rank 1,Bank 2,Row 1,Column 5。藉由發出該列命令預先充電81連同該行命令讀取71, Rank 1,Bank 2可以提早一個時脈接收該第二讀取命令 72,因此可以提早一個時脈晶由該資料匯流排線將該第二 讀取·資料傳送到該記憶體控制器11 〇中。所以,因為在本 發明的實例中該資料匯流排線係處於較忙碌的狀態中,因 此可以更有效率地利用該資料頻寬。 在其它的實現中,同時列與行運算尚會改善資料頻寬。 -16 - _____ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 569093 A7 ___ B7 五、發明説明(14 ) 舉例來說’除了在圖5中該RCS 1 62向下降的相同時脈-該時 間區塊81含有一該RCMD 80中的預先充電命令之外,啟動 命令也在該時間區塊81中。接著R A 8 5中的時間區塊$ 6會 提供要啟動之列的全列位址。在此情況中,會在該RCs 1 62 向下降之前的一個時脈中便執行預先充電命令。在此情形 中節省了兩個時脈,因此該資料匯流排線變得更精簡而且 更有效率-地利用。另外,其它的行命令,例如寫入命令,-也可以在該第一行命令讀取71及該第二行命令讀取72之間 實現,進一步地壓縮該命令信號線中的命令,並且提高命 令頻寬。因此,可以進一步地改善資料頻寬。 圖6所示的係用以操作根據本發明實例的記憶體系統以提 供同時列與行命令的過程。該記憶體系統包括一記憶體控 制器,多個記憶體裝置,及連接到每個記憶體裝置的分離 的選擇機制用以在該記憶體系統提供同時列與行命令的運 ---一 算。在方塊P600中,該記憶體系統會決定是否需要同時執 行一個列命令R及一個行命令C。在其中一個實例中,會在 某個特殊的記憶體裝置同時執行列命令R及行命令C。在另 一個實例中,同時列與行命令R,C會進入不同的記憶體裝 置中,該列命令R會在第一記憶體裝置中執行而行命令C則 會在第二記憶體裝置中執行。在方塊P610中,如果要在某 個記憶體裝置中或是不同的記憶體裝置中同時執行列命令R 一 及行命令C的話,便會選擇執行行命令C及列命令R的記憶 象裝置。在其中一種實現中,該記憶體裝置或是每個記憶 體裝置稱之為一個Rank並且會細分成子陣列,稱之為 -17 - ____ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 569093 A7 B7 五、發明説明(15
Banks。行命令C係對一個Bank的運算,而列命令r則係對 另一個Bank的運算。在方塊P620中,會提供行命令c及列 命令R給該記憶體裝置或是不同的記憶體裝置。在方塊 Ρ ό 3 0中,會提供行命令c的行位址及歹’J命令r的歹,】位址給該 記憶體裝置或是不同的記憶體裝i。雖然圖6中所示的方塊 P 6 1 0,P 6 2 0及P 6 3 0彼此分開,但是可以組合起來並且在 相同的時中執行。利用連接到每個記憶體裝置的分離的 一 選擇機制,來自方塊P620的命令及方塊P630的位址,會同 時發出列與行命令並且在記憶體系統中執行同時列與行運 算。 雖然上述說明係作為本發明的特殊具體實例,但是在不 脫離其精神的情況下當然可以進行各種修正。舉例來說, 可以不提供一個列晶片選擇及一個行晶片選擇給某個 Rank,而是提供一個列晶片選擇及一個行晶片選擇給草個 Rank中的母個或是選擇性的Banks。這樣可以分開控制每 個或是選擇性的Banks,並且因為壓縮命令在命令信號線中 的經過時間及資料在資料匯流排線中的經過時間,所以可 以更進一步地提高命令頻寬並且更有效率地利用該料頻 寬。在另一個實例中,可以將類似進入電源關閉(p〇wer down entry)或是進入自我更新(self-refresh的命令指 定成列命命。這樣可以讓本記憶體系統在發出一個行命令 一 讀取或寫入到某個Rank的同時發出一個列命令將另一個 Rank從電源關閉狀態中喚醒。隨附的申請專利範圍希望能 夠涵蓋這類的修正如同涵蓋於本發明真實的範圍及精神 -18 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 569093 A7 B7 五、 發明説明(16 中。因此所揭露的所有觀點都係作為解釋除了前面的說明 之外,於隨附的申請專利範圍中所表示的本發明的範圍而 非限制,因此希望可以將所有在該申請專利範圍中之内的 意思及等同範圍涵蓋在内。 -19 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
Claims (1)
- 569093 A B c D t卞1 第090124149號專利申請案 I 中文申請專利範圍替換本(92年1〇月) 一 -—— 六、申請專利範圍 1 · 一種記憶體系統,包括: 一圯憶體控制器,用以傳送資料及信號到至少一個記 憶體裝置中,以及至少從一個記憶體裝置接收資料及信 號; 一第一選擇通信路徑,用以提供一第一選擇信號給該 至少一個記憶體裝置以選擇它來執行一個行命令;及 一第二選擇通信路徑,用以提供一第二選擇信號給該 至;一個§己憶體裝置以選擇它來同時執行一個列命令及 該行運算。 2 ·如申請專利範圍第1項之記憶體系統,尚包括: 一個行命令通信路徑,用以提供行命令給該記憶體裝 置; 一個行位址通彳§路彳里,用以提供該行命令的行位址給 該記憶體裝置; 一個列命令通信路徑,用以提供列命令給該記憶體裝 置;及 一個列位址通信路徑,用以提供該列命令的列位址給 該記憶體裝置。 3 ·如申請專利範圍第2項之記憶體系統,其中該至少一個 δ己憶體裝置包括多個記憶體裝置,每個記憶體裝置會藉 由一第一選擇通信路徑及一第二選擇通信路徑耦合至該 记憶體控制器,該第一選擇通信路徑會提供一第一選擇 、號給该記憶體裝置以選擇它來執行在其記憶體單元陣 列中的一個行命令,第二選擇通信路徑則會提供一第二 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公董) 選,信號給該記憶體裝置以選擇它來同時執行在其記愧 體單元陣列中的一個列命令及該行運算。 一 4.如申請專利範圍第丨項之記憶體系統,其中該至少—個 含有該記憶體單元陣列的記憶體裝置會稱之為一群,並 且該至少一個記憶體裝置會進一步劃分成多個稱之為排 的子陣列,該群具有至少一個第一排及一個第二排。 5 ·如申請專利範圍第4項之記憶體系統,其中該第一選擇 通信路徑會提供一第一選擇信號給該群用以執行在該第 一排中的一個行命令,而該第二選擇通信路徑則會提供 一第二選擇信號給該群用以同時執行在該第二排中的一 個列命令及該行運算。 6 ·如申請專利範圍第1項之記憶體系統,其中該行命令包 括一個讀取命令用以從該至少一個記憶體裝置中讀取資 料’及一個寫入命令用以將資料寫入該至少一個記憶體 裝置中。 7 ·申請專利範圍第1項之記憶體系統,其中該列命令包括 一預先充電命令用以對該至少一個記憶體裝置,或是其 一部份進行預先充電,一啟動命令用以啟動該至少一個 記憶體裝置的一部份,一電源關閉命令用以將該至少一 個記憶體裝置,或是其一部份移到低電源狀態,及一自 我更新命令用以對該至少一個記憶體裝置,或是其一部 份進行更新。 8 · —種具有記憶體單元陣列的記憶體裝置,包括·· 一行晶片選擇^十腳,用以接收一個行晶片選擇信號以 本紙張尺度適用中國國家搮準(CNS) A4規格(210 X 297公釐) )⑽ 093選擇該記憶體裝置用以執行該記憶體單元陣財第一部 份内的行運算; β 一列晶片選擇針腳,用以同時接收-個列晶片選擇信 號以认擇名δ己憶體裝置用以同時執行該記憶體單 元陣列 中第二部份内的列運算及該行運算; 行命令針腳用以接收該行運算的行命令; 行位址針腳用以接收該行命令的行位址; 列命令針腳用以接收該列運算的列命令;及 列位址針腳用以接收該列命令的列位址。 9.如申叫專利範圍第8項之記憶體裝置,其中該記憶體裝 置會進一步劃分成多個稱之為排的子陣列,該記憶體裝 置具有至少一個第一排及一個第二排。 10·如申請專利範圍第9項之記憶體裝置,其中該行運算會 於該記憶體裝置的該第一排中執行,而該同時列運算則 會於該第二排中執行。 11·如申請專利範圍第8項之記憶體裝置,其中該行命令包 括一個讀取命令用以從該至少一個記憶體裝置中讀取資 料,及一個寫入命令用以將資料寫入該至少一個記憶體 裝置中。 12·如申請專利範圍第8項之記憶體裝置,其中該列命令包 括一預先充電命令用以對該至少一個記憶體裝置,或是 其一部份進行預先充電,一啟動命令用以啟動該至少一 個記憶體裝置的一部份,一電源關閉命令用以將該至少 一個記憶體裝置,或是其一部份移到低電源狀態,及一 本紙柒尺度適用中國國家樣準(CNS) Α4規格(210 X 297公釐)裝 訂A8 B8 C8 D8列,該群具有至少一個第一排及一個第二排。 16·如申請專利範圍第1 5項之記憶體方法,其中該行運算會 於該記憶體裝置的該第一排中執行,而該同時列運算則 會於該第二排中執行。 17·如申請專利範圍第1 3項之記憶體方法,其中該行命令包 栝一個讀取命令用以從該至少一個記憶體裝置中讀取資 料,及一個寫入命令用以將資料寫入該至少一個記憶體 裝置中。 18. 如申請專利範圍第1 3項之記憶體方法,其中該列命令包 括一預先充電命令用以對該至少一個記憶體裝置,或是 其一部份進行預先充電,一啟動命令用以啟動該至少一 個記憶體裝置的一部份,一電源關閉命令用以將該至少 一個記憶體裝置,或是其一部份移到低電源狀態,及一 自我更新命令用以對該至少一個記憶體裝置,或是其一 部份進行更新。 19. 一種電腦可讀取媒體,與一記憶體系統一起使用,該記 憶體系統包括一記憶體控制及至少一個具有記憶體單元 陣列的記憶體裝置,該電腦可讀取媒體包括編碼於其中 的電腦可讀取之指令用以: 選擇該至少一記憶體裝置用以執行該記憶體單元陣列 中的行運算; 選擇該至少一記憶體裝置用以同時執行該記憶體單元 陣列中的列運算及該行運算; 提供該行運算的行命令給該至少一個記憶體裝置; 本紙張尺度適用中國國家揉準(CNS) A4规格(210X 297公釐) 提供該行命令的行位址給該至少一個記憶體裝置; k供该列運算的列命令給該至少一個記憶體裝置;及 ic供該列命令的列位址給該至少一個記憶體裝置。 2〇·如申請專利範圍第1 9項之該電腦可讀取媒體,其中該至 ^ 個δ己憶體裝置包括多個記憶體裝置,每個記憶體裝 置會藉由一第一選擇通信路徑及一第二選擇通信路徑耦 σ至3亥記憶體控制器,該第一選擇通信路經會提供一第 一選擇信號給該記憶體裝置以選擇它來執行在其記憶體 單元陣列中的一個行命令,第二選擇通信路徑則會提供 一第二選擇信號給該記憶體裝置以選擇它來同時執行在 其€憶禮單元陣列中的一個列命令及該行運算。 21·如申請專利範圍第1 9項之該電腦可讀取媒體,其中至少 一個含有該記憶體單元陣列的記憶體裝置會稱之為一 群,並且該至少一個記憶體裝置會進一步劃分成多個稱 之為排的子陣列,該群具有至少一個第一排及一個第二 排。 22.如申請專利範圍第2丨項之該電腦可讀取媒體,其中該行 運算會於該圯憶體裝置的該第一排中執行,而該同時列 運算則會於該第二排中執行。 23·如申請專利範圍第19項之該電腦可讀取媒體,其中該行 命令包括一個讀取命令用以從該至少一個記憶體裝置中 凟取資料,及一個寫入命令用以將資料寫入該至少一個 記憶體裝置中。 24·如申請專利範圍第丨9項之該電腦可讀取媒體,其中該列 本紙張尺度適用中國國家揉準(cns) A4規格 56^093六、申請專利範圍 命令包括一預先充電命令用以對該至少一個記憶體裝 置,或是其一部份進行預先充電,一啟動命令用以啟動 該至少一個記憶體裝置的一部份,一電源關閉命令用以 將該至少一個記憶體裝置,或是其一部份移到低電源狀 態,及一自我更新命令用以對該至少一個記憶體裝置, 或是其一部份進行更新。 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)裝 訂
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/675,348 US6553449B1 (en) | 2000-09-29 | 2000-09-29 | System and method for providing concurrent row and column commands |
Publications (1)
Publication Number | Publication Date |
---|---|
TW569093B true TW569093B (en) | 2004-01-01 |
Family
ID=24710064
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW090124149A TW569093B (en) | 2000-09-29 | 2001-09-28 | System and method for providing concurrent row and column commands |
Country Status (5)
Country | Link |
---|---|
US (1) | US6553449B1 (zh) |
JP (1) | JP2002175216A (zh) |
KR (1) | KR100532640B1 (zh) |
DE (1) | DE10147592A1 (zh) |
TW (1) | TW569093B (zh) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2105841A1 (en) * | 1997-10-10 | 2009-09-30 | Rambus Inc. | Apparatus and method for pipelined memory operations with write mask |
KR100336573B1 (ko) * | 1999-11-30 | 2002-05-16 | 박종섭 | 램버스 디램 |
KR100349370B1 (ko) * | 1999-11-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 램버스 디램 |
US6728150B2 (en) * | 2002-02-11 | 2004-04-27 | Micron Technology, Inc. | Method and apparatus for supplementary command bus |
US20030217223A1 (en) * | 2002-05-14 | 2003-11-20 | Infineon Technologies North America Corp. | Combined command set |
JP4159415B2 (ja) | 2002-08-23 | 2008-10-01 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
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US7120765B2 (en) * | 2002-10-30 | 2006-10-10 | Intel Corporation | Memory transaction ordering |
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ATE529793T1 (de) * | 2003-03-07 | 2011-11-15 | Sherwin Williams Co | Vorrichtung und verfahren zur kontinuierlichen herstellung von farben mit automatischer anpassung der farbe |
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KR102108845B1 (ko) | 2013-10-07 | 2020-05-11 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 |
KR102451156B1 (ko) | 2015-12-09 | 2022-10-06 | 삼성전자주식회사 | 메모리 모듈 내에서 랭크 인터리빙 동작을 갖는 반도체 메모리 장치 |
US10318187B2 (en) * | 2016-08-11 | 2019-06-11 | SK Hynix Inc. | Memory controller and memory system including the same |
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Publication number | Priority date | Publication date | Assignee | Title |
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US5511024A (en) | 1993-06-02 | 1996-04-23 | Rambus, Inc. | Dynamic random access memory system |
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JP3524337B2 (ja) * | 1997-07-25 | 2004-05-10 | キヤノン株式会社 | バス管理装置及びそれを有する複合機器の制御装置 |
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JPH11219600A (ja) * | 1998-02-03 | 1999-08-10 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US6154821A (en) | 1998-03-10 | 2000-11-28 | Rambus Inc. | Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain |
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KR20000039772A (ko) * | 1998-12-16 | 2000-07-05 | 김영환 | 메모리 모듈의 불량 감지장치 |
JP2001052495A (ja) * | 1999-06-03 | 2001-02-23 | Toshiba Corp | 半導体メモリ |
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-
2000
- 2000-09-29 US US09/675,348 patent/US6553449B1/en not_active Expired - Lifetime
-
2001
- 2001-09-27 DE DE10147592A patent/DE10147592A1/de not_active Ceased
- 2001-09-28 JP JP2001300730A patent/JP2002175216A/ja active Pending
- 2001-09-28 KR KR10-2001-0060423A patent/KR100532640B1/ko not_active IP Right Cessation
- 2001-09-28 TW TW090124149A patent/TW569093B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20020025798A (ko) | 2002-04-04 |
JP2002175216A (ja) | 2002-06-21 |
KR100532640B1 (ko) | 2005-12-02 |
US6553449B1 (en) | 2003-04-22 |
DE10147592A1 (de) | 2002-05-02 |
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GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |