KR100532640B1 - 로우 및 칼럼 커맨드를 동시에 제공하기 위한 방법 및시스템 - Google Patents

로우 및 칼럼 커맨드를 동시에 제공하기 위한 방법 및시스템 Download PDF

Info

Publication number
KR100532640B1
KR100532640B1 KR10-2001-0060423A KR20010060423A KR100532640B1 KR 100532640 B1 KR100532640 B1 KR 100532640B1 KR 20010060423 A KR20010060423 A KR 20010060423A KR 100532640 B1 KR100532640 B1 KR 100532640B1
Authority
KR
South Korea
Prior art keywords
memory device
command
column
memory
row
Prior art date
Application number
KR10-2001-0060423A
Other languages
English (en)
Other versions
KR20020025798A (ko
Inventor
도드제임스엠.
윌리엄스마이클더블유.
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20020025798A publication Critical patent/KR20020025798A/ko
Application granted granted Critical
Publication of KR100532640B1 publication Critical patent/KR100532640B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

메모리 시스템에서 칼럼 및 로우 동작을 동시에 제공하기 위한 시스템 및 방법이 제공된다. 메모리 시스템은 메모리 컨트롤러, 복수의 메모리 디바이스, 및 메모리 컨트롤러와 복수의 메모리 디바이스간의 통신 경로를 포함한다. 메모리 컨트롤러는 칼럼 칩 선택 신호를 메모리 디바이스에 제공하는 통신 경로 및 로우 칩 선택 신호를 메모리 디바이스에 제공하는 통신 경로를 통해 각 메모리 디바이스에 결합된다. 듀얼 칩 선택 신호로 인해, 칼럼 동작이 메모리 디바이스의 로우 동작과 함께 동시에 메모리 디바이스에서 수행될 수 있게 된다. 통신 경로는 칼럼 커맨드를 메모리 디바이스에 제공하는 칼럼 커맨드 통신 경로, 칼럼 커맨드에 대한 칼럼 어드레스를 메모리 디바이스에 제공하는 칼럼 어드레스 통신 경로, 로우 커맨드를 메모리 디바이스에 제공하는 로우 커맨드 통신 경로, 및 로우 커맨드에 대한 로우 어드레스를 메모리 디바이스에 제공하기 위한 로우 어드레스 통신 경로를 더 포함한다.

Description

로우 및 칼럼 커맨드를 동시에 제공하기 위한 방법 및 시스템{SYSTEM AND METHOD FOR PROVIDING CONCURRENT ROW AND COLUMN COMMANDS}
본 발명은 일반적으로는 메모리 시스템에 관한 것으로, 특히 분리 디바이스 선택 메카니즘(separate device selection mechanism)을 이용하여 메모리 시스템에서 로우 및 칼럼 커맨드를 동시에 제공하기 위한 시스템 및 방법에 관한 것이다.
전형적인 메모리 시스템은 메모리 컨트롤러와, 그에 결합된 다이나믹 랜덤 액세스 메모리(DRAM) 디바이스와 같은 메모리 디바이스를 포함한다. 일부 시스템에서는, 프로세서가 메모리 컨트롤러 기능을 수행한다. 본원에서 이용되는 바와 같이, 메모리 컨트롤러라는 용어는 그러한 프로세서를 포함한다. 메모리 디바이스는 통상 메모리 모듈 상에 배치되고, 모듈들은 메모리 인터페이스를 통해 메모리 컨트롤러에 접속된다. 메모리 인터페이스는 메모리 컨트롤러와 메모리 디바이스 사이의 통신을 제공한다. 예를 들면, 메모리 인터페이스는 칩 선택 라인, 어드레스 버스 라인, 커맨드 신호 라인 및 데이터 버스 라인을 포함할 수 있다.
고성능 및 대용량의 컴퓨터에 대한 요구가 증가함에 따라, 더 빠르고 더 효율적인 메모리 시스템이 요구되고 있다. 컴퓨터 중앙 처리 장치(CPU)로부터의 커맨드들이 수행되는 경우, 정보 및 데이터는 메모리 컨트롤러로부터 메모리 디바이스로, 또는 그 반대로 항상 전송된다. 컴퓨터가 부하량이 큰 작업을 하고 있거나 동시에 수 개의 어플리케이션을 실행하는 경우, 종종 메모리 시스템에서 집중적인 판독 및 기록 트래픽이 발생한다. 데이터가 메모리 컨트롤러와 메모리 디바이스 사이에서 항상 이동하고 있으므로, 메모리 시스템의 효율을 증가시키는 한 방법은 데이터 버스 라인의 데이터 대역폭 및 커맨드 신호 라인의 커맨드 대역폭을 개선하는 것이다. 데이터 대역폭 및 커맨드 대역폭은 주어진 시간에서 메모리 컨트롤러로부터 메모리 디바이스로 또는 메모리 디바이스로부터 메모리 컨트롤러로 각각 전송되는 데이터 양으로 생각할 수 있다.
더블 데이터 레이트-동기 DRAM(DDR) 시스템과 같은 종래 메모리 시스템의 일부는 초당 약1.6 기가바이트의 피크 데이터 대역폭을 갖고 있긴 하지만, 이들 종래 메모리 시스템은 통상적으로 대부분의 컴퓨터 어플리케이션에 대해 약 65% 효율만을 달성한다. 이것의 주된 원인은 메모리 컨트롤러가 다른 커맨드를 발행할 수 있기 이전에, 메모리 컨트롤러는 메모리 디바이스가 동작을 준비하는 것을 기다기리 위해 시간을 소비해야 하기 때문이다. 예를 들면, DDR 시스템이 판독 동작을 수행할 수 있기 이전에, 판독될 데이터를 포함하고 있는 메모리 디바이스의 부분이 프리차지되고 활성화되어야 한다. 적용 가능한 부분을 프리차지하고 활성화한 후, 해당 부분에 대한 후속 동작이 개시될 수 있기 전에 DDR 시스템이 대기해야 하는 타이밍 제한이 있다. 이러한 타이밍 제한은 통상 tRCD로서 알려져 있고, 로우 내지 칼럼 디코딩 시간 또는 지연을 나타낸다.
도 1은 종래 DDR 시스템의 타이밍 도의 예를 도시하고 있다. 본 실시예에서, DDR 시스템은 메모리 디바이스내의 2개의 분리된 서브 어레이로부터 판독하기를 원한다. 타이밍 도에서 최상위 신호는 메모리 디바이스의 단일 칩 선택 신호(10)를 나타낸다. 타이밍 도에서 최하위 신호는 메모리 컨트롤러에서 발행된 커맨드 신호(20)를 나타낸다. 칩 선택 신호(10)가 로우(low)인 동안, 메모리 디바이스는 적용가능한 커맨드를 수행하기 위해 메모리 컨트롤러에 의해 선택된다. 여기에서, 메모리 컨트롤러는 메모리 디바이스의 제1 서브 어레이로부터 데이터를 판독하는 제1 판독 커맨드(22), 메모리 디바이스의 제2 서브 어레이를 프리차지하고 활성화시키는 프리차지 커맨드(23) 및 활성화 커맨드(24), 및 메모리 디바이스의 제2 서브 어레이로부터 데이터를 판독하는 판독 커맨드(28)을 송출한다. 타이밍 관계의 클럭 카운트는 디바이스의 속도 등급, 동작 주파수, 사용된 메모리 양을 포함하는 다수의 인자에 좌우되므로, 도시된 커맨드 타이밍은 전적으로 예시적인 것이다. DDR 메모리 시스템의 고유한 한계들로 인해, 판독 및 프리차지 커맨드(22, 23)는 순차적으로만 수행될 수 있다. 타이밍 블럭(26)의 길이는 제2 서브 어레이로의 제2 판독 커맨드(28)가 개시될 수 있기 전에 시스템이 대기해야 하는 타이밍 제한 tRCD를 나타낸다. DDR 시스템이 이들 커맨드들을 순차적으로 수행해야 하고, tRCD가 제2 커맨드가 개시되기 이전에 경과하는 것을 기다려야 하므로, 제1 판독 커맨드로부터 판독된 데이터를 전송하는 것과 제2 판독 커맨드로부터 판독된 데이터를 전송하는 것 사이에서 메모리 디바이스와 메모리 컨트롤러 사이의 데이터 버스 라인은 비워지게 된다. 데이터 버스 라인이 프리차지 기간, 활성화 기간 및 tRCD 타이밍 제한 동안에는 이용되지 않는다. 그 결과, 데이터 버스가 비효율적으로 이용되고, 데이터 대역폭이 떨어지게 된다.
램버스 DRAM(RDRAM) 시스템과 같은 다른 메모리 시스템에서는, 데이터 대역폭의 효율을 증가시키기 위한 해결책들이 고안되었다. RDRAM 시스템에서는, 메모리 컨트롤러로부터 메모리 디바이스로 한 클럭에 커맨드를 보내는 대신에, 커맨드들을 패킷 포맷으로 구축한다. 커맨드 패킷은 통상 8클럭 크기의 복수 클럭으로 메모리 디바이스에 보내지고, 각 클럭 에지는 패킷의 일부를 보내는데 이용된다. 큰 크기를 갖는 커맨드 패킷은, DDR 시스템과 같은 순차적인 것과는 반대로 로우 및 칼럼 커맨드들이 동시에 수행될 수 있게 하는 정보를 인코딩할 수 있다. 예를 들면, 프리차지 또는 활성화는 로우 커맨드이고, 판독은 칼럼 커맨드이다. 이것은 커맨드 대역폭을 개선시키고, 데이터 대역폭이 더 효율적으로 이용될 수 있도록 한다. 그러나, 패킷을 전송하는데 복수의 클럭이 필요하므로, 특정 지연이 유입된다. 예를 들면, 400 메가헤르쯔 시스템에서, 8클럭 에지는 커맨드 패킷을 보내는데 10나노초가 필요하다. 그러므로, 데이터 대역폭을 개선하면서도 지연을 유입시키지 않는 로우 및 칼럼 커맨드를 동시에 제공하는 시스템 및 방법이 필요하다.
도 2는 본 발명의 실시예가 기능할 수 있는 마더보드 레벨에서의 메모리 시스템을 도시하고 있다. 메모리 시스템은 메모리 컨트롤러(110) 및 DRAM 디바이스와 같은 메모리 디바이스(130-145)를 포함한다. 메모리 컨트롤러(110)는 예를 들면 칩셋이나 중앙 처리 유닛일 수 있고, 예를 들면 데이터, 어드레스 정보 및 커맨드 정보와 같은 다른 정보들을 메모리 디바이스(130-145)에 전송한다. 메모리 컨트롤러(110)는 또한 메모리 디바이스(130-145)로부터 데이터 및 상태 정보를 수신하는데 이용된다. 메모리 시스템에서, 메모리 컨트롤러(110)는 마더보드(200) 상에 장착된다. 메모리 디바이스(130-145)는 메모리 모듈(150, 155) 상에 장착된다. 메모리 모듈(150, 155)은 커넥터(160, 165)를 통해 마더보드(200)에 접속된다. 메모리 디바이스(130, 135)는 제1 메모리 모듈(150)에 장착되는데 반해, 메모리 디바이스(140, 145)는 제2 메모리 모듈(155) 상에 장착된다. 본 발명이 기능할 수 있는 다른 메모리 시스템에서, 메모리 모듈(150, 155) 상의 메모리 디바이스(130-145)의 구성은 다를 수 있고, 메모리 컨트롤러(110)는 도 2에 도시된 것보다 많거나 적은 메모리 디바이스를 제어할 수도 있다. 도시되지 않은 외부 버퍼(들) 또는 레지스터(들)는 메모리 시스템에서 메모리 컨트롤러(110)와 메모리 디바이스(130-145) 사이에 배치되어, 메모리 컨트롤러(110)에서 본 임피던스를 감소시키고, 메모리 시스템의 전기적 특성을 향상시킨다.
메모리 디바이스(130-145)의 각각은 셀의 테이블을 갖는 메모리 어레이로 간주될 수 있다. 이들 셀들은 전하를 유지하는 작은 커패시터로 구성되고, 메모리 디바이스(130-145)의 구성에 따라 하나 이상의 데이터 비트를 저장한다. 도 2의 마더보드 레벨에서 도시된 바와 같이, 메모리 디바이스(130-145)의 각각은 마더보드내의 메모리의 논리적 로우(row) 또는 랭크("Rank")로 지칭된다. 도시된 바와 같이, 메모리 디바이스(130)는 랭크 0이고, 메모리 디바이스(135)는 랭크 1이며, 메모리 디바이스(140)는 랭크 2이고, 메모리 디바이스(145)는 랭크 3이다. 종종, 각 랭크내의 메모리 셀 어레이는 다수의 서브 어레이들로 더 분할된다. 이들 서브 어레이 각각을 뱅크("Bank")라 부른다. 메모리 디바이스 레벨에서, 각 뱅크는 메모리 셀의 어레이로 분할되고, N개의 메모리 로우를 갖고 각 로우가 M개의 칼럼으로 분할되는 메모리 셀 서브 어레이로서 간주될 수 있다.
도 3은 도 2의 메모리 시스템의 계층 구조적 표현을 도시하고 있다. 신호는 메모리 컨트롤러(110)로부터 계층을 통해 메모리 디바이스(130-145)내의 컴포넌트로 이동된다. 계층의 최상층은 메모리 컨트롤러(110)이다. 계층의 제2 레벨은 랭크들, 예를 들면 본 실시예에서는 랭크 0-3으로 구성된다. 다른 실시예에서는, X 랭크들이 존재할 수 있고, 여기에서 X는 정수이다. 계층의 제3 레벨은 뱅크이다. 실시예에서, 각 랭크는 다수의 뱅크들, 예를 들면 뱅크 0-Y로 분할되고, Y는 정수이다. 랭크 0은 뱅크 0-Y를 가지고 있고, 각 랭크 1-3도 마찬가지이다. 계층의 제3 레벨은 각 랭크내의 각 뱅크에 대해 로우("Row")를 포함한다. 각 뱅크가 N 로우의 메모리를 가지고 있다고 가정하면(여기에서 N은 정수), 각 랭크의 각 뱅크는 로우 0-N에 연관될 것이다. 예를 들면, 랭크 0, 뱅크 0은 랭크 0, 뱅크 0의 로우 0-N과 연관된다. 계층의 제4 레벨은 각 랭크내에서 각 뱅크의 각 로우에 대한 칼럼("Column")을 포함한다. 각 로우가 M 칼럼의 메모리 셀을 가지고 있다고 가정하면(여기에서 M은 정수), 각 랭크의 각 뱅크의 각 로우는 칼럼 0-M과 연관될 것이다. 예를 들면, 랭크 0, 뱅크 0, 로우 0은 랭크 0, 뱅크 0, 로우 0의 칼럼 0-M과 연관된다. 랭크들이 뱅크들로 더 분할되지 않고, 계층의 제3 레벨이 칼럼을 포함하는 한편 계층 구조의 제4 레벨이 로우를 포함하는 메모리 시스템, 또는 랭크들이 다른 개수의 뱅크, 로우 및/또는 칼럼으로 분할되는 메모리 시스템을 정의하는 것은 그럴 듯하다.
도 4는 본 발명의 실시예에 따른 메모리 시스템을 도시하고 있다. 메모리 시스템은 메모리 컨트롤러(110), 메모리 디바이스(130-145), 및 메모리 컨트롤러(110)를 메모리 디바이스(130-145)에 결합시키는 통신 라인을 포함한다. 다른 실시예에서, 도 4에 도시된 것들보다 더 많거나 적은 수의 메모리 디바이스들이 존재할 수도 있다. 통신 라인은 메모리 디바이스(130), 또는 랭크 0에 접속된 칼럼 칩 선택(50, CCS0) 및 로우 칩 선택(60, RCS0)을 위한 신호 라인을 포함한다. 칼럼 칩 선택(52, 54, 56, CCS1, CCS2, CCS3) 및 로우 칩 선택(62, 64, 66, RCS1, RCS2, RCS3)을 위한 신호 라인들이 메모리 디바이스(135, 140, 145){또는 랭크(1, 2, 3)}에 각각 제공된다. 여기에서 칩 선택은 특정 메모리 디바이스, 메모리 디바이스의 특정 부분, 또는 메모리 디바이스 그룹을 선택하는 임의의 형태의 신호를 지칭한다. 이것은 선택된 디바이스(들) 또는 부분(들)이 커맨드 입력을 알아차리게 하는 신호라고 생각할 수 있다. 본 실시예에서, 메모리 시스템의 전체 8개의 칩 선택에 대해 메모리 디바이스당 또는 랭크당 2개의 칩 선택(칼럼 칩 선택 및 로우 칩 선택)이 존재한다. 메모리 디바이스의 갯수 또는 메모리 디바이스당 칩 선택의 갯수는 변경 가능하므로, 다른 실시예에서는, 칩 셋의 갯수가 더 많을 수도 더 적을 수도 있다. 통신 라인은 칼럼 커맨드(70), 칼럼 어드레스(75), 로우 커맨드(80), 및 로우 어드레스(85)를 전송하기 위한 버스들을 더 포함한다. 이들 4개의 신호/버스 라인들 각각은 그 신호를 모든 메모리 디바이스(130-145)에 브로드캐스팅한다. 설명을 명확하게 하기 위해, 칼럼 커맨드(70) 및 칼럼 어드레스(75)를 전송하기 위한 버스들은 도 4에서 하나의 버스로서 도시되고, 로우 커맨드(80) 및 로우 어드레스(85)를 전송하기 위한 버스들은 도 4에서 하나의 버스로서 도시된다. 다른 실시예에서는, 칼럼 커맨드, 칼럼 어드레스, 로우 커맨드 및 로우 어드레스를 위한 개별적인 신호/버스 라인이 각 메모리 디바이스 또는 랭크에 제공되어, 개별적인 메모리 디바이스(130-145)의 분리 제어를 가능하게 한다.
메모리 디바이스 또는 랭크 상의 듀얼 칩 선택은 메모리 디바이스(130-145) 내에서 2가지 형태의 동작, 즉 로우 동작과 칼럼 동작에 대해 존재한다. 로우 동작은 메모리 디바이스(130-145)의 메모리 어레이의 로우와 관련되거나 영향을 주는 동작, 또는 메모리 어레이의 로우 또는 로우들의 선택 또는 이용에 관련된 동작으로서 생각될 수 있다. 로우 동작의 예들은 프리차지 동작 및 활성화 동작을 포함한다. 프리차지 동작은 기본적으로 판독 동작에 대한 뱅크(들)를 준비한다. 판독 동작 이전에, 프리차지 동작은 메모리 디바이스의 서브 어레이(종종 뱅크라고도 불림)내의 비트 라인상에 전하를 펌핑한다. 그리고나서, 활성화 동작이 판독될 데이터를 포함하고 있는 서브 어레이의 특정 로우를 선택하고, 특정 로우의 콘텐츠를 페이지 레지스터에 넣는다. 페이지 레지스터로부터, 데이터 버스 라인을 통해 메모리 컨트롤러(110)에 보내기 위해 판독될 데이터가 추출된다.
칼럼 동작의 예들은 판독 동작과 기록 동작을 포함한다. 프리차지없는 판독과 같은 판독 및 기록 동작의 변이 동작도 칼럼 동작으로 간주된다. 메모리 디바이스(130)의 서브 어레이의 특정 로우로부터 판독하기 위해, 특정 로우를 포함하는 뱅크의 다중 로우 간에 공유된 비트 라인이 프리차지되어 있지 않은 경우에는 프리차지가 먼저 행해져야 한다. 또한, 서브 어레이의 특정 로우는 프리차지 이후에 활성화될 필요가 있다. 로우 커맨드 프리차지와 활성화가 수행된 후에, 판독될 데이터가 페이지 레지스터에 존재하게 되고, 여기에서 판독될 준비가 완료된다. 그리고나서, 페이지 레지스터의 칼럼을 판독하기 위해 칼럼 커맨드 판독이 발행되고, 판독될 데이터를 포함하는 페이지 레지스터에 저장된 데이터의 일부를 선택하여 추출한다. 페이지 레지스터에 저장된 다른 데이터가 다음으로 필요한 경우, 또 다른 칼럼 커맨드 판독이 발행된다. 페이지 레지스터가 이미 필요한 데이터를 포함하고 있으므로, 프리차지나 활성화가 전혀 필요없다. 그러나, 판독 요구된 후속 데이터가 서브 어레이의 후속 로우 또는 다른 서브 어레이에 저장된 경우, 메모리 시스템은 다른 로우로부터 데이터를 판독할 수 있기 전에 비트 라인을 프리차지하고 다른 로우를 활성화시킬 필요가 있다. 예를 들면, 메모리 시스템은 첫번째로 랭크 0, 뱅크 0, 로우 0로부터, 그 다음에는 랭크 0, 뱅크 1, 로우 2로부터 판독하도록 요구할 수 있다. 랭크 0, 뱅크 1에 대한 페이지 레지스터가 현재 점유된 경우, 프리 차지가 필요하다. 프리차지가 이미 완료되고 랭크 0, 뱅크 1에 대한 페이지 레지스터가 현재 점유되지 않는 경우, 로우 2만의 활성화가 필요하다. 로우 커맨드 및 칼럼 커맨드의 조합을 이용하는 프로세스는 요구된 모든 데이터가 수신될 때까지 반복된다. 마찬가지로, 기록 동작은 로우 커맨드 및 칼럼 커맨드의 조합을 통해 수행된다.
메모리 디바이스(또는 랭크)당 듀얼 칩 선택을 가지고 있고, 칼럼 커맨드(70), 칼럼 어드레스(75), 로우 커맨드(80), 및 로우 어드레스(85)를 제공하고 있으므로, 메모리 시스템은 로우 및 칼럼 커맨드를 동시에 제공하고 수행할 수 있다. 도 4에 도시된 구성에 있어서, 메모리 컨트롤러(110)는 메모리 디바이스(130) 또는 랭크 0에 RCS0(50), CCS0(60), 칼럼 커맨드(70), 칼럼 어드레스(75), 로우 커맨드(80) 및 로우 어드레스(85)를 단 한번에 제공할 수 있다. RCS0(50) 및 CCS0(60)을 동시에 보낼 수 있으므로, 메모리 시스템이 메모리 디바이스(130) 또는 랭크 0에서 로우 및 칼럼 커맨드를 동시에 수행할 수 있다. 종래 DDR 메모리 시스템에서, 단지 하나의 칩 선택만이 한번에 로우 동작 또는 칼럼 동작을 수행하도록 제공된다. 로우 동작과 칼럼 동작이 분리되어 순차적으로 수행되어야 하는 DDR 메모리 시스템과는 달리, 본 발명에 따른 메모리 시스템의 실시예는 로우 및 칼럼 동작을 동시에 가능하게 한다. 예를 들면, 본 발명의 메모리 시스템은 후속 판독을 위한 제2 부분을 준비하기 위해 랭크 0내의 메모리 어레이의 제2 부분을 프리차지하는 로우 커맨드를 수행하면서, 랭크 0내의 메모리 어레이의 제1 부분을 판독하는 칼럼 커맨드를 수행하기를 원할 수 있다. 이것은 커맨드 대역폭을 증가시키고, 따라서 한번에 발행되는 더 많은 커맨드들이 그 시간동안에 전송되어야 할 더 많은 데이터로 변환되므로, 데이터 대역폭을 증가시킨다.
도 5는 본 발명의 실시예에 따른 메모리 시스템의 타이밍 도의 예를 도시한 도면이다. 타이밍 도는 본 발명의 실시예에서 로우 및 칼럼 커맨드를 동시에 제공한 결과를 도시하고 있다. 본 예에서, 메모리 시스템은 메모리 디바이스(130) 또는 랭크 0의 특정 부분에 존재하는 데이터를 판독하기 위한 판독을 지시하고나서, 메모리 디바이스(130)의 다른 부분에 존재하는 데이터를 판독하기 위한 다른 판독을 후속시킨다. 더 구체적으로는, 메모리 컨트롤러는 랭크 0, 뱅크 0 및 로우 0으로부터 데이터를 갖는 페이지 레지스터에 포함된 데이터에 대한 제1 판독을 요구하고, 랭크 1, 뱅크 2, 로우 1, 칼럼 5에 포함된 데이터에 대한 제2 판독을 요구한다. 이 경우에, 랭크 1, 뱅크 2의 페이지 레지스터는 동시에 점유된 것으로 가정되므로, 프리차지가 필요하다. 제2 판독은 페이지 레지스터에 이미 포함된 데이터를 판독하지 않고 있으므로, 랭크 1, 뱅크 2는 랭크 1, 뱅크 2로부터 데이터를 판독할 수 있기 전에 프리차지되고 활성화되어야 한다.
도 5의 타이밍 도의 제1 신호는 CCS0를 나타내며, CCS0는 랭크 0 또는 메모리 디바이스(130)를 선택하고, 로우인 경우에 칼럼 커맨드들이 수행될 수 있게 한다. 타이밍 도의 제2 신호는 CCS1을 나타내며, CCS1이 랭크 1 또는 메모리 디바이스(135)를 선택하고, 로우인 경우 칼럼 커맨드들이 수행될 수 있게 한다. 다른 실시예에서는, CCS0 및 CCS1이 각각 하이인 경우에, 칼럼 커맨드들이 랭크 0 및 랭크 1 상에서 수행될 수 있도록 CCS0 및 CCS1이 구성될 수 있다. 제3 신호는 칼럼 커맨드(70, "CCMD")를 나타낸다. 타이밍 도의 제4 신호는 칼럼 어드레스(75, "CA")를 나타내고, CA는 CCMD(70)와 관련하여 이용되는 칼럼 어드레스를 제공한다. 예를 들면, CA(75)는 판독 동작 동안에 페이지 레지스터내의 데이터가 판독되어야 하는 칼럼 어드레스를 제공할 수 있다. 타이밍 도의 제5 신호는 RCS1을 나타내며, RCS1은 랭크 1 또는 메모리 디바이스(135)를 선택하고, 로우인 경우 랭크 1 상에서 로우 커맨드들이 수행될 수 있게 한다. 다른 실시예에서는, RCS1이 하이인 경우에 랭크 1 상에서 로우 커맨드들이 수행될 수 있도록 RCS1이 구성될 수도 있다. 타이밍 도의 제6 신호는 로우 커맨드(80, "RCMD")를 나타낸다. 타이밍 도의 제7 신호는 로우 어드레스(85, "RA")를 나타내고, RA는 RCMD(80)와 관련하여 이용되는 로우 어드레스를 제공한다. 예를 들면, RA(80)는 프리차지될 필요가 있는 메모리 디바이스의 부분에 판독 동작에 수행될 수 있기 전에, 해당 부분에 로우 어드레스를 제공할 수 있다.
도 5의 도시된 예에서, 메모리 컨트롤러(110)는 로우 및 칼럼 커맨드들을 동시에 보내고, 로우 및 칼럼 커맨드들이 동시에 수행될 수 있도록 한다. 페이지 레지스터에 미리 포함된 데이터를 판독하기 위해 CCDM(70) 내에 칼럼 커맨드 판독(71)이 존재한다. 본 예에서, 페이지 레지스터는 랭크 0, 뱅크 0, 로우 0내에 데이터를 포함하며, 이것은 랭크 0, 뱅크 0을 프리차지하고 랭크 0, 뱅크 0, 로우 0을 활성화한 후 얻어진다. 칼럼 커맨드 판독(71)이 CCMD(70)내에서 존재하는 동일한 클럭 상에서, 랭크 0, 뱅크 2를 프리차지하기 위한 RCMD(80)내의 프리차지 커맨드(81)가 후속 판독 커맨드를 위해 준비된다. 이 클럭에서, CCS0는 로우이고, 이것은 칼럼 커맨드 판독(71)이 랭크 0에 대해 존재한다는 것을 나타내며, RCS1도 또한 로우 상태(low)이고, 이것은 로우 커맨드 프리차지는 랭크 1에 대해 존재한다는 것을 나타낸다. CA(75)의 블럭(76)은 랭크 0, 뱅크 0, 로우 0으로부터 판독될 데이터의 칼럼 어드레스를 제공한다. 본 예에서, 블럭(76)은 칼럼 0을 나타내므로, 랭크 0, 뱅크 0, 로우 0 및 칼럼 0의 데이터는 랭크 0으로부터 판독되고 추출된다. RA(85)의 블럭(86)은 프리차지가 수행되어야 할 로우 어드레스를 제공한다. 본 예에서, 블럭(86)은 "뱅크 2"를 나타내므로, 랭크 1, 뱅크 2가 프리차지된다. 듀얼 칩 선택 및 로우 동작과 칼럼 동작을 위한 분리된 커맨드 및 어드레스 라인으로 인해, 로우 커맨드과 칼럼 커맨드가 순차적으로 수행될 필요가 없다. 대신에, 예를 들면 400 메가헤르쯔 시스템에서 2.5 나노 초 동안에 동일 클럭에 동시에 발행될 수 있다. 어떠한 충돌도 없는 것으로 가정하면, 임의의 2개의 로우 및 칼럼 동작이 동일 클럭에 메모리 시스템내에서 어디에서나 동시에 수행될 수 있다. 그러므로, 커맨드들이 더 컴팩트하게 발행되고, 커맨드 대역폭이 개선된다.
칼럼 및 로우 커맨드들이 동시에 발행될 수 있으므로, 로우 커맨드가 발행되기 이전에, 로우 커맨드는 칼럼 커맨드가 완료되는 것을 대기할 필요가 없다. 도 5에 도시된 예에서 설명한 바와 같이, 칼럼 커맨드를 로우 커맨드과 함께 동시에 발행할 수 있는 것이 종종 장점이 된다. 랭크 0, 뱅크 0, 로우 0으로부터 칼럼을 판독하는 동안에, 활성화 커맨드(82)에 선행하는 프리차지 커맨드(81)가 랭크 1, 뱅크 2를 프리차지하기 위해 발행된다. 로우 커맨드 프리차지(81)가 칼럼 커맨드 판독(71)에 후속할 필요는 없으므로, 로우 커맨드 프리차지(81)가 칼럼 커맨드 판독(71)에 후속해야 하는 경우보다 후속 칼럼 커맨드 판독(72)이 한 클럭 일찍 발행된다. 이것은 칼럼 커맨드 판독(72)이 한 클럭만큼 풀인(pull in)되게 하며, 이것은 데이터 버스 라인에서 후속 판독 데이터의 더 이른 전송으로 변환된다. 환언하면, 로우 및 칼럼 동시 동작을 통해, 제1 판독 커맨드(71)가 발행된 이후에 제2 판독 커맨드(72)가 더 빠르게 발행될 수 있게 한다. 이것은 CCMD(70)를 통해 이동하는 커맨드들을 압축하여, 커맨드 대역폭을 개선시킨다.
데이터 버스 라인 상에 데이터가 존재하지 않는 시간이 감소되므로, 데이터 대역폭도 또한 개선된다. 데이터 버스 라인은 데이터가 전송 중인 경우에는 비지(busy) 상태가 된다. 도 5에 도시된 예에서, 제1 판독 커맨드(71)가 발생되고 제2 판독 커맨드(72)가 발행되어 제1 판독 데이터 및 제2 판독 데이터를 메모리 컨트롤러(110)에 각각 전송하는 경우, 데이터 버스 라인은 비지 상태이다. 그러나, 제1 판독 커맨드(71)과 제2 판독 커맨드(72)의 사이에서는, 랭크 1, 뱅크 2가 활성화되어야 하고 랭크 1, 뱅크 2 이전에 타이밍 제한 tRP가 경과되어야 하므로, 데이터 버스 라인은 비지 상태가 아니다. 도 5에서, RCMD(80)의 블럭(82)은 활성화 커맨드를 나타내고, 블럭(83)의 길이는 tRCD 타이밍 제한의 길이를 나타낸다. RA(85)의 블럭(87)은 랭크 1, 뱅크 2, 로우 1을 활성화시키는 활성화 커맨드(82)에 대한 완전한 로우 어드레스 "로우 1"을 제공한다. 제2 판독 커맨드(72)는 랭크 1, 뱅크 2, 로우 1, 칼럼 5의 데이터를 판독하기 위해 블럭(77)에 칼럼 어드레스 "칼럼 5"를 가지고 있다. 칼럼 커맨드 판독(71)과 관련하여 로우 커맨드 프리차지(81)를 발행함으로써, 랭크 1, 뱅크 2는 한 클럭 더 일찍 제2 판독 커맨드(72)을 수용할 준비가 되므로, 제2 판독 데이터는 한 클럭 더 일찍 데이터 버스 라인을 통해 메모리 컨트롤러(110)에 전송된다. 그러므로, 본 발명의 실시예에서는 데이터 버스 라인이 더 큰 비지 상태가 유지되므로, 데이터 대역폭이 더 효율적으로 이용된다.
다른 구현들에서도, 로우 및 커맨드 동시 동작은 데이터 대역폭을 더 개선한다. 예를 들면, 도 5에서 RCS1(62)이 로우로 되는 동일한 클럭에서 타이밍 블럭(81)이 RCMD(80)에 프리차지 커맨드를 포함하는 대신에, 활성화 커맨드가 타이밍 블럭(81)에 존재한다. 그러면, RA(85)내의 타이밍 블럭(86)은 활성화되는 로우의 완전한 로우 어드레스를 제공한다. 이 경우에, 프리차지 커맨드는 RCS1(62)가 로우로 되기 전의 선행 클럭에서 수행될 것이다. 이 상황에서는 2클럭이 절감되고, 데이터 버스 라인이 훨씬 더 컴팩트하게 되고, 더 효율적으로 이용된다. 또한, 기록 커맨드와 같은 다른 칼럼 커맨드들이 제1 칼럼 커맨드 판독(71)과 제2 칼럼 커맨드 판독(72)의 사이에서 구현될 수 있어, 커맨드 신호 라인의 커맨드들을 더 압축하여 커맨드 대역폭을 증가시킨다. 그러므로, 데이터 대역폭이 더욱 개선된다.
도 6은 본 발명의 실시예에 따른 로우 및 칼럼 커맨드를 동시에 제공하는 메모리 시스템을 동작시키는 프로세스를 도시하고 있다. 메모리 시스템은 메모리 컨트롤러, 메모리 디바이스, 및 메모리 시스템에서 로우 및 칼럼 동작을 동시에 제공하기 위한 각 메모리 디바이스에 대한 분리 선택 메카니즘을 포함한다. 블럭(P600)에서, 메모리 시스템은 로우 커맨드 R 및 칼럼 커맨드 C가 동시에 수행되어야 하는지 여부를 결정한다. 하나의 실시예에서, 로우 커맨드 R 및 칼럼 커맨드 C가 특정 메모리 디바이스에서 동시에 수행될 수 있다. 다른 실시예에서는, 동시 로우 및 칼럼 커맨드 R, C가 다른 메모리 디바이스에 진행하여, 로우 커맨드 R은 제1 메모리 디바이스에서 수행되고, 칼럼 커맨드 C는 제2 메모리 디바이스에서 수행될 수도 있다. 블럭(P610)에서, 로우 커맨드 R 및 칼럼 커맨드 C가 하나의 메모리 디바이스에서 동시에, 또는 다른 메모리 디바이스에서 수행되는 경우, 칼럼 커맨드 C 및 로우 커맨드 R을 실행하기 위한 메모리 디바이스 또는 메모리 디바이스들이 선택된다. 하나의 구현에서는, 메모리 디바이스 또는 다른 메모리 디바이스들 각각은 랭크로서 지칭되고, 뱅크라고 불리는 서브 어레이로 더욱 분할된다. 칼럼 커맨드 C는 하나의 뱅크 내의 동작으로 지향되고, 로우 커맨드 R은 다른 뱅크의 동작으로 지향된다. 블럭(P620)에서, 칼럼 커맨드 C 및 로우 커맨드 R이 메모리 디바이스 또는 다른 메모리 디바이스들에 제공된다. 블럭(P630)에서, 칼럼 커맨드 C를 위한 칼럼 어드레스(들) 및 로우 커맨드 R을 위한 로우 어드레스(들)가 메모리 디바이스 또는 다른 메모리 디바이스들에 제공된다. 블럭(P610, P620, 및 P630)이 도 6에서 서로 분리되어 도시되었지만, 함께 조합되어 동일한 클럭에서 수행될 수도 있다. 각 메모리 디바이스에 제공되는 분리 선택 메카니즘, 블럭(P620)으로부터의 커맨드, 블럭(P630)으로부터의 어드레스를 통해, 로우 및 칼럼 커맨드들이 동시에 발행되고, 로우 및 칼럼 동시 동작이 메모리 시스템내에서 수행된다.
상기 설명에서는 본 발명의 특정 실시예를 언급했지만, 본 발명의 사상을 벗어나지 않고서도 다양한 변형이 가능하다는 것은 자명하다. 예를 들면, 랭크에 로우 칩 선택 및 칼럼 칩 선택을 제공하는 대신에, 로우 칩 선택 및 칼럼 칩 선택은 랭크 내의 각각 또는 선택적인 뱅크에 제공된다. 이것으로 인해, 각각 또는 선택적인 뱅크들이 분리되어 제어될 수 있으므로, 커맨드 대역폭을 더욱 증가시키고, 커맨드 신호 라인을 통과하는 커맨드 및 데이터 버스 라인을 통과하는 데이터를 압축함으로써 데이터 대역폭을 더욱 효율적으로 이용할 수 있다. 다른 실시예에서, 파워 다운 엔트리 또는 셀프 리프레시 엔트리와 같은 커맨드들이 로우 커맨드로서 할당될 수 있다. 이것으로 인해, 본 메모리 시스템은 로우 커맨드의 발행으로 하나의 랭크를 파워 다운 상태로부터 깨우는 동안에, 칼럼 커맨드 판독 또는 기록을 다른 랭크에 발행할 수 있다. 첨부된 특허청구범위는 본 발명의 범주와 사상에 속하는 그러한 변경을 포함한다. 그러므로, 상기 개시된 실시예들은 모든 면에서 예시적인 것으로 받아들여야 하며, 제한적으로 받아들여서는 안된다. 본 발명의 범주는 상기 설명보다는 첨부된 특허청구범위에 의해 나타나고, 특허청구범위에 등가적으로 의미와 범위내인 모든 변형들은 그 범주에 포함된다고 할 것이다.
본 발명에 따르면, 분리 디바이스 선택 메카니즘을 이용하는 메모리 시스템에서 로우 및 칼럼 커맨드를 동시에 제공하기 위한 시스템 및 방법을 제공할 수 있다.
도 1은 종래 DDR 시스템의 타이밍 도의 예를 도시한 도면.
도 2는 본 발명의 실시예가 기능하는 마더보드 레벨에서의 메모리 시스템을 도시한 도면.
도 3은 도 2의 메모리 시스템의 계층 구조적 표현을 도시한 도면.
도 4는 본 발명의 실시예에 따른 메모리 시스템을 도시한 도면.
도 5는 본 발명의 실시예에 따른 메모리 시스템의 타이밍 도의 예를 도시한 도면.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 동작시키기 위한 프로세스를 도시한 도면.
<도면의 주요 부호에 대한 간단한 설명>
130, 135, 140, 145 : 메모리 디바이스
110 : 메모리 컨트롤러

Claims (24)

  1. 적어도 하나의 메모리 디바이스에 데이터와 신호를 전송하고, 상기 적어도 하나의 메모리 디바이스로부터 데이터와 신호를 수신하는 메모리 컨트롤러;
    칼럼 커맨드를 수행하기 위해, 상기 적어도 하나의 메모리 디바이스에 제1 선택 신호를 제공하여, 상기 적어도 하나의 메모리 디바이스를 선택하는 제1 선택 통신 경로; 및
    상기 칼럼 동작과 동시에 로우 커맨드를 수행하기 위해, 상기 적어도 하나의 메모리 디바이스에 제2 선택 신호를 제공하여, 상기 적어도 하나의 메모리 디바이스를 선택하는 제2 선택 통신 경로
    를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    칼럼 커맨드를 상기 메모리 디바이스에 제공하는 칼럼 커맨드 통신 경로;
    상기 칼럼 커맨드에 대한 칼럼 어드레스를 상기 메모리 디바이스에 제공하는 칼럼 어드레스 통신 경로;
    로우 커맨드를 상기 메모리 디바이스에 제공하는 로우 커맨드 통신 경로; 및
    상기 로우 커맨드에 대한 로우 어드레스를 상기 메모리 디바이스에 제공하는 로우 어드레스 통신 경로
    를 더 포함하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 적어도 하나의 메모리 디바이스는 복수의 메모리 디바이스를 포함하고,
    상기 각 메모리 디바이스는 상기 제1 선택 통신 경로 및 상기 제2 선택 통신 경로에 의해 상기 메모리 컨트롤러에 결합되며,
    상기 제1 선택 통신 경로는, 상기 메모리 디바이스의 메모리 셀 어레이에서 칼럼 커맨드를 수행하기 위해, 제1 선택 신호를 상기 메모리 디바이스에 제공하여, 상기 메모리 디바이스를 선택하고,
    상기 제2 선택 통신 경로는, 상기 메모리 디바이스의 메모리 셀 어레이에서 상기 칼럼 동작과 동시에 로우 커맨드를 수행하기 위해, 제2 선택 신호를 상기 메모리 디바이스에 제공하여, 상기 메모리 디바이스를 선택하는 메모리 시스템.
  4. 제1항에 있어서, 상기 메모리 셀 어레이를 갖는 적어도 하나의 메모리 디바이스는 랭크로서 참조되고, 상기 적어도 하나의 메모리 디바이스는 뱅크로서 참조되는 복수의 서브 어레이로 더 분할되며, 상기 랭크는 적어도 제1 뱅크 및 제2 뱅크를 갖는 메모리 시스템.
  5. 제4항에 있어서, 상기 제1 선택 통신 경로는 상기 제1 뱅크에서 칼럼 커맨드를 수행하기 위해 제1 선택 신호를 상기 랭크에 제공하고, 상기 제2 선택 통신 경로는 상기 제2 뱅크에서 상기 칼럼 동작과 동시에 로우 커맨드를 수행하기 위해 제2 선택 신호를 상기 랭크에 제공하는 메모리 시스템.
  6. 제1항에 있어서, 상기 칼럼 커맨드는 상기 적어도 하나의 메모리 디바이스로부터 데이터를 판독하기 위한 판독 커맨드 및 상기 적어도 하나의 메모리 디바이스에 데이터를 기록하기 위한 기록 커맨드를 포함하는 메모리 시스템.
  7. 제1항에 있어서, 상기 로우 커맨드는 상기 적어도 하나의 메모리 디바이스 또는 그 일부를 프리차지(pre-charge)하기 위한 프리차지 커맨드, 상기 적어도 하나의 메모리 디바이스의 일부를 활성화시키기 위한 활성화 커맨드, 상기 적어도 하나의 메모리 디바이스 또는 그 일부를 하위 전력 상태로 이동시키기 위한 파워 다운(power down) 커맨드, 및 상기 적어도 하나의 메모리 디바이스 또는 그 일부를 리프레시하기 위한 셀프-리프레시(self-refresh) 커맨드를 포함하는 메모리 시스템.
  8. 메모리 셀 어레이를 갖는 메모리 디바이스에 있어서,
    상기 메모리 셀 어레이의 제1 부분에서 칼럼 동작을 수행하기 위하여, 상기 메모리 디바이스를 선택하는 칼럼 칩 선택 신호를 수신하기 위한 칼럼 칩 선택 핀;
    상기 메모리 셀 어레이의 제2 부분에서 상기 칼럼 동작과 동시에 로우 동작을 수행하기 위하여, 상기 메모리 디바이스를 선택하는 로우 칩 선택 신호를 동시에 수신하기 위한 로우 칩 선택 핀;
    상기 칼럼 동작에 대한 칼럼 커맨드를 수신하기 위한 칼럼 커맨드 핀;
    상기 칼럼 커맨드에 대한 칼럼 어드레스를 수신하기 위한 칼럼 어드레스 핀;
    상기 로우 동작에 대한 로우 커맨드를 수신하기 위한 로우 커맨드 핀; 및
    상기 로우 커맨드에 대한 로우 어드레스를 수신하기 위한 로우 어드레스 핀
    을 포함하는 메모리 디바이스.
  9. 제8항에 있어서, 상기 메모리 디바이스는 뱅크로 참조되는 복수의 서브 어레이로 더 분할되고, 상기 메모리 디바이스는 적어도 제1 뱅크 및 제2 뱅크를 갖는 메모리 디바이스.
  10. 제9항에 있어서, 상기 칼럼 동작은 상기 메모리 디바이스의 상기 제1 뱅크에서 수행되고, 동시적인 로우 동작은 상기 제2 뱅크에서 수행되는 메모리 디바이스.
  11. 제8항에 있어서, 상기 칼럼 커맨드는 상기 적어도 하나의 메모리 디바이스로부터 데이터를 판독하기 위한 판독 커맨드 및 상기 적어도 하나의 메모리 디바이스에 데이터를 기록하기 위한 기록 커맨드를 포함하는 메모리 디바이스.
  12. 제8항에 있어서, 상기 로우 커맨드는 상기 적어도 하나의 메모리 디바이스 또는 그 일부를 프리차지하기 위한 프리차지 커맨드, 상기 적어도 하나의 메모리 디바이스의 일부를 활성화시키기 위한 활성화 커맨드, 상기 적어도 하나의 메모리 디바이스 또는 그 일부를 하위 전력 상태로 이동시키기 위한 파워 다운 커맨드, 및 상기 적어도 하나의 메모리 디바이스 또는 그 일부를 리프레시하기 위한 셀프-리프레시 커맨드를 포함하는 메모리 디바이스.
  13. 메모리 컨트롤러와, 메모리 셀 어레이를 갖는 적어도 하나의 메모리 디바이스를 포함하는 메모리 시스템에서 로우 및 칼럼 커맨드를 동시에 제공하는 방법에 있어서,
    상기 메모리 셀 어레이 내에서 칼럼 동작을 수행하기 위해 상기 적어도 하나의 메모리 디바이스를 선택하는 단계;
    상기 메모리 셀 어레이 내에서 상기 칼럼 동작과 동시에 로우 동작을 수행하기 위해 상기 적어도 하나의 메모리 디바이스를 선택하는 단계;
    상기 칼럼 동작에 대한 칼럼 커맨드를 상기 적어도 하나의 메모리 디바이스에 제공하는 단계;
    상기 칼럼 커맨드에 대한 칼럼 어드레스를 상기 적어도 하나의 메모리 디바이스에 제공하는 단계;
    상기 로우 동작에 대한 로우 커맨드를 상기 적어도 하나의 메모리 디바이스에 제공하는 단계; 및
    상기 로우 커맨드에 대한 로우 어드레스를 상기 적어도 하나의 메모리 디바이스에 제공하는 단계
    를 포함하는 로우 및 칼럼 커맨드의 동시 제공 방법.
  14. 제13항에 있어서,
    상기 적어도 하나의 메모리 디바이스는 복수의 메모리 디바이스를 포함하고,
    상기 각 메모리 디바이스는 제1 선택 통신 경로 및 제2 선택 통신 경로에 의해 상기 메모리 컨트롤러에 결합되며,
    상기 제1 선택 통신 경로는, 제1 선택 신호를 상기 메모리 디바이스에 제공하여, 상기 메모리 디바이스의 메모리 셀 어레이에서 칼럼 커맨드를 수행하기 위해, 상기 메모리 디바이스를 선택하고,
    상기 제2 선택 통신 경로는, 제2 선택 신호를 상기 메모리 디바이스에 제공하여, 상기 메모리 디바이스의 메모리 셀 어레이 내에서 칼럼 동작과 동시에 로우 커맨드를 수행하기 위해, 상기 메모리 디바이스를 선택하는 로우 및 칼럼 커맨드의 동시 제공 방법.
  15. 제13항에 있어서, 상기 메모리 셀 어레이를 갖는 적어도 하나의 메모리 디바이스는 랭크로서 참조되고, 상기 적어도 하나의 메모리 디바이스는 뱅크로서 참조된는 복수의 서브 어레이로 더 분할되며, 상기 랭크는 적어도 제1 뱅크 및 제2 뱅크를 갖는 로우 및 칼럼 커맨드의 동시 제공 방법.
  16. 제15항에 있어서, 상기 칼럼 동작은 상기 메모리 디바이스의 상기 제1 뱅크에서 수행되고, 그와 동시적인 상기 로우 동작은 상기 제2 뱅크에서 수행되는 로우 및 칼럼 커맨드의 동시 제공 방법.
  17. 제13항에 있어서, 상기 칼럼 커맨드는 상기 적어도 하나의 메모리 디바이스로부터 데이터를 판독하기 위한 판독 커맨드 및 상기 적어도 하나의 메모리 디바이스에 데이터를 기록하기 위한 기록 커맨드를 포함하는 로우 및 칼럼 커맨드의 동시 제공 방법.
  18. 제13항에 있어서, 상기 로우 커맨드는 상기 적어도 하나의 메모리 디바이스 또는 그 일부를 프리차지하기 위한 프리차지 커맨드, 상기 적어도 하나의 메모리 디바이스의 일부를 활성화시키기 위한 활성화 커맨드, 상기 적어도 하나의 메모리 디바이스 또는 그 일부를 하위 전력 상태로 이동시키기 위한 파워 다운 커맨드, 및 상기 적어도 하나의 메모리 디바이스 또는 그 일부를 리프레시하기 위한 셀프-리프레시 커맨드를 포함하는 로우 및 칼럼 커맨드의 동시 제공 방법.
  19. 메모리 컨트롤러와, 메모리 셀 어레이를 갖는 적어도 하나의 메모리 디바이스를 포함하는 메모리 시스템과 결합되어 이용되는 컴퓨터 판독 가능한 매체에 있어서,
    상기 메모리 셀 어레이 내에서 칼럼 동작을 수행하기 위해 상기 적어도 하나의 메모리 디바이스를 선택하고,
    상기 메모리 셀 어레이 내에서 칼럼 동작과 동시에 로우 동작을 수행하기 위해 상기 적어도 하나의 메모리 디바이스를 선택하고,
    상기 칼럼 동작에 대한 칼럼 커맨드를 상기 적어도 하나의 메모리 디바이스에 제공하고,
    상기 칼럼 커맨드에 대한 칼럼 어드레스를 상기 적어도 하나의 메모리 디바이스에 제공하고,
    상기 로우 동작에 대한 로우 커맨드를 상기 적어도 하나의 메모리 디바이스에 제공하고,
    상기 로우 커맨드에 대한 로우 어드레스를 상기 적어도 하나의 메모리 디바이스에 제공하기 위한 컴퓨터 판독 가능한 명령이 인코딩되어 포함되어 있는 컴퓨터 판독 가능 매체.
  20. 제19항에 있어서,
    상기 적어도 하나의 메모리 디바이스는 복수의 메모리 디바이스를 포함하고,
    상기 각 메모리 디바이스는 제1 선택 통신 경로 및 제2 선택 통신 경로에 의해 상기 메모리 컨트롤러에 결합되며,
    상기 제1 선택 통신 경로는, 제1 선택 신호를 상기 메모리 디바이스에 제공하여, 상기 메모리 디바이스의 메모리 셀 어레이에서 칼럼 커맨드를 수행하기 위해, 상기 메모리 디바이스를 선택하고,
    상기 제2 선택 통신 경로는, 제2 선택 신호를 상기 메모리 디바이스에 제공하여, 상기 메모리 디바이스의 메모리 셀 어레이 내에서 칼럼 동작과 동시에 로우 커맨드를 수행하기 위해, 상기 메모리 디바이스를 선택하는 컴퓨터 판독 가능 매체.
  21. 제19항에 있어서, 상기 메모리 셀 어레이를 갖는 적어도 하나의 메모리 디바이스는 랭크로서 참조되고, 상기 적어도 하나의 메모리 디바이스는 뱅크로서 참조되는 복수의 서브 어레이로 더 분할되며, 상기 랭크는 적어도 제1 뱅크 및 제2 뱅크를 갖는 컴퓨터 판독 가능 매체.
  22. 제21항에 있어서, 상기 칼럼 동작은 상기 메모리 디바이스의 상기 제1 뱅크에서 수행되고, 그와 동시적인 로우 동작은 상기 제2 뱅크에서 수행되는 컴퓨터 판독 가능 매체.
  23. 제19항에 있어서, 상기 칼럼 커맨드는 상기 적어도 하나의 메모리 디바이스로부터 데이터를 판독하기 위한 판독 커맨드 및 상기 적어도 하나의 메모리 디바이스에 데이터를 기록하기 위한 기록 커맨드를 포함하는 컴퓨터 판독 가능 매체.
  24. 제19항에 있어서, 상기 로우 커맨드는 상기 적어도 하나의 메모리 디바이스 또는 그 일부를 프리차지하기 위한 프리차지 커맨드, 상기 적어도 하나의 메모리 디바이스의 일부를 활성화시키기 위한 활성화 커맨드, 상기 적어도 하나의 메모리 디바이스 또는 그 일부를 하위 전력 상태로 이동시키기 위한 파워 다운 커맨드, 및 상기 적어도 하나의 메모리 디바이스 또는 그 일부를 리프레시하기 위한 셀프-리프레시 커맨드를 포함하는 컴퓨터 판독 가능 매체.
KR10-2001-0060423A 2000-09-29 2001-09-28 로우 및 칼럼 커맨드를 동시에 제공하기 위한 방법 및시스템 KR100532640B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/675,348 2000-09-29
US09/675,348 US6553449B1 (en) 2000-09-29 2000-09-29 System and method for providing concurrent row and column commands

Publications (2)

Publication Number Publication Date
KR20020025798A KR20020025798A (ko) 2002-04-04
KR100532640B1 true KR100532640B1 (ko) 2005-12-02

Family

ID=24710064

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0060423A KR100532640B1 (ko) 2000-09-29 2001-09-28 로우 및 칼럼 커맨드를 동시에 제공하기 위한 방법 및시스템

Country Status (5)

Country Link
US (1) US6553449B1 (ko)
JP (1) JP2002175216A (ko)
KR (1) KR100532640B1 (ko)
DE (1) DE10147592A1 (ko)
TW (1) TW569093B (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU9693398A (en) * 1997-10-10 1999-05-03 Rambus Incorporated Apparatus and method for pipelined memory operations
KR100336573B1 (ko) * 1999-11-30 2002-05-16 박종섭 램버스 디램
KR100349370B1 (ko) * 1999-11-30 2002-08-21 주식회사 하이닉스반도체 램버스 디램
US6728150B2 (en) * 2002-02-11 2004-04-27 Micron Technology, Inc. Method and apparatus for supplementary command bus
US20030217223A1 (en) * 2002-05-14 2003-11-20 Infineon Technologies North America Corp. Combined command set
JP4159415B2 (ja) 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US6888777B2 (en) * 2002-08-27 2005-05-03 Intel Corporation Address decode
US7159066B2 (en) * 2002-08-27 2007-01-02 Intel Corporation Precharge suggestion
US7120765B2 (en) * 2002-10-30 2006-10-10 Intel Corporation Memory transaction ordering
US7469316B2 (en) * 2003-02-10 2008-12-23 Intel Corporation Buffered writes and memory page control
WO2004081685A1 (en) * 2003-03-07 2004-09-23 The Sherwin-Williams Company Apparatus and method for continous production of paint with automatic adjustment of color
US6968440B2 (en) * 2003-05-09 2005-11-22 Hewlett-Packard Development Company, L.P. Systems and methods for processor memory allocation
US7076617B2 (en) * 2003-09-30 2006-07-11 Intel Corporation Adaptive page management
US7085172B2 (en) * 2004-01-05 2006-08-01 Sony Corporation Data storage apparatus, data storage control apparatus, data storage control method, and data storage control program
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US20060064535A1 (en) * 2004-09-22 2006-03-23 Walker Robert M Efficient multi-bank memory queuing system
US7454586B2 (en) * 2005-03-30 2008-11-18 Intel Corporation Memory device commands
US7577760B2 (en) * 2005-05-10 2009-08-18 Samsung Electronics Co., Ltd. Memory systems, modules, controllers and methods using dedicated data and control busses
US7966446B2 (en) * 2005-09-12 2011-06-21 Samsung Electronics Co., Ltd. Memory system and method having point-to-point link
JP4816911B2 (ja) * 2006-02-07 2011-11-16 日本電気株式会社 メモリの同期化方法及びリフレッシュ制御回路
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8787060B2 (en) 2010-11-03 2014-07-22 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
KR20120067509A (ko) * 2010-12-16 2012-06-26 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그 제어 방법
JP5647014B2 (ja) 2011-01-17 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR102108845B1 (ko) 2013-10-07 2020-05-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102451156B1 (ko) 2015-12-09 2022-10-06 삼성전자주식회사 메모리 모듈 내에서 랭크 인터리빙 동작을 갖는 반도체 메모리 장치
US10318187B2 (en) * 2016-08-11 2019-06-11 SK Hynix Inc. Memory controller and memory system including the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970076271A (ko) * 1996-05-17 1997-12-12 문정환 확장 메모리 모듈
KR19990071400A (ko) * 1998-02-03 1999-09-27 다니구찌 이찌로오, 기타오카 다카시 클럭 동기형 메모리 내장 반도체 집적 회로 장치
KR20000039772A (ko) * 1998-12-16 2000-07-05 김영환 메모리 모듈의 불량 감지장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5430676A (en) 1993-06-02 1995-07-04 Rambus, Inc. Dynamic random access memory system
JP3345282B2 (ja) * 1996-06-10 2002-11-18 株式会社日立製作所 半導体集積回路装置の設計方法
JP3524337B2 (ja) * 1997-07-25 2004-05-10 キヤノン株式会社 バス管理装置及びそれを有する複合機器の制御装置
US6108745A (en) * 1997-10-31 2000-08-22 Hewlett-Packard Company Fast and compact address bit routing scheme that supports various DRAM bank sizes and multiple interleaving schemes
JP3247647B2 (ja) * 1997-12-05 2002-01-21 株式会社東芝 半導体集積回路装置
US6154821A (en) 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
JP3786521B2 (ja) * 1998-07-01 2006-06-14 株式会社日立製作所 半導体集積回路及びデータ処理システム
US6122189A (en) 1998-10-02 2000-09-19 Rambus Inc. Data packet with embedded mask
JP2001052495A (ja) * 1999-06-03 2001-02-23 Toshiba Corp 半導体メモリ
KR100699810B1 (ko) * 2000-08-05 2007-03-27 삼성전자주식회사 버스 효율을 향상시키는 반도체 메모리장치 및 메모리시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970076271A (ko) * 1996-05-17 1997-12-12 문정환 확장 메모리 모듈
KR19990071400A (ko) * 1998-02-03 1999-09-27 다니구찌 이찌로오, 기타오카 다카시 클럭 동기형 메모리 내장 반도체 집적 회로 장치
KR20000039772A (ko) * 1998-12-16 2000-07-05 김영환 메모리 모듈의 불량 감지장치

Also Published As

Publication number Publication date
JP2002175216A (ja) 2002-06-21
DE10147592A1 (de) 2002-05-02
US6553449B1 (en) 2003-04-22
KR20020025798A (ko) 2002-04-04
TW569093B (en) 2004-01-01

Similar Documents

Publication Publication Date Title
KR100532640B1 (ko) 로우 및 칼럼 커맨드를 동시에 제공하기 위한 방법 및시스템
US6088774A (en) Read/write timing for maximum utilization of bidirectional read/write bus
US8370596B2 (en) Mechanism for enabling full data bus utilization without increasing data granularity
US8521979B2 (en) Memory systems and methods for controlling the timing of receiving read data
US8595459B2 (en) Micro-threaded memory
EP1474747B1 (en) Address space, bus system, memory controller and device system
JP3260692B2 (ja) ロジック混載ｄｒａｍｌｓｉ
KR100246868B1 (ko) 디램 시스템, 디램 시스템의 동작 방법
EP1981033A1 (en) Apparatus and method for pipelined memory operations with write mask
US5732406A (en) Microprocessor burst mode with external system memory
US20040170071A1 (en) Method and apparatus for supplementary command bus
US5960450A (en) System and method for accessing data between a host bus and system memory buses in which each system memory bus has a data path which is twice the width of the data path for the host bus
US8539196B2 (en) Hierarchical organization of large memory blocks
CN118402000A (zh) 高带宽存储器模块架构
US6412039B1 (en) Cross-bank, cross-page data accessing and controlling system
CN100536021C (zh) 大容量高速缓冲存储器
CN103871452A (zh) 使用前端预充电的存储器
JP2000030452A (ja) コマンド・スタッキングを有する高帯域幅で狭い入出力のメモリ装置
US20190096459A1 (en) Memory devices for performing multiple write operations and operating methods thereof
US6400640B2 (en) Method for memory addressing
CN116741224A (zh) 数据写入电路、数据写入方法存储器
EP0440457A2 (en) Burst mode read implementation
EP1895538A1 (en) Apparatus and method for pipelined memory operations
EP1327991A2 (en) Apparatus and method for pipelined memory operations

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121019

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131101

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee