TW201339847A - 用於包含讀取資料選通訊號的減少接腳數（ｒｐｃ）記憶體匯流排介面的裝置及方法 - Google Patents

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Abstract

一種用於包含讀取資料選通之記憶體匯流排介面的方法及裝置。介面包括用於傳遞晶片選擇信號以指示週邊裝置何時致動之晶片選擇，其中，匯流排提供主機裝置與週邊裝置之間的通訊。介面亦包括用於傳遞差動時脈信號之差動時脈對。讀取資料選通係含括於介面中，用於傳遞來自週邊裝置的讀取資料選通信號。介面包括用於傳遞命令、位址與資料資訊的資料匯流排。讀取資料選通指示有效資料何時出現在資料匯流排上。

Description

用於包含讀取資料選通訊號的減少接腳數(RPC)記憶體匯流排介面的裝置及方法
本發明大體上係關於通訊匯流排。
大部份微控制器和微處理器含有用於與晶片外週邊裝置通訊之匯流排介面。這些匯流排介面支援各式各樣的產品，包括記憶體、類比對數位轉換器、數位對類比轉換器、液晶顯示(LCD)控制器以及大量其它週邊裝置。
有許多針對特定週邊裝置之類型而具有獨特特徵之不同週邊匯流排介面。先前技藝可得之匯流排介面試著要在匯流排效能與實現成本之間取得平衡。主微控制器之實現成本含括許多特徵，包括介面信號數、輸入輸出(I/O)驅動器之實體特徵、以及匯流排控制器整合至微控制器內之複雜度。
在所需之接腳數與由週邊匯流排所提供之效能程度之間通常具有平衡作法。更具體地說，匯流排介面通常聚焦於接腳數最小化或資料產量最大化二者之一。另一方面， 較大延遲之匯流排通常實現有較少的匯流排信號，以使系統層硬體負荷最小化。例如，串列週邊匯流排介面通常設計有低接腳數，但具有較慢的資料傳輸率。舉例而言，I2C匯流排是一種低速介面，其僅需兩個腳接以在主機裝置與週邊裝置之間支援通訊。另一方面，低延遲且高產量之週邊匯流排，通常需要大量信號以支援主端微控器與週邊裝置之間的介面。例如，並列週邊匯流排介面係設計用於高速資料傳輸率。舉例而言，動態隨機存取記憶體(DRAM)匯流排介面係用於提供高資料產量給晶片外之DRAM記憶體裝置。
因此，本發明之具體實施例，係提供一種在匯流排效能與所需匯流排信號數之間取得平衡的記憶體匯流排介面。在一具體實施例中，係描述包括讀取資料選通以用於記憶體匯流排介面之裝置。介面包括用於傳遞晶片選擇信號以指示週邊裝置何時致動之晶片選擇，其中，匯流排介面係在主機裝置與週邊裝置之間提供通訊。介面亦包括用於傳遞差動時脈信號之差動時脈對。讀取資料選通係含括於介面中，用於傳遞來自週邊裝置之讀取資料選通信號。介面包括用於傳遞命令、位址與資料資訊之資料匯流排。讀取資料選通指示有效資料何時由週邊裝置輸出到資料匯流排。
在另一具體實施例中，係揭露一種利用包含讀取資料選通以指示有效資料何時呈現之記憶體匯流排介面而執行 資料處理(data transaction)的方法。資料匯流排介面係在主機裝置與週邊裝置之間提供通訊。本方法包括配置晶片選擇以助於晶片選擇信號之傳遞，其中，晶片選擇信號指示週邊裝置何時致動。本方法復包括配置差動時脈對以傳遞第一時脈信號和第二時脈信號使成為差動時脈信號。本方法復包括配置用於傳遞來源同步輸出時脈之讀取資料選通，以作為來自週邊裝置之讀取資料選通信號。資料匯流排亦配置用於傳遞命令、位址與資訊。差動時脈對及讀取資料選通以雙倍資料速率(DDR)方式致能資料之傳輸於讀取處理和寫入處理。
在又一具體實施例中，係揭露一種利用在主機裝置與週邊裝置之間提供通訊之記憶體匯流排介面以執行讀取處理的方法。匯流排介面包括差動時脈信號對、以及指示有效資料何時呈現之讀取資料選通信號。差動時脈信號及讀取資料選通以DDR方式致能在資料匯流排上資料之傳送於讀取處理和寫入處理。更具體地說，用於在記憶體匯流排上執行讀取處理之方法包括：在第一與第二時脈信號互補時(例如，第一時脈信號為低位準(LOW)，且第二時脈信號為高位準(HIGH))，藉由置位(assert)晶片選擇信號(例如，到低位準)以於主機裝置引發(initiate)讀取處理。同樣地，本方法包括透過資料匯流排上的差動時脈信號，以三個時脈週期將讀取命令及目標位址由主機裝置傳送至週邊裝置。本方法亦包括於主機裝置上透過資料匯流排接收來自週邊裝置之資料，以及於主機裝置上透過讀取資料選 通介面接收源自週邊裝置之讀取資料選通信號。本方法復包括於主機裝置上擷取起於讀取資料選通信號之引導邊緣(leading edge)之資料，其中，讀取資料選通信號包括來源同步輸出時脈。
在又一具體實施例中，係揭露一種利用在主機裝置與週邊裝置之間提供通訊之記憶體匯流排介面以執行寫入處理的方法。匯流排包括提供差動時脈信號之時脈信號、以及指示有效資料何時呈現之讀取資料選通信號。差動時脈信號及讀取資料選通以DDR方式致能在資料匯流排上資料之傳輸於讀取處理。更具體地說，用於在記憶體匯流排上執行寫入處理之方法包括：在第一時脈信號為低位準且第二時脈信號為高位準時，藉由將晶片選擇轉換至低位準，而於主機裝置指示寫入處理之開始。本方法亦包括透過資料匯流排以差動時脈信號之三個時脈週期傳送寫入命令及目標位址。本方法包括透過資料匯流排傳送來自主機裝置之資料。
100‧‧‧計算系統
104‧‧‧記憶體裝置
106‧‧‧主機裝置
110‧‧‧處理器
112‧‧‧儲存體
114‧‧‧輸出裝置
116‧‧‧輸入裝置
118‧‧‧通訊連接
120‧‧‧記憶體匯流排介面、記憶體裝置介面
130‧‧‧週邊裝置
135‧‧‧週邊裝置
200A‧‧‧示意圖
200B‧‧‧流程圖
210‧‧‧RPC記憶體匯流排介面、RPC匯流排介面
215‧‧‧晶片選擇線、晶片選擇
220‧‧‧差動時脈對
223‧‧‧第一時脈線
225‧‧‧第二時脈線
230‧‧‧讀取資料選通、讀取資料選通線
235‧‧‧資料匯流排
300A‧‧‧流程圖
300B‧‧‧時序圖
300C‧‧‧時序圖
400A‧‧‧流程圖
400B‧‧‧時序圖
500B‧‧‧時序圖
505‧‧‧計算系統
510‧‧‧RPC週邊控制器
515‧‧‧延遲計時器
520‧‧‧延遲暫存器
530‧‧‧RPC週邊裝置
535‧‧‧xDRAM
537‧‧‧xDRAM控制器
540‧‧‧中央處理單元
550‧‧‧內嵌式唯讀記憶體(ROM)
555‧‧‧內嵌式靜態隨機存取記憶體(SRAM)
560‧‧‧RPC記憶體匯流排介面
600‧‧‧位元圖
700‧‧‧表格
本發明在圖式之附圖中係經由實施例而非經由限制予以描述，且其中相同之參考符號表示相似的構件。
第1圖係實現本申請專利範圍標的之具體實施例之計算系統的方塊圖。
第2A圖係根據本揭露之一具體實施例，並包括指示有效資料何時呈現之讀取資料選通之減少接腳數介面的示意圖。
第2B圖係根據本揭露之一具體實施例，並描述利用包括讀取資料選通以指示有效資料何時呈現之記憶體匯流排介面而執行處理之方法的流程圖。
第3A圖係根據本揭露之一具體實施例，並描述利用包括有讀取資料選通以指示有效資料何時呈現之記憶體匯流排介面而執行讀取處理之方法的流程圖。
第3B圖係根據本揭露之一具體實施例，並描述透過包括有讀取資料選通以指示有效資料何時呈現之記憶體匯流排介面之讀取處理的時序圖。
第3C圖係根據本揭露之一具體實施例且對比於第3B圖之時序圖，並描述透過需要較少位元以經由RPC記憶體介面匯流排傳遞命令和位址資訊之記憶體匯流排介面之讀取處理的另一時序圖。
第4A圖係根據本揭露之一具體實施例，並描述透過包括有讀取資料選通以指示何時呈現有效資料之記憶體匯流排之寫入處理的時序圖。
第4B圖係根據本揭露之一具體實施例，並描述透過包括有讀取資料選通以指示何時呈現有效資料之記憶體匯流排介面之寫入處理的時序圖。
第5圖係根據本揭露之一具體實施例，並經配置用以決定不同週邊裝置內不同目標位址之延遲特徵，且基於延遲特徵觸發以指示有效資料何時呈現在資料匯流排上之讀取資料選通之週邊裝置之週邊控制器的方塊圖。
第6圖係根據本揭露之一具體實施例，並描述在讀取 或寫入處理期間透過包括有讀取資料選通以指示有效資料何時呈現之記憶體匯流排介面之匯流排處理的位元佈置圖。
第7圖係根據本揭露之一具體實施例，並表示透過包括有讀取資料選通以指示有效資料何時呈現之記憶體匯流排介面之匯流排處理之位元功能表。
現在將詳細參考本發明之具體實施例，其實施例係在附圖中描述。雖然本發明將連結下文之具體實施例作說明，將理解其意圖不在於使本發明侷限於下文之具體實施例。相反地，本發明係意圖涵括如附加之申請專利範圍所界定，並包括有本發明之精神與範疇的替代、修改及均等作法。另外，在下文本發明之詳細說明中，提出有許多明確細節以透徹理解本發明。然而，本發明之具體實施例可無需這些明確細節而得以實踐。在其它實例中，熟知之方法、程序、組件(component)、以及電路未予以詳細說明以免糢糊本發明之態樣。例如，為了避免模糊本發明，某些熟知之系統配置及處理步驟未予以詳細說明。同樣地，表示本發明具體實施例之圖式屬半圖解而未依比例繪製，具體而言，圖式中有些尺寸係為了清晰呈現而誇大。
因此，本發明之具體實施例係提供使匯流排效能與所需匯流排信號數目之間獨特平衡的裝置及方法。本發明之其它具體實施例提供以上優點，亦提供用於實現具有較低初始延遲及較高持續產量之減少接腳數記憶體匯流排介 面。本發明又一具體實施例提供以上優點，亦提供透過記憶體匯流排介面以實現可變延遲架構，其可實現利用資料選通信號以指示何時透過匯流排傳遞有效資料。藉此，當透過資料匯流排傳遞資訊時，可消除迄今為止與現有可變延遲匯流排協定相關之專用“READY”(備妥)或“WAIT”(等待)信號的需求。
第1圖係實現本申請專利範圍標的之具體實施例之計算系統100的方塊圖。作為實施例，計算系統100可包含系統單晶片(SOC)，諸如用於提供記憶體之記憶體SOC。雖然計算系統100係顯示及說明在第1圖中，並具有特定數量與類型之元件(element)，但具體實施例仍無需侷限於示例性實現。亦即，計算系統100可包括有別於所示之元件，並可包括多於一個所示之元件。例如，系統100可包括比所示之一處理器110更多的處理單元。類似地，在另一實施例中，計算系統100可包括未顯示在第1圖之其它組件。
在最基本的配置中，計算系統100通常包括至少一處理器110以及記憶體裝置104。根據計算裝置之確切配置及類型，記憶體裝置104可為揮發式(如隨機存取記憶體(RAM))、非揮發式(如唯讀記憶體(ROM)、快閃記憶體等)或兩者之某種組合。在一具體實施例中，記憶體裝置104包含反或閘型(NOR)快閃記憶體陣列。計算系統100亦可包括另一儲存體112(可移除式及/不可移除式)，其涵蓋但不侷限於磁碟、光碟或磁帶。儲存媒介包括揮發式和非揮發式儲存體、可移除式和不可移除式儲存體，其可用任何 儲存資訊之方法或技術加以實作，如電腦可讀取指令、資料結構、程式模組或其它資料。經由實施例，但非限制，儲存媒體包括RAM、ROM、電子可抹除可程式唯讀記憶體(EEPROM)、快閃記憶體或其它記憶體技術，唯讀型光碟(CD-ROM)、數位視訊光碟(DVD)或其它光學儲存體、磁卡(magnetic cassette)、磁帶、磁碟儲存體或其它磁性儲存元件、或任何其它可用於儲存所需資訊並可藉由計算系統100存取之媒體。
因此，計算系統100可包括經由記憶體匯流排介面120耦接至記憶體裝置104之主機裝置106，匯流排有助於在主機裝置106與記憶體裝置104及一或多個週邊裝置如週邊裝置130和135之間的處理。如下所述，記憶體裝置介面120能利用讀取資料選通指示有效資料何時出現在匯流排上以傳遞資料。
計算系統100亦可包括能使計算系統100與其它系統通訊之通訊連接118。通訊連接118係通訊媒體之實施例。經由實施例但非限制，通訊媒體包括諸如有線網路或直接有線連接的有線媒體，以及諸如聲頻(acoustic)、射頻(RF)、紅外線及其它無線媒體的無線媒體。
計算系統100可包括諸如鍵盤、滑鼠、筆(pen)、聲音輸入裝置、電玩輸入裝置(例如搖桿、電玩控制盤、及/或其它類電玩輸入裝置)、觸控輸入裝置等輸入裝置116。另外，計算系統100亦可包括諸如顯示器(例如，電腦螢幕及/或投影系統)、揚聲器、印表機、網路週邊裝置等輸 出裝置114。
第2A圖係根據本揭露之一具體實施例，並包括指示有效資料何時呈現之讀取資料選通230之減少接腳數(RPC)記憶體匯流排介面210的示意圖200A。就上下文而言，第2A圖之匯流排介面210提供與第1圖之匯流排120類似的功能，並有助於主機裝置與週邊裝置之間的通訊，諸如第1圖所示計算系統100之主機裝置106與週邊裝置130或135及/或記憶體裝置104之類。在一具體實施例中，RPC記憶體匯流排介面包含並列介面。在另一具體實施例中，RPC記憶體匯流排介面包含串列匯流排介面。
尤其是，RPC記憶體匯流排210包括配置用於傳遞晶片選擇(CS#)信號之晶片選擇線215。CS#信號包含用於識別何時致動對應之週邊裝置以執行給予處理的裝置致能信號。例如，晶片選擇215係配置用於傳遞CS#信號以指示週邊裝置何時致動。更具體地說，CS#信號係經致能以通知有讀取或寫入處理或請求處理之週邊裝置。
另外，RPC介面210包括具有第一時脈線223與第二時脈線225之差動時脈線對220。更具體地說，差動時脈對220係配置用於傳遞含有兩個時脈源之差動參考時脈信號。亦即，差動時脈信號係基於並包含透過第一時脈線223傳遞之第一時脈(CK)、以及透過第二時脈線225傳遞之第二時脈(CK#)。含有CK與CK#之差動時脈係用於識別何時透過匯流排介面210抓取特定命令、位址與資料資訊。在其它具體實施例中，時脈特徵之功能性為單端或差動。
RPC介面210亦包括讀取資料選通線230。在一具體實施例中，讀取資料選通線230係配置用以選擇性地傳遞來自週邊裝置之讀取資料選通(RDS)信號。在一具體實施例中，RDS信號包含來源同步輸出時脈。再者，RDS信號係供週邊裝置用於指示資料匯流排235上之讀取資料何時有效。在具體實施例中，RDS發信號之功能為單端、差動或不出現。
另外，RPC介面210包括資料匯流排235。資料匯流排235係配置用於傳遞特定命令識別碼、位址資訊與資料資訊，並將結合第7圖以進一步說明。在一具體實施例中，資料匯流排235係配置成8線寬資料匯流排，其能夠在差動時脈信號之每個邊緣傳遞一個位元組(例如8個位元)資料。如此，RPC記憶體匯流排介面210透過最小、12線主動式信號匯流排介面，提供低初始延遲及高持續產量。
在一具體實施例中，包含CK和CK#信號之差動時脈對以及RDS信號之使用能以雙倍資料速率(DDR)傳送資料，其中，資料在每個正常時脈週期係傳送兩次(twice)。更具體地說，差動時脈及RDS信號致能特定處理與命令識別碼、位址資訊與資料資訊，以DDR方式在資料匯流排235上傳送。在又一具體實施例中，沒有CK和CK#兩信號，只有一時脈信號用於以單資料傳輸率的方式傳遞資料。
如第2A圖所示，額外的連線及/或接腳可用於額外的信號。例如，一或多電源線及/或接腳係供用於將電源傳遞至計算系統(如第1圖之系統100)及/或記憶體晶片之類 的晶片。電源線及/或接腳包括一或多個用於分佈系統範圍內電源之Vcc線、以及一或多個用於將第二電源分佈至晶片上輸入/輸出組件之VIO線。另外，寫入保護線係配置用於傳遞禁止記憶體寫入功能之寫入保護(WP#)信號。同樣地，重置線或接腳係配置用於傳遞重置(RESET#)信號，以初始化並使晶片回到重置或初始狀態。再者，一或多個接地線及/或接腳係供用於傳遞接地至計算系統(例如第1圖之系統100)及/或記憶體晶片。例如，一或多個VSSIO接地線分佈接地至系統或晶片上的輸入/輸出組件。並且，一或多個VSS接地線分佈系統範圍內之接地至系統或晶片。
第2B圖係根據本揭露之一具體實施例，並描述利用包括讀取資料選通以指示有效資料何時呈現之記憶體匯流排而執行處理之方法的流程圖200B。在一具體實施例中，於流程圖200B中執行的處理係在第2A圖之RPC匯流排介面210上執行，以提供低初始延遲及高、持續產量，有助於系統或晶片上之主機裝置與週邊裝置及/或記憶體裝置之間的通訊。
在260中，RPC介面係配置包括有晶片選擇線，其中，此線係配置有助於晶片選擇(CS#)信號之傳遞。下文將搭配第4B、4C與5B圖，進一步說明CS#信號指示週邊裝置何時致動以供讀取或寫入處理之類的處理。
在265中，RPC介面係配置包括有時脈線對，其中，時脈線係配置用於傳遞第一時脈信號及第二時脈信號以致能差動時脈信號。如此，時脈線對係配置用於傳遞差動參 考時，以識別何時透過匯流排介面抓取特定命令、位址與資料資訊。
在270中，RPC介面係配置包括有讀取資料選通線，其中，讀取資料選通線係配置用於傳遞來源同步輸出時脈，以作為來自週邊裝置之讀取資料選通(RDS)信號。RDS信號係由週邊裝置所使用，以指示資料匯流排上的讀取資料何時有效。另外，在另一具體實施例中，RDS信號係雙向並由主機裝置所使用，以指示資料匯流排上的寫入資料何時有效。如前所述，差動時脈信號對及RDS信號能使資料以DDR方式在資料匯流排上傳送。
在275中，RPC介面係配置包括有資料匯流排，其中，資料匯流排係配置用於傳遞特定命令識別碼、位址與資料資訊。例如，命令識別碼指示當前處理是否為讀取處理或寫入處理。在一具體實施例中，資料匯流排係配置成能夠一次傳遞8位元資料之8線寬資料匯流排。
第3A與3B圖共同描述利用諸如第2A圖之介面210所示之RPC記憶體匯流排介面以執行讀取處理之方法。具體而言，第3A圖係描述利用記憶體匯流排介面以助於主機裝置與記憶體裝置間之通訊而執行讀取處理之方法的流程圖300A。第3B圖係根據本揭露之一具體實施例，並描述透過RPC記憶體匯流排介面以實現第3A圖概述之讀取處理的時序圖300B。亦即，時序圖300B描述用於讀取處理之匯流排發信號協定。更具體而言，RPC記憶體匯流排介面包括讀取資料選通，以指示有效資料何時呈現在資料 匯流排上。同樣地，差動時脈和資料選通信號之使用，能使命令、位址與資料資訊以DDR方式用更高的時脈速率傳送。
在一具體實施例中，於流程圖300A中所執行且在時序圖300B中概述之處理，係在第2A圖之RPC匯流排介面210上執行，以提供低初始延遲與高、持續產量，有助於在系統或晶片之主機裝置與週邊裝置及/或記憶體裝置間之通訊。亦即，在流程圖300A中執行之處理，係描述在計算系統之主機裝置與作為週邊裝置之記憶體裝置間對讀取處理之實現。
在310中，於主機裝置上，讀取處理係由主機裝置藉由在資料匯流排上置位RPC介面之晶片選擇(CS#)信號(例如，高位準或低位準)，並傳遞命令和位址資訊予以引發，而時脈信號則具有反向電壓(例如，高位準和低位準)。為了說明，如時序圖300B所示，在讀取請求由主機裝置傳遞至記憶體裝置之讀取處理開始時，晶片選擇(CS#)信號置位至低位準，而第一時脈信號(CK)則置位為低位準，第二時脈信號(CK#)則為高位準。同樣地，在一具體實施例中，於整個讀取處理期間，晶片選擇(CS#)信號係置位呈低位準。
在320中，讀取命令和目標位址資訊係透過資料匯流排，於首六個時脈轉變(transition)(例如，三個時脈週期)自主機裝置予以傳遞。亦即，六個時脈邊緣係由主機所使用，以指示處理特徵給週邊記憶體裝置。在具體實施例中， 一或多個命令和位址(CAx)位元係由主機裝置傳遞至週邊記憶體裝置以指示處理特徵，並可要求一或多個時脈轉變以指示處理特徵。為了描述，如時序圖300B所示，48個CAx位元於一具體實施例中，係在讀取處理之初始部份期間透過RPC匯流排介面予以呈現，第7圖將有進一步說明。具體而言，處理係於首六個時脈邊緣期間，以DDR方式在DQ[7-0]資料匯流排上，由主機裝置傳送至週邊裝置之六位元組寬之值予以識別。這些CAx位元指示當前處理為讀取處理，致使接收週邊記憶體裝置理解當前處理為讀取請求。另外，資訊包括記憶體中的目標位址，其資料係由週邊記憶體裝置所擷取並傳回主機裝置。如此，週邊裝置透過RPC介面之資料匯流排DQ[7-0]存取來自記憶體之請求資料，並將請求資料傳回主機裝置。
在第3C圖中，根據本揭露之一具體實施例，時序圖300C表示透過RPC記憶體匯流排介面之讀取處理，以描述命令和位址位元數目需求的變化而指示處理特徵。根據本揭露之一具體實施例，時序圖300C包括指示有效資料何時呈現之讀取資料選通(RDS)。如圖所示，時序圖300C包括比第3B圖之時序圖300B中所含更少的命令和位址位元。亦即，位址位元在時序圖300C中係透過4個時脈邊緣予以傳遞，其中，時序圖300B裡需要六個時脈邊緣以傳遞所需之命令和位址位元。具體地說，相較於與時序圖300B相關聯之記憶體裝置，與時序圖300C相關聯之目標週邊記憶體裝置可為需要更少位址位元之較低密度裝置。 如此，較低密度裝置依次需要更少的時脈邊緣及/或週期以界定命令和位址位置資訊。
在330中，資料係透過資料匯流排由週邊記憶體裝置傳遞並由主機裝置接收。如時序圖300B所示，資料(Dn…)係由週邊記憶體裝置輸出。
另外，在340中，讀取資料選通(RDS)信號係由週邊記憶體裝置傳遞並由主機裝置接收。在一具體實施例中，RDS信號包含來源同步輸出時脈。RDS信號係用於指示請求資料何時有效，並可在資料匯流排上得到。更具體而言，在350中，資料係在RDS信號指示時由主機裝置擷取。資料係由主機裝置利用邊緣對準RDS信號予以擷取。在一具體實施例中，如時序圖300B所示，資料係由RDS信號之前緣開始予以擷取。
如第3B圖所示，在一具體實施例中，延遲係在請求資料返回之前予以考慮(consider)。延遲係需(例如，一或多個虛擬時脈週期)用於致能週邊記憶體裝置，以擷取來自記憶體陣列之目標位址之資料，並將資料移至週邊裝置之輸出緩衝器，作為透過資料匯流排傳遞至主機裝置之準備。在具體實施例中，延遲期(latency period)係由週邊裝置所決定。延遲期過後，請求資料係由週邊裝置透過資料匯流排傳遞到主機裝置，且讀取資料選通(RDS)信號係予以置位(例如，高位準或低位準)以指示有效資料。在一具體實施例中，延遲為硬式計數(hard count)延遲期(例如第3B圖所示之2個時脈週期之延遲期，10個時脈週期等)。例 如，硬式計數考量週邊記憶體裝置之最大可能延遲期。亦即，延遲係考量週邊裝置所有區段(section)中最大延遲之最大延遲期。在又一具體實施例中，延遲係最佳化之延遲計數期。亦即，延遲期係視元件或元件區段而定，並可取決於那個週邊裝置、或週邊裝置之那個區段正在傳遞請求資料而改變，將配合第5圖作進一步說明。延遲期可由週邊裝置決定，並儲存在一或多個延遲暫存器內，將配合第5圖作進一步說明。在又一具體實施例中，延遲期係週邊裝置原知(innately known)，且延遲期未參考任何延遲計數器及/或暫存器。亦即，週邊裝置(例如，管理請求資料對輸出緩衝器之傳輸之組件及/或組件電路)原知請求資料何時已擷取並載至輸出緩衝器，以及準備好在資料匯流排上傳遞，而與任何預定延遲期無關。如此，一旦週邊裝置得知資料可用於傳遞，週邊裝置即透過資料匯流排配置以傳遞請求資料，而無關乎任何預定之延遲期。
如時序圖300B所示，在一實施例中，RDS信號係在CS#信號置位時立即驅動為低位準。在另一具體實施例中，RDS信號維持高阻抗狀態(Hi-z state)，直到週邊記憶體裝置連同資料之傳遞驅動RDS信號呈高位準。在又一具體實施例中，RDS信號係在CS#信號一置位時立即驅動呈高位準。
在一具體實施例中，讀取叢發(read burst)取決於RPC主控制器和RPC週邊裝置之配置，以擷取單一資料位元組或一串資料位元組。在多位元組叢發情境中，CK、CK#與 RDS信號對於每一筆新資料值持續變換(toggle)。
回到第3A圖，在360中，讀取操作之結束係藉由置位晶片選擇信號(CS#)至高位準以指示在主機裝置上，而此時第一時脈信號為低位準，且第二時脈信號為高位準。例如，如時序圖300B所示，讀取處理係隨著CS#信號返回高位準而終止，此時CK信號係置位為低位準，且CK#信號係置位為高位準。在其它具體實施例中，其它組合為支撐(support)，諸如隨著CS#信號返回低位準而指示終止，此時CK和CK#信號具有反向之電壓(例如，高位準和低位準)。
第4A與4B圖共同描述利用如第2A圖之介面210之類的RPC記憶體匯流排介面以執行寫入處理之方法。具體而言，第4A圖係描述利用記憶體匯流排介面以執行寫入處理而助於主機裝置與記憶體裝置之間通訊之方法的流程圖400A。第4B圖係根據本揭露之一具體實施例，並描述透過RPC記憶體匯流排介面以實現第4A圖所概述之寫入處理的時序圖400B。亦即，時序圖400B係描述用於寫入處理之匯流排發信號協定。同樣地，差動時脈和資料選通信號之使用，能使命令、位址與資料資訊以DDR方式用較高的時脈速率傳輸。
在410中，於主機裝置上，寫入處理係將在主機裝置與記憶體裝置之間進行的指示呈現在RPC介面之晶片選擇線上。更具體地說，寫入處理係由主機裝置藉由引發晶片選擇(CS#)信號(例如，高位準或低位準)予以啟始，而時脈信號則具有相反之電壓(例如，高位準和低位準)。為了 描述，如時序圖400B所示，在寫入處理之開始時，寫入命令係由主機裝置傳遞至記憶體裝置，CS#信號係置位至低位準，而第一時脈信號(CK)則置位呈低位準，且第二時脈信號(CK#)係呈高位準。同樣地，在一具體實施例中，整個寫入處理之期間，晶片選擇(CS#)信號係置位為低位準。
在420中，寫入命令和目標位址資訊係在首六個時脈轉態(例如，三個時脈週期)時，透過資料匯流排自主機裝置予以傳遞。亦即，六個時脈邊緣係由主機所使用，以指示處理特徵給週邊記憶體裝置。在具體實施例中，一或多個命令和位址(CAx)位元係由主機裝置傳遞到週邊記憶體裝置以指示處理特徵，且可請求一或多個時脈轉態以指示處理特徵。為了描述之目的，如時序圖400B所示，48個CAx位元係在寫入處理之初始部份之期間，透過RPC匯流排介面予以呈現，將配合第7圖進一步說明。具體而言，寫入處理係藉由六位元組寬的數值予以識別，其在首六個時脈邊緣期間，以DDR方式於DQ[7-0]資料匯流排上從主機裝置傳輸到週邊裝置。這些CAx位元指示當前處理為寫入處理。另外，資訊包括記憶體中的目標位址，其資料寫入於週邊裝置中。
在430中，資料係透過資料匯流排由主機裝置傳遞到週邊記憶體裝置。寫入處理無需延遲。如時序圖400B所示，資料(Dn…)係中心對準CK與CK#信號交錯處，由主機裝置輸出，並寫入至週邊裝置中。
如時序圖400B所示，在一具體實施例中，RDS信號 係在置位CS#信號時，立即予以置位(例如驅動為低位準或高位準)。在此實例中，RDS信號在整個寫入處理期間維持其置位狀態。在另一具體實施例中，RDS信號在整個寫入處理期間維持高阻抗狀態。
在一具體實施例中，寫入叢發可取決於RPC主控制器和RPC週邊裝置之配置，以擷取單一資料之位元組或一串資料之位元組。在多位元組叢發的情境中，CK和CK#信號對於每一筆新資料值持續變換。
回到第4A圖，在440中，寫入操作之結束係藉由將晶片選擇信號(CS#)置位至高位準而指示於主機裝置上，此時第一時脈信號為低位準，且第二時脈信號為高位準。例如，如時序圖400B所示，寫入處理係隨著CS#信號返回高位準而終止，此時CK信號係置位呈低位準，且CK#信號係置位呈高位準。
第5圖根據本揭露之一具體實施例，並描述能使用RDS信號作為可變延遲閘控機制且作為資料選通，以指示有效資料何時出現的週邊控制器。例如，第5圖係經配置透過RPC匯流排介面以實現可變延遲讀取處理之RPC週邊裝置530的方塊圖。
具體而言，第5圖係根據本揭露之一具體實施例，並經配置透過RPC記憶體匯流排介面560，以在主機裝置與週邊裝置之間實現可變延遲讀取處理之計算系統505(例如，主機裝置)之RPC週邊裝置530的方塊圖。在一具體實施例中，週邊裝置530係經配置在資料備妥輸出之時即 開始置位RDS信號，而無需等待固定之時脈週期數目才開始讀取資料傳輸。亦即，RDS信號係用於指示主機裝置何時呈現各新資料值在資料匯流排(DQ[7…0])上。再者，本發明之具體實施例中，排除了對舊有可變延遲匯流排協定相關之專用READY或WAIT信號的需求，以指示在資料匯流排上的有效資料何時可得。
如第5圖所示，計算系統505(例如，主機裝置)包括用於透過RPC記憶體匯流排介面560與週邊裝置530以協調通訊的RPC週邊介面530。計算系統505包括中央處理單元540與記憶體，以供儲存嵌入式指令於例如內嵌式唯讀記憶體(ROM)550、及/或內嵌式靜態隨機存取記憶體(SRAM)555中。計算系統505亦可包括xDRAM控制器537，以供控制xDRAM 535之類的記憶體裝置。
更具體而言，RPC週邊裝置530提供能立即從週邊裝置之不同區段得到資料讀取的可變延遲特徵。亦即，當資料可在資料匯流排上得到時，週邊裝置530能依據目標位址之特徵決定並計數週邊裝置於不同區段之變化之初始存取時間。亦即，根據本揭露之一具體實施例，週邊裝置530能決定週邊裝置內不同目標位址之延遲特徵，並基於延遲特徵觸發讀取資料選通以指示有效資料何時呈現在資料匯流排上。
例如，在目標位址得以識別與資料得以呈現之間所用的時間係界定為初始延遲。在各種具體實施例中，雖然週邊裝置依據目標位址可具有許多不同的內部延遲，但在將 初始資料值放在資料匯流排上之前，資料係呈內部暫停(stall)直到預定延遲過去。
作為實施例，快閃記憶體裝置具有許多不同的目標位址初始延遲特徵。讀取操作可存取不同的記憶體區域，包括狀態暫存器、SRAM緩衝器、主快閃記憶體陣列、輔助快閃記憶體陣列以及ROM陣列。所有這些不同的記憶體區域都具有顯著不同的特徵存取時間。本揭露之可變延遲機制，藉由使目標資料傳回主機的時間縮短而得到更佳的整體效能。
更具體地說，週邊裝置530係配置用於執行延遲閘控功能，並提供資料選通功能以指示有效資料何時出現在資料匯流排上。具體而言，在一具體實施例中，一旦資料備妥以供呈現，週邊裝置530將引發初始RDS轉態邊緣(例如，低位準至高位準)。例如，第4B圖之時序圖400B描述透過RPC匯流排介面之讀取處理，其中，RDS之初始轉態係以兩個時脈初始延遲予以表示。如此，本發明之具體實施例取決於目標位址之延遲特徵，使RDS信號之第一升緣較早或較晚轉態。
如第5圖所示，週邊裝置530包括延遲計時器515、以及一或多個延遲暫存器520。在一具體實施例中，延遲計時器515能決定最佳初始延遲時序，而無關用於記憶體之不同位址或不同區域之時脈頻率。如此，較高的時脈速率使用較大的延遲計數，而較低的時脈速率則使用較少的延遲計數。
在一具體實施例中，延遲計時器515能決定週邊裝置530中最慢目標位置之最差狀況延遲。亦即，延遲暫存器520載有通用於所有記憶體位置之延遲計數。延遲計數指示在目標位址得以識別與初始資料得以輸出之間所需之時脈週期數。如此，依據用於目標位置及/或位址之相關延遲計數、以及目標位址之相對速度，週邊裝置係配置用於調整何時要開始輸出資料(與使RDS信號變換)。
在另一具體實施例中，延遲計時器515能決定用於特定目標位置之延遲，其中，此位置係與一或多記憶體位址相關聯。所決定之延遲可儲存在延遲暫存器520內，以供用於對應之目標位置。亦即，延遲暫存器520對於對應之目標位址係載有一或多個延遲計數，以指示在目標位址得以識別與初始資料得以輸出之間所需之時脈週期數。如此，週邊裝置得存取與各目標位址區域相關聯之個別延遲暫存器，其中，不同的位址區域具有不同的初始存取時間特徵。延遲暫存器520係載有用以最佳化資料產量之特徵值。依照那個方式，週邊裝置530係配置用於決定不同目標位址之延遲特徵，並基於延遲特徵觸發讀取資料選通，以指示何時出現有效資料在資料匯流排上。
第6圖係根據本發明之一具體實施例，並描述在匯流排處理之讀取或寫入處理期間，透過包括記憶體匯流排介面之讀取資料選通以指示有效資料何時呈現之位元佈置的位元圖600。位元圖600所示之位元佈置係表示透過RPC匯流排介面執行，以在讀取與寫入處理之初始部分期間傳 輸之資訊，其已全部描述於上述第1-5圖。
如第6圖所示，其說明主機RPC控制器所輸出之命令和位址資訊的位元分配，以便界定要藉由RPC週邊裝置予以執行之匯流排處理。命令和位址資訊係透過在RPC處理之首六個時脈邊緣期間所傳送之首六個位元組，予以在資料匯流排上傳遞。具體而言，48個CAx位元係在RPC匯流排處理(例如，讀取或寫入處理)之初始部份期間予以呈現。亦即，資訊之6個位元組係在第6圖中呈現。例如，第六個位元組610包括位元47至40，並在CK信號之第一個上升緣予以觸發；第五個位元組615包括位元39至32，並在CK信號之第一個下降緣予以觸發；第四個位元組620包括位元31至24，並在CK信號之第二個上升緣予以觸發；第三個位元組625包括位元23至16，並在CK信號之第二個下降緣予以觸發；第二個位元組630包括位元15至8，並在CK信號之第三個上升緣予以觸發；第一個位元組635包括位元7至0，並在CK信號之第三個下降緣予以觸發。
第7圖係根據本發明之一具體實施例，並表示透過包括有讀取資料選通(RDS)以指示有效資料何時呈現之記憶體匯流排介面而用於匯流排處理之位元功能的表格700。表格700之位元功能代表第6圖之位元分配，並說明藉由主RPC控制器輸出之命令和位址資，以便界定要由RPC週邊裝置予以執行的匯流排處理。
更具體地說，位元47(R/W#)識別處理為讀取或寫入。 例如，當R/W#=1時，表示讀取處理，而R/W#=0時則表示寫入處理。同樣地，位元46(目標)表示目標位址係位於例如主記憶體或暫存器空間內。例如，目標值為0時表示記憶體空間，而目標值為1時則表示暫存器空間。位元45至16係保留供未來列位址擴充使用。
位元37至16(列位址)提供目標位址列部份之資訊，列位址位元識別該32個位元組將存取自記憶體陣列。
位元15(叢發類型)表示處理輸出之叢發是連續性或包裹性(wrapped)。例如，叢發類型值為0時表示包裹性叢發，而值為1時則表示連續性叢發。更具體而言，包裹性叢發以叢發長度或列存取期望的開始位址，持續到叢發長度結束並環繞至叢發長度之開始處，就配置成32個位元組之列的陣列而言，直到抵達32位元組之資訊之末尾。
另一方面，連續性叢發類型再次存取期望的開始位址，並持續到連續性叢發長度之末尾。接著，推測性地將記憶體中之下一個資料群組帶入輸出緩衝器以延長當前之叢發長度。此推測性之陣列讀取持續到晶片選擇回到高位準時終止讀取叢發。
位元14至13係保留給位元組致能供RPC RAM元件使用。位元組致能值為01時表示位元15至8受到標記，位元組致能值為10時表示位元7至0受到標記。位元組致能值係驅動為11供RPC快閃記憶體裝置之用。另外，位元12至4係保留給未來的欄位址擴充。
位元3至0(欄位址)提供欄位址資訊。亦即，欄位 址位元提供記憶體陣列中目標位址之欄成份。在一具體實施例中，介面支援有8、16或32位元字介面。在那種方式下，讀取和寫入兩者係呈對稱均衡。在另一具體實施例中，就16位元介面而言，有指示器及/或位元(例如，位元值21)指示那個位元或那些位元組(上位元組或下位元組或兩者兼之)是有效的。
因此，本發明之具體實施例係提供一種減少接腳數記憶體匯流排介面，其透過記憶體匯流排介面之實現提供可變延遲架構，以實現對資料選通信號之使用而指示何時傳遞有效資料於匯流排上。
在以上詳述中，本發明之具體實施例已引用數個按照實現可能會有所不同之特定細節予以說明。因此，唯一及排除性的指示，且為本案申請人之意圖，在於本發明設有本申請案以特定格式提出之申請專利範圍，其包括任何後續之修正。所以，申請專利範圍內未特別詳述之限制、構件、特性、特徵、優點或屬性，不應該以任何方式限制申請專利範圍之範疇。因此，詳細說明及圖式係視為描述性質而不具有限制意義。
100‧‧‧計算系統
104‧‧‧記憶體裝置
106‧‧‧主機裝置
110‧‧‧處理器
112‧‧‧儲存體
114‧‧‧輸出裝置
116‧‧‧輸入裝置
118‧‧‧通訊連接
120‧‧‧記憶體匯流排介面、記憶體裝置介面
130‧‧‧週邊裝置
135‧‧‧週邊裝置

Claims (20)

  1. 一種記憶體匯流排介面，其包含：晶片選擇，用於傳遞晶片選擇信號以指示週邊裝置何時致動，其中，該匯流排介面提供主機裝置與該週邊裝置之間的通訊；差動時脈對，用於傳遞包含第一時脈信號與第二時脈信號之差動時脈信號；讀取資料選通(RDS)，用於傳遞來自該週邊裝置之讀取資料選通信號；以及資料匯流排，用於傳遞命令、位址與資料資訊。
  2. 如申請專利範圍第1項所述之記憶體匯流排介面，其中，該差動時脈對及該讀取資料選通以雙倍資料速率(DDR)方式致能資料之傳輸。
  3. 如申請專利範圍第1項所述之記憶體匯流排介面，其中，該資料匯流排包含8線寬資料匯流排，且該記憶體匯流排介面包含12線介面。
  4. 如申請專利範圍第1項所述之記憶體匯流排介面，其中，在讀取處理中，該差動時脈對之交錯處指示該命令與該位址資訊之傳遞，且該讀取資料選通信號之轉態指示該資料資訊之傳遞。
  5. 如申請專利範圍第1項所述之記憶體匯流排介面，其中，在寫入處理中，該差動時脈對之交錯處指示該命令、位址與資料資訊之傳遞。
  6. 如申請專利範圍第1項所述之記憶體匯流排介面，其 中，該時脈對之功能為單端或差動。
  7. 如申請專利範圍第1項所述之記憶體匯流排介面，其中，該讀取資料選通之功能為單端或差動。
  8. 如申請專利範圍第1項所述之記憶體匯流排介面，其中，該資料匯流排操作為單倍資料速率匯流排或雙倍資料速率匯流排。
  9. 一種利用記憶體匯流排介面以執行處理的方法，其包含：配置晶片選擇以指示週邊裝置何時致動而助於晶片選擇信號之傳遞，其中，該匯流排介面提供主機裝置與該週邊裝置之間的通訊；配置差動時脈對以傳遞第一時脈信號與第二時脈信號而致能差動時脈信號；配置讀取資料選通以傳遞來源同步輸出時脈，並作為來自該週邊裝置之讀取資料選通信號；以及配置資料匯流排以傳遞命令類型、位址與資料資訊；其中，該差動時脈對和該讀取資料選通以雙倍資料速率方式致能資料之傳輸於讀取處理和寫入處理。
  10. 如申請專利範圍第9項所述之方法，復包含執行該讀取處理，其中，執行該讀取處理包含：於該主機裝置上藉由引發該晶片選擇信號以啟始該讀取處理，而該第一時脈信號與該第二時脈信號之電壓分別為低位準(LOW)與高位準(HIGH)； 透過該資料匯流排以該差動時脈信號之三個時脈週期傳送讀取類命令和目標位址，其中，該讀取類命令指示該處理包含讀取類型；指示該讀取處理是否屬於連續性叢發類型或包裹性叢發類型；於該主機裝置上透過該資料匯流排自該週邊裝置接收資料；於該主機裝置上透過該讀取資料選通接收讀取資料選通信號；以及於該主機裝置上擷取起於該讀取資料選通信號之引導邊緣之該資料，其中，該讀取資料選通信號包含來源同步輸出時脈。
  11. 如申請專利範圍第10項所述之方法，復包含：透過該資料匯流排以六個時脈轉態傳送該讀取命令和該目標位址；以及在擷取該資料之前，等待該RDS信號之轉態。
  12. 如申請專利範圍第10項所述之方法，復包含：以多位元組叢發模式對各資料值變換該差動時脈信號及該讀取資料選通信號。
  13. 如申請專利範圍第10項所述之方法，復包含：藉由置位該晶片選擇信號至高位準，而該第一時脈信號為低位準且該第二時脈信號為高位準，以終止該讀取處理。
  14. 如申請專利範圍第10項所述之方法，一旦該資料備 妥，即於該週邊裝置變換該讀取資料選通信號。
  15. 如申請專利範圍第9項所述之方法，復包含執行該寫入處理，其中，執行該寫入處理包含：於該主機裝置上藉由使該晶片選擇轉態至低位準，而該第一時脈信號為低位準且該第二時脈信號為高位準，以指示該寫入處理之開始；透過該資料匯流排以差動時脈信號之三個時脈週期傳送寫入類命令和目標位址，其中，該寫入類命令指示該處理包含寫入類型；指示該寫入處理是否屬於連續性叢發類型或包裹性叢發類型；以及透過該資料匯流排自該主機裝置傳送資料。
  16. 如申請專利範圍第15項所述之方法，復包含：使該命令、位址及資料資訊於中心對準該第一與第二時脈信號之信號交錯處。
  17. 如申請專利範圍第15項所述之方法，復包含：以多位元組叢發模式對各資料值變換該差動時脈信號。
  18. 如申請專利範圍第15項所述之方法，復包含：藉由置位該晶片選擇信號至高位準，而該第一時脈信號為低位準且該第二時脈信號為高位準，以終止該寫入交易。
  19. 一種裝置，其包含：主機裝置； 記憶體裝置，包括操作於儲存資料之記憶體陣列；處理器；以及匯流排介面，在該記憶體裝置與該主機裝置之間提供連接，其中，該匯流排介面包含：晶片選擇，用於傳遞晶片選擇信號以指示週邊裝置何時致動，其中，該匯流排介面提供該主機裝置與週邊裝置之間的通訊；差動時脈對，用於傳遞含有第一時脈信號與第二時脈信號之差動時脈信號；讀取資料選通，用於自該週邊裝置傳遞讀取資料選通信號；以及資料匯流排，用於傳遞命令、位址與資料資訊。
  20. 如申請專利範圍第19項所述之裝置，其中，該讀取資料選通指示讀取資料資訊之傳遞。
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