JP2008146810A

JP2008146810A - Ｄｒａｍメモリのより高速な初期化

Info

Publication number: JP2008146810A
Application number: JP2007272595A
Authority: JP
Inventors: Eric R Schneider; エリック・アール・シュナイダー
Original assignee: Honeywell International Inc
Current assignee: Honeywell International Inc
Priority date: 2006-10-20
Filing date: 2007-10-19
Publication date: 2008-06-26
Also published as: US20080094877A1; TW200836212A; KR20080035980A

Abstract

【課題】ＤＲＡＭを初期化する方法を提供する。
【解決手段】ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）を初期化する方法が、ＤＲＡＭにおける複数のセルの１つまたは複数の行を割り当てること、その割り当てられた１つまたは複数の行を初期化する初期化要求をシグナルすること、およびその割り当てられた１つまたは複数の行の各行にアクセスすると、その割り当てられた１つまたは複数の行の各行におけるすべてのセルを同時に初期化することを含む。
【選択図】図６

Description

ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）は、多くの電子デバイスに関して情報格納のために使用される電子メモリの一形態である。ＤＲＡＭは、パーソナルコンピュータにおいて使用される主要な電子メモリである。

ＤＲＡＭは、メモリセルのいくつかの行といくつかの列のマトリックスとして構成される。メモリセルは、トランジスタによってゲート制御されるキャパシタにおける論理０値または論理１値を保持する。トランジスタが、開にゲート制御されると、値が、センス増幅器を使用して測定され、この増幅器は、その値を、キャパシタに再び書き込んで、キャパシタを再び帯電させることも行う。

ＤＲＡＭチップは、通常、データＩ／Ｏ（入出力）ピンより多くの列を有する。したがって、ＤＲＡＭアクセスは、行アドレス段階と列アドレス段階に分けられる。行アドレス段階中、行が、センス増幅器に通じるようにゲート制御される。列アドレス段階中、列のスライスが、チップのＩ／Ｏピンに通じるようにゲート制御される。

ＤＲＡＭは、ピン上に符号化された以下の３ビット値によって制御される。すなわち、ＲＡＳ（行アドレスストローブ）、ＣＡＳ（列アドレスストローブ）、およびＷＥ（書き込みイネーブル）である。これらの３ビット値の１つは、ＤＲＡＭ自体の内部の制御レジスタにロードするのに使用される。制御レジスタ内のビットは、チップ動作を構成するのに使用される。

ソフトウェアアプリケーションは、しばしば、初期化のためにメモリのブロックをゼロ化する。ソフトウェア実行ファイルが、プログラムロードの一環として、初期化されていないプログラム変数をゼロ化する。ＥＤＡＣ（誤り検出−訂正）ロジックを使用するメモリが、通常、０に初期化される。データバッファが、しばしば、０に初期化されて、デバッグおよび信頼できる動作をサポートする。
ＴｈｏｍａｓＳｃｈｗａｒｚ，ＣＯＥＮ１８０，＜ｈｔｔｐ：／／ｗｗｗ．ｃｓｅ．ｓｃｕ．ｅｄｕ／〜ｔｓｃｈｗａｒｚ／ｃｏｅｎ１８０／ＬＮ／ＤＲＡＭ．ｈｔｍｌ＞

前述した問題、およびその他の問題は、本発明によって解決され、また以下の明細書を読み、検討することによって理解されよう。

一実施形態では、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）を初期化する方法が、提供される。方法は、ＤＲＡＭの中の複数のセルの１つまたは複数の行を割り当てること、その割り当てられた１つまたは複数の行を初期化する初期化要求の信号を発すること、およびその割り当てられた１つまたは複数の行の各行にアクセスすると、その割り当てられた１つまたは複数の行の各行におけるすべてのセルを同時に初期化することを含む。

本発明の特徴は、図面に関連して以下の説明から、当業者には明白となろう。図面は、本発明の通常の実施形態を表すに過ぎず、したがって、範囲を限定するものと見なされるべきでないことを理解して、本発明を、添付の図面の使用を介して、さらに具体的に、さらに詳細に説明する。

様々な図面における同様の符号、および同様の名称は、同様の要素を示す。

以下の詳細な説明では、当業者が、本発明を実施することができるようにするよう、諸実施形態を十分に詳細に説明する。本発明の範囲を逸脱することなく、他の実施形態が利用されることも可能であることを理解されたい。したがって、以下の詳細な説明は、限定する意味で解釈されるべきではない。

本発明の実施形態は、ＤＲＡＭセルの行を同時に初期化する。この初期化は、センス増幅器および制御ロジックに通知することによって実行される。この初期化は、行を初期化することを含むように標準のＤＲＡＭ制御プロトコルを強化することによって統制される。ＤＲＡＭ行を初期化することは、おおよそ、列数対Ｉ／Ｏピン数の比でＤＲＡＭ初期化パフォーマンスを向上させる。

図１は、コンピュータシステム１００が、どのようにメモリを使用するかを例示するブロック図である。ＣＰＵ（中央処理装置）（１０２）が、ＣＰＵ（１０２）独自のＣＰＵバス（１０６）から、メモリ（１０４）に直接アクセスすることができる。代替として、メモリコントローラ（１０８）が、別個のメモリバス（１１０）上でＣＰＵバスからメモリ（１０４）へのアクセスをブリッジするプロキシの役割をしてもよい。ＤＲＡＭメモリは、ＣＰＵバスアドレスをＤＲＡＭ行アドレスとＤＲＡＭ列アドレスに分けることを含め、ＤＲＡＭメモリバスプロトコルを扱うメモリコントローラによってアクセスされる。

図２は、従来のＤＲＡＭ（２０４）の内部アーキテクチャを示す概略図である。ＤＲＡＭメモリバス（２１０）は、図１に示すとおり、ＤＲＡＭ（２０４）をメモリコントローラに接続する。ＲＡＳ、ＣＡＳ、ＷＥ、およびアドレスを含む制御ピン（２１２）が、ＤＲＡＭコントローラ（２１４）によって処理される。ＤＲＡＭコントローラ（２１４）は、ＤＲＡＭコア（２１６）とインタフェースをとって、コア（２１６）と、メモリバス（２１０）に接続されたデータピン（２１８）との間でデータを転送する。３ビット（ＲＡＳ、ＣＡＳ、ＷＥ）値の１つが、データピン（２１８）からのデータを、ＤＲＡＭ（２０４）自体の内部の制御レジスタ（２２０）にロードするのに使用される。制御レジスタ（２２０）内部のビットは、チップ動作を構成するのに使用される。詳細には、本発明の実施形態では、本発明の実施形態では、後段で説明するとおり、ゼロモードフラグが、制御レジスタ（２２０）の中で設定されて、ＤＲＡＭ（２０４）の中のセルを初期化するためにＤＲＡＭ（２０４）をゼロモードにすることが可能である。

図３は、従来のＤＲＡＭコア（３１６）の内部アーキテクチャを示す概略図である。ＤＲＡＭコア（３１６）は、メモリセル（３２２）のいくつかの行といくつかの列のマトリックスとして構成される。例示的なメモリセル（４２２）を図４に示す。図４では、メモリセル（４２２）は、キャパシタ（４２４）の中に論理０値または論理１値を保持し、キャパシタ（４２４）は、トランジスタ（４２８）を介して選択線（３２６）によってゲート制御されて、ディジット線（３３０）につながれる。トランジスタ（４２８）が、開にゲート制御されると、値が、センス増幅器（例えば、図３のセンス増幅器３２２）を使用して測定され、この増幅器は、その値を、キャパシタ（４２４）に再び書き込んで、キャパシタを再び帯電させることも行う。

図３を再び参照すると、ＤＲＡＭチップは、通常、データＩ／Ｏ（入出力）ピンより多くの列のセル（３２２）を有する。したがって、ＤＲＡＭアクセスは、行アドレス段階と列アドレス段階に分けられる。行アドレス段階中、行アドレスが、行アドレス復号器（３３４）によって復号され、選択されたセル（３２２）の行が、前述したとおり、センス増幅器（３３２）に通じるようにゲート制御される。列アドレス段階中、列のスライスが、チップのＩ／Ｏピンに通じるようにゲート制御される。セル（３２２）を感知することは、図５で説明するとおり、通常のＤＲＡＭチップにおいて内容を読み取るとともに、セルを再び帯電させる。

図５は、従来のＤＲＡＭセンス増幅器（５３２）を示す概略図である。感知することは、高い方の線を、論理１を表す電圧Ｖｃｃまでドライブし、低い方の線を、論理０を表す接地までドライブして、ディジット線（５３０ａと５３０ｂ）の間の小さい差を増幅する。ディジット線５３０は、Ｖｃｃの１／２まで、あらかじめ帯電させられる。次に、ディジット線５３０の１つの線の上のセル（例えば、セル４２２）が、選択され、図４に示すとおり、そのセルのキャパシタ（４２４）が、ディジット線に接続される。キャパシタは、キャパシタの論理値１または０に応じて、ディジット線電圧をそれぞれ、わずかに上昇させるか、またはわずかに低下させる。

信号ＮＬＡＴ（ＮＭＯＳラッチ）（５３４）が、接地（５３８）に至るようにされると、中央が、高い方の電圧（例えば、この実施例では、線Ａ）に接続されたゲート（５３６）が、他方のディジット線（例えば、線Ｂ）を接地（５３８）に導く。ＮＬＡＴがドライブされると間もなく、信号ＡＣＴ（ＰＭＯＳ活性プルアップ）（５４０）が、電圧レベルＶｃｃ（５４２）に至るようにされる。接地（５３８）に接続されたゲート（５４４）（例えば、線Ｂ）は、他方のディジット線（例えば、線Ａ）を電圧Ｖｃｃ（５４２）に導く。したがって、ディジット線５３０の１つに結合されたセルの中のデータは、完全なレベル（例えば、Ｖｃｃまたは接地）まで再び帯電させられる。（ＴｈｏｍａｓＳｃｈｗａｒｚ，ＣＯＥＮ１８０，＜ｈｔｔｐ：／／ｗｗｗ．ｃｓｅ．ｓｃｕ．ｅｄｕ／〜ｔｓｃｈｗａｒｚ／ｃｏｅｎ１８０／ＬＮ／ＤＲＡＭ．ｈｔｍｌ＞、最新アクセス日、２００６年１０月５日を参照）
図６は、本発明の一実施形態による初期化ロジック（６４６）を有するセンス増幅器（６３２）の概略図である。センス増幅器（６３２）は、図３のＤＲＡＭコア（３１６）においてなど、任意の適切なＤＲＡＭチップにおいて使用されることが可能である。ＤＲＡＭ制御レジスタ（例えば、図２の制御レジスタ２２０）においてゼロモードフラグが設定されると、初期化ロジック（６４６）が、ディジット線（６３０）に結合され、ゼロ信号（６４８）を使用して、ディジット線（６３０）が、接地に導かれ、ディジット線（６３０）の１つに接続された各セルのキャパシタ（例えば、セル４２２内のキャパシタ４２４）からの電荷が、実質的に流れ出るようにされる。選択線（例えば、図３の選択線３２６）が、除去され、センス増幅器（６３２）からセルが切断されて、ディジット線（６３０）に結合された各セルのキャパシタ値が、論理０のままにされる。ゼロ信号（６４８）が、除去され、ディジット線（６３０）から初期化ロジック（６４６）が切り離される。

この実施形態において、ゼロ信号は、自動的に除去される。例えば、ゼロモードフラグは、所定の時間またはゼロ化操作回数にわたってだけ、設定される。その時間または操作回数の終わりに、ゼロモードフラグは、自動的に解放される。ゼロモードフラグが、解放されると、ＤＲＡＭチップは、ゼロモード（すなわち、初期化ロジック６４６を使用して）動作することを止める。代替として、ゼロモードフラグは、能動的なコマンドで除去される。そのコマンドが、制御レジスタにおいて受け取られるまで、ゼロモードフラグは、設定されたままであり、ＤＲＡＭチップは、ゼロモードで動作することを続ける。

すべてのディジット線が、同時に初期化されることが可能であるように、初期化ロジック（６４６）が、すべてのセンス増幅器に追加される。したがって、本発明の実施形態は、セルの行全体の初期化を可能にするのに対して、従来のＤＲＡＭチップは、１ロケーションずつ、セルを初期化する。さらに、永続するゼロモードフラグを使用することにより、本発明の実施形態は、各行アクセスで、セルの行を初期化することができる。ディジット線のゼロ化は、図６に示した仕方に限定されない。ゼロ化は、ディジット線（６３０）に接続された任意の構成要素の中に初期化ロジック（６４６）を含める変更を使用して、達せられることが可能である。

さらに、一部の実施形態では、初期化ロジック（６４６）は、接地（６３８）への接続と、バッファ付きデータピンへの接続との間で切り替えられて、バッファ付きデータピン上に設定される任意の値にＤＲＡＭセルを初期化できるようにすることが可能である。例えば、５という値を保持するＤＲＡＭチップ上のバッファ付きの４つのデータピンが存在する場合、セルのＤＲＡＭ行は、初期化ロジック（６４６）をそれらのバッファ付きデータピンに接続することにより、反復するパターン５５５．．．に初期化される。

図７は、本発明の一実施形態による初期化ロジック７４６を使用するコンピュータシステム７００のブロック図である。システム７００は、この実施形態では、ＣＰＵ７０２、メモリコントローラ７０８、メモリバス７１０、およびＤＲＡＭメモリ７０４を含む。ＤＲＡＭメモリ７０４は、初期化ロジック７４６を含む。初期化ロジック７４６は、この実施例では、ＤＲＡＭメモリ７０４の各センス増幅器（例えば、センス増幅器６３２）の中に含められる。しかし、他の実施形態では、初期化ロジック７４６は、ＤＲＡＭメモリ７０４内のディジット線（例えば、ディジット線５３０）に接続された任意の構成要素に追加されることが可能であることを理解されたい。

動作の際、アプリケーション、オペレーティングシステム、またはデバイスドライバソフトウェアなどのコンピュータ命令が、初期化要求の信号を発して、ＤＲＡＭメモリ７０４の中のセル（例えば、セル３２２）を初期化する。メモリコントローラ７０８は、ＡＳＩＣ（特定用途向け集積回路）、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）、または他の類似したデバイスとして実施されることが可能である。ＤＲＡＭ７０４とＣＰＵ７０２の間のインタフェースを提供する際のメモリコントローラ７０８の機能は、ＶｅｒｉｌｏｇまたはＶＨＤＬ（ＶＨＳＩＣ（超高速集積回路）ハードウェア記述言語）などのハードウェア記述言語で書かれた命令で実施されることが可能である。さらに、メモリコントローラ７０８は、一部の実施形態では、いつゼロモード動作で動作するかを決定するように構成され、ゼロモードフラグを設定して、ゼロモード動作を示す。とりわけ、この実施形態では、メモリコントローラ７０８は、ＤＲＡＭメモリ７０４に結合されるが、本発明の実施形態は、そのように限定されないことを理解されたい。特に、他の実施形態では、ＣＰＵ７０２が、ＤＲＡＭメモリ７０４に直接に結合されることが可能である。

コンピュータ命令は、ソフトウェア、ファームウェア、またはその他のコンピュータ可読命令で実施されることが可能である。これらの命令は、コンピュータ可読命令またはデータ構造の格納のために使用される任意の適切なコンピュータ可読媒体上に、通常、格納される。そのようなコンピュータ可読媒体は、汎用もしくは専用のコンピュータまたはプロセッサ、あるいは任意のプログラマブル論理デバイスがアクセスすることができる任意の利用可能な媒体であることが可能である。適切なコンピュータ可読媒体は、例えば、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの半導体メモリデバイスを含む不揮発性メモリデバイス、またはフラッシュメモリデバイス、およびその他の同様の媒体を含むことが可能である。

また、コンピュータ命令は、セルを割り当て、ゼロ化する様々なルーチンを呼び出すように適合もされる。特に、命令は、一部の実施形態では、要求の中の割り当てサイズと閾値との比較に基づき、割り当ての適切なサイズを決定するように適合される。特に、命令は、要求された割り当てサイズが、合計行サイズ未満であり、閾値より大きい場合、行サイズと等しくなるように、要求の割り当てサイズを大きくする。すると、後続の初期化要求が、可能であるとともに、行全体に対して実行される。さらに、一部の実施形態では、命令は、ＤＲＡＭメモリ７０４が、ゼロモード動作で動作する（例えば、１つまたは複数の行を同時に初期化する）ように適合されているかどうかを判定するように適合される。ＤＲＡＭメモリ７０４が、ゼロモード動作で動作すべきかどうかを判定するための基準は、システムにより異なり、そのような基準には、要求されるメモリの量、ＤＲＡＭ行サイズ、アプリケーション、またはオペレーティングシステムが含まれるが、以上には限定されない。ＤＲＡＭチップが、行ゼロ化モードで動作すべきかどうかの判定は、ＣＰＵ７０２ソフトウェアにおいて、メモリコントローラ７０８において、ＤＲＡＭメモリ７０４自体において、またはこの３つの任意の組み合わせにおいて扱われることが可能である。一部の実施形態では、ゼロモード動作で動作するように判定された場合、ＤＲＡＭモードレジスタ（例えば、制御レジスタ２２０）において、ゼロモードフラグが、設定される。

１つまたは複数の行を初期化する初期化要求は、一部の実施形態では、ＤＲＡＭ制御レジスタ２２０においてゼロモードフラグを設定し、次に、ＤＲＡＭ７０４の中で初期化されるべき行の行アドレスにアクセスすることによって実行される。しかし、本発明の他の実施形態では、１つまたは複数の行を初期化する初期化要求は、ＤＲＡＭ７０４の中のコントローラが、ＤＲＡＭメモリ７０４の行のゼロ化と互いに関係付けることができる他の任意の手段によって実行されることも可能であることを理解されたい。

一部の実施形態では、ＤＲＡＭコントローラは、ゼロモードフラグが設定されている間、いくつかのＤＲＡＭ行にアクセスして、いくつかの行をゼロ化してから、そのビットをクリアするようにする。一部の実施形態では、ＤＲＡＭゼロモードフラグは、行がアクセスされ、ゼロ化されると、自動的にクリアされ、このため、ＤＲＡＭメモリ７０４が、通常のモードに自動的に復元される。代替として、異なる２つのゼロモードフラグが使用され、１つは、自己クリアし、他方は、前述したとおり、さらなるコマンドを介して明示的にクリアされる。最後に、一部の代替の実施形態では、初期値が、ＤＲＡＭメモリ７０４のバッファ付きデータピン上に設定され、初期化ロジック７４６に結合されて、ＤＲＡＭ７０４を、前述したとおり、０以外の値に初期化する。

初期化要求が、行ゼロ化要求ではない場合、ゼロモードフラグは、設定されず、ＤＲＡＭメモリ７０４は、従来のＤＲＡＭチップの場合と同様に、１ロケーションずつ初期化される。したがって、従来のソフトウェアは、１ロケーションずつ、ＤＲＡＭセルを初期化するが、本発明の実施形態は、ＤＲＡＭセルの１つまたは複数の行の同時の初期化、ならびに対応する行整列−行サイズの割り当ても可能にして、行初期化を可能にする。したがって、ＤＲＡＭメモリ７０４は、従来のＤＲＡＭチップより迅速な速度でゼロ化される、または初期化されることが可能である。

図８は、本発明の一実施形態によるＤＲＡＭメモリを初期化する方法８００を示す流れ図である。８０２で、複数のセル（例えば、セル３２２）の１つまたは複数の行が、割り当てられる。一部の実施形態では、１つまたは複数の行を割り当てることは、ＤＲＡＭが、ゼロモード動作で動作すべきかどうかを判定することを含む。この判定に影響を与える要因には、要求されるメモリの量、ＤＲＡＭのタイプ、行サイズ、メモリを要求しているアプリケーション、使用されているオペレーティングシステムが含まれるが、以上には限定されない。

ゼロモード動作で動作すべきと判定された場合、ゼロモードフラグが、設定されて、そのような動作をＤＲＡＭメモリに示すことが可能である。ＤＲＡＭメモリは、そのフラグが設定されている限り、ゼロモード動作で動作する。ゼロモードフラグは、所定の期間、または所定の数の初期化要求の後、自動的に解放されて、ゼロモード動作を停止することが可能である。代替として、永続するゼロモードフラグが、使用されることが可能である。そのような実施形態では、ゼロモードフラグは、ゼロモードフラグを解放するコマンドの信号を発することによって解放される。ＤＲＡＭが、ゼロモード動作で動作すべきでないと判定された場合、ゼロモードフラグは、設定されない。ゼロモードフラグが設定されない場合、ＤＲＡＭの中のセルは、従来のＤＲＡＭチップの場合と同様に、１ロケーションずつ、初期化される。

一部の実施形態では、１つまたは複数の行を割り当てることは、行サイズの単位まで割り当てサイズを拡大することも含む。例えば、要求の割り当てサイズが、行サイズよりも小さいが、閾値よりも大きい場合、割り当てサイズは、行境界まで大きくされて、割り当てサイズが、行サイズの単位になるようにされる。行サイズの単位でメモリを割り当てることは、アクセスが行われた際に、行全体が初期化されるので、ゼロモード動作で動作している際に有利である。

８０４で、初期化要求の信号が送られて、割り当てられた行が初期化される。例えば、ＣＰＵ（例えば、ＣＰＵ７０２）が、制御レジスタ（例えば、制御レジスタ２２０）に要求を送信して、ＤＲＡＭメモリのブロックを初期化することができる。８０６で、前述したとおり、その割り当てられた１つまたは複数の行の各行におけるセルが、アクセスされると、同時に初期化される。特に、一部の実施形態では、割り当てられた１つまたは複数の行を初期化することは、複数のディジット線を初期化ロジック（例えば、初期化ロジック６４６）に結合して、複数のディジット線を初期値に設定することを含む。この初期値は、０の初期値であることも、０でない初期値であることも可能である。例えば、初期化ロジックは、接地に結合されて、ディジット線を０の初期値を設定することが可能である。代替として、初期化ロジックは、少なくとも１つのバッファ付きデータピンに結合されて、ディジット線を０でない初期値を設定することが可能である。セルの割り当てられた行は、１行ずつ、ディジット線に結合される（すなわち、アクセスされる）。各行が、ディジット線に結合されると、ディジット線に結合された行の中のセルのそれぞれが、初期値に同時に設定される。行は、初期化されると、ディジット線から切り離される。同様に、ＤＲＡＭが、メモリを初期化することを終えると、初期化ロジックは、ディジット線から切り離される。

本発明は、本発明の基本的な特徴から逸脱することなく、他の特定の形態で実施されることも可能である。説明した実施形態は、すべての点で、例示的であり、限定的ではないと見なされるべきである。したがって、本発明の範囲は、以上の説明によってではなく、添付の特許請求の範囲によって示される。特許請求の範囲の均等性の趣旨および範囲に含まれるすべての変更が、特許請求の範囲に包含されるものとする。

コンピュータシステムが、どのようにメモリを使用するかを例示するブロック図である。従来のＤＲＡＭの内部アーキテクチャを示す概略図である。従来のＤＲＡＭコアの内部アーキテクチャを示す概略図である。従来のＤＲＡＭセルを示す概略図である。従来のＤＲＡＭセンス増幅器を示す概略図である。本発明の一実施形態による初期化ロジックを有するセンス増幅器を示す概略図である。本発明の一実施形態による初期化ロジックを使用するコンピュータシステムのブロック図である。本発明の一実施形態によるＤＲＡＭメモリを初期化する方法を示す流れ図である。

符号の説明

６３０ａ、６３０ｂディジット線
６３２センス増幅器
６４６初期化ロジック
６４８ゼロ信号
７００コンピュータシステム
７０４ＤＲＡＭメモリ
７０８メモリコントローラ
７１０メモリバス
７４６初期化ロジック

Claims

ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）を初期化する方法であって、
前記ＤＲＡＭの中の複数のセルの１つまたは複数の行を割り当てるステップと、
前記割り当てられた１つまたは複数の行を初期化する初期化要求の信号を発するステップと、
前記割り当てられた１つまたは複数の行の各行にアクセスすると、前記割り当てられた１つまたは複数の行の各行におけるすべてのセルを同時に初期化するステップとを含み、前記割り当てられた１つまたは複数の行の各行におけるすべてのセルを初期化するステップは、
複数のディジット線を初期化ロジックに結合して、前記複数のディジット線を初期値に設定するステップと、
前記割り当てられた１つまたは複数の行の各行を前記複数のディジット線に１行ずつ結合することにより、前記割り当てられた１つまたは複数の行の各行におけるすべてのセルを前記初期値に同時に設定するステップと
を含む方法。
１つまたは複数の行を割り当てるステップは、メモリ割り当てサイズを行サイズの単位まで拡大するステップを含む請求項１に記載の方法。
１つまたは複数の行を割り当てるステップは、
いつゼロモード動作で動作すべきかを判定するステップと、
ゼロモード動作で動作すべきと判定された場合、ゼロモードフラグを設定するステップと、
所定の期間、所定の数の初期化要求、および前記ゼロモードフラグを解放するコマンドの受信のいずれかの後に、前記ゼロモードフラグを解放するステップと
を含む請求項１に記載の方法。