JPH0676574A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0676574A JPH0676574A JP4253784A JP25378492A JPH0676574A JP H0676574 A JPH0676574 A JP H0676574A JP 4253784 A JP4253784 A JP 4253784A JP 25378492 A JP25378492 A JP 25378492A JP H0676574 A JPH0676574 A JP H0676574A
- Authority
- JP
- Japan
- Prior art keywords
- level
- sense amplifier
- voltage
- semiconductor memory
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体メモリの消費電力低減
【構成】 第１のビット線ＢＬ１と第２のビット線ＢＬ
２をセンスするためにセンス増幅器２を活性化する活性
化発生回路を有し、その活性化信号ＳＥＰ，ＳＥＮを制
御する活性化信号制御回路２４を内蔵することによって
活性化信号ＳＥＰ１６，ＳＥＮ１７の電位レベルを制御
することができる。このことによりビット線ＢＬ１及び
ＢＬ２のリストアレベル幅を小さくし、１チップレベル
での電流を低減できる効果がある。
２をセンスするためにセンス増幅器２を活性化する活性
化発生回路を有し、その活性化信号ＳＥＰ，ＳＥＮを制
御する活性化信号制御回路２４を内蔵することによって
活性化信号ＳＥＰ１６，ＳＥＮ１７の電位レベルを制御
することができる。このことによりビット線ＢＬ１及び
ＢＬ２のリストアレベル幅を小さくし、１チップレベル
での電流を低減できる効果がある。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にダイナミックメモリセル等で構成されたメモリセルア
レイを有する半導体メモリに関する。
にダイナミックメモリセル等で構成されたメモリセルア
レイを有する半導体メモリに関する。
【０００２】
【従来の技術】従来、この種の半導体メモリは図３に示
すように、それぞれ容量素子Ｃ１及びトランジスタＱ１
を備えた複数のメモリセル１３，１４で構成されるメモ
リセルアレイ１と、これらのメモリセル１３，１４のう
ちの１つを選択するための複数ワード線１１，１２と、
選択されたメモリセル１３または１４と接続し、データ
伝達を行う対をなす第１及び第２のビット線９，１０を
含む。第１及び第２のビット線９，１０は入力信号ＨＦ
ＶＣＣを入力信号ＰＤＬに応答するトランジスタＱ２，
Ｑ３，Ｑ４からなる制御回路３から受ける。センス増幅
器２はトランジスタＱ５，Ｑ６，Ｑ７，Ｑ８で構成され
ており、信号ＳＥＰ，ＳＥＮに応答して対を成す、第１
及び第２のビット線９，１０間の信号を増幅する。セン
ス増幅器２は活性化信号発生回路４のトランジスタＱ
９，Ｑ１０により駆動され、活性化信号発生回路４はそ
の入力信号ＳＥと、これを反転させるインバータ５によ
り制御されている。
すように、それぞれ容量素子Ｃ１及びトランジスタＱ１
を備えた複数のメモリセル１３，１４で構成されるメモ
リセルアレイ１と、これらのメモリセル１３，１４のう
ちの１つを選択するための複数ワード線１１，１２と、
選択されたメモリセル１３または１４と接続し、データ
伝達を行う対をなす第１及び第２のビット線９，１０を
含む。第１及び第２のビット線９，１０は入力信号ＨＦ
ＶＣＣを入力信号ＰＤＬに応答するトランジスタＱ２，
Ｑ３，Ｑ４からなる制御回路３から受ける。センス増幅
器２はトランジスタＱ５，Ｑ６，Ｑ７，Ｑ８で構成され
ており、信号ＳＥＰ，ＳＥＮに応答して対を成す、第１
及び第２のビット線９，１０間の信号を増幅する。セン
ス増幅器２は活性化信号発生回路４のトランジスタＱ
９，Ｑ１０により駆動され、活性化信号発生回路４はそ
の入力信号ＳＥと、これを反転させるインバータ５によ
り制御されている。
【０００３】次にこの回路の動作について説明する。図
４はこの回路の動作を説明するための各部信号の波形図
である。まず、動作説明するために、動作条件の一例を
設定する。入力信号ＨＦＶＣＣは、１／２ＶＣＣレベル
（中間レベル）、その他の入力信号は、ＶＣＣレベル
（電源電位レベル）又は、ＧＮＤレベル（接地電位レベ
ル）とし、メモリセル１３の電位をＧＮＤレベル（接地
電位レベル）とそれぞれ設定する。
４はこの回路の動作を説明するための各部信号の波形図
である。まず、動作説明するために、動作条件の一例を
設定する。入力信号ＨＦＶＣＣは、１／２ＶＣＣレベル
（中間レベル）、その他の入力信号は、ＶＣＣレベル
（電源電位レベル）又は、ＧＮＤレベル（接地電位レベ
ル）とし、メモリセル１３の電位をＧＮＤレベル（接地
電位レベル）とそれぞれ設定する。
【０００４】入力信号ＰＤＬがＶＣＣレベルとなると、
制御回路３のトランジスタＱ２，Ｑ３，Ｑ４はオン状態
となり、第１及び第２のビット線ＢＬ１，ＢＬ２は、１
／２ＶＣＣレベルとなる。ワード線１１がＶＣＣレベル
になると、メモリセル１３内のトランジスタＱ１がオン
状態となり、次に第１のビット線９はＧＮＤレベルまで
引き下げられる。すなわち、センス増幅器２のトランジ
スタＱ７はオン状態となり、入力信号ＳＥよりＶＣＣレ
ベルの入力信号が入っているとき、活性化信号ＳＥＰ，
ＳＥＮはそれぞれＶＣＣ，ＧＮＤレベルになっている。
結果として、トランジスタＱ７はオン状態にあるため、
第２のビット線１０はＶＣＣレベルまで引き上がり、ト
ランジスタＱ６も同様にオン状態となり、第１のビット
線９はＧＮＤレベルまで引き下げることになる。よって
第１及び第２のビット線９，１０それぞれＶＣＣ，ＧＮ
Ｄレベルへリストアすることができるのである。
制御回路３のトランジスタＱ２，Ｑ３，Ｑ４はオン状態
となり、第１及び第２のビット線ＢＬ１，ＢＬ２は、１
／２ＶＣＣレベルとなる。ワード線１１がＶＣＣレベル
になると、メモリセル１３内のトランジスタＱ１がオン
状態となり、次に第１のビット線９はＧＮＤレベルまで
引き下げられる。すなわち、センス増幅器２のトランジ
スタＱ７はオン状態となり、入力信号ＳＥよりＶＣＣレ
ベルの入力信号が入っているとき、活性化信号ＳＥＰ，
ＳＥＮはそれぞれＶＣＣ，ＧＮＤレベルになっている。
結果として、トランジスタＱ７はオン状態にあるため、
第２のビット線１０はＶＣＣレベルまで引き上がり、ト
ランジスタＱ６も同様にオン状態となり、第１のビット
線９はＧＮＤレベルまで引き下げることになる。よって
第１及び第２のビット線９，１０それぞれＶＣＣ，ＧＮ
Ｄレベルへリストアすることができるのである。
【０００５】また１チップレベルでのメモリセルアレイ
に流れる電流Ｉ１は次のように表すことができる。 Ｑ＝ＣＶ ・・・・・（１）式 したがって、 Ｉ＝Ｑ／ｔ ・・・・・（２）式 （２）式より、 Ｉ１＝（ＣＤ×ｍ×１／２ＶＣＣ）ｔ ・・・・（３）式 ＣＤ＝ビット線容量、ｍ＝ビット線総組数、ｔ＝メモリ
セルアレイ動作サイクル時間となる。
に流れる電流Ｉ１は次のように表すことができる。 Ｑ＝ＣＶ ・・・・・（１）式 したがって、 Ｉ＝Ｑ／ｔ ・・・・・（２）式 （２）式より、 Ｉ１＝（ＣＤ×ｍ×１／２ＶＣＣ）ｔ ・・・・（３）式 ＣＤ＝ビット線容量、ｍ＝ビット線総組数、ｔ＝メモリ
セルアレイ動作サイクル時間となる。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置は、ビット線９，１０のリストアレベル幅を
第１の活性化信号ＳＥＰと第２の活性化信号ＳＥＮで行
っているため、ＶＣＣ，ＧＮＤレベルのリストアレベル
幅により、１チップレベルでのメモリセルアレイ１を流
れる電流がメモリセルの大容量化に伴い多量となり、近
年無視できなくなってきたという問題がある。
メモリ装置は、ビット線９，１０のリストアレベル幅を
第１の活性化信号ＳＥＰと第２の活性化信号ＳＥＮで行
っているため、ＶＣＣ，ＧＮＤレベルのリストアレベル
幅により、１チップレベルでのメモリセルアレイ１を流
れる電流がメモリセルの大容量化に伴い多量となり、近
年無視できなくなってきたという問題がある。
【０００７】
【課題を解決するための手段】本発明の要旨は、行列状
に配置されたメモリセルと、メモリセルの行に共通して
接続されたワード線と、メモリセルの列に共通して接続
され微小差電圧で表されるデータビットを伝達するビッ
ト線対と、ビット線対上の微小差電圧を第１電圧と第２
電圧から成る差電圧に増幅するセンスアンプと、該セン
スアンプに第１電圧と第２電圧を供給するセンスアンプ
制御回路とを備えた半導体メモリにおいて、上記センス
アンプ制御回路は高レベル側電源線と、低レベル側電源
線とにそれぞれ接続された負荷素子と、該負荷素子とセ
ンスアンプとの間に接続され制御信号に応答して開閉す
るスイッチングトランジスタとで構成されたことであ
る。
に配置されたメモリセルと、メモリセルの行に共通して
接続されたワード線と、メモリセルの列に共通して接続
され微小差電圧で表されるデータビットを伝達するビッ
ト線対と、ビット線対上の微小差電圧を第１電圧と第２
電圧から成る差電圧に増幅するセンスアンプと、該セン
スアンプに第１電圧と第２電圧を供給するセンスアンプ
制御回路とを備えた半導体メモリにおいて、上記センス
アンプ制御回路は高レベル側電源線と、低レベル側電源
線とにそれぞれ接続された負荷素子と、該負荷素子とセ
ンスアンプとの間に接続され制御信号に応答して開閉す
るスイッチングトランジスタとで構成されたことであ
る。
【０００８】
【発明の作用】センスアンプ制御回路は高レベル側電源
電圧と低レベル側電源電圧の電圧差より小さい電圧差を
センスアンプに供給し、微小電圧差を増幅する。
電圧と低レベル側電源電圧の電圧差より小さい電圧差を
センスアンプに供給し、微小電圧差を増幅する。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例を示す回路図であ
る。従来例と同一構成部分には同一符号を付し説明は省
略する。この実施例が図３に示された従来の半導体メモ
リの相違する点は、活性化信号ＳＥＰ，ＳＥＮの電位レ
ベルを制御する活性化信号制御回路２４にトランジスタ
Ｑ１１，Ｑ１２を追加した点にある。
説明する。図１は本発明の一実施例を示す回路図であ
る。従来例と同一構成部分には同一符号を付し説明は省
略する。この実施例が図３に示された従来の半導体メモ
リの相違する点は、活性化信号ＳＥＰ，ＳＥＮの電位レ
ベルを制御する活性化信号制御回路２４にトランジスタ
Ｑ１１，Ｑ１２を追加した点にある。
【００１０】次に、この実施例の動作について説明す
る。図２はこの実施例の動作を説明するための各部信号
の波形図である。まず動作説明するために動作条件の一
例を設定する。入力信号ＨＦＶＣＣは１／２ＶＣＣレベ
ル（中間レベル）、その他の入力信号はＶＣＣレベル
（電源電位レベル）、または、ＧＮＤレベル（接地電位
レベル）とそれぞれ設定する。入力信号ＰＤＬがＶＣＣ
レベルとなると、制御回路であるトランジスタＱ２，Ｑ
３，Ｑ４はオン状態となり、第１及び第２のビット線
９，１０は１／２ＶＣＣレベルとなる。
る。図２はこの実施例の動作を説明するための各部信号
の波形図である。まず動作説明するために動作条件の一
例を設定する。入力信号ＨＦＶＣＣは１／２ＶＣＣレベ
ル（中間レベル）、その他の入力信号はＶＣＣレベル
（電源電位レベル）、または、ＧＮＤレベル（接地電位
レベル）とそれぞれ設定する。入力信号ＰＤＬがＶＣＣ
レベルとなると、制御回路であるトランジスタＱ２，Ｑ
３，Ｑ４はオン状態となり、第１及び第２のビット線
９，１０は１／２ＶＣＣレベルとなる。
【００１１】次に、第１のビット線９はＧＮＤレベルま
で引き下げられる。すなわち、センス増幅器２のトラン
ジスタＱ７はオン状態となり、入力信号ＳＥよりＶＣＣ
レベルの入力信号が入っている時、活性化信号ＳＥＰ，
ＳＥＮは、活性化信号制御回路２４のトランジスタＱ１
１，Ｑ１２により、ＳＥＰがＶＣＣ−ＶＴレベルに、Ｓ
ＥＮがＧＮＤ＋ＶＴレベルになっている。結果としてト
ランジスタＱ７はオン状態にあるため、第２のビット線
１０はＶＣＣ−ＶＴレベルまで引き上がり、トランジス
タＱ６も同様にオン状態となり、第１のビット線９はＧ
ＮＤ＋ＶＴレベルまで引き下げることになる。よって第
１及び第２のビット線９，１０をそれぞれＶＣＣ−Ｖ
Ｔ，ＧＮＤ＋ＶＴレベルへリストアすることができるの
である。また１チップレベルでのメモリセルアレイに流
れる電流Ｉ２は、次のように表すことができる。（３）
式より Ｉ２＝（ＣＤ×ｍ×（１／２ＶＣＣ−ＶＴ））／ｔ ・・（４）式 ＣＤ＝ビット線容量、ｍ＝ビット線総本数、ｔ＝メモリ
セルアレイ動作サイクル時間となり、このことにより、
次の関係式が表される。 １／２ＶＣＣ＞１／２ＶＣＣ−ＶＴから Ｉ１＞Ｉ２ ・・・・（５）式 以上により、上記関係式から電流Ｉ２が電流Ｉ１より小
さくなることがわかる。
で引き下げられる。すなわち、センス増幅器２のトラン
ジスタＱ７はオン状態となり、入力信号ＳＥよりＶＣＣ
レベルの入力信号が入っている時、活性化信号ＳＥＰ，
ＳＥＮは、活性化信号制御回路２４のトランジスタＱ１
１，Ｑ１２により、ＳＥＰがＶＣＣ−ＶＴレベルに、Ｓ
ＥＮがＧＮＤ＋ＶＴレベルになっている。結果としてト
ランジスタＱ７はオン状態にあるため、第２のビット線
１０はＶＣＣ−ＶＴレベルまで引き上がり、トランジス
タＱ６も同様にオン状態となり、第１のビット線９はＧ
ＮＤ＋ＶＴレベルまで引き下げることになる。よって第
１及び第２のビット線９，１０をそれぞれＶＣＣ−Ｖ
Ｔ，ＧＮＤ＋ＶＴレベルへリストアすることができるの
である。また１チップレベルでのメモリセルアレイに流
れる電流Ｉ２は、次のように表すことができる。（３）
式より Ｉ２＝（ＣＤ×ｍ×（１／２ＶＣＣ−ＶＴ））／ｔ ・・（４）式 ＣＤ＝ビット線容量、ｍ＝ビット線総本数、ｔ＝メモリ
セルアレイ動作サイクル時間となり、このことにより、
次の関係式が表される。 １／２ＶＣＣ＞１／２ＶＣＣ−ＶＴから Ｉ１＞Ｉ２ ・・・・（５）式 以上により、上記関係式から電流Ｉ２が電流Ｉ１より小
さくなることがわかる。
【００１２】
【発明の効果】以上説明したように本発明は、活性化信
号ＳＥＰ，ＳＥＮの電位レベルをトランジスタＱ１１，
Ｑ１２で制限することにより、第１のビット線９と第２
のビット線１０のリストアレベル幅をＶＣＣ−ＶＴ、Ｇ
ＮＤ＋ＶＴのレベルに保つことになり、ビット線１０に
流れる電流を低減できるという効果がある。
号ＳＥＰ，ＳＥＮの電位レベルをトランジスタＱ１１，
Ｑ１２で制限することにより、第１のビット線９と第２
のビット線１０のリストアレベル幅をＶＣＣ−ＶＴ、Ｇ
ＮＤ＋ＶＴのレベルに保つことになり、ビット線１０に
流れる電流を低減できるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】一実施例の動作を説明するための各部信号の波
形図である。
形図である。
【図３】従来の半導体メモリ装置の一例を示す回路図で
ある。
ある。
【図４】従来の半導体装置の動作を説明するための各部
信号の波形図である。
信号の波形図である。
１ メモリセルアレイ ２ センス増幅器 ３ 制御回路 ４ 活性化信号発生回路 ５ インバータ ２４ 活性化信号制御回路（センスアンプ制御回路） ８ ＣＤビット線容量 ９ ビット線 １０ ビット線 １１ ワード線 １２ ワード線 １３ メモリセル １４ メモリセル １５ 容量素子 １６ 活性化信号ＳＥＰ １７ 活性化信号ＳＥＮ １８ 入力信号ＳＥ １９ 入力信号ＰＤＬ ２０ 入力信号ＨＦＶＣＣ Ｑ１〜Ｑ１２ トランジスタ
Claims (2)
- 【請求項１】 行列状に配置されたメモリセルと、メモ
リセルの行に共通して接続されたワード線と、メモリセ
ルの列に共通して接続され微小差電圧で表されるデータ
ビットを伝達するビット線対と、ビット線対上の微小差
電圧を第１電圧と第２電圧から成る差電圧に増幅するセ
ンスアンプと、該センスアンプに第１電圧と第２電圧を
供給するセンスアンプ制御回路とを備えた半導体メモリ
において、上記センスアンプ制御回路は高レベル側電源
線と、低レベル側電源線とにそれぞれ接続された負荷素
子と、該負荷素子とセンスアンプとの間に接続され制御
信号に応答して開閉するスイッチングトランジスタとで
構成されたことを特徴とする半導体メモリ。 - 【請求項２】 上記負荷素子はゲートを高レベル側電源
線と低レベル側電源線にそれぞれ接続された負荷トラン
ジスタで構成された請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253784A JPH0676574A (ja) | 1992-08-28 | 1992-08-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253784A JPH0676574A (ja) | 1992-08-28 | 1992-08-28 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0676574A true JPH0676574A (ja) | 1994-03-18 |
Family
ID=17256107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4253784A Pending JPH0676574A (ja) | 1992-08-28 | 1992-08-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0676574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997024729A1 (fr) * | 1995-12-28 | 1997-07-10 | Hitachi, Ltd. | Dram, dispositif de stockage a semiconducteurs et dispositifs de circuits integres a semi-conducteurs |
-
1992
- 1992-08-28 JP JP4253784A patent/JPH0676574A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997024729A1 (fr) * | 1995-12-28 | 1997-07-10 | Hitachi, Ltd. | Dram, dispositif de stockage a semiconducteurs et dispositifs de circuits integres a semi-conducteurs |
| US6201728B1 (en) | 1995-12-28 | 2001-03-13 | Hitachi, Ltd. | Dynamic RAM, semiconductor storage device, and semiconductor integrated circuit device |
| US6411543B2 (en) | 1995-12-28 | 2002-06-25 | Hitachi, Ltd. | Dynamic random access memory (RAM), semiconductor storage device, and semiconductor integrated circuit (IC) device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10332571B2 (en) | Memory device including memory cell for generating reference voltage | |
| US4996671A (en) | Semiconductor memory device | |
| JP3851000B2 (ja) | 半導体メモリ装置 | |
| US6703871B2 (en) | Amplifier for use in semiconductor integrated circuits | |
| US5455803A (en) | Semiconductor device which operates at a frequency controlled by an external clock signal | |
| US6771550B2 (en) | Semiconductor memory device with stable precharge voltage level of data lines | |
| JPH0518198B2 (ja) | ||
| US5561626A (en) | Semiconductor memory with hierarchical bit lines | |
| US5646898A (en) | Two stage driver circuit | |
| KR950005171B1 (ko) | 전류 미러 증폭회로 및 그의 구동 방법 | |
| JPH0935474A (ja) | 半導体記憶装置 | |
| US6721218B2 (en) | Semiconductor memory device and data read method thereof | |
| US6028797A (en) | Multi-bank integrated circuit memory devices having cross-coupled isolation and precharge circuits therein | |
| JPH09153285A (ja) | 増幅回路および相補型増幅回路 | |
| US5991192A (en) | Current-mode write-circuit of a static ram | |
| JPH0676574A (ja) | 半導体メモリ | |
| JP3580062B2 (ja) | バスライン駆動回路およびこれを具備する半導体記憶装置 | |
| EP0462866B1 (en) | Semiconductor memory device | |
| US6212120B1 (en) | Semiconductor memory device with less power consumption | |
| JPH0689577A (ja) | 半導体記憶装置 | |
| KR100203142B1 (ko) | 디램 | |
| JPH05298884A (ja) | 半導体記憶装置 | |
| KR0145859B1 (ko) | 승압전압이 사용되는 컬럼선택수단을 구비하는 반도체 메모리 | |
| KR100247922B1 (ko) | 저전압용전류센스앰프회로 | |
| JP2985465B2 (ja) | 半導体記憶装置 |