KR100316339B1

KR100316339B1 - 반도체장치

Info

Publication number: KR100316339B1
Application number: KR1019930017513A
Authority: KR
Inventors: 가와하라다카유키; 아오키마사카즈; 나카고메요시노부; 하나와마코토; 우치야마구니오; 나카무라마사유키; 기쓰카와고로; 오이시간지
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1992-09-03
Filing date: 1993-09-02
Publication date: 2002-03-21
Also published as: JP3279681B2; KR940007884A; JPH06131867A; US5386394A

Abstract

반도체 장치가 계층화된 상위의 글로벌 데이터선과 하위의 데이터선, 상위의 글로벌 데이터선과 하위의 데이터선의 접속을 제어하는 스위치로 이루어진다, 반도체 장치가 데이터선과 독립적으로 글로벌 데이터선을 프리차지하는 장치를 가진다.

Description

반도체 장치

본 발명은 다이나믹 랜덤 억세스 메모리(DRAM) 등의 반도체 장치에 관한 것으로서, 캐시 메모리를 동일 칩상에 실현하기 위한 회로 구성과 그 고속화 및 저면적화, 저소비 전류화에 관한 것이다.

국제출원번호 PCT/US9l/02590의 청구항 88-90에 DRAM의 센스앰프를 캐시 메모리로 사용하는 것이 기재되어 있다. 또한, 일본특허공고 1990-043279 및 특허공고 1991-02l996에 저면적화 및 고속화를 위해 데이터선을 계층화하는 것이 기재되어 있고, 일본특허공개 1992-053083의 제4도∼제8도에, 저면적화를 위해 데이터선을 계층화하고, 통상의 데이터선에는 n채널 MOS트랜지스터(이하, nMOST라 한다)만을 사용한 증폭기 또는 스위치 혹은 양쪽을 설치하고, 다수의 통상 데이터선과 접속하는 상위의 소수의 글로벌 데이터선에 p채널 MOS트랜지스터(이하, pMOST라 한다)와 n채널 MOS트랜지스터(이하, nMOST라 한다)를 사용한 증폭기를 설치하는 방식이 기재되어 있다.

본 발명의 목적은, 캐시 메모리가 미스 히트한 때에 판독시간 및 기록시간을 고속화하는 것이 가능한 메모리 장치를 가지는 반도체 장치를 제공하는 것이다.

본 발명의 다른 목적은, 소비전류를 저감하는 것이 가능한 메모리 장치를 가지는 반도체 장치를 제공하는 것이다.

국제출원번호 PCT/US91/02590의 청구항 88∼90에 기재한 바와 같이, 센스앰프를 캐시메모리로 사용할 때, 통상 DRAM의 데이터선과 센스앰프의 구성에서는 이하의 문제가 생긴다. 센스앰프를 캐시 메모리로 사용할 때에는, 종래 DRAM의 페이지 모드와 같이 워드선을 선택한 채 그대로 놓는다. 그 때문에, 만일 어떤 사이클의 어드레스 지정이 이전 사이클에서 센스앰프상에 판독된 데이터의 어드레스와 일치하지 않은 경우(미스 히트시)에는, 우선 워드선을 비선택 상태로 되돌리고, 또 센스앰프의 차동신호를 단락하지 않으면 안된다. 이후에, 워드선을 턴온하여 메모리 셀로부터 신호를 판독한다. 이 때문에, 이때의 액세스 시간이 지연되어 버린다는 문제가 생긴다. 또한, 기록시에도 같은 이유에 의해 미스 히트시에 지연되어 버린다는 문제가 생긴다.

또한, 일본특허공보 1990-043279, 일본특허공보 1991-02l996 및 일본특허공개 1992-053083에 기재된 바와 같이 데이터선을 계층화한 경우는 이하의 문제가 생긴다. 판독을 위해 워드선이 선택되면, 이것에 대응하는 데이터선에 신호가 나타나게 된다. 또, 이 데이터선 신호에 대응한 신호가 글로벌 데이터선에 나타나고, 후단의 출력회로로 신호가 보내진다. 하나의 워드선이 선택된 경우에 동작하는 데이터선 및 글로벌 데이터선은 다수이다. 이 때문에, 데이터선 및 글로벌 데이터선의 기생용량의 충방전 전류에 의한 소비전류의 증대를 일으키고 있다. 또한, 계충화한 데이터선을 캐시 메모리로 사용하는 수단은 포함되어 있지 않다.

그래서, 본 발명에서는 캐시 메모리가 미스 히트한 때의 판독시간 및 기록시간의 고속화를 실현하는 저소비 전류의 메모리 장치를 가지는 반도체 장치를 제공한다.

본 발명에서는, 제1도에 나타낸 바와 같이 데이터선을 계충화(Dmn, GDm 등)하고, 제2도에 나타난 바와 같이 어떤 판독/기록 사이클의 끝에서 글로벌 데이터선(GDm, /GDm)을 단락하지 않고, 다음 사이클에서 이 글로벌 데이터선(GDm, /GDm)상의 메인앰프(MAm)를 캐시 메모리로 사용하는 수단을 메인앰프(MAm)에 설치한다. 즉, 이 글로벌 데이터선(GDm, /GDm)와 데이터를 그대로 후단의 출력회로(DF)로 보내는 수단(MAm)을 설치한다. 또한, 메인앰프(MAm)를 캐시 메모리로 사용하기 위해, 데이터선(Dmn, /Dmn)을 글로벌 데이터선(GDm, /GDm)과 독립적으로 단락하는 수단(PAmn)과, 메모리 셀(MC) 선택을 위한 동작(디코드 동작이나 워드선(Wnk)의 턴온)과 병행해서 글로벌 데이터선(GDm, /GDm)을 프리차지하는 수단(MAm)을 설치한다. 또한, 한번 글로벌 데이터선(GDm, /GDm)에 나타난 신호를, 본 발명의 반도체 장치를 포함한 시스템 전체의 공통 클릭신호(CK)에 동기시켜 연속 판독하는 수단을 메인앰프(MAm)내 및 후단 출력회로(DF)에 설치한다, 또한, 기록시에는 글로벌 데이터선(GDm, /GDm)에 우선 공통 클릭신호(CK)에 동기시켜 신호를 기록하는 수단을 메인앰프(MAm)내에 설치하고, 이 글로벌 데이터선(GDm, /GDm)에 미리 기록된 데이터를 데이터선(Dmn, /Dmn)을 통해서 메모리 셀(MC)에 기록하는 수단을 수단(PAmn)내에 설치하고, 그 제어수단을 CON1에 설치한다.

글로벌 데이터선(GDm, /GDm) 또는 메인앰프(MAm)를 캐시로 사용하는 수단을 메인앰프(MAm)에 설치하고, 또 데이터선(Dmn, /Dmn)을 글로벌 데이터선(GDm, /GDm)과 독립적으로 단락하는 수단(PAmn)과, 메모리 셀(MC) 선택동작과 병행해서 글로벌 데이터선(GDm, /GDm)을 프리차지하는 수단(MAm)을 설치하는 것에 의해, 글로벌 데이터선(GDm, /GDm)을 단락하는 동작과 병행해서 워드선(Wnk)을 턴온하여 데이터선(Dmn, /Dmn)으로 메모리 셀(MC)로부터의 신호를 판독할 수 있다. 이것에의해, 국제출원번호 PCT/US91/02590호 기재의 종래예와 다르게 캐시의 미스 히트시 억세스를 고속화 할 수 있다.

글로벌 데이터선(GDm, /GDm) 또는 메인앰프(MAm)를 캐시로 사용하는 수단을 설치하는 것에 의해, 캐시가 히트한 경우는 글로벌 테이터선(GDm, /GDm)의 충방전은 불필요하게 되기때문에, 일본특허공보 1990-043279, 일본특허공보 1991-021996 및 일본특허공개 1992-053083 기재의 종래예와 다르게 충방전하는 회수가 감소되어 소비전류를 저감할 수 있다.

글로벌 데이터선(GDm, /GDm) 또는 메인앰프(MAm)를 캐시로 사용하지 않는 경우도, 한번 글로벌 데이터선(GDm, /GDm)에 나타난 신호를, 시스템 전체의 공통 클릭신호(CK)에 동기시켜 연속 판독하는 수단을 설치하는 것에 의해, 일본특허공보 1990-043279, 일본특허공보 1991-021996 및 일본특허공개 1992-053083 기재의 종래예와 다르게 기생용량을 충방전하는 회수가 감소하므로 클럭주파수가 높아도 소비전류를 저감할 수 있다.

기록시에는, 글로벌 데이터선(GDm, /GDm)에 우선 신호를 기록하는 수단을 설치하였으므로, 워드선의 선택과 병행해서 행할 수 있고, 또한 데이터선(Dmn, /Dmn)의 직전까지 기록데이터가 오고 있으므로 고속으로 기록할 수 있다. 이것에 의해, 국제출원번호 PCT/US91/02590호 기재의 종래예와 다르게 캐시의 히트시 및 미스 히트시에 변함없이 고속의 기록동작을 실현할 수 있다.

본 발명에서는, 글로벌 데이터선을 데이터선과 독립적으로 프리차지하는 수단을 설치하는 것에 의해, 이 프리차지 동작과 병행해서 워드선의 선택을 행할 수있다. 이것에 의해, 메인앰프를 캐시로 사용한 경우 미스 히트시의 억세스를 고속화 할 수 있다. 또한, 글로벌 데이터선 또는 메인앰프를 캐시로 사용하는 수단을 설치하는 것에 의해, 캐시가 히트한 경우에는 데이터선 및 글로벌 데이터선의 충방전은 불필요하게 되기 때문에 충방전 회수가 감소되어 소비전류를 저감할 수 있다. 또한, 데이터선에 나타난 신호를 연속 판독하는 수단을 설치하는 것에 의해, 글로벌 데이터선의 기생용량을 충방전하는 회수가 감소되므로 소비전류를 저감할 수 있다.

이하, 본 발명의 실시예에 대해서 기술한다. 또, 이하의 설명에서 특별히 언급하지 않는 한 신호명은 신호배선명 및 신호단자명을 겸하는 것으로 하고, 도면상에서 신호명에 오버라인을 붙여서 나타낸 상보신호는, 신호명의 앞에 슬래쉬 "/"를 붙여서 나타낸다.

제l도는 본 발명의 제1 실시예를 나타내는 도면이다 제l도에서 D1l, /Dll∼Dmn, /Dmn는 데이터선 쌍이고, GDl, /GDl-GDm, /GDm은 글로벌 데이터선 쌍이다. Wll∼Wnk는 워드선이다. 또한, PAll∼PAmn은 프리앰프이고, 데이터선 쌍의 증폭회로 및 글로벌 데이터선 쌍으로의 전송회로를 포함한다, MAl∼HAm은 메인앰프이고, 글로벌 데이터선 쌍의 증폭회로 및 출력회로(DF)에 접속하는 I0선(입출력선)으로의 전송회로를 포함한다. 또, 프리앰프(PAll~PAmn)는 데이터선 쌍의 증폭회로를 포함하지 않고, 간단한 전송회로인 경우도 있다. 또한, 메인앰프(MAl∼MAm)만 또는 글로벌 데이터선(GDl, /GDl∼GDm, /GDm)만 혹은 양쪽을 캐시로 사용할 때, 글로벌 데이터선과 데이터선을 독립적으로 각각 단락하는 수단(PAll∼PAmn) 및 수단(MA∼MAm)을 설치한다. 제1도에서는 이 독립적으로 단락하는 수단을 기동하는 신호를 데이터선 쌍에 대해서는 PCl∼PCn, 글로벌 데이터선 쌍에 대해서는 PCG로 해서 나타내고, 이들 PCl∼PCn, PCG의 신호를 발생하는 수단을 CONl으로 해서 나타낸다. 또, 예를 들면 PAll∼PAml 전부를 PCl으로 구동하는 예를 나타내고 있지만, 일부분을 PCl으로 구동하고, 다른 부분은 별도의 신호로 구동하도록 한 예도 고려된다. PCG에 대해서도 같다. 또한, 캐시가 히트한 때, 워드선의 선택이나 데이터선 및 글로벌 데이터선에서의 중폭은 행하지 않는 수단을 설치한다. 여기서, 히트한 때(히트시)라는 것은 어떤 사이클의 어드레스 신호(Ai)로 선택되어야 할 워드가 그것보다 이전 사이클에서 선택된 워드와 일치하고 있고, 워드선상의 다수의 메모리 셀로부터의 정보가 메인앰프(MAl∼MAm) 및 글로벌 데이터선(GDl,/GDl∼GDm, /GDm)에 판독되어 있는 경우이고, 미스 히트시라는 것은 포함되어 있지 않은 경우이다. 이때, 어드레스가 일치하는가 아닌가의 비교회로는 온칩화하는 경우도 있고, 별도의 칩으로 하는 경우도 있다. 출력회로(DF)에는 병렬로 출력하는 것이 가능한 메인앰프 (MAl∼MAm)의 출력신호를 직렬 출력으로 변환하는 회로로 포함된다. 본 실시예에서는, 캐시가 미스 히트하여도 글로벌 데이터선의 프리차지 동작과 워드선을 턴온하여 메모리 셀로부터 데이터선으로의 신호 판독동작을 병행해서 행할 수 있다. 종래는 데이터선을 계층화하지 않고 그 센스앰프를 캐시로 사용하고 있기 때문에, 캐시가 미스 히트한 경우, 우선 오래된 워드선을 비선택 상태로하여 데이터선의 프리차지를 종료하고 나서 새로운 워드선을 턴온하고 있다. 이 때문에, 본 실시예의 쪽이 고속으로 된다. 또한, 본 실시예에서는 글로벌 데이터선에 나타난 신호를메인앰프(MAl∼MAm)와 출력회로(DF)를 사용하여 도면에는 나타내지 않은 시스템의 클릭신호와 동기시켜 연속적으로 판독한다. 이 때문에, 전술한 기생용량을 충방전하는 회수가 감소되므로 소비전류를 저감할 수 있다는 특징이 있다. 또한 메인앰프(MAl-MAm)만 또는 글로벌 데이터선(GDl, /GDl∼GDm, /GDm)만 혹은 양쪽을 캐시 메모리로 사용하는 경우에는, 캐시 히트시에는 데이터선 및 글로벌 데이터선의 충방전이 불필요하게 되기 때문에 충방전하는 회수가 감소되어 소비전류를 저감할 수 있다는 특징이 있다.

다음에, 제2도를 사용해서 메인앰프(MAl-MAm) 및 글로벌 데이터선(GDl, /GDl~GDm, /GDm)에 의해 미스 히트시에 고속으로 판독을 행하는 경우의 동작의 일예를 설명하고, 제3도를 사용해서 메인앰프(MAl∼MAm) 및 글로벌 데이터선(GDl, /GDl∼GDm, /GDm)에 의해 캐시히트시에 소비전류가 작게되는 것의 일예를 설명하며, 제4도를 사용해서 캐시 메모리로서는 사용하지 않는 경우에 클럭과 동기하여 데이터를 판독하는 동작의 일예를 설명하고, 제5도를 사용해서 기록동작의 일예를 설명한다.

제2도에서 제l도에는 나타나 있지 않지만, /RAS, /CAS는 어느 셀을 선택하는가를 규정하는 어드레스 신호(Ai)의 칩내로의 저장을 결정하는 신호이고, CK는 시스템의 클럭신호이다. 또, CK를 설치하지 않고 /RAS, /CAS 만으로 동작을 행하는 경우도 있으며, /RAS, /CAS를 설치하지 않고 칩 선택신호와 클릭(CK)에 의해 전체를 제어하는 경우도 있다. 여기에서는 신호(/RAS)의 고레벨에서 저레벨로의 전환이 이 칩의 선택을 의미하고, 이때의 CK를 기준으로 n클럭째로부터 CK에 동기해서 출력하는 경우를 고려한다. 신호(/RAS)가 고레벨인 비 선택 상태에서는 Wll를 시작으로 전제의 워드선은 저레벨이고, 데이터선 쌍(Dll, /Dll∼Dmn /Dmn)은 이전 사이클의 끝에서 신호(PCl∼PCn)가 고레벨로 되는 것에 의해 단락되는 중간전위(HV)로 프리차지 되어 있다. 여기서, 글로벌 데이터선 쌍(GDl, /GDl∼GDm, /GDm)에는 이전 사이클에서 메모리 셀로부터 판독된 신호가 메인앰프(MAl∼MAm)에 의해 유지되어 있다. 신호(PCG)는 신호(PCl∼PCn)와는 반대로 저레벨에서 글로벌 데이터선을 단락하는 것으로 하면, 고레벨로 되어 있다. 또한, 출력(Do)은 하이 임피이던스 상태로 되어 있다. 그런데, 신호(/RAS)가 저레벨로 전환되면, 그때의 어드레스 신호가 칩내에 받아 들여지고, 디코드 동작에 의해 워드선을 선택한다. 여기에서는, 워드선(Wll)을 선택하는 것으로 한다. 또한, 이때, 이 어드레스 신호가 이전 사이클에서 글로벌 데이터선 쌍(GDl, /GDl∼GDm,/GDm)에 판독된 다수의 메모리 셀의 어드레스와는 일치하지 않는 것으로 한다. 일치하는 경우의 동작은 제3도에서 기술한다. 이 비교회로는 온칩에 설치하여도 좋고, 별도의 칩으로 하여도 좋다. 본 발명에서는 종래와는 다르게 신호(PCl∼PCn)가 저레벨로 된 단락회로가 오프되고, 워드선(Wll)의 선택동작과 병행해서 글로벌 데이터선 쌍(GDl, /GDl∼GDm,/GDm)이 PCG를 저레벨로 해서 단락되어 전위(GV)로 프리차지하는 동작을 행한다. 글로벌 데이터선 쌍(GDl, /GDl∼GDm, /GDm)이 모두 전위(GV)로 되는 것과 병행해서, 워드선(Wll)은 고레벨로 되고, 데이터선 쌍(Dll, /Dll∼Dml, /Dml)에 메모리 셀로부터의 신호가 나타난다.

신호(PCG)를 고레벨로 되돌린 후, 이 데이터선 쌍 신호에 대응한 신호가, 우선 PAll∼PAml 내의 회로에 의해 글로벌 데이터선 쌍(GDl, /GDl∼GDm, /GDm)상에 나타난다. 여기에서는, PAll∼PAml에서는 데이터선 쌍의 신호를 증폭하지 않는 구성으로 한다. 글로벌 데이터선쌍(GDl, /GDl∼GDm, /GDm)상의 신호는 메인앰프(MAl∼MAm)내의 회로에 의해 대진폭까지 증폭됨과 동시에 후단의 출력회로로 전송된다. 글로벌 데이터선 쌍(GDl, /GDl∼GDm, /GDm)상의 대진폭 신호는 메모리 셀로의 재기록을 위해 재차 PAll∼PAml내의 회로에 의해 데이터선쌍(Dll, /Dll∼Dml, /Dml)으로 되돌려진다. 재기록이 종료하면, 신호(PCl∼PCn)를 고레벨로 하여 데이터선 쌍(Dll, /Dll∼Dml, /Dml)을 단락하고, 전위(HV)로 프리차지한다. 또한, MPU로부터의 클럭(CK)과 동기시켜 출력하는 수단을 설치한 경우이므로, 여기에서는 신호(/RAS)가 턴오프한 때의 클릭(CK)을 기준으로 클릭(CK)의 n클럭째로부터 클릭(CK)에 동기해서 글로벌 데이터선 쌍(GDl, /GDl∼GDm, /GDm)상의 데이터를 출력(Do)으로 출력한다. n은 MPU의 성능과 본 발명을 사용한 DRAM의 성능으로 결정된다. 출력하는 데이터의 순번을 설정하는 수단을 설치할 수도 있다. 또한, 제2도에 나타낸 클럭(CK)의 상승 및 하강 양쪽에 동기시키는 방법 이외에 제2도에는 나타나 있지 않지만 어느 한쪽에 동기시키는 방식이 있다. 제2도에서는 신호(/RAS)는 데이터가 출력되고 있는 도중에 고레벨로 하고, 이것에 의해 워드선을 비선택 상태로 하여 데이터선을 단락하는 경우를 나타낸다. 소정 개수의 데이터가 출력되면 자동적으로 동작은 종료한다. 또한, 신호(/RAS)가 저레벨인 동안에 클럭(CK)에 동기한 데이터 출력동작을 행하고, 신호(/RAS)가 고레벨로 되면 이 동작을 종료하고, 칩을 비선택 상태로 하는 방법도 있다. 동작 종료후, 신호(PCG)를 고레벨인채 그대로해서 글로벌 데이터선 쌍(GDl, /GDl-GDm, /GDm)을 실선으로 나타난 바와 같이 캐시로 사용하기 위한 정보를 유지한 채 그대로 래치해 놓는다는 동작과, 신호(PCG)를 저레벨로 전환하여 파선으로 나타낸 바와 같이 프리차지 상태로 되돌린다는 동작이 있다. 어느 한쪽의 동작을 행할 수 있도록 칩을 설계하는 경우와 양쪽을 겸비한 MPU 등에서 지정할 수 있는 경우가 있다. 여기서, 클릭(CK)의 n클럭째로부터 데이터를 출력할 때, 글로벌 데이터선 쌍(GDl, /GDl∼GDm, /GDm)을 프리차지 상태로 되돌리는가 혹은 정보를 유지한 채 그대로 놓는가 어떤가, 혹은 출력하는 데이터의 개수 등은 칩상에 레지스터를 설치하여 필요한 값을 전원투입시 등에 저장하는 것으로 지정하는 것도 가능하다. 이렇게 하면 MPU의 성능이 다를 때마다 칩을 바꿀 필요가 없다는 특징이 있다. 또한, 다른 연속판독 방식으로서 소위 스태틱(static) 컬럼모드나 니블(nibble)모드와 같이 새로운 외부클럭은 사용하지 않고 어드레스 신호(Ai)를 전환하거나 /CAS를 전환하거나 하여 글로벌 데이터선 쌍(GDl, /GDl∼GDm, /GDm)상의 데이터를 출력하는 방식도 있다.

제3도는 제l도의 제l 실시예의 제2 판독동작의 일예를 나타낸다. 메인앰프 (MAl∼MAm) 및 글로벌 데이터선 쌍(GDl, /GDl∼GDm, /GDm)을 캐시 메모리로 사용하는 경우이고, 또 캐시가 히트한 경우이다. 제3도에서는 글로벌 데이터선 쌍(GDl, /GDl∼GDm, /GDm)상에 미리 이전 사이클의 정보가 유지되어 있는 상태로 나타나 있다. 히트시이기 때문에, 상술한 바와 같이 어떤 사이클에서 지정된 어드레스 신호(Ai)가, 이것보다 이전 사이클에서 워드 선에 다수의 메모리 셀이 접속되어 있기 때문에 정보가 메인앰프(MAl∼MAm) 및 글로벌 데이 터선 쌍(GDl, /GDl∼GDm,/GDm)에 판독된 메모리 셀의 어드레스중에 포함되어 유지되어 있다. 이때, 메인앰프(MAl∼MAm) 및 글로벌 데이터선 쌍(GDl, /GDl∼GDm, /GDm)에 정보가 있으므로 이것을 출력(Do)으로 출력한다. 이때, 캐시 동작용으로 설치한 수단에 의해 워드선은 선택되지 않고, 데이터선 및 글로벌 데이터선에서의 증폭도 행하지 않는다. 이 때문에, 이들 충방전 전류가 없어 저소비 전류로 된다는 특징이 있다. 또한, 이 출력은 1비트뿐인 경우도 있고, 제3도에 나타난 바와 같이 클럭(CK)에 동기시켜 연속 출력시키는 경우도 있다. 미스 히트시에는 메인앰프(MAl∼MAm)에 의해 글로벌 데이터선(GDl, /GDl∼GDm,/GDm)을 프리차지 상태로 한다. 이것은 제2도에서 기술한 바와 같이, 워드선의 선택동작과 병행해서 행할 수 있기 때문에 고속으로 되지만, 워드선 선택동작이나 데이터선 증폭동작 등에서 충방전 전류는 증대한다. 그러나, 메인앰프(MAl∼MAm) 및 글로벌 데이터선(GDl, /GDl-GDm, /GDm)의 수(數), 즉 캐시 사이즈를 크게 혹은 본 반도체 장치를 사용한 시스템 장치에서 처리하게 되는 소프트웨어를 최적화하는 것에 의해 히트율을 높일 수 있다.

제4도는 글로벌 데이터선 쌍을 캐시로 사용하지 않고, 간단히 클럭에 동기한 판독을 행하는 경우의 동작의 일예이다. 이 경우는, 최초의 신호(/RAS)가 고레벨인 비선택 상태에서는 Wll을 시작으로 전체의 워드선은 저레벨이고, 도면에는 나타나 있지 않지만 제2도와 같이 신호(PCl∼PCn, PCG)에 의해 데이터선 쌍은 전위(HV)로, 글로벌 데이터선 쌍은 전위(GV)로 프리차지 되어 있다. 신호(/RAS)가 저레벨로 되면, 그때의 어드레스 신호(Ai)가 받아 들여지고, 대응한 워드선(Wll)이 선택된다. 워드선(Wll)은 고레벨로 되면, 데이터선 쌍(Dll, /Dll∼Dml, /Dml)에 메모리 셀로부터의 신호가 나타난다. 이 데이터선 쌍 신호에 대응한 신호가, 우선 PAll∼PAml내의 회로에 의해 글로벌 데이터선 쌍(GDl, /GDl∼GDm, /GDm)상에 나타난다. 여기에서는, PAll∼PAml에서는 데이터선 쌍의 신호를 증폭하지 않는 구성으로 한다. 글로벌 데이터선 쌍(GDl, /GDl∼GDm, /GDm)상의 신호는 메인앰프(MAl∼MAm)내의 회로에 의해 대진폭까지 증폭됨과 동시에, 후단의 출력회로로 전송된다. 글로벌 데이터선(GDl, /GDl∼GDm, /GDm)상의 대진폭 신호는 메모리 셀로의 재기록을 위해 재차 PAll∼PAml 내의 회로에 의해 데이터선 쌍(Dll, /Dll∼Dml, /Dml)으로 되돌려진다. 지금까지의 동작은 종래의 계층화 데이터선의 동작과 같다. 본 발명에서는 글로벌 데이터선상의 다수의 데이터를 외부클릭(CK)과 동기시켜 출력한다. 이 때문에, 글로벌 데이터선을 충방전하는 회수가 감소되어, 소비전류를 저감할 수 있다는 특징이 있다. 신호(/RAS)가 고레벨로 되면 이 동작은 종료하고, 칩은 비선택 상태로 된다. 동작 종료후, 글로벌 데이터선(GDl, /GDl∼GDm, /GDm)은 신호(PCG)에 의해 프리차지 상태로 되돌려진다. 물론, 이후에 글로벌 데이터선(GDl, GDl-GDm, GDm)을 캐시로 사용하는 동작으로 이행하여도 좋다.

제5도에 제1도의 제1 실시예의 기록동작의 일예를 나타낸다. 제1도에는 나타나 있지 않은 신호(/WE)는 기록동작인가 아닌가를 선택하는 외부 입력신호이다. 이 도면에서는 신호(/WE)가 저레벨일 때에 기록동작으로 된다. 다른 기호는 제2도∼제4도와 같다. 신호(/WE)가 저레벨일 때에 신호(/RAS)가 저레벨로 되면 기록동작으로 들어간다. 이 동작의 직전에서는 글로벌 데이터선에는 이전 사이클의 정보가 저장되고, 데이터선은 프리차지된 상태로 되어 있다. 제5도에 나타낸 기록동작의 예에서는, 데이터를 우선 글로벌 데이터선에 외부클릭(CK)과 동기시켜 고속으로 기록한다. 워드선은 그것과는 무관계하게 디코드 동작에 의해 선택된다. 이후 시각 tw에서 글로벌 데이터선과 데이터선을 접속하는 스위치를 온하고, 글로벌 데이터선내의 정보를 데이터선으로 전송한다. 이때, 시각 tw까지 글로벌 데이터선에 기록되어 있던 정보를 한번에 기록할 수 있다. 이 기록동작은 글로벌 데이터에 전체 정보가 기록된 후라도 좋다. 이와 같이 워드선의 선택동작을 기다리지 않고 기록동작을 개시할 수 있고, 게다가 셀로의 기록은 이미 정보가 기록된 글로벌 데이터선내의 데이터를 데이터선으로 전송하면 좋다. 이 때문에, 기록시간은 히트시 미스 히트시에 관계없이 고속이다.

제6도에 본 발명의 제1 실시예를 사용한 DRAM에 버스 형식으로 외부신호가 입력되는 경우의 타이밍 예를 나타낸다. 외부클릭(CK)에 동기시켜, 우선 명령으로 나타낸 동작모드와 어드레스를 지정하는 외부신호의 셋트를 입력하고, 그후 데이터 신호의 셋트를 입력한다. 상술한 바와 같이, 예를들면 기록동작시에는 데이터 신호를 외부클릭(CK)에 동기시켜 글로벌 데이터선에 기록하는 동작만이라도 좋다. 이 동작을 행하는 한 레지스터를 설치해 놓으면, 명령을 받는 회로는 다음의 동작을 행하는 것이 가능하다. 이 때문에 ,핀수의 제한이 없으면, 데이터를 입력하면서 다음 명령을 받는다는 동작도 가능하다.

제7도에 제1도에서 PAll∼PAmn으로 나타낸 프리앰프의 제1의 구체예를 PAll∼PAln으로 나타낸다. 여기에서는 데이터선 쌍의 신호를 증폭하지 않는 구성으로 한다. 제7도에서는 Dll, /Dll-Dln, /Dln는 데이터선 쌍이고, 이들은 프리앰프(PAll∼PAln)를 통해서 글로벌 데이터선(GDl, /GDl)과 접속하고 있다. 프리앰프 (PAll∼PAln)에서는 PAll에 나타낸 바와같이 Ml과 M2는 데이터선 쌍(Dll, /Dll)이 그 게이트에 접속한 nMOST이다, 이 공통소스가 Fl이다. 이 공통소스(Fl)는 nMOST(M1, M2)가 차동증폭기로서 동작할 수 있는데 필요한 저전위로 해 놓는다. M3과 M4는 판독시에 nMOST(M1, M2)의 드레인과 글로벌 데이터선을 접속하는 스위치이고, YR1에 의해 제어된다. 또한, M5와 M6는 기록시 및 재기록시에 데이터선 쌍과 글로벌 데이터선 쌍을 직접 접속하는 스위치이고, YW1으로 제어된다. PCC내의 nMOST는 글로벌 데이터선과는 독립적으로 데이터선 쌍을 단락하여 전위(HV)로 프리차지하는 회로이다. 이것은 PCl에 의해 제어된다. PAll∼PAln은 같은 회로이고, Fl∼Fn, YRl∼YRn, YWl∼YWn, PCL∼PCn은 선택되는 어드레스는 다르지만 같은 종류의 신호이다. PCl∼PCn과 PCG를 제어하는 회로가 CON1이고, 상술한 바와 같이 데이터선 쌍과 글로벌 데이터선을 독립적으로 단락할 수 있고, 글로벌 데이터선과 메인앰프를 캐시 메모리로 사용하는 경우 미스 히트시 고속화가 도모된다. 또, 워드선과 메모리 셀은 데이터선(Dll, /Dll)상에 Wll과 MC로서 하나씩 대표로 해서 나타나 있다. 이와 같이 프리앰프를 nMOST만으로 구성하는 것에 의해, 종래의 계층화된 데이터선을 사용하지 않고 데이터선 쌍마다 CMOS 센스앰프를 설치하는 방식보다도 pMOST가 없으므로 소자수가 적고, 또 소자 분리영역도 필요 없으므로 저면적으로 된다는 특징이 있다.

제8도를 사용해서 제7도의 회로의 동작의 일예를 설명한다. 제8도에서는 제2도∼제6도에 나타낸 신호(/RAS, Ai, CK)는 생략되어 있지만, 같은 동작으로 어드레스 신호(Ai)에 의해 지정된 Wll, PCl, YWl, YRl이 선택되는 경우로 한다, 우선, 대기시에서는 Wll을 시작으로 해서 워드선은 전부 저레벨, 신호(PCl∼PCn)는 고레벨이고, 데이터선(Dll, /Dll∼Dln, /Dln)은 HV의 전위로 유지되어 있다. 글로벌 데이터선(GD1, /GDl)은 이전 사이클의 정보를 유지하고 있다. 그런데, 동작시에는, 여기에서는 신호(PCl)가 선택되어 저레벨로 되고, 데이터선(Dll, /Dll)은 플로팅 상태로 된다. 여기서, 워드선(Wll)이 저레벨에서 고레벨로 되면 메모리 셀로부터의 신호가 데이터선에 판독되어 데이터선(Dll, /Dll)에 미소신호가 나타난다. 또한, 이것과 병행해서 제2도에서 설명한 바와 같이, 글로벌 데이터선(GDl, /GDl)은 제8도에는 나타나 있지 않지만, 신호(PCG)에 의해 단락되어 전위(GV)로 프리차지된다. 다음에, 신호(YRl)를 고레벨로 하면 스위치(M3, M4)가 온한다. 이렇게 되면, nMOST(Ml, M2)의 게이트에 접속된 데이터선(Dll, /Dll)의 미소신호차에 대응한 전류가 스위치(M3, M4)를 통해서 글로벌 데이터선(GDl, /GDl)으로부터 공통소스(Fl)로 흐른다. 이 때문에, 글로벌 데이터선(GDl, /GDl)에는 도면에 나타낸 미소한 전압차가 생긴다. 이 미소신호는 도면에 나타내지 않은 메인앰프(MAl)중의 회로에서 재기록에 필요한 진폭까지 증폭한다. 이후, 신호(YRl)를 저레벨로 해서 스위치(M3, M4)를 오프하고, 신호(YWl)를 고레벨로 해서 스위치(M5, M6)를 온하여 글로벌 데이터선(GDl, /GDl)에 나타나 있는 재기록에 필요한 진폭을 데이터선(Dll, /Dll)으로 전달한다, 이것에 의해 재기록이 완료하므로, 워드선(Wll)을 저레벨로 되돌려 보낸다. 이어서, 신호(PCl)를 고레벨로 해서 데이터선(Dll, /Dll)을 단락하여 전위(HV)로 프리차지하고, 다음 싸이클을 준비한다. 글로벌 데이터선(GDl, /GDl)은 정보를유지한 채 그대로 놓는 경우와, 전위(GV)로 프리차지하는 경우 등이 있다.

제9도에 제l도에서 PAll-PAmn으로 나타낸 프리앰프의 제2의 구체예를 PAll∼PAln으로 해서 나타낸다. 데이터선(Dll, /Dll)과 nMOST(Ml, M2)의 접속이 제9도의 회로에서는 제7도의 회로와 다르고, 데이터선(Dll)은 nMOST(Ml)의 드레인과 nMOST(M2)의 게이트에 접속하고, 데이터선(Dll)은 nMOST(M2)의 드레인과 nMOST(Ml)의 게이트에 접속하고 있다. Fl은 nMOST(Ml, M2)를 구동하는 신호이다. 이것에 의해, 제7도의 회로와 다르게 데이터선상의 판독신호를 어느 정도까지 증폭할 수 있다. 또한, 글로벌 데이터선(GDl, /GDl)은 신호(Yl)에 의해서 제어되는 스위치(M3, M4)에 의해 데이터선(Dll, /Dll)과 접속된다. 다른 프리앰프도 같고, 다른 기호는 제7도와 같다. 이와 같이 프리앰프를 nMOST 만으로 구성하는 것에 의해, 종래의 계층화된 데이터선을 사용하지 않고 데이터선 쌍마다 CMOS 센스앰프를 설치하는 방식보다도 pMOST가 없으므로 소자수가 적고, 또한 소자 분리영역도 필요 없으므로 저면적으로 된다는 특징이 있다. 또한, 프리앰프로 판독신호를 데이터선상에서 증폭하므로 글로벌 데이터선의 부하가 크게 되어도 동작하고, 메인앰프의 부담도 적다는 특징이 있다.

제l0도를 사용해서 제9도의 회로의 동작의 일예를 설명한다. 신호(/RAS, Ai, CK)는 생략되어 있다. 우선, 대기시에서는 Wll을 시작으로 해서 워드선은 전부 저레벨, 신호(PCl∼PCn)는 고레벨이고, 데이터선(Dll, /Dll∼Dln, /Dln)은 전위(HV)로 유지되어 있다. 신호(Fl)도 전위(HV)로 되어 있다. 신호(PCG)에 의해 단락회로는 오프해 놓고, 글로벌 데이터선(GDl, /GDl)내에서는 메인앰프에 의해 이전 사이클의 정보를 유지하고 있다. 그런데, 동작시에서는, 여기에서는 신호(PCl)가 저레벨로 되고, 데이터선(Dll, /Dll)은 플로팅 상태로 된다. 여기서, 워드선(Wll)이 저레벨에서 고레벨로 되면 메모리 셀로부터의 신호가 데이터선에 판독되어 데이터선(Dll, /Dll)에 미소신호가 나타난다. 또한, 이것과 병행해서 제2도에서 설명한 바와 같이, 글로벌 데이터선(GDl, /GDl)은 신호(PCG)에 의해 단락되어 전위(GV)로 프리차지 된다. 이후, Fl이 HV로부터 저레벨로 변화한다. 이것에 의해, 데이터선(Dll, /Dll)의 미소신호는 도면에 나타난 바와 같이 저레벨측만이 증폭된다. 다음에, 신호(Yl)를 고레벨로 해서 스위치(M3, M4)를 온한다. 이것에 의해, 글로벌 데이터선(GDl, /GDl)에 데이터선(Dll, /Dll)의 신호에 대응한 신호가 나타난다. 이것을 도면에는 나타나있지 않은 메인앰프(MAl)중의 회로에서 재기록에 필요한 진폭까지 증폭한다. 이 진폭은 스위치(M3, M4)에 의해 데이터선(Dll, /Dll)으로 전달되어 재기록이 행해진다. 이후, 워드선(Wll)을 저레벨로 되돌려 보낸다. 이어서, 신호(PCl)를 고레벨로 해서 데이터선(Dll, /Dll)을 단락하여 전위(HV)로 프리차지하고, 다음 싸이클을 준비한다. 글로벌 데이터선(GDl, /GDl)은 정보를 유지한 채 그대로 놓는 경우와, 전위(GV)로 프리차지하는 경우 등이 있다.

제11도는 본 발명의 제2 실시예를 나타낸 도면이다. 제1도의 제1실시예에서는 레이아옷상에서 데이터선 쌍의 배선피치와 글로벌 데이터선 쌍의 배선피치는 같다. 그러나, 제11도의 제2 실시예에서는 글로벌 데이터선 l쌍분의 피치는 데이터선 2쌍분이다. 즉, 평행한 데이터선 쌍(Dll, /Dll 및 Dl2, /Dl2)에 대해서 글로벌 데이터선 쌍(GDl, /GDl)이 대응하고, 데이터선 쌍(Dnl, /Dnl 및 Dn2, /Dn2)에 대해서글로벌 데이터선 쌍(GDn, /GDn)이 대응한다. 2쌍의 데이터선 쌍의 어느 한쪽과 글로벌 데이터선 쌍을 접속하는가를 선택하는 것이 스위치(Tll∼Tn2)이다. 다른 기호는 제l도와 같고, 데이터선 쌍마다 임계치 전압변동 보상회로를 설치한 프리앰프 (PAll-PAn2)를 배치한다. 이 프리앰프에는 제l도의 실시예와 같도록 재기록용 앰프를 설치하지 않는 경우와 설치하는 경우가 있다. 설치하지 않는 경우는, 메인앰프의 쪽에 재기록 회로를 배치하고, 시계열적으로 2쌍의 데이터선의 재기록을 행한다. 설치하는 경우에는 프리앰프마다 재기록 회로를 설치한다. 이 경우도 제13도에 나타난 바와 같이 다이렉트 센스방식을 채택할 수 있다. 이 제2 실시예의 배치에서는 메인앰프(MAl∼MAn) 및 글로벌 데이터선의 수가 절반으로 되므로, 캐시의 크기가 절반으로 되어 그만큼 히트율이 나쁘게 된다. 그러나, 글로벌 데이터선의 배선피치가 완화되므로 제작이 용이하게 된다. 또한, 글로벌 데이터선을 충방전하는 전류도 회수가 감소된 것과, 반드시 재기록에 필요한 대진폭으로 글로벌 데이터선 쌍에 유지할 필요는 없으므로 작게 할 수 있다. 또, 이 도면에서는 데이터선 쌍 2쌍분의 피치마다 글로벌 데이터선 쌍을 배치하였지만, 예를들면 데이터선 쌍 4쌍분의 피치마다 글로벌 데이터선 쌍을 배치하여도 좋다.

제12도는 본 발명의 제3 실시예를 나타내는 도면이다. 이 실시예에서는 글로벌 데이터선을 데이터선과 직교시켜서 배치하고 있다. 기호 및 기능은 제11도와 같고, 글로벌 데이터선 쌍(GDl, /GDl)에 4쌍의 데이터선 쌍(Dll, /Dll∼Dl4, /Dl4)이 스위치(Tll∼Tl4)를 통해서 접속한다. 데이터선 쌍에 접속하는 프리앰프는 재기록 회로를 포함하는 경우가 있다. 메인앰프(MAl)를 캐시로 사용한다.

제13도에 제2 및 제3 실시예에 사용하는 프리앰프의 일예를 나타낸다. 재기록 회로와 임계치 전압변동 보상회로를 겸비한 회로이다. MC는 메모리 셀이고, 워드선(Wl)이 선택되면 그 정보가 Dl으로 출력된다. Dl, /Dl는 MOS 스위치(M1∼M6)로 구성되는 증폭회로의 입출력 단자이다. PCC는 입출력 단자(D1, /D1)를 단락해서 동전위 HVD로 프리차지하는 회로이고, PC는 그 제어신호, HVD는 프리차지용 전원이다. SAP도 D1, /D1를 입출력 단자로 하는 증폭회로이고, 그 제어신호는 PP이다. RM은 입출력 단자(Dl, /Dl)를 글로벌 데이터선(GDl, /GDl)에 전기적으로 접속하기 위한 스위치용 MOS이고, 그 제어신호는 Tl이다. 제14도를 사용해서 본 실시예의 동작을 실명한다. 최초에, 제어신호(PC)는 고레벨(VC)이고, 입출력 단자(Dl, /Dl)는 HV의 전압으로 프리차지되어 있다. 신호(Fl)는 고레벨(VC)이고, MOS 스위치(M3, M4)가 온해 있고, 신호(F2)는 저레벨이며, MOS 스위치(M5, M6)는 오프하고 있다. 신호(Fl)는 HV이다. 또한, 워드선(Wl)과 신호(Tl)는 저레벨이고, PP는 HV의 전압으로 되어 있다. 우선, 신호(PC)가 고레벨에서 저레벨로 변화하여 입출력 단자(Dl, /Dl)가 플로팅 상태로 된다. 이후, 신호(Fl)가 HV로부터 VPl으로 변화한다. 그러면, MOS 스위치(M3, M4)가 온하고 있으므로 입출력 단자(Dl, /Dl)의 전압은 MOS 스위치(Ml, M2)의 임계치전압에 대응한 전압(VPll, VPl2)으로 내려간다. 예를들면, 스위치(M2)의 임계치 전압이 스위치(M1)의 그것보다도 작게 되면 단자(/Dl)의 전압 (VPl2)은 단자(Dl)의 전압(VPll)보다도 낮게 된다. 이것에 의해, 임계치 전압이 낮은 것에 의해 전류가 흐르기 쉬운 것을 이 MOS의 게이트 전압인 단자(/Dl)의 전압을 단자(Dl)보다 낮게 하는 것에 의해 캔슬하게 된다. VPll, VPl2의 레벨에 의해스위치(Ml, M2)에는 같은 전류가 흐를수 있는 상태로 된다. 이후, 신호(Fl)를 저레벨로 하고 또한 신호(F3)도 저레벨로 변화한다. 다음에, 워드선(Wl)이 저레벨에서 고레벨로 되면 메모리 셀(MC)로부터의 신호가 단자(Dl)에 발생하여 단자(Dl, /Dl)에 본래의 차동 전압신호가 생긴다. 여기서, 신호(Tl)가 저레벨에서 고레벨로 되고, 이 차동 전압신호에 대응한 전류차가 글로벌 데이터선 쌍(GDl, /GDl)에 나타난다. 이 전류차는 스위치(M1, M2)의 임계치 전압변동에 의한 전류차를 캔슬한 것으로 되어 있다. 또한, 이 신호(Tl)를 고레벨로 변화시키는 동작은 워드선의 선택동작과 거의 같은 타이밍에서 행할수 있고, 소위 다이렉트 센스동작으로 되어 있다. 이후, RO, /RO의 전류차를 후단의 회로 MAl에서 전압차로서 받아들여 래치하면 신호(Tl)는 고레벨에서 저레벨로 되어 RM내의 MOS는 오프한다. 다음에, 재기록 동작으로 들어가고, 신호(F2)가 고레벨(VC)로 되고, 스위치(M5, M6)가 온하여 스위치 (M1, M2)의 게이트와 드레인들을 교차 접속하는 통상의 센스앰프와 같은 구성으로 된다. 이것에 의해 단자(Dl, /Dl)의 전압차를 증폭한다. 이때, Dl, /Dl에 나타나 있는 전압차는 스위치(Ml, M2)의 임계치 전압의 변동을 캔슬한 값이므로 증폭은 고속으로 행해진다, 어느 정도 큰 신호전압이 발생하여도 PP를 HV에서 기록 고레벨로 하고, Dl, /Dl를 최대진폭까지 증폭한다. SAP내의 MOS에도 임계치 전압의 변동이 존재하지만, 미리 큰 신호전압이 발생하고 있으므로 영향은 작다. 이와 같이, 제13도의 프리앰프를 사용하면 임계치 전압보상과 다이렉트 센스동작과 재기록 동작을 겸비한 동작이 가능하게 된다.

제15도에 제l도에서 MAl∼MAm로 나타낸 메인앰프의 구체예를 MAl으로 해서나타낸다. 메인앰프(MAl)는 PCP, FA 및 MBl의 회로블록으로 이루어진다. 회로블록(PCP)은 pMOST로 구성되고, 글로벌 데이터선(GDl, /GDl)을 단락하여 GV의 전위로 프리차지하는 회로이고, 이 구동신호는 PCG이다. 회로블록(FA)은 CMOS의 플립플롭으로 구성된 센스앰프이고, 구동신호(PN, PP)에 의해 글로벌 데이터선(GDl, /GDl)의 신호를 재기록에 필요한 진폭으로 증폭한다. 회로블록(MBl)은 글로벌 데이터선(GDl, /GDl)과 IO선을 접속하는 회로이고, 제17도에 구체예를 나타낸다. 다른 기호는 제7도와 같다. 메인앰프(MAl)를 이와 같은 구성으로 하는 것에 의해, 데이터선의 동작과 독립적으로 글로벌 데이터선(GDl, /GDl)을 단락하여 전위(GV)로 프리차지할 수 있다. 이 때문에, 제2도에 나타낸 고속동작이 가능하게 된다. 또한, 글로벌 데이터선(GDl, GDl)에 나타나는 데이터선으로부터의 신호를 재기록에 필요한 진폭으로 증폭하고, 또 후단의 출력회로에 접속하는 IO선으로 출력할 수 있다. 이 때문에 프리앰프(PAll∼PAln)는 제7도나 제9도에 구체예를 나타낸 nMOST 만으로 구성한 적은 면적의 회로로 할 수 있다.

제16도를 사용해서 제15도의 회로 동작의 일예를 설명한다. 신호(/RAS, CK, Ai)는 생략되어 있다. 최초 대기시에서는 워드선은 Wll을 시작으로 전부 저레벨이고, 데이터선(Dll, /Dll-Dln, /Dln)은, 예를들면 제7도에서 구체예를 나타낸 회로에 의해 HV의 전위로 프리차지되어 있다. 구동신호(PCG)는 고레벨이기 때문에, 블록(PCP)내의 pMOST는 오프되고, 또한 PN은 저레벨이며, PP는 고레벨이기 때문에 글로벌 데이터선(GDl, /GDl)에는 이전 사이클의 정보가 유지되어 있다. IO선은 도면에서는 나타나 있지 않지만, 블록(MBI)내의 회로 또는 후단의 회로에 의해 필요한전위로 프리차지되어 있다. 동작시로 되면, 워드선(Wll)의 선택동작과 병행해서 구동신호(PCC)를 저레벨로 하고, 또 구동신호(PN, PP)를 GV의 전위로 해서 글로벌 데이터선(GDl, /GDl)을 단락하여 GV의 전위로 프리차지 한다. 병행해서 워드선(Wll)을 고레벨로 하는 것에 의해, 데이터선(Dll, /Dll)에는 메모리 셀로부터의 미소신호를 판독한다. 이어서 구동신호(PCG)가 고레벨로 재차 바뀌고, 글로벌 데이터선 (GDl, /GDl)은 플로팅 상태로 된다. 이어서, 제7도와 제8도에서 회로와 그 동작을 설명한 프리앰프에 의해 데이터선(Dll, /Dll)상의 미소신호에 대응한 신호가 도면에 나타난 바와 같이 글로벌 데이터선(GDl, /GDl)상에 나타낸다. 이후, 구동신호(PN)가 저레벨로 되어 증폭한다. 또한, 구동신호(PP)가 고레벨로 되어 글로벌 데이터선(GDl, /GDl)의 증폭후 고레벨을 유지한다. 이 증폭에 의해 글로벌 데이터선(GDl, /GDl)에는 재기록에 필요한 진폭의 신호가 얻어지게 된다. 이 신호는 프리앰프(PAll)에 의해 데이터선(Dll, /Dll)으로 되돌려지고, 재기록이 완료하면 워드선이 저레벨로 된다. 이 동작과 병행해서 블록(MBl)내의 회로에 의해 IO선에 글로벌 데이터선(GDl, /GDl)상의 신호에 대응한 신호가 나타나고, 후단의 출력회로로 전송된다.

제l7도에 제2도∼제4도에서 설명한 본 발명의 클릭(CK)에 동기하여 연속해서 판독을 행하는 동작을 실현하는 구체 회로예를 나타낸다. 글로벌 데이터선에서 4비트씩 병렬로 판독하여 출력회로에서 직렬로 변환하는 경우를 나타낸다. MBll∼MBnm은 글로벌 데이터선(GDlll, /GDlll-GDnm4, /GDnm4)과 IO선 쌍(1011∼10n4)을 접속하는 nMOST를 2개 직렬로 열거한 회로이다. 직렬 nMOST의 한쪽의 게이트에는MSl∼MSn이 접속되고, 다른 쪽의 게이트에는 BSl-BSm이 접속되어 있다. MSl∼MSn과 BSl∼BSm의 양쪽이 고레벨로 된 경우에만 글로벌 데이터선의 데이터가 IO선 쌍으로 전달된다. 또, 직렬회로(MBll∼MBnm)는 난드(NAND)회로를 사용해서 구성하여도 좋다. IO선 쌍은 MSl∼MSn에 대응해서 4쌍씩 n조이고, 한쌍마다 증폭회로와 전송회로인 AMP와 접속하고 있다. IO선 쌍은 AMP를 통해서 4쌍의 신호(DPl, /DPl-DP4, /DP4)와 접속하고 있다. 제11도에 나타난 바와 같이, IO선 쌍(I011∼IOn4)은 신호명의 말미의 수자가 일치하는 신호(DPl, /DPl∼DP4, /DP4)와 대응하도록 접속한다. 또한, 신호(DPl, /DPl∼DP4, /DP4)는 회로블록(MTl)과 신호(NSl∼NS4)에서 직렬로 변환되어, 출력버퍼(DB)를 경유하여 출력(Do)으로 출력된다. 이때, NSl∼NS4의 신호전환을 시스템의 클럭(CK)에 동기시켜 행하는 것에 의해, 클릭(CK)에 동기한 출력을 출력(Do)에서 얻을 수 있다.

다음에, 이 회로의 동작의 일예를 제18도를 사용해서 설명한다. 여기에서는, MSl이 선택되어, BS1과 BS2가 교대로 선택되는 경우를 나타낸다. 워드선의 선택, 메모리 셀의 판독, 데이터선과 글로벌 데이터선에서의 증폭은 종료한 후의 상태로 한다. 우선, MSl과 BSl이 선택되어 제17도중의 블록(MBll)내의 nMOST가 온한다. 이 때문에, 글로벌 데이터선(GDlll, /GDlll∼GDll4, /GDl14)의 데이터가 IO선(IO1, /IOl∼IO4, /IO4)으로 전송된다. 이 예에서는 4비트 병렬로 행해지도록 하였지만, 그밖에 8비트나 그 이상의 경우도 있을 수 있다. IO선(IO1, /IOl∼IO4, /IO4)의 데이터는 다음에 AMP에 의해 증폭된 후 DPl, /DPl∼DP4, /DP4에 나타난다. 이것도 병렬이고, 이 예에서는 4비트이다. 다음에, DPl, /DPl∼DP4, /DP4상의 데이터는, 우선 신호(NSl)가 고레벨로 되어 DPl, /DPl의 데이터가 출력(Do)에 나타난다. 이하, NS2, NS3. NS4가 차례대로 고레벨로 되어 출력(Do)에 DP2, /DP2∼DP4, /DP4에 대응한 데이터가 나타나게 된다. 이 신호(NSl∼NS4)의 선택은 클릭(CK)에 동기시켜 행한다. 또, 출력(Do)에 나타난 데이터의 차례는 바뀔수 있고, 예를들면 DPl, /DPl, DP3, /DP3, DP2, /DP2, DP4, /DP4의 차례라도 좋다. 이들 4비트의 데이터가 출력(Do)에 나타나면 BSl은 저레벨로 되돌아가고, 다음에 BS2가 고레벨로 된다. 이 때문에, 글로벌 데이터선(GDl21, /GDl21-GDl24, /GDl24)의 데이터가 병렬로 IO선(IO1, /IO1∼104, /IO4)으로 전송된다. 앞의 과정과 같은 동작에 의해 IO선(IO1, /IO1∼IO4, /IO4)의 데이터는 AMP에 의해 증폭되어 DPl, /DPl-DP4, /DP4에 나타난다. 이것을 NS1, NS2, NS3, NS4를 차례대로 고레벨로 하여, 출력(Do)에 차례대로 데이터를 출력한다. 제18도에서는 이후 MSl을 저레벨로 한다. 이와같은 동작을 BSl∼BSm과 MSl∼MSn의 모든 조합에 대해서 행할 수 있다. 이 때문에, 4×m×n 비트 연속해서 고속으로 데이터를 전송할 수 있다. 이들 동작을 시스템의 클릭(CK)에 동기시켜 행하는 것에 의해, 클릭(CK)에 동기한 출력(Do)을 얻을 수 있다.

제19도에 본 발명의 회로블록의 일예를 나타낸다. 여기서, RR은 어드레스나 제어신호용의 레지스터이고, DRE는 데이터용의 레지스터이다. AB는 어드레스 버퍼이다. DD는 디코더와 드라이버를 나타내고, MM1과 MM2는 메모리 어레이이며, MACl과 MCC2는 제1도에서 메인앰프(MAl∼MAm)로 기재한 캐시로도 사용하는 메인앰프군(群)이다. 메모리 어레이는 제1도에 나타낸 바와 같이 데이터선을 계층화하여 PAll∼PAmn으로 나타낸 데이터선 쌍의 중폭회로 및 글로벌 데이터선으로의 전송회로를 포함해서 구성하여 칩상의 점유면적을 저감하고 있다. DB는 출력회로이고, CON은 여러가지 제어용 신호의 발생회로이다. 또, 캐시로서 메인앰프(MAl∼MAm) 및 글로벌 데이터선을 사용하는 경우의 히트/미스 히트 검출회로를 온칩화하여도 좋다. /RAS, /CAS는 2차원적으로 메모리 셀을 배치한 메모리 어레이의 어느 셀을 선택하는 가의 어드레스 신호(Al∼An)를 받아들이기 위한 외부신호이다. 소위, 어드레스 멀티 플렉스방식에서는 2차원의 X방향과 Y방향의 어드레스핀을 공용화해서 시분할 동작에 의해 /RAS로 X방향의 어드레스를, /CAS로 Y방향의 어드레스를 받아들인다. /WE는 기록동작을 지정하는 외부신호이고, /OE는 출력회로를 직접 제어해서 출력(Do)으로 출력신호를 보냈는가 아닌가 지정하는 외부신호이다. Din은 입력 데이터이고, 복수개인 경우도 있다. CK는 MPU로부터의 클릭신호용 단자이고, 이 신호에 동기해서 글로벌 데이터선에 판독한 혹은 메인앰프와 함께 캐시로서 사용한 경우는 래치해 놓았던 이전 사이클의 데이터를 고속으로 전송할 수 있다. 이와 같이, 본 발명에서는 점유면적을 저감한 글로벌 데이터선을 사용한 메모리 어레이 구성을 가진 반도체 장치에 있어서, 글로벌 데이터선의 프리차지 동작을 메모리셀 선택동작과 병행해서 행하기 때문에, 캐시 미스시의 억세스가 고속으로 되고, 또 캐시를 갖는 것에 의해 고속화와 저소비 전류화를 실현할 수 있다. 또한, 메인앰프 (MAl∼MAm)의 데이터를 클릭(CK)에 동기시켜 고속으로 전송하는 것에 의해 고속화와 저소비 전류화를 실현할 수 있다.

제20도는 본 발명에 사용하는 캐시 제어회로의 일예의 블록도이다. Ai는 어드레스 신호이고, CM은 제19도의 여러가지 제어신호를 모아서 나타낸 것이며, RR은 이들 신호의 레지스터이다. Din은 입력 데이터이고, DRE는 이 레지스터이다. AB는 어드레스 버퍼이고, ADC는 입력한 로어드레스 신호가 이전에 입력된 어드레스와 일치하는가(히트) 아닌가(미스히트)를 판정하는 회로이다. HO에 그 판정결과가 출력된다. Bi는 디코더용의 어드레스 신호이다. DB는 레지스터중의 입력데이터를 내부의 IO선에 적합한 진폭으로 전달하는 회로이다. 이들 회로는 전부 또는 일부를 본 발명의 DRAM과 같은 칩상에 설치해도 좋고, 별도의 칩으로 하여도 좋다. 판독동작에서는 HO에 미스 히트의 신호가 나온 경우는 제2도에 나타난 동작을 행하고, 히트의 신호가 나온 경우는 제3도에 나타낸 동작을 행한다. 기록시에는 히트 및 미스 히트에 관계 없이 제5도의 동작을 행한다.

제21도는 본 발명을 사용한 시스템 구성의 일예를 나타내는 도면이다. 화살표는 신호의 흐름을 나타낸다 M은 본 발명을 사용한 DRAM을 나타내고, MPU는 시스템 전체를 제어하는 처리장치를, MCL은 지금까지 설명한 고속 전송동작이나 캐시 동작을 제어하는 장치를, RAG는 리프레쉬 어드레스 발생장치를, TC는 본 발명을 사용한 기억장치 부분의 제어신호 발생장치를, SLCT는 CPU에서 보내져 오는 어드레스 신호와 RAG에서 보내져 오는 리프레쉬 어드레스 신호를 전환하는 셀렉트 장치를 나타낸다. 또한, PFY는 시스템내의 다른 장치이고, 예를들면 외부 기억장치, 표시장치, 수치 연산장치 등이고, 통신회선을 통해서 다른 정보처리장치와 접속되는 경우도 있다. DATA는 MPU와 M과의 사이에서 주고받게 되는 데이터를 나타내고, CK는 본 발명의 고속전송용의 클릭신호이고, Aic는 CPU에서 발생하는 어드레스 신호를, Air는 RAG에서 발생하는 리프레쉬 어드레스 신호를 나타내고, Ai는 SLCT에서 선택되어 M으로 보내지는 어드레스 신호를 나타낸다. ST는 CPU에서 RAG로 보내지는 스테이터스(status) 신호, BS는 TC에서 CPU로의 비지(busy)신호이다. SE는 TC에서 보내지는 SLCT의 기동에 관한 신호이고, CM은 제19도의 /RAS, /CAS, /WE, /OE를 모아서 나타낸 것이다. SG는 CPU와 시스팀내의 다른 장치와의 신호의 주고받음을 모아서 나타낸 것이다. 본 발명을 사용한 블록(M)에서는 적은 면적에 적합한 계층화한 데이터선으로 하고, 이것을 고속의 캐시로서 사용한다. 이 때문에, 적은 면적이면서 소비전류가 적어도 고속의 시스템을 실현할 수 있다는 특징이 있다.

제1도는 본 발명의 제1 실시예를 나타내는 도면,

제2도는 제1 실시예의 제1 판독동작의 일예를 나타내는 도면,

제3도는 제1 실시예의 제2 판독동작의 일예를 나타내는 도면,

제4도는 제1 실시예의 제3 판독동작의 일예를 나타내는 도면,

제5도는 제1 실시예의 기록동작의 일예를 나타내는 도면,

제6도는 제1 실시예를 사용한 DRAM의 외부버스 입력신호 타이밍예를 나타내는 도면,

제7도는 제1 실시예에 사용하는 프리앰프의 제1의 예를 나타내는 도면,

제8도는 제7도의 회로의 동작의 일예를 나타내는 도면,

제9도는 제1 실시예에 사용하는 프리앰프의 제2의 예를 나타내는 도면,

제10도는 제9도의 회로의 동작의 일예를 나타내는 도면,

제11도는 본 발명의 제2 실시예를 나타내는 도면,

제12도는 본 발명의 제3 실시예를 나타내는 도면,

제13도는 제2 및 제3 실시예에 사용하는 프리앰프의 예를 나타내는 도면,

제14도는 제13도의 회로의 동작의 일예를 나타내는 도면,

제15도는 본 발명에 사용하는 메인앰프의 예를 나타내는 도면,

제16도는 제15도의 회로의 동작의 일예를 나타내는 도면,

제17도는 판독방식의 일예를 나타내는 도면,

제18도는 제17도의 회로의 동작의 일예를 나타내는 도면,

제19도는 본 발명의 회로블록 구성의 일예를 나타내는 도면,

제20도는 캐시 제어회로의 일예를 나타내는 도면,

제21도는 본 발명을 사용한 시스템 구성의 일예를 나타내는 도면이다.

** 도면의 주요부분에 대한 부호의 설명 **

Dll, /Dll∼Dmn, /Dmn....데이터선 쌍,

GDl, /GDl∼GDm, /GDm....글로벌 데이터선 쌍,

Wll∼Wnk....워드선,

MC....메모리 셀,

PAll∼PAmm....프리앰프(데이터선 쌍의 증폭회로 및 글로벌 데이터선으로의 전송회로),

MAl∼MAm....메인앰프(글로벌 데이터선의 증폭회로 및 I0선으로의 전송회로),

IO....입출력선,

DF....출력회로,

CK....클럭신호.

Claims

제1 워드선 및 제2 워드선과 데이터선의 교점에 설치된 복수의 메모리 셀과,

상기 데이터선과 계층적으로 설치되는 글로벌 데이터선과,

상기 데이터선과 상기 글로벌 데이터선과의 사이에 설치된 스위치와,

상기 글로벌 데이터선에 결합된 데이터 유지수단과,

데이터 출력수단을 구비하고,

제1 메모리 억세스 기간에 있어서, 상기 제1 워드선이 선택된 경우에 상기 제1 워드선을 활성화함으로써 선택된 상기 메모리 셀에서 판독된 제1 데이터 신호는 상기 데이터 유지수단에 전달되고, 상기 제1 워드선을 불활성 상태로 하여 상기 제1 메모리 억세스 기간을 종료한 후에 상기 데이터 유지수단은 상기 제1 데이터 신호를 유지하고,

상기 제1 메모리 억세스 기간의 후 제2 메모리 억세스 기간에 있어서, 상기 제1 워드선을 선택하기 위한 억세스가 발생한 경우에는, 상기 제1 워드선을 불활성으로 한 그대로 상기 데이터 유지수단에 유지된 상기 제1 데이터 신호를 상기 데이터 출력수단에 의해 출력하고, 상기 제2 워드선을 선택하기 위한 억세스가 발생한 경우에는, 상기 제2 워드선을 활성화함으로써 선택된 상기 메모리 셀에서 판독된 제2 데이터 신호를 상기 데이터 출력수단에 의해 출력하는 반도체 장치.
제 1 항에 있어서,

상기 반도체 장치는, 상기 데이터선에서 결합된 제1 프리차지 회로와, 상기 글로벌 데이터선에 결합된 제2 프리차지 회로를 더 구비하는 반도체 장치.
제 1 항에 있어서,

상기 반도체 장치는, 선택된 상기 메모리 셀에서 상기 데이터선으로 판독된 신호를 증폭하기 위해 상기 데이터선에 결합된 증폭수단을 더 구비하는 반도체 장치.
제 1 항에 있어서,

상기 반도체 장치로 입력하는 클럭신호와 동기시켜 미리 상기 글로벌 데이터선에 데이터 신호를 기록하는 제1 기록수단과.

상기 데이터선과 상기 글로벌 데이터선을 상기 스위치를 사용해서 전기적으호 접속하고. 상기 글로벌 데이터선에 기록된 상기 데이터 신호를 상기 메모리 셀에 기록하는 제2기록 수단을 더 구비하는 반도체 장치.
제 1, 제 2, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,

상기 반도체 장치가 접속되는 장치의 클럭신호와 상기 반도체 장치의 클럭신호가 공통으로 사용되는 반도체 장치.
복수의 메모리 셀과,

상기 복수의 메모리 셀중에서 선택된 메모리 셀의 데이터 신호가 출력된 데이터선과,

상기 데이터선과 계층적으로 구성되는 글로벌 데이터선과,

상기 데이터선과 상기 글로벌 데이터선과의 접속을 제어하는 스위치와

제1 메모리 셀 선택동작에 있어서, 상기 글로벌 데이터선에 발생한 상기 메모리 셀로부터의 데이터 신호에 대응한 데이터 신호를, 상기 제1 메도리 셀 선택동작 종료 후에도 유지하는 수단과,

상기 제1 메모리 셀 선택동작과 시간적으로 연속한 제2 메모리 셀 선택동작에 있어서, 상기 제1 메모리 셀 선택동작에서 상기 글로벌 데이터선으로 선택한 제1 데이터 신호와 상기 제2 메모리 셀 선택동작에서 상기 글로벌 데이터선으로 선택한 제2 데이터 신호를 비교하고, 선택된 상기 제2 데이터 신호와 상기 제1 데이터 신호가 동일한 경우, 상기 글로벌 데이터선에 선택되어 있던 상기 제1 데이터 신호를 출력하는 출력수단을 구비하는 반도체 장치.
제 6항에 있어서,

상기 제1 데이터 신호와 상기 제2 데이터 신호가 어드레스에 의해 비교되는 반도체 장치.
제 6 항에 있어서,

상기 반도체 장치가 접속되는 장치의 클럭신호와 상기 반도체 장치의 클럭신호가 공통으로 사용되는 반도체 장치.
제 6 항에 있어서.

상기 스위치가 상기 데이터선으로 출력되는 상기 데이터 신호를 증폭하는 수단을 포함하는 반도체 장치.