TW498618B - Low-noise buffer circuit - Google Patents

Description

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【發明背景】 1 ·發明之領域 本舍明係關於一種低雜 低雜訊、•定輪出電壓並減路2其是關於可減 低雜訊緩衝電路。 L、、二/、之電流的波動的-種 2 ·相關技術之描述 傳統上’如低雜訊緩衝 配用之輸出緩衝器、具有充Ϊ，、在傳輸線中作為阻抗匹 相器的CMOS電路均已^人所二兩電2電晶體而連接至反 峰值電流（當輸入改變時之最這；二緩衝電路乃用以抑制 成兩類。-類為經由_電路提=路… 類為無短路電流電路。 電*的電路而另一 則一類電路包含使用終端電阻之 公開專利公報平第4,389號 J = J 曰本 器驅動電路裡的電路其中在驅 感應放大 電晶體臨界電壓之電壓使該電晶體逐；i:極：：低於該 表於日本公開專利公報平第卜1 6 5 225匕卜’在發 之電路具有-顆電晶體連接至反相器充：古出^動電路中 流供給電源。 田间電阻器或弱電 另一方面，後一類電路包含發表於日 平第1 -340 1 6號之輸出驅動器其具有_ =開專利公報 晶體自導通狀態切至關閉狀態而完全防止短=由^操作電 以及藉由移動充放電用電晶體的操作時=電流發生， 之電路。此外，發表於日本公開專利公 ’夕峰值電流

第4頁 498618 五、發明說明（2) -----___ — ，之電路具有一t電電路其受控於 應之訊號並防止短路電流的產生，〔、輸出訊號位準對 少峰值電流，以及發表於曰本公2 Μ達成高速讀取或減 卜^ 5 022號的電路藉由控制具有二利$報平第 的操作時序以消除短路電流。-.·"邏軏臨界值之反相器 在所有的例子裡，傳統 以抑制峰值電流。在C Μ 〇 s反 雜訊減少，則需提供短路電 方面’若減少電流消耗具有 消除短路電流但卻需犧牲傳 配所產生之雜訊。 、、复，電路提供或消除短路電流 2 ""中，若將因操作而產生的 而犧牲一些電流消耗。另一 咼於減低雜訊之優先權，則可 輸線或開關雜訊中因阻抗不匹

故圖5為一先前技術之緩衝器電路的圖形其中輸出端已 =止。如圖5所示，該緩衝器電路具有一個⑶⑽反相器電 包含一顆PMOS電晶體21與一顆NMOS電晶體22其閘極均 接至輸入端1 1。pMQS電晶體2 1之源極接至供給電源， 而NMOS電晶體22之源極接至地GND。兩者之汲極接至輸出 端U °經由傳輸線5與終端電阻r提供預定電壓VDD/2至該 輸出端1 2。 在本例中，一電流經由CMOS電路2的PM0S電晶體21或 NM0S電晶體22固定流經該傳輸線5與終端電阻R，並且藉由 犧牲此固定之電流以獲得傳輸線的電阻匹配使反射之雜訊 受到抑制。 圖6為圖5之CMOS電路中輸入/輸出電壓與電流之對應 位準的AC操作特性之圖形。垂直軸為電壓與電流，而水平

第5頁 五、發明說明（3) Ϊ為在圖6中，VIN代表施加於輸入端11之輸入電 ^厭.τν丄為施加輪入電壓VIN後產生於輸出端12之輸出 铺ϋ 自供給電源VDD經由PM0S電晶體21、輸出端 VDD/i? ^線5與終^電阻R的串聯連接線而流至供給電源 钤綠r S 流.。/6表示自供給電源VDD/2經終端電阻R 、傳 J、人0S電晶體22的串聯連接線而流至GND的電流。 開啟(：ν·=;ν與1G中便產生些微的變動當賴 至於，若於出電路2反相時（約22,0ns)。甚 (P —P)為別、、友Ο為具有終端電阻，則最大電流變動 /\、·、m ’且輸出波形之最大變化率為1. OV/nS。 電阻鱼—=開專利公報平第卜1 65225中，-個高 咖及GNDi ㉟電源連接於路2與供給電源 如上=”：器反相時用以抑制雜訊與短路電流。 由犧牲某固二夕』i的，雜SK緩衝電路抑制反射雜訊乃藉 以切換i訊,〜並藉由連接高電阻、弱電流供給電源 面技術；，具終端電阻之輪出緩衝器的介 此，在：旦=巾…虎可错由終端電阻之分壓而得。因 是’該具有高的電源供給電虔。即 屋（至某-低曰，幅高電壓並且接著減少此電 低電路效能。甚至於H ^二增/減電壓的重複操作降 高逮操作方面，為了減獲得作為介面之緩衝器之, 為了減J在傳輸路徑中因阻抗不匹配所產 498618 五、發明說明（4) 生的雜訊， 端電阻將產 變化。 尤其是 作次數亦增 為集中，因 出端的終端 變，並且由 因此， 時操作時雜 化，或可使 而改變，而 該緩衝器通當目士从 J的项吊具有終端電 生之大的固定雷& 、， 在此例中，因終 J μ疋蛋流，並且此雷 …电机將隨切換劇烈 加在：：的術中匯流排寬度增加且操 而同時：作；操作之時序更 電阻所產生的大二^ 甚且，由連接至輪 此電流?丨起電流隨著切換操作而改 电/瓜w起的雜訊將增加。 在相關的緩衝写雷彳々山 訊之增加與由同日士 π ，個抵制方法針對同 用終端電阻」訊：引起之延遲變 該電路切換將# Λ *疋電流將隨電路切換 供將增加輻射雜訊。 【發明之概述】 可抑^ i:雜;::施樣態為提供-個低雜訊緩衝電路其 二發明的另一個實施樣態為提 、了抑制電流變化’進而減低雜訊。纟雜況緩衝電路 ，據本發明的一個低雜訊 有—個輪入端用以施加輪入1噃电路已a第—電路其具 〜、以及第一與第輸；一個輸出端用以提供輸 壤源、與該第-端點之電流源連接於第-電 該第二端點之間；以及第：：：： =接於第二電壓源與 與第二電流源之間並聯：該電阻器並連接於第- 498618

【較佳實施例之詳細說明】 與^圖1A與1B為一個低雜訊緩衝電路圖顯示本發明的第一 只軛例及其等效電路圖。如圖丨A與丨B所示，在本實施例 :，在-個CMOS半導體積體電起裡，定電流供給電源分別 施加於CMOS電路2與供給電源侧如VCC、地 阻震置3並聯於CM0S電路2。 之間亚且將電 即是，如圖1A與1B所示，CMOS電路2包含PM〇s 21斑 22、連接腦21與_ 22閘極的輪人端u 2以及 ^兩者汲極的輸出端22。 一步地，作為電流供給電源 閘極艾驅動端13控制的pM〇S 31連接於盥 電源（如，VCC)91之間，並且同樣地，如同㈣⑽^丨之 WMne 1源特性作為電流供給電源且閘極受驅動端1 4控制的 〇S 32連接於CM0S電路2與電壓供給電源（如，接地）92之 二:電阻裝置3並聯於CMOS電路2。電阻裝置3具有一阻值 :卜同=CM0S電路2導通時之阻值。根據CM〇s電路2之阻值變 ，ί，阻装置旁路流經電流供給電源3 1、32之電流。 當提供上面的電阻裝置3，在切換CM〇s電路2時， 路I之操作便不會造成輸入與輸出電流的波動。 例。f反相态電路將予以說明以作為一般CM0S電路2的範 j電路包含一顆PM0S電晶體與一顆NM0S電晶體、一個 :2 :: ί接至閘極與一個輸出端連接至汲極。該反相器之 ^ . 輸入電壓而分成三個狀態··狀態1其中PM0S電晶 為Ν而NM0S電晶體為〇FF、狀態2其中兩顆電晶體均〇Ν、 498618

五、發明說明（6) 以及狀態3其中PMOS電晶體為OFF而NMOS電晶體為〇N。& 態1與3中，因為PM0S電晶體或NM0S電晶體為0FF，在供給& 電源間並無電流流通。另一方面，在狀態2中，因為兩… 電晶體均ON，在供給電源間有電流流通。即是，根'據 電壓若狀態由狀態1變成狀態2或由狀態2變成狀能3時^ ^ 流便大增。 心、守，電 另 方面，在本實施例中 φ θ ^ 琢電流供給電源包含M〇s 電as體31與32其工作於M0S電晶體的飽和工作區。像之 的電晶體之基本特性，汲極電流（Ids) vs汲極源極電壓 (Vds)之特性已為人所知。在飽和工作區，儘管改 =流:艮定。在該飽和工作區中’可作為定電流供給電的 Vds乾圍隨閘極電壓Vgs而不同。在本實施例中，重要的， 在Vds介於供給電源之半與供給電源之間的範圍内詨、曰疋 體均可作為定電流供給電源。 以曰曰

假設該CMOS電路2夾於電流供給電源之間，即H 會改變的CMOS電路2位於具有相同電流供給二性= “共給電源之間，於狀態2中，該電路於定電流下操 乍，然而，在狀態1與3中，因為CMOS電路2之部” 是’在電壓供給電源間的電流量上輸 入立而11之輸入電壓而改變。 於是，在本實施例中，該電阻裝置3並聯，以便於 中於電壓供給電源間獲得固定電流。在狀勳盥 给ΐ/之=los電路2處於開啟狀態下，受控於電流供 、-。電源之電流10流過電阻裝置3。在狀態2中，該固定電产

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流經電阻裝 10流經並聯的電阻裝置3與CMOS電路2。即是 置3之電流與相關狀態下旁路掉的電流一致。 圖2為圖！所示CM0S電路之輸入/輸出特性圖。如圖2所 示，VIN代表輸入電壓；V0UT，輸出電壓；π，供认電源 侧之電流；以及IG，接地侧之電流。根據本實施例°，輸入 /輪出特性清楚示出，在電流^與16中，實現一個盔電流 變化之特性曲線。 …

甚至，圖3為代表圖1所示CM0S電路的輸入/輸出電壓 與電流的AC操作特性圖。如圖3所示，在這些位準特性 中，vi代表施加至輸入端丨丨的輸入電壓；ν〇ϋ丁，當施加輸 入電壓V IN時於輸出端12之輸出電壓；IV，為一電流其自 供給電源\^0經？^103電晶體21與輸出端12與關〇3電晶體22 至GND ;以及IG，為一電流其自輸出端12經題⑽電晶體22 與自供給電源VDD經PM0S電晶體21至GND。 因此’水平軸為時間，當供給電源開啟（時間： 0. OnS)且CMOS電路2反相時，發生於電流丨ν與1(；中的雜訊 可加以抑制。

注意在具有終端電阻之輸出緩衝器的情形中，最大電 /”L、邊化（p - P )為3 . 7 m A，並且輸出波形之最大變化率為 0· 35V/riS。相較於上面圖β之相關技術，最大電流變化減 少8 0% ’且輸出波形之最大變化率改進2· 8倍。 圖4為一個低雜訊緩衝電路圖顯示本發明的第二實施 例。如圖4所示，本實施例具有⑶⑽電路2包含pM〇s電晶體 21與NM0S電晶體22其中輸入端丨丨接至相對應的閘極而輸出

第10頁 498618 五、發明說明（8) 端12接至兩沒極、作為定電流供給電源的pM〇s電晶體31連 接於供給電源VDD與CMOS電路2的PMOS電晶體21之源極之 間、作為定電流供給電源的NM〇s電晶體32連接於GND與 CMOS電路2的NM0S電晶體22之源極之間、以及一顆piios電 晶體41與一顆NM0S電晶體42平抒於CMOS電路2連接於PM0S 電晶體31與NM0S電晶體32之間，相對應之閘極接至GND與 供給電源VDD。 ~ 圖4所示之電路圖與圖1A最大的不同為pM〇s電晶體4ι 與NM0S電晶體42其閘極分別接至GND與供給電源VD])。本技 術可用於半導體領域中需要減少雜訊及高速操作之電路 中 0 在上述實施例中該CMOS電路2以反相器作為例子加以 說明。然而，該CMOS電路2可應用於阻值改變的 包含如NAND與NOR及反相器的其他邏輯電路。 ” 如上所述，本發明之低雜訊緩衝電路抑制因 所引起之電壓供給電源間的電流變化，並 、 路與供給電源和GND之間提供定電流供給電源曰於 置與該CMOS電路並聯以減少雜訊。 將尾阻衣 甚且，在本發明中，起因於本身所產生 二 值變化將可受到抑制若複數個緩衝器同時動作雜訊的延遲 甚且，根據本發明，用於高速操作中， _ 幅變小之輸出緩衝電路可使用一前級電路而使輸出電壓振 器，以便實現該前級電路之高速操作。當前f電壓提升 相關電路相同之延遲時間’該前級電路之辦電路具有與 餘作具有一個時

第11頁 498618 五、發明說明（9) 間邊界並且該前級電路有助於低的輸出波形之最大變化 率。並且，當將3態（低位準、高位準、高組抗）邏輯電路 用作為輸出緩衝器時，該3態邏輯可藉由使用不影響前級 _ 電路延遲時間的定電流供給電源加以實現。因此，實現了 高速操作。 * 雖然已描述了本發明之較佳實施例，需知道的是本發 明藉由附加之申請專利範圍加以定義當根據規範加以研讀 且配合其等效之所有範圍。

第12頁 圖式簡單說明 圖1 A為一個低雜訊緩衝電路圖顯示本 例。 X .习的第一實施 圖1 B為圖1 A所示之低雜訊緩衝電路 圖2為圖】所示電路之輸入/輪出特性々圖/電路圖。 圖3為代表圖1所示電路的輸入/輸出 應之位準的AC操作特性圖。 h相對 例。 w 4路圖顯不本發明的第二實施 圖5為一個先前技術1古 _ p a 、士 仅仰具有終端電阻之緩衝電路圖。 圖6為代表圖5所示雷敗人^ 路的輸入/輸出電壓與電流相對 應之位準的AC操作特性圖。 相對 【符號之說明】 2〜CMOS反相器電路 3〜電阻裝置 5〜傳輸線 11〜輸入端 1 2〜輸出端 1 3、1 4〜驅動端 21、 31、41〜PM0S電晶體 22、 32、42〜NM0S電晶體 9 1〜電壓供給電源（如，v c c) 9 2〜電壓供給電源（如，接地） GND〜地 498618 圖式簡單說明 I 〇〜電流供給電源之電流 I d s〜没極電流 I G〜接地側之電流 I V〜供給電源側之電流 R〜終端電阻 — VDD〜供給電源 V d s〜沒極源極電壓 Vgs〜閘極電壓

VI N〜輸入電壓 VOUT〜輸出電壓

狀態卜PMOS電晶體為ON而NMOS電晶體為OFF 狀態2〜兩顆電晶體均ON

狀態3〜PM0S電晶體為OFF而NM0S電晶體為ON

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Claims (1)

1. 498618 六、申請專利範圍 1 · 一種低雜訊緩衝電路，包含· 個用以提供 輪出訊 第一電路，其具有一個輪入端、 號 的輸出端、以及第一與第二端點 第一電流源，連接於笛_ ^ 够一 + 士 要於弟一電壓源與該第〜 第二電流源’連接於第二電屋源舆 ：點之間； 以 及 〜铷點之間； 第一元件，充當電阻器並連接於第一與 並聯於該第一電路。 弟〜電流源之 2. 如申請專利範圍第！項之低雜訊緩衝電路 間 與第一電流源具有相同之電流供給能力。一中遠第— 3. 如:請專利範圍第丨項之低雜訊緩衝電路，其中咳第一 ，弟二電流源包含安排操作於飽和區之動作中的第一與 弟'一電晶體。 4·如申請專利範圍第3項之低雜訊緩衝電路，豆中該第一 5· t t請專利範圍第丨項之低雜訊緩衝電路，其中該第一 電流$為一供給電源而第二電流源為一接地。 •如申請專利範圍第丨項之低雜訊緩衝電路，其中該第一 元件為一電阻器。 一申明專利範圍第1項之低雜訊緩衝電路，其中該第一 i :二有一阻值該阻值相同於當第一電路有電流流通時 具所表現出之阻值。 申明專利範圍第1項之低雜訊緩衝電路，其中該第一

   第15頁 498618 體，該第一電晶體具有第 六、申請專利範圍 元件包含第一與第二電日”日 一 ^开啕一 極接至該第一電壓電源而第一源極-汲極路徑連接、上閘 第一與第二電流源之間平行於該第一電路，且該>»一^ 曰曰體具有第二閉極接至该弟二電麼電源而第—: 電 極路徑連接於該第一與第二電流源之間。 收 9·如申請專利範圍第1項之低雜訊缓衝電路，其中兮# 元件包含一個動作中的傳輸閘。 人專 其中該第- 其中該第一 其中該第一 與％二端點 1 0 ·如申請專利範圍第1項之低雜訊緩衝電路 電路包含CMOS電晶體。 U ·如申請專利範圍第1項之低雜訊緩衝電路 電路為一個CMOS反相電路。 1 2·如申請專利範圍第1項之低雜訊緩衝電路 電路包含PM0S與NM0S電晶體串聯於該第—與# 間，該PM0S與NM0S電晶體之閘極連接至榦人f二端 PM0S與NM0S電晶體之汲極連接至輸出端。入端，該 1 3·如申請專利範圍第丄項之低雜訊缓衝電 電路為一個NAND電路。 ’其中該第 14·;申請專利範圍第1項之低雜訊緩衝電路… 電路為一個NOR電路。 其中該第 15· 一種低雜訊緩衝電路，包含： 第一電晶體，具有第一間極、帛 汲 第二電晶體，具有第二閘極連接該/二”第一源極； 極連接該第一汲極與第二源極；μ 一閘極、第 第一與第二電壓源； ’

   498618 六、申請專利範圍 第一電流源，連接於該第一源極與該第一電壓源之 間； 第二電流源，連接於該第二源極與該第二電壓源之 間； 一個電阻器，連接於該第一與第二源極之間且並聯於 該第一與第二電晶體。 1 6.如申請專利範圍第1 5項之低雜訊緩衝電路，其中每個 第一與第二電晶體含有一顆MOS電晶體。 1 7.如申請專利範圍第1 5項之低雜訊緩衝電路，其中該第 一電壓源為一個供給電源且該第二電壓源為接地。 1 8.如申請專利範圍第1 5項之低雜訊緩衝電路，其中每個 第一與第二電流源含有一顆MOS電晶體。 19. 一種低雜訊緩衝電路，包含： 第一電晶體，具有第一閘極接至輸入端、第一汲極接 至輸出端、與第一源極； 第二電晶體，具有第二閘極接至該輸入端、第二汲極 接至該輸出端、與第二源極； 第一與第二電壓源； 第一電流源，連接於該第一源極與該第一電壓源之 間； 第二電流源，連接於該第二源極與該第二電壓源之

   第17頁 498618 六、申請專利範圍 電壓源； 第四電晶體，連接於該第一與第二電流源之間且並聯 於該第一與第二電晶體且具有第四閘極連接至該第二 電壓源。 2 0.如申請專利範圍第1 9項之低雜訊緩衝電路，其中該第 一電壓源為一個供給電源且該第二電壓源為接地。

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