JPH118350A - 電圧切換え回路 - Google Patents

Abstract

(57)【要約】 【課題】 ｐＭＯＳの寄生ダイオードによる無用な電流
パスを生じさせない。 【解決手段】 第１の端子にソースを接続した第１のｐ
ＭＯＳと、第２の端子にソースを接続した第２のｐＭＯ
Ｓと、前記第１のｐＭＯＳのドレインにドレインを接続
し出力端子にソースを接続した第１のｎＭＯＳと、前記
第２のｐＭＯＳのドレインにドレインを接続し前記出力
端子にソースを接続した第２のｎＭＯＳとを備え、前記
第１及び第２のｎＭＯＳの基板電位を、前記第１の端子
及び前記第２の端子の印加電位のうちの低い方の電位以
下にする。ｎＭＯＳの寄生ダイオードのアノードは基板
電位に接続され、出力端子に接続されないから、ｐＭＯ
Ｓの寄生ダイオードによる無用な電流パスが生じない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、異なる二つの電圧
をプログラマブルに切換える電圧切換え回路に関する。

【０００２】

【従来の技術】一般に、電力消費を抑えるために動作時
とスタンバイ時で電源電圧を切換えたり、チップの端子
を有効活用するために一つの端子に異なる信号電圧を選
択的に出力したりすることが行われるが、こうした用途
にはプログラマブルな電圧切換え回路が欠かせない。

【０００３】図３は、従来の電圧切換え回路の構成図で
ある。この図において、ＶＤＤ１、ＶＤＤ２は切換え対
象の電圧（ここでは便宜的に電源電圧とする）であり、
この回路は、相補的な制御信号Ｓ₁ 、Ｓ_1Xによって一対
のｐＭＯＳ１、２の一方をオン状態とすることにより、
そのオン状態のｐＭＯＳを通してＶｏｕｔをＶＤＤ１又
はＶＤＤ２とし、このＶｏｕｔで負荷Ｒ_L をプログラマ
ブルに駆動するというものである。例えば、Ｓ₁ をＬレ
ベル（Ｓ_1XはＨレベル）にすると、左側のｐＭＯＳ１が
オンしてＶｏｕｔがＶＤＤ１になる結果、Ｒ_L をＶＤＤ
１で駆動できる。

【０００４】

【発明が解決しようとする課題】しかしながら、かかる
従来の電圧切換え回路にあっては、ｐＭＯＳ１、２の寄
生ダイオード３、４の影響でＶＤＤ１とＶＤＤ２の間に
無用な電流パスが生じることがあり、省電力性が損なわ
れるという問題点がある。例えば、ＶＤＤ１＞ＶＤＤ２
の場合、上述のように左側のｐＭＯＳ１をオン状態にす
ると、ＶｏｕｔはＶＤＤ１になるが、Ｖｏｕｔは右側の
寄生ダイオード４のアノード電位でもあるから、ＶＤＤ
１とＶＤＤ２の電位差が所定値（寄生ダイオード４の順
方向電圧）を上回る場合、ＶＤＤ１→ｐＭＯＳ１→Ｖｏ
ｕｔ→寄生ダイオード４→ＶＤＤ２の経路で無用な電流
パスを生じてしまうからである。

【０００５】そこで、本発明は、ｐＭＯＳの寄生ダイオ
ードによる無用な電流パスを生じさせないことを目的と
する。

【０００６】

【課題を解決するための手段】請求項１に係る発明は、
第１の端子にソースを接続した第１のｐＭＯＳと、第２
の端子にソースを接続した第２のｐＭＯＳと、前記第１
のｐＭＯＳのドレインにドレインを接続し出力端子にソ
ースを接続した第１のｎＭＯＳと、前記第２のｐＭＯＳ
のドレインにドレインを接続し前記出力端子にソースを
接続した第２のｎＭＯＳとを備え、前記第１及び第２の
ｎＭＯＳの基板電位を、前記第１の端子及び前記第２の
端子の印加電位のうちの低い方の電位以下にしたことを
特徴とする。

【０００７】請求項２に係る発明は、第１の端子にソー
スを接続した第１のｐＭＯＳと、第２の端子にソースを
接続しドレインを出力端子に接続した第２のｐＭＯＳ
と、前記第１のｐＭＯＳのドレインにドレインを接続し
前記出力端子にソースを接続したｎＭＯＳとを備え、前
記ｎＭＯＳの基板電位を、前記第１の端子及び前記第２
の端子の印加電位のうちの低い方の電位以下にしたこと
を特徴とする。

【０００８】本発明では、出力端子と第１の端子又は第
２の端子との間に第１のｎＭＯＳ又は第２のｎＭＯＳ
（請求項２に係る発明では出力端子と第１の端子との間
にｎＭＯＳ）が介在し、これらｎＭＯＳの寄生ダイオー
ドのアノードは基板電位に接続されている。基板電位
は、上記のとおり、第１の端子及び前記第２の端子の印
加電位のうちの低い方の電位以下である。説明の便宜
上、第１の端子及び第２の端子の印加電位をそれぞれ正
極性とすれば、典型的には、グランド電位である。すな
わち、ｎＭＯＳの寄生ダイオードのアノードはグランド
電位に接続されることとなり、要するに出力端子には接
続されないから、仮にｐＭＯＳに寄生ダイオードがあっ
たとしても、出力端子とこれら寄生ダイオードとの間に
ｎＭＯＳの寄生ダイオードが介在しないから、無用な電
流パスは生じない。

【０００９】

【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１は本発明に係る電圧切換え回路の
一実施例を示す図である。本実施例では、特に限定しな
いが、異なる電位の二つの電源電圧ＶＤＤ１、ＶＤＤ２
（説明の便宜上、ＶＤＤ１＞ＶＤＤ２＞０Ｖとする）を
プログラマブルに選択して負荷Ｒ _L を駆動する電源電圧
切換え回路を例にしている。

【００１０】まず、構成を説明すると、図１において、
１０及び１１はｐＭＯＳ、１２及び１３はｎＭＯＳ、１
４は第１のレベル変換部、１５は第２のレベル変換部で
ある。なお、“ｐＭＯＳ”はｐチャネル型のＭＯＳトラ
ンジスタ、“ｎＭＯＳ”はｎチャネル型のＭＯＳトラン
ジスタであり、いずれもエンハンスメント（ノーマリオ
フ）タイプのものである。

【００１１】ＶＤＤ１を印加するためのノード１６を
“第１の端子”、ＶＤＤ２を印加するためのノード１７
を“第２の端子”、負荷Ｒ_L への出力電圧Ｖｏｕｔを取
り出すためのノード１８を“出力端子”と呼称すれば、
これらの端子と各トランジスタの間、及びトランジスタ
相互の接続関係は、以下のとおりである。 （１）ｐＭＯＳ１０のソース→第１の端子１６ （２）ｐＭＯＳ１１のソース→第２の端子１７ （３）ｎＭＯＳ１２のソース→出力端子１８ （４）ｎＭＯＳ１３のソース→出力端子１８ （５）ｎＭＯＳ１２のドレイン→ｐＭＯＳ１０のドレイ
ン （６）ｎＭＯＳ１３のドレイン→ｐＭＯＳ１１のドレイ
ン すなわち、ｐＭＯＳ１０は特許請求の範囲に記載の第１
のｐＭＯＳに相当し、ｎＭＯＳ１２は同第１のｎＭＯＳ
に相当し、ｐＭＯＳ１１は同第２のｐＭＯＳに相当し、
ｎＭＯＳ１３は同第２のｎＭＯＳに相当することにな
る。

【００１２】また、各トランジスタの基板電位は、図示
のとおり、ｐＭＯＳ１０はＶＤＤ１、ｐＭＯＳ１１はＶ
ＤＤ２であるが、ｎＭＯＳ１２とｎＭＯＳ１３は（図示
の例の場合）グランド電位である。このグランド電位
は、特許請求の範囲に記載の「第１の端子１６及び第２
の端子１７の印加電位（ＶＤＤ１、ＶＤＤ２）のうちの
低い方の電位（ＶＤＤ２）以下」に相当する。

【００１３】Ｓ₁ とＳ_1Xは相補関係（一方がＬレベルの
ときに他方がＨレベルになる関係）にある一対の制御信
号である。Ｓ₁ は左側のｐＭＯＳ１０のゲートに印加さ
れると共に、第２のレベル変換部１５を介して右側のｎ
ＭＯＳ１３のゲートに印加され、Ｓ_1Xは右側のｐＭＯＳ
１１のゲートに印加されると共に、第１のレベル変換部
１４を介して左側のｎＭＯＳ１２のゲートに印加されて
いる。

【００１４】ｎＭＯＳ１２のゲートに印加される信号Ｓ
_1X’とｎＭＯＳ１３のゲートに印加される信号Ｓ₁’
は、そのＨレベルがそれぞれ第１のレベル変換部１４と
第２のレベル変換部１５によって“所定値”にレベルア
ップされている。この所定値は、以下の説明でも明らか
となるが、Ｓ_1X’にあっては、ＶＤＤ２よりもｎＭＯＳ
のしきい値Ｖｔｈ＿ｎだけ高いレベル、Ｓ₁’ にあって
は、ＶＤＤ１よりもＶｔｈ＿ｎだけ高いレベルである。

【００１５】次に作用を説明する。Ｓ₁ をＬレベルにす
ると、Ｓ_1XはＨレベルになり、左側のｐＭＯＳ１０がオ
ンし、右側のｐＭＯＳ１１はオフする。同時に、Ｓ_1X’
（Ｈレベル）によって左側のｎＭＯＳ１２がオンし、Ｓ
₁’ （Ｌレベル）によって右側のｎＭＯＳ１３がオフす
る。したがって、この場合（Ｓ₁ ＝Ｌレベル）は、第１
の端子１６と出力端子１２とが接続し、第２の端子１７
と出力端子１８とが非接続になるので、ＶｏｕｔにはＶ
ＤＤ１相当の電位が現れる。

【００１６】但し、Ｖｏｕｔはオン側のｎＭＯＳ１２の
ソース電位であり、ｎＭＯＳのソース電位はゲート電位
よりもＶｔｈ＿ｎだけ低くなるから、ゲート電位（すな
わちＳ_1X’のＨレベル）を適正にしなればＶｏｕｔ＝Ｖ
ＤＤ１にならない。第１のレベル変換部１４はＳ_1X’の
ＨレベルをＶＤＤ１＋Ｖｔｈ＿ｎにレベルアップするも
のである。同様な理由で、第２のレベル変換部１５はＳ
₁’ のＨレベルをＶＤＤ２＋Ｖｔｈ＿ｎにレベルアップ
するものである。

【００１７】以上のとおり、本実施例においては、制御
信号Ｓ₁ 、Ｓ_1Xの論理を入れ替えるだけで、異なる電位
の二つの電源電圧ＶＤＤ１、ＶＤＤ２をプログラマブル
に選択して負荷Ｒ_L を駆動できるという電圧切換え回路
を実現できるが、これに加えて、以下の格別な効果が得
られる。すなわち、図中に示す四つのダイオード記号１
９〜２２は、各トランジスタの寄生ダイオードを表わし
ているが、ｐＭＯＳ１９、１７の寄生ダイオード１９、
２０はそのアノードとカソードをソース−ドレイン間に
接続しているのに対して、ｎＭＯＳ１２、１３の寄生ダ
イオード２１、２２はカソードだけをドレインに接続
（アノードはグランドに接続）している。これは、ｎＭ
ＯＳ１２、１３の基板電位をグランドにしたからであ
り、寄生ダイオードのアノードはｎＭＯＳの基板に接続
されるからである。

【００１８】したがって、このような寄生ダイオード１
９〜２２の接続関係によれば、例えば、第１の端子１６
と出力端子１８との間が接続された場合、出力端子１８
と第２の端子１７の間に寄生ダイオードを含む無用な電
流パスが生じないため、省電力性を損なうことがない。
なお、上記実施例は、ＶＤＤ１＞ＶＤＤ２やＶＤＤ１＜
ＶＤＤ２のいずれの条件にも適用できる点で実用的であ
るが、一方の条件だけを考慮するのであれば、図２に示
すように、高電位側だけにｎＭＯＳとレベル変換部を設
けて構成を簡素化してもよい。

【００１９】すなわち、図２（ａ）はＶＤＤ１＜ＶＤＤ
２の条件に適用できるもの、図２（ｂ）はＶＤＤ１＞Ｖ
ＤＤ２の条件に適用できるものである。図２（ｂ）の動
作は上記実施例と同様であるため省略するが、ＶＤＤ１
＜ＶＤＤ２の条件でＶｏｕｔにＶＤＤ１を取り出す場合
は、図２（ａ）において、Ｓ₁ をＬレベル（Ｓ_1XをＨレ
ベル）にすればよい。ｐＭＯＳ１０がオン、ｐＭＯＳ１
１がオフし、同時に第１のレベル変換部１４からの
Ｓ_1X’（Ｈレベル）によりｎＭＯＳ１２がオンするた
め、ＶｏｕｔにＶＤＤ１を取り出すことができる。この
場合、ＶｏｕｔとＶＤＤ２の間には右側のｐＭＯＳ１１
の寄生ダイオード２０が介在するが、このときのＶｏｕ
ｔはＶＤＤ１であり、ＶＤＤ１＜Ｖｄｄ２であるから、
寄生ダイオード２０は逆バイアスとなって無用な電流パ
スを生じない。

【００２０】また、上記各実施例では、ｎＭＯＳの基板
電位をグランドとしているが、これに限らない。要は、
第１の端子１６及び第２の端子１７の印加電位（ＶＤＤ
１、ＶＤＤ２）のうちの低い方の電位以下の安定した電
位であればよい。但し、基板電位はＭＯＳトランジスタ
の実効しきい値に影響を与えるいわゆるバックゲート効
果をもつから、その基板電位に合わせてＳ₁’ やＳ_1X’
のレベルアップ分を調整すべきである。

【００２１】

【発明の効果】本発明によれば、電圧切換え回路の無用
な電流パスを回避して省電力性を改善できるという従来
技術にない格別な効果が得られる。

【図面の簡単な説明】

【図１】一実施例の構成図である。

【図２】一実施例の簡素化した構成図である。

【図３】従来の構成図である。

【符号の説明】

１０：第１のｐＭＯＳ １１：第２のｐＭＯＳ １２：第１のｎＭＯＳ １３：第２のｎＭＯＳ １６：第１の端子 １７：第２の端子 １８：出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１の端子にソースを接続した第１のｐＭ
   ＯＳと、 第２の端子にソースを接続した第２のｐＭＯＳと、 前記第１のｐＭＯＳのドレインにドレインを接続し出力
   端子にソースを接続した第１のｎＭＯＳと、 前記第２のｐＭＯＳのドレインにドレインを接続し前記
   出力端子にソースを接続した第２のｎＭＯＳとを備え、 前記第１及び第２のｎＭＯＳの基板電位を、前記第１の
   端子及び前記第２の端子の印加電位のうちの低い方の電
   位以下にしたことを特徴とする電圧切換え回路。
2. 【請求項２】第１の端子にソースを接続した第１のｐＭ
   ＯＳと、 第２の端子にソースを接続しドレインを出力端子に接続
   した第２のｐＭＯＳと、 前記第１のｐＭＯＳのドレインにドレインを接続し前記
   出力端子にソースを接続したｎＭＯＳとを備え、 前記ｎＭＯＳの基板電位を、前記第１の端子及び前記第
   ２の端子の印加電位のうちの低い方の電位以下にしたこ
   とを特徴とする電圧切換え回路。