JPH118350A - 電圧切換え回路 - Google Patents
電圧切換え回路Info
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- JPH118350A JPH118350A JP15726397A JP15726397A JPH118350A JP H118350 A JPH118350 A JP H118350A JP 15726397 A JP15726397 A JP 15726397A JP 15726397 A JP15726397 A JP 15726397A JP H118350 A JPH118350 A JP H118350A
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Abstract
パスを生じさせない。 【解決手段】 第1の端子にソースを接続した第1のp
MOSと、第2の端子にソースを接続した第2のpMO
Sと、前記第1のpMOSのドレインにドレインを接続
し出力端子にソースを接続した第1のnMOSと、前記
第2のpMOSのドレインにドレインを接続し前記出力
端子にソースを接続した第2のnMOSとを備え、前記
第1及び第2のnMOSの基板電位を、前記第1の端子
及び前記第2の端子の印加電位のうちの低い方の電位以
下にする。nMOSの寄生ダイオードのアノードは基板
電位に接続され、出力端子に接続されないから、pMO
Sの寄生ダイオードによる無用な電流パスが生じない。
Description
をプログラマブルに切換える電圧切換え回路に関する。
とスタンバイ時で電源電圧を切換えたり、チップの端子
を有効活用するために一つの端子に異なる信号電圧を選
択的に出力したりすることが行われるが、こうした用途
にはプログラマブルな電圧切換え回路が欠かせない。
ある。この図において、VDD1、VDD2は切換え対
象の電圧(ここでは便宜的に電源電圧とする)であり、
この回路は、相補的な制御信号S1 、S1Xによって一対
のpMOS1、2の一方をオン状態とすることにより、
そのオン状態のpMOSを通してVoutをVDD1又
はVDD2とし、このVoutで負荷RL をプログラマ
ブルに駆動するというものである。例えば、S1 をLレ
ベル(S1XはHレベル)にすると、左側のpMOS1が
オンしてVoutがVDD1になる結果、RL をVDD
1で駆動できる。
従来の電圧切換え回路にあっては、pMOS1、2の寄
生ダイオード3、4の影響でVDD1とVDD2の間に
無用な電流パスが生じることがあり、省電力性が損なわ
れるという問題点がある。例えば、VDD1>VDD2
の場合、上述のように左側のpMOS1をオン状態にす
ると、VoutはVDD1になるが、Voutは右側の
寄生ダイオード4のアノード電位でもあるから、VDD
1とVDD2の電位差が所定値(寄生ダイオード4の順
方向電圧)を上回る場合、VDD1→pMOS1→Vo
ut→寄生ダイオード4→VDD2の経路で無用な電流
パスを生じてしまうからである。
ードによる無用な電流パスを生じさせないことを目的と
する。
第1の端子にソースを接続した第1のpMOSと、第2
の端子にソースを接続した第2のpMOSと、前記第1
のpMOSのドレインにドレインを接続し出力端子にソ
ースを接続した第1のnMOSと、前記第2のpMOS
のドレインにドレインを接続し前記出力端子にソースを
接続した第2のnMOSとを備え、前記第1及び第2の
nMOSの基板電位を、前記第1の端子及び前記第2の
端子の印加電位のうちの低い方の電位以下にしたことを
特徴とする。
スを接続した第1のpMOSと、第2の端子にソースを
接続しドレインを出力端子に接続した第2のpMOS
と、前記第1のpMOSのドレインにドレインを接続し
前記出力端子にソースを接続したnMOSとを備え、前
記nMOSの基板電位を、前記第1の端子及び前記第2
の端子の印加電位のうちの低い方の電位以下にしたこと
を特徴とする。
2の端子との間に第1のnMOS又は第2のnMOS
(請求項2に係る発明では出力端子と第1の端子との間
にnMOS)が介在し、これらnMOSの寄生ダイオー
ドのアノードは基板電位に接続されている。基板電位
は、上記のとおり、第1の端子及び前記第2の端子の印
加電位のうちの低い方の電位以下である。説明の便宜
上、第1の端子及び第2の端子の印加電位をそれぞれ正
極性とすれば、典型的には、グランド電位である。すな
わち、nMOSの寄生ダイオードのアノードはグランド
電位に接続されることとなり、要するに出力端子には接
続されないから、仮にpMOSに寄生ダイオードがあっ
たとしても、出力端子とこれら寄生ダイオードとの間に
nMOSの寄生ダイオードが介在しないから、無用な電
流パスは生じない。
づいて説明する。図1は本発明に係る電圧切換え回路の
一実施例を示す図である。本実施例では、特に限定しな
いが、異なる電位の二つの電源電圧VDD1、VDD2
(説明の便宜上、VDD1>VDD2>0Vとする)を
プログラマブルに選択して負荷R L を駆動する電源電圧
切換え回路を例にしている。
10及び11はpMOS、12及び13はnMOS、1
4は第1のレベル変換部、15は第2のレベル変換部で
ある。なお、“pMOS”はpチャネル型のMOSトラ
ンジスタ、“nMOS”はnチャネル型のMOSトラン
ジスタであり、いずれもエンハンスメント(ノーマリオ
フ)タイプのものである。
“第1の端子”、VDD2を印加するためのノード17
を“第2の端子”、負荷RL への出力電圧Voutを取
り出すためのノード18を“出力端子”と呼称すれば、
これらの端子と各トランジスタの間、及びトランジスタ
相互の接続関係は、以下のとおりである。 (1)pMOS10のソース→第1の端子16 (2)pMOS11のソース→第2の端子17 (3)nMOS12のソース→出力端子18 (4)nMOS13のソース→出力端子18 (5)nMOS12のドレイン→pMOS10のドレイ
ン (6)nMOS13のドレイン→pMOS11のドレイ
ン すなわち、pMOS10は特許請求の範囲に記載の第1
のpMOSに相当し、nMOS12は同第1のnMOS
に相当し、pMOS11は同第2のpMOSに相当し、
nMOS13は同第2のnMOSに相当することにな
る。
のとおり、pMOS10はVDD1、pMOS11はV
DD2であるが、nMOS12とnMOS13は(図示
の例の場合)グランド電位である。このグランド電位
は、特許請求の範囲に記載の「第1の端子16及び第2
の端子17の印加電位(VDD1、VDD2)のうちの
低い方の電位(VDD2)以下」に相当する。
ときに他方がHレベルになる関係)にある一対の制御信
号である。S1 は左側のpMOS10のゲートに印加さ
れると共に、第2のレベル変換部15を介して右側のn
MOS13のゲートに印加され、S1Xは右側のpMOS
11のゲートに印加されると共に、第1のレベル変換部
14を介して左側のnMOS12のゲートに印加されて
いる。
1X’とnMOS13のゲートに印加される信号S1’
は、そのHレベルがそれぞれ第1のレベル変換部14と
第2のレベル変換部15によって“所定値”にレベルア
ップされている。この所定値は、以下の説明でも明らか
となるが、S1X’にあっては、VDD2よりもnMOS
のしきい値Vth_nだけ高いレベル、S1’ にあって
は、VDD1よりもVth_nだけ高いレベルである。
ると、S1XはHレベルになり、左側のpMOS10がオ
ンし、右側のpMOS11はオフする。同時に、S1X’
(Hレベル)によって左側のnMOS12がオンし、S
1’ (Lレベル)によって右側のnMOS13がオフす
る。したがって、この場合(S1 =Lレベル)は、第1
の端子16と出力端子12とが接続し、第2の端子17
と出力端子18とが非接続になるので、VoutにはV
DD1相当の電位が現れる。
ソース電位であり、nMOSのソース電位はゲート電位
よりもVth_nだけ低くなるから、ゲート電位(すな
わちS1X’のHレベル)を適正にしなればVout=V
DD1にならない。第1のレベル変換部14はS1X’の
HレベルをVDD1+Vth_nにレベルアップするも
のである。同様な理由で、第2のレベル変換部15はS
1’ のHレベルをVDD2+Vth_nにレベルアップ
するものである。
信号S1 、S1Xの論理を入れ替えるだけで、異なる電位
の二つの電源電圧VDD1、VDD2をプログラマブル
に選択して負荷RL を駆動できるという電圧切換え回路
を実現できるが、これに加えて、以下の格別な効果が得
られる。すなわち、図中に示す四つのダイオード記号1
9〜22は、各トランジスタの寄生ダイオードを表わし
ているが、pMOS19、17の寄生ダイオード19、
20はそのアノードとカソードをソース−ドレイン間に
接続しているのに対して、nMOS12、13の寄生ダ
イオード21、22はカソードだけをドレインに接続
(アノードはグランドに接続)している。これは、nM
OS12、13の基板電位をグランドにしたからであ
り、寄生ダイオードのアノードはnMOSの基板に接続
されるからである。
9〜22の接続関係によれば、例えば、第1の端子16
と出力端子18との間が接続された場合、出力端子18
と第2の端子17の間に寄生ダイオードを含む無用な電
流パスが生じないため、省電力性を損なうことがない。
なお、上記実施例は、VDD1>VDD2やVDD1<
VDD2のいずれの条件にも適用できる点で実用的であ
るが、一方の条件だけを考慮するのであれば、図2に示
すように、高電位側だけにnMOSとレベル変換部を設
けて構成を簡素化してもよい。
2の条件に適用できるもの、図2(b)はVDD1>V
DD2の条件に適用できるものである。図2(b)の動
作は上記実施例と同様であるため省略するが、VDD1
<VDD2の条件でVoutにVDD1を取り出す場合
は、図2(a)において、S1 をLレベル(S1XをHレ
ベル)にすればよい。pMOS10がオン、pMOS1
1がオフし、同時に第1のレベル変換部14からの
S1X’(Hレベル)によりnMOS12がオンするた
め、VoutにVDD1を取り出すことができる。この
場合、VoutとVDD2の間には右側のpMOS11
の寄生ダイオード20が介在するが、このときのVou
tはVDD1であり、VDD1<Vdd2であるから、
寄生ダイオード20は逆バイアスとなって無用な電流パ
スを生じない。
電位をグランドとしているが、これに限らない。要は、
第1の端子16及び第2の端子17の印加電位(VDD
1、VDD2)のうちの低い方の電位以下の安定した電
位であればよい。但し、基板電位はMOSトランジスタ
の実効しきい値に影響を与えるいわゆるバックゲート効
果をもつから、その基板電位に合わせてS1’ やS1X’
のレベルアップ分を調整すべきである。
な電流パスを回避して省電力性を改善できるという従来
技術にない格別な効果が得られる。
Claims (2)
- 【請求項1】第1の端子にソースを接続した第1のpM
OSと、 第2の端子にソースを接続した第2のpMOSと、 前記第1のpMOSのドレインにドレインを接続し出力
端子にソースを接続した第1のnMOSと、 前記第2のpMOSのドレインにドレインを接続し前記
出力端子にソースを接続した第2のnMOSとを備え、 前記第1及び第2のnMOSの基板電位を、前記第1の
端子及び前記第2の端子の印加電位のうちの低い方の電
位以下にしたことを特徴とする電圧切換え回路。 - 【請求項2】第1の端子にソースを接続した第1のpM
OSと、 第2の端子にソースを接続しドレインを出力端子に接続
した第2のpMOSと、 前記第1のpMOSのドレインにドレインを接続し前記
出力端子にソースを接続したnMOSとを備え、 前記nMOSの基板電位を、前記第1の端子及び前記第
2の端子の印加電位のうちの低い方の電位以下にしたこ
とを特徴とする電圧切換え回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15726397A JP3607044B2 (ja) | 1997-06-16 | 1997-06-16 | 電圧切換え回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15726397A JP3607044B2 (ja) | 1997-06-16 | 1997-06-16 | 電圧切換え回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH118350A true JPH118350A (ja) | 1999-01-12 |
JP3607044B2 JP3607044B2 (ja) | 2005-01-05 |
Family
ID=15645840
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15726397A Expired - Fee Related JP3607044B2 (ja) | 1997-06-16 | 1997-06-16 | 電圧切換え回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3607044B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4870733A (en) * | 1987-03-12 | 1989-10-03 | Aisin Seiki Kabushiki Kaisha | Manufacturing method of a piston for an internal combustion engine |
-
1997
- 1997-06-16 JP JP15726397A patent/JP3607044B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4870733A (en) * | 1987-03-12 | 1989-10-03 | Aisin Seiki Kabushiki Kaisha | Manufacturing method of a piston for an internal combustion engine |
Also Published As
Publication number | Publication date |
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JP3607044B2 (ja) | 2005-01-05 |
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