JPH02105623A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH02105623A JPH02105623A JP63258717A JP25871788A JPH02105623A JP H02105623 A JPH02105623 A JP H02105623A JP 63258717 A JP63258717 A JP 63258717A JP 25871788 A JP25871788 A JP 25871788A JP H02105623 A JPH02105623 A JP H02105623A
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- JP
- Japan
- Prior art keywords
- bipolar transistor
- turned
- transistor
- emitter
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 abstract description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 230000004888 barrier function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特にTTL回路の出力段に用
いられるトーテムポール型の出力回路に関する。
いられるトーテムポール型の出力回路に関する。
従来、この種の出力回路は、−例として第2図に示すよ
うに、ベースを信号入力端子T、と接続し入力信号IN
が高レベルのときオンとなるNPN型の第1のバイポー
ラトランジスタQ1と、このバイポーラトランジスタQ
lのエミッタと接地端子との間に接続された第1の抵抗
R1と、バイポーラトランジスタQ1のコレクタと電源
供給端子(電源電圧V。。)との間に接続された第2の
抵抗R2と、ベースをバイポーラトランジスタQlのエ
ミッタと接続しエミッタを接地端子と接続しコレクタを
信号出力端子Toと接続してバイポーラトランジスタQ
lがオンのときオンとなるNPN型の第2のバイポーラ
トランジスタQ2と、エミッタを出力端子Toと接続し
ベースにバイポーラトランジスタQ1のコレクタ電圧と
同相の電圧を入力してバイポーラトランジスタQ】がオ
ンとのときオフとなるNPN型の第3のバイポーラトラ
ンジスタQ3と、ベースをバイポーラトランジスタQ1
のコレクタと接続しエミッタをバイポーラトランジスタ
Q3のベースと接続しコレクタをバイポーラトランジス
タQ3のコレクタと接続してバイポーラトランジスタQ
3とダーリントン接続を組むNPN型の第4のバイポー
ラトランジスタQ4と、バイポーラトランジスタQ3の
ベース、エミッタ間に直列接続された第3抗R3及び第
1のショットキバリアダイオードD1と、バイポーラト
ランジスタQ3のコレクタと電源供給端子(Vcc)と
の間に直列接続された第4の抵抗R4及び第2のショッ
トキバリアダイオードD2とを有する構成となっていた
。
うに、ベースを信号入力端子T、と接続し入力信号IN
が高レベルのときオンとなるNPN型の第1のバイポー
ラトランジスタQ1と、このバイポーラトランジスタQ
lのエミッタと接地端子との間に接続された第1の抵抗
R1と、バイポーラトランジスタQ1のコレクタと電源
供給端子(電源電圧V。。)との間に接続された第2の
抵抗R2と、ベースをバイポーラトランジスタQlのエ
ミッタと接続しエミッタを接地端子と接続しコレクタを
信号出力端子Toと接続してバイポーラトランジスタQ
lがオンのときオンとなるNPN型の第2のバイポーラ
トランジスタQ2と、エミッタを出力端子Toと接続し
ベースにバイポーラトランジスタQ1のコレクタ電圧と
同相の電圧を入力してバイポーラトランジスタQ】がオ
ンとのときオフとなるNPN型の第3のバイポーラトラ
ンジスタQ3と、ベースをバイポーラトランジスタQ1
のコレクタと接続しエミッタをバイポーラトランジスタ
Q3のベースと接続しコレクタをバイポーラトランジス
タQ3のコレクタと接続してバイポーラトランジスタQ
3とダーリントン接続を組むNPN型の第4のバイポー
ラトランジスタQ4と、バイポーラトランジスタQ3の
ベース、エミッタ間に直列接続された第3抗R3及び第
1のショットキバリアダイオードD1と、バイポーラト
ランジスタQ3のコレクタと電源供給端子(Vcc)と
の間に直列接続された第4の抵抗R4及び第2のショッ
トキバリアダイオードD2とを有する構成となっていた
。
この出力回路は、入力信号INが高レベルのときは、バ
ボーラトランジスタQlがオンとなってバイポーラトラ
ンジスタQ2がオン、バイポーラトランジスタQ3.Q
4がオフとなり、出力信号OUTが低レベルとなる。
ボーラトランジスタQlがオンとなってバイポーラトラ
ンジスタQ2がオン、バイポーラトランジスタQ3.Q
4がオフとなり、出力信号OUTが低レベルとなる。
また、入力信号INが低レベルのときは、バイポーラト
ランジスタQ1がオフとなってバイポーラトランジスタ
Q2がオフ、バイポーラトランジスタQ3.Q4はオン
となり、出力信号OUTが高レベルとなる。
ランジスタQ1がオフとなってバイポーラトランジスタ
Q2がオフ、バイポーラトランジスタQ3.Q4はオン
となり、出力信号OUTが高レベルとなる。
入力信号INが高レベルから低レベルへ変化し、バイポ
ーラトランジスタQ2をオンがらオフへ変化させる遷移
状態において、バイポーラトランジスタQ2のベース電
圧を降下させるためには、バイポーラトランジスタQ2
のベース入力容量等に充電された電荷を抵抗R1を介し
て放電する必要があるが、この時抵抗R1の値が大きい
と時定数が上昇してバイポーラトランジスタQ2のベー
ス電圧の降下速度は遅くなり、バイポーラトランジスタ
Q2がオフとなる前にバイポーラトランジスタQ3がオ
ン状態となれば電源(Vcc)がらバイポーラトランジ
スタQ2.Q3に電流が貫通する。
ーラトランジスタQ2をオンがらオフへ変化させる遷移
状態において、バイポーラトランジスタQ2のベース電
圧を降下させるためには、バイポーラトランジスタQ2
のベース入力容量等に充電された電荷を抵抗R1を介し
て放電する必要があるが、この時抵抗R1の値が大きい
と時定数が上昇してバイポーラトランジスタQ2のベー
ス電圧の降下速度は遅くなり、バイポーラトランジスタ
Q2がオフとなる前にバイポーラトランジスタQ3がオ
ン状態となれば電源(Vcc)がらバイポーラトランジ
スタQ2.Q3に電流が貫通する。
これを防ぐためには抵抗R1の値を小さくし、時定数を
小さくすることが必要である。ここでバイポーラトラン
ジスタQ2がオンのとき、バイポーラトランジスタQ1
のエミッタ電流IE!は下式%式% 但し、Vp2はバイポーラトランジスタQ2のベース・
エミッタ間順方向電圧、R1は抵抗R1の抵抗値、また
IB2はバイポーラトランジスタQ2のベース及びベー
ス・コレクタ間のショットキ・クランプダイオードを流
れる電流である。
小さくすることが必要である。ここでバイポーラトラン
ジスタQ2がオンのとき、バイポーラトランジスタQ1
のエミッタ電流IE!は下式%式% 但し、Vp2はバイポーラトランジスタQ2のベース・
エミッタ間順方向電圧、R1は抵抗R1の抵抗値、また
IB2はバイポーラトランジスタQ2のベース及びベー
ス・コレクタ間のショットキ・クランプダイオードを流
れる電流である。
即ち抵抗値R1の低下に伴い電流IEIは増大する。こ
の電流IEIはバイポーラトランジスタQ2を駆動でき
ればよく、それ以上の電流は無駄な消費電力となるため
、抵抗値R1はバイポーラトランジスタQ2を駆動でき
る範囲でなるべく大きいことが望ましい。
の電流IEIはバイポーラトランジスタQ2を駆動でき
ればよく、それ以上の電流は無駄な消費電力となるため
、抵抗値R1はバイポーラトランジスタQ2を駆動でき
る範囲でなるべく大きいことが望ましい。
上述した従来の出力回路は、入力信号INの高レベルか
ら低レベルへの遷移時に、バイポーラトランジスタQ2
のベース入力容量等の充電電荷を抵抗R,を介して放電
する構成となっているので、抵抗R1の値が大きいとバ
イポーラトランジスタQz、Q3に貫通電流が流れ、こ
れを防止しようとして抵抗R,の値を小さくすると消費
電流が増大するという欠点がある。
ら低レベルへの遷移時に、バイポーラトランジスタQ2
のベース入力容量等の充電電荷を抵抗R,を介して放電
する構成となっているので、抵抗R1の値が大きいとバ
イポーラトランジスタQz、Q3に貫通電流が流れ、こ
れを防止しようとして抵抗R,の値を小さくすると消費
電流が増大するという欠点がある。
本発明の目的は、貫通電流を防止すると共に消費電流を
低減することができる出力回路を提供することにある。
低減することができる出力回路を提供することにある。
本発明の出力回路は、ベースを信号入力端子と接続し入
力信号が第1のレベルのときオンとなる第1のバイポー
ラトランジスタと、この第1のバイポーラトランジスタ
のエミッタと接地端子との間に接続された第1の抵抗と
、前記第1のバイポーラトランジスタのコレクタと電源
供給端子との間に接続された第2の抵抗と、ベースを前
記第1のバイポーラトランジスタのエミッタと接続しエ
ミッタを前記接地端子と接続しコレクタを信号出力端子
と接続して前記第1のバイポーラトランジスタがオンの
ときオンとなる第2のバイポーラトランジスタと、エミ
ッタを前記信号出力端子と接続しベースに前記第1のバ
イポーラトランジスタのコレクタ電圧と同相の電圧を入
力して前記第1のバイポーラトランジスタがオンのとき
オフとなる第3のバイポーラトランジスタと、ゲートを
前記第1のバイポーラトランジスタのコレクタと接続し
ソースを前記接地端子と接続しドレインを前記第1のバ
イポーラトランジスタのエミッタと接続して前記第1の
バイポーラトランジスタがオフのときオンとなるMOS
トランジスタとを有している。
力信号が第1のレベルのときオンとなる第1のバイポー
ラトランジスタと、この第1のバイポーラトランジスタ
のエミッタと接地端子との間に接続された第1の抵抗と
、前記第1のバイポーラトランジスタのコレクタと電源
供給端子との間に接続された第2の抵抗と、ベースを前
記第1のバイポーラトランジスタのエミッタと接続しエ
ミッタを前記接地端子と接続しコレクタを信号出力端子
と接続して前記第1のバイポーラトランジスタがオンの
ときオンとなる第2のバイポーラトランジスタと、エミ
ッタを前記信号出力端子と接続しベースに前記第1のバ
イポーラトランジスタのコレクタ電圧と同相の電圧を入
力して前記第1のバイポーラトランジスタがオンのとき
オフとなる第3のバイポーラトランジスタと、ゲートを
前記第1のバイポーラトランジスタのコレクタと接続し
ソースを前記接地端子と接続しドレインを前記第1のバ
イポーラトランジスタのエミッタと接続して前記第1の
バイポーラトランジスタがオフのときオンとなるMOS
トランジスタとを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例を示す回路図である。
この実施例が第2図に示された従来の出力回路を相違す
る点は、ゲートを第1のバイポーラトランジスタQlの
コレクタと接続しソースを接地端子と接続しドレインを
第1のバイポーラトランジスタQlのエミッタと接続し
て第1のバイポーラトランジスタQ1がオフのときオン
となるNチャネルのMoSトランジスタMlを設け、か
つ抵抗R,の値をバイポーラトランジスタQ2のオン・
オフ駆動ができる範囲で可能な限り大きくした点にある
。
る点は、ゲートを第1のバイポーラトランジスタQlの
コレクタと接続しソースを接地端子と接続しドレインを
第1のバイポーラトランジスタQlのエミッタと接続し
て第1のバイポーラトランジスタQ1がオフのときオン
となるNチャネルのMoSトランジスタMlを設け、か
つ抵抗R,の値をバイポーラトランジスタQ2のオン・
オフ駆動ができる範囲で可能な限り大きくした点にある
。
次に、この実施例の動作について説明する。
入力信号INのレベルに応じてバイポーラトランジスタ
Ql〜Q4はオン・オフするが、このオン・オフ動作は
従来の出力回路と同様であるのでこの説明は省略する。
Ql〜Q4はオン・オフするが、このオン・オフ動作は
従来の出力回路と同様であるのでこの説明は省略する。
MOSトランジスタM1は、入力信号INが高レベルの
ときには、バイポーラトランジスタQlがオンとなり、
このバイポーラトランジスタQlのコレクタ電圧が低下
するのでオフ状態となっている。
ときには、バイポーラトランジスタQlがオンとなり、
このバイポーラトランジスタQlのコレクタ電圧が低下
するのでオフ状態となっている。
入力信号INが低レベルに変化するとバイポーラトラン
ジスタQlはオフとなり、このバイポーラトランジスタ
Q1のコレクタ電圧が上昇するので、MOSトランジス
タMtはオン状態となる。
ジスタQlはオフとなり、このバイポーラトランジスタ
Q1のコレクタ電圧が上昇するので、MOSトランジス
タMtはオン状態となる。
従って、入力信号INが高レベルのときにバイポーラト
ランジスタQ2のベース入力容量等に充電された電荷が
MOSトランジスタM1と抵抗R1とにより急速に放電
されバイポーラトランジスタQ2を素速くオフ状態とす
るので、バイポーラトランジスタQ3がオンとなるとき
にはバイポーラトランジスタQ2はオフとなっており、
貫通電流を防止することができる。
ランジスタQ2のベース入力容量等に充電された電荷が
MOSトランジスタM1と抵抗R1とにより急速に放電
されバイポーラトランジスタQ2を素速くオフ状態とす
るので、バイポーラトランジスタQ3がオンとなるとき
にはバイポーラトランジスタQ2はオフとなっており、
貫通電流を防止することができる。
また、抵抗R1はバイポーラトランジスタQ2をオン・
オフ駆動するのに十分な範囲で極力太きい値となってい
るので、無駄な消費電流が少なくなり、全体の消費電流
を低減することができる。
オフ駆動するのに十分な範囲で極力太きい値となってい
るので、無駄な消費電流が少なくなり、全体の消費電流
を低減することができる。
以上説明したように本発明は、入力信号のレベル遷移時
に、第2のバイポーラトランジスタのベース寄生容量等
の充電電荷を急速に放電させるMOSトランジスタを設
け、かつ第1の抵抗の値を第2のバイポーラトランジス
タがオン・オフ駆動できる範囲で極力大きくする構成と
することにより、この第2のバイポーラトランジスタ等
の貫通電流を防止することができ、かつ消費電流を低減
することができる効果がある。
に、第2のバイポーラトランジスタのベース寄生容量等
の充電電荷を急速に放電させるMOSトランジスタを設
け、かつ第1の抵抗の値を第2のバイポーラトランジス
タがオン・オフ駆動できる範囲で極力大きくする構成と
することにより、この第2のバイポーラトランジスタ等
の貫通電流を防止することができ、かつ消費電流を低減
することができる効果がある。
第1図は本発明の一実施例を示す回路図、第2図は従来
の出力回路の一例を示す回路図である。 D、、D2・・・ショットキバリアダイオード、Ml・
・・MOSトランジスタ、Q1〜Q4・・・バイポーラ
トランジスタ、R1−R4・・・抵抗。
の出力回路の一例を示す回路図である。 D、、D2・・・ショットキバリアダイオード、Ml・
・・MOSトランジスタ、Q1〜Q4・・・バイポーラ
トランジスタ、R1−R4・・・抵抗。
Claims (1)
- ベースを信号入力端子と接続し入力信号が第1のレベル
のときオンとなる第1のバイポーラトランジスタと、こ
の第1のバイポーラトランジスタのエミッタと接地端子
との間に接続された第1の抵抗と、前記第1のバイポー
ラトランジスタのコレクタと電源供給端子との間に接続
された第2の抵抗と、ベースを前記第1のバイポーラト
ランジスタのエミッタと接続しエミッタを前記接地端子
と接続しコレクタを信号出力端子と接続して前記第1の
バイポーラトランジスタがオンのときオンとなる第2の
バイポーラトランジスタと、エミッタを前記信号出力端
子と接続しベースに前記第1のバイポーラトランジスタ
のコレクタ電圧と同相の電圧を入力して前記第1のバイ
ポーラトランジスタがオンのときオフとなる第3のバイ
ポーラトランジスタと、ゲートを前記第1のバイポーラ
トランジスタのコレクタと接続しソースを前記接地端子
と接続しドレインを前記第1のバイポーラトランジスタ
のエミッタと接続して前記第1のバイポーラトランジス
タがオフのときオンとなるMOSトランジスタとを有す
ることを特徴とする出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63258717A JPH02105623A (ja) | 1988-10-13 | 1988-10-13 | 出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63258717A JPH02105623A (ja) | 1988-10-13 | 1988-10-13 | 出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02105623A true JPH02105623A (ja) | 1990-04-18 |
Family
ID=17324113
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63258717A Pending JPH02105623A (ja) | 1988-10-13 | 1988-10-13 | 出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02105623A (ja) |
-
1988
- 1988-10-13 JP JP63258717A patent/JPH02105623A/ja active Pending
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