JPH02105623A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH02105623A JPH02105623A JP63258717A JP25871788A JPH02105623A JP H02105623 A JPH02105623 A JP H02105623A JP 63258717 A JP63258717 A JP 63258717A JP 25871788 A JP25871788 A JP 25871788A JP H02105623 A JPH02105623 A JP H02105623A
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- turned
- transistor
- emitter
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 abstract description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 230000004888 barrier function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特にＴＴＬ回路の出力段に用
いられるトーテムポール型の出力回路に関する。
いられるトーテムポール型の出力回路に関する。
従来、この種の出力回路は、−例として第２図に示すよ
うに、ベースを信号入力端子Ｔ、と接続し入力信号ＩＮ
が高レベルのときオンとなるＮＰＮ型の第１のバイポー
ラトランジスタＱ１と、このバイポーラトランジスタＱ
ｌのエミッタと接地端子との間に接続された第１の抵抗
Ｒ１と、バイポーラトランジスタＱ１のコレクタと電源
供給端子（電源電圧Ｖ。。）との間に接続された第２の
抵抗Ｒ２と、ベースをバイポーラトランジスタＱｌのエ
ミッタと接続しエミッタを接地端子と接続しコレクタを
信号出力端子Ｔｏと接続してバイポーラトランジスタＱ
ｌがオンのときオンとなるＮＰＮ型の第２のバイポーラ
トランジスタＱ２と、エミッタを出力端子Ｔｏと接続し
ベースにバイポーラトランジスタＱ１のコレクタ電圧と
同相の電圧を入力してバイポーラトランジスタＱ】がオ
ンとのときオフとなるＮＰＮ型の第３のバイポーラトラ
ンジスタＱ３と、ベースをバイポーラトランジスタＱ１
のコレクタと接続しエミッタをバイポーラトランジスタ
Ｑ３のベースと接続しコレクタをバイポーラトランジス
タＱ３のコレクタと接続してバイポーラトランジスタＱ
３とダーリントン接続を組むＮＰＮ型の第４のバイポー
ラトランジスタＱ４と、バイポーラトランジスタＱ３の
ベース、エミッタ間に直列接続された第３抗Ｒ３及び第
１のショットキバリアダイオードＤ１と、バイポーラト
ランジスタＱ３のコレクタと電源供給端子（Ｖｃｃ）と
の間に直列接続された第４の抵抗Ｒ４及び第２のショッ
トキバリアダイオードＤ２とを有する構成となっていた
。
うに、ベースを信号入力端子Ｔ、と接続し入力信号ＩＮ
が高レベルのときオンとなるＮＰＮ型の第１のバイポー
ラトランジスタＱ１と、このバイポーラトランジスタＱ
ｌのエミッタと接地端子との間に接続された第１の抵抗
Ｒ１と、バイポーラトランジスタＱ１のコレクタと電源
供給端子（電源電圧Ｖ。。）との間に接続された第２の
抵抗Ｒ２と、ベースをバイポーラトランジスタＱｌのエ
ミッタと接続しエミッタを接地端子と接続しコレクタを
信号出力端子Ｔｏと接続してバイポーラトランジスタＱ
ｌがオンのときオンとなるＮＰＮ型の第２のバイポーラ
トランジスタＱ２と、エミッタを出力端子Ｔｏと接続し
ベースにバイポーラトランジスタＱ１のコレクタ電圧と
同相の電圧を入力してバイポーラトランジスタＱ】がオ
ンとのときオフとなるＮＰＮ型の第３のバイポーラトラ
ンジスタＱ３と、ベースをバイポーラトランジスタＱ１
のコレクタと接続しエミッタをバイポーラトランジスタ
Ｑ３のベースと接続しコレクタをバイポーラトランジス
タＱ３のコレクタと接続してバイポーラトランジスタＱ
３とダーリントン接続を組むＮＰＮ型の第４のバイポー
ラトランジスタＱ４と、バイポーラトランジスタＱ３の
ベース、エミッタ間に直列接続された第３抗Ｒ３及び第
１のショットキバリアダイオードＤ１と、バイポーラト
ランジスタＱ３のコレクタと電源供給端子（Ｖｃｃ）と
の間に直列接続された第４の抵抗Ｒ４及び第２のショッ
トキバリアダイオードＤ２とを有する構成となっていた
。
この出力回路は、入力信号ＩＮが高レベルのときは、バ
ボーラトランジスタＱｌがオンとなってバイポーラトラ
ンジスタＱ２がオン、バイポーラトランジスタＱ３．Ｑ
４がオフとなり、出力信号ＯＵＴが低レベルとなる。
ボーラトランジスタＱｌがオンとなってバイポーラトラ
ンジスタＱ２がオン、バイポーラトランジスタＱ３．Ｑ
４がオフとなり、出力信号ＯＵＴが低レベルとなる。
また、入力信号ＩＮが低レベルのときは、バイポーラト
ランジスタＱ１がオフとなってバイポーラトランジスタ
Ｑ２がオフ、バイポーラトランジスタＱ３．Ｑ４はオン
となり、出力信号ＯＵＴが高レベルとなる。
ランジスタＱ１がオフとなってバイポーラトランジスタ
Ｑ２がオフ、バイポーラトランジスタＱ３．Ｑ４はオン
となり、出力信号ＯＵＴが高レベルとなる。
入力信号ＩＮが高レベルから低レベルへ変化し、バイポ
ーラトランジスタＱ２をオンがらオフへ変化させる遷移
状態において、バイポーラトランジスタＱ２のベース電
圧を降下させるためには、バイポーラトランジスタＱ２
のベース入力容量等に充電された電荷を抵抗Ｒ１を介し
て放電する必要があるが、この時抵抗Ｒ１の値が大きい
と時定数が上昇してバイポーラトランジスタＱ２のベー
ス電圧の降下速度は遅くなり、バイポーラトランジスタ
Ｑ２がオフとなる前にバイポーラトランジスタＱ３がオ
ン状態となれば電源（Ｖｃｃ）がらバイポーラトランジ
スタＱ２．Ｑ３に電流が貫通する。
ーラトランジスタＱ２をオンがらオフへ変化させる遷移
状態において、バイポーラトランジスタＱ２のベース電
圧を降下させるためには、バイポーラトランジスタＱ２
のベース入力容量等に充電された電荷を抵抗Ｒ１を介し
て放電する必要があるが、この時抵抗Ｒ１の値が大きい
と時定数が上昇してバイポーラトランジスタＱ２のベー
ス電圧の降下速度は遅くなり、バイポーラトランジスタ
Ｑ２がオフとなる前にバイポーラトランジスタＱ３がオ
ン状態となれば電源（Ｖｃｃ）がらバイポーラトランジ
スタＱ２．Ｑ３に電流が貫通する。
これを防ぐためには抵抗Ｒ１の値を小さくし、時定数を
小さくすることが必要である。ここでバイポーラトラン
ジスタＱ２がオンのとき、バイポーラトランジスタＱ１
のエミッタ電流ＩＥ！は下式％式％ 但し、Ｖｐ２はバイポーラトランジスタＱ２のベース・
エミッタ間順方向電圧、Ｒ１は抵抗Ｒ１の抵抗値、また
ＩＢ２はバイポーラトランジスタＱ２のベース及びベー
ス・コレクタ間のショットキ・クランプダイオードを流
れる電流である。
小さくすることが必要である。ここでバイポーラトラン
ジスタＱ２がオンのとき、バイポーラトランジスタＱ１
のエミッタ電流ＩＥ！は下式％式％ 但し、Ｖｐ２はバイポーラトランジスタＱ２のベース・
エミッタ間順方向電圧、Ｒ１は抵抗Ｒ１の抵抗値、また
ＩＢ２はバイポーラトランジスタＱ２のベース及びベー
ス・コレクタ間のショットキ・クランプダイオードを流
れる電流である。
即ち抵抗値Ｒ１の低下に伴い電流ＩＥＩは増大する。こ
の電流ＩＥＩはバイポーラトランジスタＱ２を駆動でき
ればよく、それ以上の電流は無駄な消費電力となるため
、抵抗値Ｒ１はバイポーラトランジスタＱ２を駆動でき
る範囲でなるべく大きいことが望ましい。
の電流ＩＥＩはバイポーラトランジスタＱ２を駆動でき
ればよく、それ以上の電流は無駄な消費電力となるため
、抵抗値Ｒ１はバイポーラトランジスタＱ２を駆動でき
る範囲でなるべく大きいことが望ましい。
上述した従来の出力回路は、入力信号ＩＮの高レベルか
ら低レベルへの遷移時に、バイポーラトランジスタＱ２
のベース入力容量等の充電電荷を抵抗Ｒ，を介して放電
する構成となっているので、抵抗Ｒ１の値が大きいとバ
イポーラトランジスタＱｚ、Ｑ３に貫通電流が流れ、こ
れを防止しようとして抵抗Ｒ，の値を小さくすると消費
電流が増大するという欠点がある。
ら低レベルへの遷移時に、バイポーラトランジスタＱ２
のベース入力容量等の充電電荷を抵抗Ｒ，を介して放電
する構成となっているので、抵抗Ｒ１の値が大きいとバ
イポーラトランジスタＱｚ、Ｑ３に貫通電流が流れ、こ
れを防止しようとして抵抗Ｒ，の値を小さくすると消費
電流が増大するという欠点がある。
本発明の目的は、貫通電流を防止すると共に消費電流を
低減することができる出力回路を提供することにある。
低減することができる出力回路を提供することにある。
本発明の出力回路は、ベースを信号入力端子と接続し入
力信号が第１のレベルのときオンとなる第１のバイポー
ラトランジスタと、この第１のバイポーラトランジスタ
のエミッタと接地端子との間に接続された第１の抵抗と
、前記第１のバイポーラトランジスタのコレクタと電源
供給端子との間に接続された第２の抵抗と、ベースを前
記第１のバイポーラトランジスタのエミッタと接続しエ
ミッタを前記接地端子と接続しコレクタを信号出力端子
と接続して前記第１のバイポーラトランジスタがオンの
ときオンとなる第２のバイポーラトランジスタと、エミ
ッタを前記信号出力端子と接続しベースに前記第１のバ
イポーラトランジスタのコレクタ電圧と同相の電圧を入
力して前記第１のバイポーラトランジスタがオンのとき
オフとなる第３のバイポーラトランジスタと、ゲートを
前記第１のバイポーラトランジスタのコレクタと接続し
ソースを前記接地端子と接続しドレインを前記第１のバ
イポーラトランジスタのエミッタと接続して前記第１の
バイポーラトランジスタがオフのときオンとなるＭＯＳ
トランジスタとを有している。
力信号が第１のレベルのときオンとなる第１のバイポー
ラトランジスタと、この第１のバイポーラトランジスタ
のエミッタと接地端子との間に接続された第１の抵抗と
、前記第１のバイポーラトランジスタのコレクタと電源
供給端子との間に接続された第２の抵抗と、ベースを前
記第１のバイポーラトランジスタのエミッタと接続しエ
ミッタを前記接地端子と接続しコレクタを信号出力端子
と接続して前記第１のバイポーラトランジスタがオンの
ときオンとなる第２のバイポーラトランジスタと、エミ
ッタを前記信号出力端子と接続しベースに前記第１のバ
イポーラトランジスタのコレクタ電圧と同相の電圧を入
力して前記第１のバイポーラトランジスタがオンのとき
オフとなる第３のバイポーラトランジスタと、ゲートを
前記第１のバイポーラトランジスタのコレクタと接続し
ソースを前記接地端子と接続しドレインを前記第１のバ
イポーラトランジスタのエミッタと接続して前記第１の
バイポーラトランジスタがオフのときオンとなるＭＯＳ
トランジスタとを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例が第２図に示された従来の出力回路を相違す
る点は、ゲートを第１のバイポーラトランジスタＱｌの
コレクタと接続しソースを接地端子と接続しドレインを
第１のバイポーラトランジスタＱｌのエミッタと接続し
て第１のバイポーラトランジスタＱ１がオフのときオン
となるＮチャネルのＭｏＳトランジスタＭｌを設け、か
つ抵抗Ｒ，の値をバイポーラトランジスタＱ２のオン・
オフ駆動ができる範囲で可能な限り大きくした点にある
。
る点は、ゲートを第１のバイポーラトランジスタＱｌの
コレクタと接続しソースを接地端子と接続しドレインを
第１のバイポーラトランジスタＱｌのエミッタと接続し
て第１のバイポーラトランジスタＱ１がオフのときオン
となるＮチャネルのＭｏＳトランジスタＭｌを設け、か
つ抵抗Ｒ，の値をバイポーラトランジスタＱ２のオン・
オフ駆動ができる範囲で可能な限り大きくした点にある
。
次に、この実施例の動作について説明する。
入力信号ＩＮのレベルに応じてバイポーラトランジスタ
Ｑｌ〜Ｑ４はオン・オフするが、このオン・オフ動作は
従来の出力回路と同様であるのでこの説明は省略する。
Ｑｌ〜Ｑ４はオン・オフするが、このオン・オフ動作は
従来の出力回路と同様であるのでこの説明は省略する。
ＭＯＳトランジスタＭ１は、入力信号ＩＮが高レベルの
ときには、バイポーラトランジスタＱｌがオンとなり、
このバイポーラトランジスタＱｌのコレクタ電圧が低下
するのでオフ状態となっている。
ときには、バイポーラトランジスタＱｌがオンとなり、
このバイポーラトランジスタＱｌのコレクタ電圧が低下
するのでオフ状態となっている。
入力信号ＩＮが低レベルに変化するとバイポーラトラン
ジスタＱｌはオフとなり、このバイポーラトランジスタ
Ｑ１のコレクタ電圧が上昇するので、ＭＯＳトランジス
タＭｔはオン状態となる。
ジスタＱｌはオフとなり、このバイポーラトランジスタ
Ｑ１のコレクタ電圧が上昇するので、ＭＯＳトランジス
タＭｔはオン状態となる。
従って、入力信号ＩＮが高レベルのときにバイポーラト
ランジスタＱ２のベース入力容量等に充電された電荷が
ＭＯＳトランジスタＭ１と抵抗Ｒ１とにより急速に放電
されバイポーラトランジスタＱ２を素速くオフ状態とす
るので、バイポーラトランジスタＱ３がオンとなるとき
にはバイポーラトランジスタＱ２はオフとなっており、
貫通電流を防止することができる。
ランジスタＱ２のベース入力容量等に充電された電荷が
ＭＯＳトランジスタＭ１と抵抗Ｒ１とにより急速に放電
されバイポーラトランジスタＱ２を素速くオフ状態とす
るので、バイポーラトランジスタＱ３がオンとなるとき
にはバイポーラトランジスタＱ２はオフとなっており、
貫通電流を防止することができる。
また、抵抗Ｒ１はバイポーラトランジスタＱ２をオン・
オフ駆動するのに十分な範囲で極力太きい値となってい
るので、無駄な消費電流が少なくなり、全体の消費電流
を低減することができる。
オフ駆動するのに十分な範囲で極力太きい値となってい
るので、無駄な消費電流が少なくなり、全体の消費電流
を低減することができる。
以上説明したように本発明は、入力信号のレベル遷移時
に、第２のバイポーラトランジスタのベース寄生容量等
の充電電荷を急速に放電させるＭＯＳトランジスタを設
け、かつ第１の抵抗の値を第２のバイポーラトランジス
タがオン・オフ駆動できる範囲で極力大きくする構成と
することにより、この第２のバイポーラトランジスタ等
の貫通電流を防止することができ、かつ消費電流を低減
することができる効果がある。
に、第２のバイポーラトランジスタのベース寄生容量等
の充電電荷を急速に放電させるＭＯＳトランジスタを設
け、かつ第１の抵抗の値を第２のバイポーラトランジス
タがオン・オフ駆動できる範囲で極力大きくする構成と
することにより、この第２のバイポーラトランジスタ等
の貫通電流を防止することができ、かつ消費電流を低減
することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の出力回路の一例を示す回路図である。 Ｄ、、Ｄ２・・・ショットキバリアダイオード、Ｍｌ・
・・ＭＯＳトランジスタ、Ｑ１〜Ｑ４・・・バイポーラ
トランジスタ、Ｒ１−Ｒ４・・・抵抗。
の出力回路の一例を示す回路図である。 Ｄ、、Ｄ２・・・ショットキバリアダイオード、Ｍｌ・
・・ＭＯＳトランジスタ、Ｑ１〜Ｑ４・・・バイポーラ
トランジスタ、Ｒ１−Ｒ４・・・抵抗。
Claims (1)
- ベースを信号入力端子と接続し入力信号が第１のレベル
のときオンとなる第１のバイポーラトランジスタと、こ
の第１のバイポーラトランジスタのエミッタと接地端子
との間に接続された第１の抵抗と、前記第１のバイポー
ラトランジスタのコレクタと電源供給端子との間に接続
された第２の抵抗と、ベースを前記第１のバイポーラト
ランジスタのエミッタと接続しエミッタを前記接地端子
と接続しコレクタを信号出力端子と接続して前記第１の
バイポーラトランジスタがオンのときオンとなる第２の
バイポーラトランジスタと、エミッタを前記信号出力端
子と接続しベースに前記第１のバイポーラトランジスタ
のコレクタ電圧と同相の電圧を入力して前記第１のバイ
ポーラトランジスタがオンのときオフとなる第３のバイ
ポーラトランジスタと、ゲートを前記第１のバイポーラ
トランジスタのコレクタと接続しソースを前記接地端子
と接続しドレインを前記第１のバイポーラトランジスタ
のエミッタと接続して前記第１のバイポーラトランジス
タがオフのときオンとなるＭＯＳトランジスタとを有す
ることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258717A JPH02105623A (ja) | 1988-10-13 | 1988-10-13 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258717A JPH02105623A (ja) | 1988-10-13 | 1988-10-13 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105623A true JPH02105623A (ja) | 1990-04-18 |
Family
ID=17324113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258717A Pending JPH02105623A (ja) | 1988-10-13 | 1988-10-13 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105623A (ja) |
-
1988
- 1988-10-13 JP JP63258717A patent/JPH02105623A/ja active Pending
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