JPH0548427A - 出力バツフア回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＯＳレベルの入力信号に応じたＴＴＬレベ
ルの出力信号を出力する出力バッファ回路において、素
子数を減らし、かつスイッチング速度を向上させ、さら
に消費電力の軽減を図る。 【構成】 第２のバイポーラトランジスタ５４を駆動す
るために、入力信号Ｓｉｎに基づきオン・オフ動作して
第１の電源電流Ｉｄ１を第２のバイポーラトランジスタ
５４のベースへ供給する第１のＦＥＴであるＰＭＯＳ８
１ａと、入力信号Ｓｉｎに基づきオン・オフ動作して第
２の電源電流Ｉｄ２を第１の電源電流Ｉｄ１に重畳して
第２のバイポーラトランジスタ５４のベースへ供給する
第２のＦＥＴであるＰＭＯＳ８２ａと、出力信号Ｓｏｕ
ｔに基づきオン・オフ動作して第２の電源電流Ｉｄ２を
スイッチングする第３のＦＥＴであるＮＭＯＳ８２ｂと
を、少なくとも設けて出力バッファ回路を構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばバイポーラ・Ｃ
ＭＯＳ複合回路（以下，ＢｉＣＭＯＳ回路という）等か
らのＭＯＳレベルの入力をＴＴＬレベルに変換して出力
する出力バッファ回路に関するものである。

【０００２】

【従来の技術】従来技術例としてＩＥＥＥ １９８６
Ｃｕｓｔｕｍ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ
Ｃｏｎｆｅｒｅｎｃｅ，ｐ．６３−ｐ．６６に記載され
る技術があった。以下、その構成を図を用いて説明す
る。

【０００３】図２は、従来の出力バッファ回路の一構成
例を示す回路図である。

【０００４】この出力バッファ回路は、例えばＢＩＣＭ
ＯＳ回路とＴＴＬ回路のインタフェースとして用いられ
る単電源型ＴＴＬ出力バッファ回路であり、入力信号Ｓ
ＩＮ入力用の入力端子１と出力信号ＳＯＵＴ出力用の出
力端子２を有し、入力端子１及び出力端子２間には、出
力部１０及び制御部２０を備えている。

【０００５】出力部１０は、制御部２０の出力に基づき
制御されてＭＯＳレベルの入力信号ＳＩＮに応じたＴＴ
Ｌレベルの出力信号ＳＯＵＴを出力する回路であり、電
源電位ＶＤＤ及び出力端子２間に直列接続された抵抗１
１、ＮＰＮ型バイポーラトランジスタ１２、及び順方向
のダイオード１３と、出力端子２及び接地ＧＮＤ間に接
続されたＮＰＮ型バイポーラトランジスタ１４とを有し
ている。

【０００６】制御部２０は、入力信号ＳＩＮに基づき出
力部１０を制御する回路であり、入力端子１に接続され
たインバータ２１と、バイポーラトランジスタ１４のベ
ース側にダーリントン接続されたＮＰＮ型バイポーラト
ランジスタ２２と、入力端子１に接続されたインバータ
２３とを有している。

【０００７】インバータ２１は、バイポーラトランジス
タ１２を駆動するための回路であり、電源電位ＶＤＤ及
びＧＮＤ間に直列接続されたＰチャネル型ＭＯＳＦＥＴ
（以下、ＰＭＯＳという）２１ａとＮチャネル型ＭＯＳ
ＦＥＴ（以下、ＮＭＯＳという）２１ｂで構成されてい
る。

【０００８】バイポーラトランジスタ２２は、バイポー
ラトランジスタ１４を駆動するものであり、そのベース
には接地ＧＮＤとの間にバイアス抵抗２４が接続されて
いる。

【０００９】インバータ２３は、入力信号ＳＩＮに基づ
きバイポーラトランジスタ２２へ駆動出力を供給するた
めのものであり、電源電位ＶＤＤ及びＧＮＤ間に直列接
続されたＰＭＯＳ２３ａとＮＭＯＳ２３ｂで構成されて
いる。

【００１０】インバータ２３の出力側には、インバータ
２３の出力によりオン・オフ動作して電源電位ＶＤＤか
らの電源電流をバイポーラトランジスタ２２のベースへ
流すプルアップ用のＰＭＯＳ２５と、インバータ２３の
出力によりＰＭＯＳ２５と相補的にオン・オフ動作して
オン時にバイポーラトランジスタ２２のベース電荷を引
き抜くプルダウン用のＮＭＯＳ２６とが接続されてい
る。さらに、インバータ２３の出力側には、インバータ
２３の出力によりオン・オフ動作してオン時にバイポー
ラトランジスタ１４のベース電荷を引き抜くプルダウン
用のＮＭＯＳ２７が接続されている。

【００１１】また、ＰＭＯＳ２５とバイポーラトランジ
スタ２２の間には、抵抗２８、順方向のダイオード２９
が直列接続されている。さらに、抵抗２８及びダイオー
ド２９の接続点とバイポーラトランジスタ１４の出力側
の間には、クランプ回路３０が接続されている。クラン
プ回路３０は、ＮＰＮ型バイポーラトランジスタ３０
ａ、ダイオード３０ｂ、及び抵抗３０ｃ，３０ｄで構成
されている。

【００１２】次に、動作を説明する。

【００１３】例えば入力端子１へ入力されるＭＯＳレベ
ルの入力信号ＳＩＮがＬｏｗレベルとなると、インバー
タ２１の出力はＨｉｇｈレベルとなり、バイポーラトラ
ンジスタ１２がオンし、ダイオード１３もオンする。こ
の時、インバータ２３の出力はＨｉｇｈレベルとなり、
ＰＭＯＳ２５がオフ、ＮＭＯＳ２６がオンして、バイポ
ーラトランジスタ２２がオフし、ＮＭＯＳ２７がオンす
るので、バイポーラトランジスタ１４がオフする。従っ
て、出力端子２から出力されるＴＴＬレベルの出力信号
ＳＯＵＴは、Ｈｉｇｈレベルとなる。

【００１４】一方、入力端子１へＨｉｇｈレベルの入力
信号ＳＩＮが入力されると、インバータ２１の出力はＬ
ｏｗレベルとなり、バイポーラトランジスタ１２がオフ
する。この時、インバータ２３の出力はＬｏｗレベルと
なり、ＰＭＯＳ２５がオン、ＮＭＯＳ２６がオフして、
バイポーラトランジスタ２２がオンし、またＮＭＯＳ２
７がオフする。よって、バイポーラトランジスタ１４が
オンし、ＴＴＬレベルの出力信号ＳＯＵＴは、Ｌｏｗレ
ベルとなる。バイポーラトランジスタ１４がオンした
後、その出力側電位（コレクタ電位）がある電圧以下に
なると、クランプ回路３０により抵抗２８とダイオード
２９の接続点の電圧が、バイポーラトランジスタ１４の
駆動経路中のダイオード２９、バイポーラトランジスタ
２２及びバイポーラトランジスタ１４をすべてオンさせ
るのに必要な電圧以下となり、バイポーラトランジスタ
１４が結果的にオフする。

【００１５】以上説明した従来のＴＴＬ出力バッファ回
路では、出力部１０の出力をバイポーラトランジスタ１
２，１４を駆動させることにより得ており、かつバイポ
ーラトランジスタ１４をバイポーラトランジスタ２２を
用いて駆動しているため、ＭＯＳレベルからＴＴＬレベ
ルへのレベル変換が行えるに加え、高い負荷駆動能力を
実現できるという利点が得られる。

【００１６】

【発明が解決しようとする課題】しかしながら、上記構
成の出力バッファ回路では、次のような課題があった。 （Ａ） 例えば図２に示すような従来の出力バッファ回
路では、バイポーラトランジスタ１４を効率良く駆動す
るためにその駆動をバイポーラトランジスタ２２を用い
て行っている。ところが、バイポーラトランジスタ２２
を駆動させるために、インバータ２３が必要であるのに
加えて、バイポーラトランジスタ２２のベース電流供給
経路上のＰＭＯＳ２５、ＮＭＯＳ２６及びバイアス抵抗
２４などの素子を必要とし、回路全体の構成を複雑に
し、かつ素子数の増加をもたらし、集積化に支障を来し
たり、製造コストの増大を招いたりしてしまう。

【００１７】（Ｂ） さらには、バイポーラトランジス
タ１４がオンする時、即ち出力信号ＳＯＵＴがＬｏｗレ
ベルに立ち下がる時、ＰＭＯＳ２５、ダイオード２９、
及びバイポーラトランジスタ１４がオン状態となること
が必要であり、それによる遅延が結局バイポーラトラン
ジスタ１４のオン動作を遅らせ、出力信号ＳＯＵＴの立
ち下がり時間を遅らせてしまう。

【００１８】本発明は、前記従来技術が持っていた課題
として、回路構成が複雑で素子数が多い点、出力信号の
立ち下がり時間が遅い点について解決した出力バッファ
回路を提供するものである。

【００１９】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、電源に直列接続された第１及び第２
のバイポーラトランジスタを有し該第１及び第２のバイ
ポーラトランジスタ間からＭＯＳレベルの入力信号に応
じたＴＴＬレベルの出力信号を出力する出力部と、前記
入力信号に基づき前記第１及び第２のバイポーラトラン
ジスタのベース制御を行う制御部とを備えた出力バッフ
ァ回路において、前記制御部をそれぞれ以下のように構
成したものである。

【００２０】即ち、前記制御部は、前記入力信号に基づ
きオン・オフ動作して第１の電源電流を前記第２のバイ
ポーラトランジスタのベースへ供給する第１のＦＥＴ
と、前記入力信号に基づきオン・オフ動作して第２の電
源電流を前記第１の電源電流に重畳して前記第２のバイ
ポーラトランジスタのベースへ供給する第２のＦＥＴ
と、前記出力信号に基づきオン・オフ動作して前記第２
の電源電流をスイッチングする第３のＦＥＴとを、少な
くとも設けて構成している。

【００２１】第２の発明は、前記第１の発明において、
前記出力部及び前記制御部を以下のように構成したもの
である。

【００２２】即ち、前記出力部は、少なくとも抵抗、第
１のバイポーラトランジスタ、順方向の第１のダイオー
ド、出力端子、及び第２のバイポーラトランジスタを電
源に直列接続して構成している。

【００２３】前記制御部は、前記電源に接続され前記入
力信号を駆動して前記第１のバイポーラトランジスタを
ベース制御する直列接続されたＰ型ＦＥＴ及びＮ型ＦＥ
Ｔからなる１個または複数のインバータと、前記電源に
接続され前記入力信号によりゲート制御される第１のＦ
ＥＴ、及び前記第１のＦＥＴと前記第２のバイポーラト
ランジスタのベースとの間に直列接続された分圧抵抗
と、前記電源に接続され前記入力信号によりゲート制御
される第２のＦＥＴ、及び前記第１のバイポーラトラン
ジスタの出力電位によりゲート制御され前記第２のＦＥ
Ｔと前記第２のバイポーラトランジスタのベースとの間
に直列接続された第３のＦＥＴと、前記分圧抵抗と前記
第２のバイポーラトランジスタの出力側との間に順方向
に接続された第２のダイオードと、前記第２のバイポー
ラトランジスタのベースに接続され前記入力信号により
ゲート制御されるプルダウン用の第４のＦＥＴとを、少
なくとも設けて構成している。

【００２４】

【作用】本発明によれば、以上のように出力バッファ回
路を構成したので、前記第１のＦＥＴは、前記入力信号
に基づき前記電源からの第１の電源電流を前記第２のバ
イポーラトランジスタのベースへ供給するように働く。
また、前記第２のＦＥＴは、前記入力信号に基づき前記
電源からの第２の電源電流を前記第１の電源電流に重畳
して前記第２のバイポーラトランジスタのベースへ供給
するように働く。これにより、前記入力信号に基づいて
前記第１及び第２の電源電流が前記第２のバイポーラト
ランジスタのベースにベース電流として供給され、電流
量及び流入前の段数等の点から前記第２のバイポーラト
ランジスタが高速でスイッチング動作する。

【００２５】前記第３のＦＥＴは、前記出力信号に基づ
き前記第２のＦＥＴからの第２の電源電流のスイッチン
グを行い、前記第２の電源電流の前記第２のバイポーラ
トランジスタのベースへの供給を制御する。

【００２６】これにより、例えば前記第１及び第２のバ
イポーラトランジスタの動作によって前記出力信号が変
化すると、その変動に基づいて前記第３のＦＥＴがゲー
ト制御され、前記第２の電源電流の遮断、導通あるいは
電流量の調整等が行われる。特に、第２の発明によれ
ば、前記第１のバイポーラトランジスタ及び前記第１の
ダイオード間の電位に基づき前記第３のＦＥＴをゲート
制御するようにしたので、前記第３のＦＥＴによる前記
第２の電源電流のスイッチングにおける動作特性を最適
化できる。また、前記第２のダイオードは、クランプ機
能を司る素子として働く。

【００２７】従って、前記課題を解決できるのである。

【００２８】

【実施例】図１は、本発明の実施例を示す出力バッファ
回路の回路図である。

【００２９】この出力バッファ回路は、例えばＢｉＣＭ
ＯＳ回路とＴＴＬ回路のインタフェースとして用いられ
る単電源型ＴＴＬ出力バッファ回路であり、入力信号Ｓ
ｉｎ入力用の入力端子４１と出力信号Ｓｏｕｔ出力用の
出力端子４２を有し、入力端子４１及び出力端子４２間
には、出力部５０及び制御部６０を備えている。

【００３０】出力部５０は、制御部６０の出力に基づき
制御されＭＯＳレベルの入力信号Ｓｉｎに応じたＴＴＬ
レベルの出力信号Ｓｏｕｔを出力する回路であり、電源
電位ＶＤＤに一端が接続された抵抗５１と、抵抗５１の
他端にコレクタが接続された第１のＮＰＮ型バイポーラ
トランジスタ５２と、バイポーラトランジスタ５２のエ
ミッタにアノードが接続されカソードが出力端子４２に
接続された第１のダイオード５３と、出力端子４２にコ
レクタが接続されエミッタが接地ＧＮＤに接続された第
２のＮＰＮ型バイポーラトランジスタ５４とを有してい
る。

【００３１】制御部６０は、入力信号Ｓｉｎに基づき出
力部５０を制御する回路であり、入力端子４１及び出力
部５０間にそれぞれ設けられた第１の駆動回路７０及び
第２の駆動回路８０を有している。

【００３２】第１の駆動回路７０は、入力信号Ｓｉｎに
基づき第１のバイポーラトランジスタ５２へベース電流
を供給してこれを駆動・制御する回路であり、入力端子
４１及びバイポーラトランジスタ５２のベース間に縦続
接続されたインバータ７１及びインバータ７２で構成さ
れている。インバータ７１は、電源電位ＶＤＤ及びＧＮ
Ｄ間に直列接続されたＰＭＯＳ７１ａとＮＭＯＳ７１ｂ
で構成され、インバータ７２は、同じく電源電位ＶＤＤ
及びＧＮＤ間に直列接続されたＰＭＯＳ７２ａとＮＭＯ
Ｓ７２ｂで構成されている。

【００３３】第２の駆動回路８０は、入力信号Ｓｉｎに
基づき第２のバイポーラトランジスタ５４を駆動する回
路であり、入力端子４１にそれぞれ接続された第１の電
流供給手段８１、第２の電流供給手段８２、及びＮＭＯ
Ｓ８３を有している。

【００３４】第１の電流供給手段８１は、入力信号Ｓｉ
ｎに基づき電源電位ＶＤＤからの第１の電源電流Ｉｄ１
を、第２のバイポーラトランジスタ５４のベースへ供給
すると共に、クランプ作用によりそのベースへの過剰な
電流供給を阻止する機能を有し、第１のＦＥＴであるＰ
ＭＯＳ８１ａ、分圧抵抗８１ｂ，８１ｃ、及び第２のダ
イオード８１ｄで構成されている。ＰＭＯＳ８１ａは、
ゲートが入力端子４１に、ソースが電源電位ＶＤＤにそ
れぞれ接続されており、分圧抵抗８１ｂ，８１ｃは、Ｐ
ＭＯＳ８１ａのドレイン及びバイポーラトランジスタ５
４のベース間に直列接続されている。また第２のダイオ
ード８１ｄは、クランプ回路として機能するもので、ア
ノードが分圧抵抗８１ｂ，８１ｃの接続点に、カソード
が第２のバイポーラトランジスタ５４のコレクタ側に接
続されている。

【００３５】第２の電流供給手段８２は、入力信号Ｓｉ
ｎに基づきかつ出力信号Ｓｏｕｔの信号レベルに応じ
て、電源電位ＶＤＤからの第２の電源電流Ｉｄ２を第１
の電源電流Ｉｄ１に重畳して第２のバイポーラトランジ
スタ５４のベースへ供給する回路であり、第２のＦＥＴ
であるＰＭＯＳ８２ａと第３のＦＥＴであるＮＭＯＳ８
２ｂを有している。ＰＭＯＳ８２ａは、ゲートが入力端
子４１に、ソースが電源電位ＶＤＤにそれぞれ接続され
ており、ＮＭＯＳ８２ｂは、ゲートが第１のバイポーラ
トランジスタ５２のエミッタと第１のダイオード５３の
アノードとの接続点に接続され、ドレインがＰＭＯＳ８
２ａのドレインに接続され、ソースが第２のバイポーラ
トランジスタ５４のベースに接続されている。

【００３６】ＮＭＯＳ８３は、プルダウン用の第４のＦ
ＥＴに相当し、入力信号Ｓｉｎに基づきオン・オフ動作
して、第２のバイポーラトランジスタ５４のベース電荷
を引き抜くもので、ゲートが入力端子４１に接続され、
ドレインが第２のバイポーラトランジスタ５４のベース
に、ソースが接地ＧＮＤにそれぞれ接続されている。

【００３７】次に、動作を説明する。

【００３８】入力端子４１へ入力されるＭＯＳレベルの
入力信号ＳｉｎがＨｉｇｈレベルになると、第１の駆動
回路７０で、ＰＭＯＳ７１ａがオフ、ＮＭＯＳ７１ｂが
オンするためインバータ７１の出力がＬｏｗレベルとな
り、従ってＰＭＯＳ７２ａがオン、ＮＭＯＳ７２ｂがオ
フしてインバータ７２の出力がＨｉｇｈレベルとなる。
このインバータ７２のＨｉｇｈレベルの出力により、第
１のバイポーラトランジスタ５２がオンし、第１のダイ
オード５３がオンして、出力信号ＳｏｕｔがＴＴＬのＨ
ｉｇｈレベル出力となる。この時、第２の駆動回路８０
では、第１の電流供給手段８１のＰＭＯＳ８１ａがオフ
し、第２の電流供給手段８２でＰＭＯＳ８２ａがオフし
て、ＮＭＯＳ８３がオンする。よって、第２のバイポー
ラトランジスタ５４のベース電荷がＮＭＯＳ８３を介し
て接地ＧＮＤ側に引き抜かれ、第２のバイポーラトラン
ジスタ５４はオフする。

【００３９】一方、入力端子４１へ入力されるＭＯＳレ
ベルの入力信号ＳｉｎがＬｏｗレベルになると、第１の
駆動回路７０では、ＰＭＯＳ７１ａがオン、ＮＭＯＳ７
１ｂがオフするためインバータ７１の出力がＨｉｇｈレ
ベルとなり、従ってＰＭＯＳ７２ａがオフ、ＮＭＯＳ７
２ｂがオンしてインバータ７２の出力がＬｏｗレベルと
なる。このインバータ７２のＬｏｗレベル出力により、
第１のバイポーラトランジスタ５２がオフする。この
時、第２の駆動回路８０では、第１の電流供給手段８１
でＰＭＯＳ８１ａがオンし、またＮＭＯＳ８３がオフす
るので、ＰＭＯＳ８１ａにより電源電位ＶＤＤからの第
１の電源電流Ｉｄ１が第２のバイポーラトランジスタ５
４のベースへ供給される。

【００４０】さらに、第１の電流供給手段８１が第１の
電源電流Ｉｄ１を供給する時、第２の電流供給手段８２
では、ＰＭＯＳ８２ａがオンし、ＮＭＯＳ８２ｂについ
ては、バイポーラトランジスタ５２のエミッタとダイオ
ード５３のアノードの接続点がある電圧以下になった時
のみオフするので、出力端子４２の電位がＬｏｗレベル
に向けて下がり始めた当初においてはオンしている。こ
のため、第２の電流供給手段８２のＰＭＯＳ８２ａによ
り電源電位ＶＤＤからの第２の電源電流Ｉｄ２がＮＭＯ
Ｓ８２ｂを通って、第１の電源電流Ｉｄ１に重畳されて
第２のバイポーラトランジスタ５４のベースへ供給され
る。

【００４１】このようにして第１の電源電流Ｉｄ１及び
第２の電源電流Ｉｄ２がベース電流として供給された第
２のバイポーラトランジスタ５４は、それらの電流が入
力信号Ｓｉｎの変化に応じて急峻に供給されるため、高
速動作でオンする。

【００４２】第２のバイポーラトランジスタ５４がオン
すると、出力端子４２の電位が下がり、その電位がある
値以下になると、第２のダイオード８１ｄがオンするた
め、第２のバイポーラトランジスタ５４のベースへの過
剰な電流供給が防がれる。

【００４３】また、第２のバイポーラトランジスタ５４
がオンして出力端子４２の電位が下がり、これによって
第１のバイポーラトランジスタ５２とダイオード５３の
接続点がある電圧値以下になると、ＮＭＯＳ８２ｂがオ
フし、ＰＭＯＳ８２ａによる第２の電源電流Ｉｄ２の供
給がＮＭＯＳ８２ｂで遮断され、第２のバイポーラトラ
ンジスタ５４は、第１の電源電流Ｉｄ１のみでオン動作
する。

【００４４】本実施例では、次のような利点が得られ
る。

【００４５】（Ｉ） 本実施例の出力バッファ回路で
は、入力端子４１への入力信号ＳｉｎがＬｏｗレベルに
なると、第１の電流供給手段８１が第１の電源電流Ｉｄ
１を、第２の電流供給手段８２が第２の電源電流Ｉｄ２
をそれぞれバイポーラトランジスタ５４のベースへ供給
してバイポーラトランジスタ５４が高速にオンし、出力
端子４２の電位が下がってある値以下になると、当初オ
ンしていたＮＭＯＳ８２ｂがオフして第２の電流供給手
段８２が第２の電源電流Ｉｄ２の供給を停止する。

【００４６】従って、入力信号ＳｉｎがＬｏｗレベルの
時、第１及び第２の電流供給手段８１，８２のＰＭＯＳ
８１ａ，ＰＭＯＳ８２ａにより、第２のバイポーラトラ
ンジスタ５４のベースへ十分なベース電流が速やかに供
給され、その第２のバイポーラトランジスタ５４が高速
でオン動作し、立ち下がり時間を短縮する。さらに、第
２のバイポーラトランジスタ５４は、オン動作後の所定
のタイミングで第２の電流供給手段８２による電流供給
源が絶たれ、第１の電流供給手段８１のみの電流供給源
となるため、ベースへの過剰電流供給を防ぐことがで
き、バイポーラトランジスタ５４が深い飽和に入らずに
済むので、立ち上がり時間も劣化させずに済む。よっ
て、立ち上がり及び立ち下がり時のいずれにおいてもス
イッチング速度を速くでき、立ち上がり時間及び立ち下
がり時間双方の短縮を図れる。

【００４７】（ＩＩ） 第２のバイポーラトランジスタ
５４がオンして出力信号Ｓｏｕｔのレベルが下がった後
は、第２のバイポーラトランジスタ５４は第１の電源電
流Ｉｄ１のみでオンするため、消費電力に占めるＤＣ電
流を大幅にカットでき、消費電力の軽減を図れる。特
に、ＰＭＯＳ８１ａ，８２ａ及びＮＭＯＳ８２ｂのゲー
ト幅等によりそれらの駆動能力を適宜設定すれば、消費
電力の軽減効果を有効に得られる。

【００４８】（ＩＩＩ） 本実施例の出力バッファ回路
では、従来回路で得られなかった上記（Ｉ），（ＩＩ）
の利点が得られる上に回路構成を簡素化でき、素子数の
軽減を達成できる。

【００４９】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。例えば、上記実施例の出
力バッファ回路は、出力部５０及び制御部６０の回路構
成などを適宜変更することが可能である。例えば上記実
施例の出力バッファ回路は、スルータイプとしたが、各
トランジスタの導電型や回路構成の変更などを適宜行う
ことにより、インバータタイプとしてもよい。また、上
記実施例では、ダイオード８１ｄ等によりクランプ機能
を持たせたが、クランプ機能を持たせる設定を行う場合
に、他の回路構成を採用するようにしてもよい。さら
に、例えば第１及び第２のバイポーラトランジスタ５
２，５４や他のＦＥＴの導電型の変形等を含む種々の回
路素子の変更、付加等を適宜行うことができる。

【００５０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、前記第１及び第２のＦＥＴを設けて前記第２のバ
イポーラトランジスタへベース電流を供給するようにし
たので、良好な駆動能力を得つつ、スイッチング速度が
向上して例えば立ち下がり時間等を短縮できると共に、
回路構成を簡素化でき素子数を大幅に軽減できる。しか
も、前記第３のＦＥＴを設けて前記第２の電源電流をス
イッチングするようにしたので、前記第２のバイポーラ
トランジスタが深い飽和に入ってスイッチング速度が遅
れ例えば立ち上がり時間等が遅くなってしまうのを阻止
でき、かつ消費電力の増大をもたらすＤＣ電流を大幅に
削減できて消費電力の軽減を達成できる。従って、本発
明によれば、高い負荷駆動能力を持ち、スイッチング速
度が速く、低消費電力で、かつ回路を構成する素子数が
少なく高集積化に適し製造コストの充分な低減効果が得
られる優れた出力バッファ回路を実現できる。

【００５１】特に、第２の発明によれば、第１の発明と
同様の効果が得られるに加え、より信頼性の高い安定し
た動作特性が得られ、かつ素子数がより少なく構成が簡
略で高集積化に最適な出力バッファ回路を提供できる。

【図面の簡単な説明】

【図１】本発明の実施例を示す出力バッファ回路の回路
図である。

【図２】従来の出力バッファ回路の一構成例を示す回路
図である。

【符号の説明】

４１ 入力端子 ４２ 出力端子 ５０ 出力部 ５１ 抵抗 ５２ 第１のバイポーラトランジスタ ５３ 第１のダイオード ５４ 第２のバイポーラトランジスタ ６０ 制御部 ７１，７２ インバータ ８１ａ 第１のＦＥＴであるＰＭＯＳ ８１ｂ，８１ｃ 分圧抵抗 ８１ｄ 第２のダイオード ８２ａ 第２のＦＥＴであるＰＭＯＳ ８２ｂ 第３のＦＥＴであるＮＭＯＳ ８３ 第４のＦＥＴであるＮＭＯＳ Ｓｉｏ 入力信号 Ｓｏｕｔ 出力信号 Ｉｄ１ 第１の電源電流 Ｉｄ２ 第２の電源電流

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電源に直列接続された第１及び第２のバ
   イポーラトランジスタを有し該第１及び第２のバイポー
   ラトランジスタ間から論理レベルの入力信号に応じたＴ
   ＴＬレベルの出力信号を出力する出力部と、前記入力信
   号に基づき前記第１及び第２のバイポーラトランジスタ
   のベース制御を行う制御部とを備えた出力バッファ回路
   において、 前記制御部は、 前記入力信号に基づきオン・オフ動作して第１の電源電
   流を前記第２のバイポーラトランジスタのベースへ供給
   する第１のＦＥＴと、 前記入力信号に基づきオン・オフ動作して第２の電源電
   流を前記第１の電源電流に重畳して前記第２のバイポー
   ラトランジスタのベースへ供給する第２のＦＥＴと、 前記出力信号に基づきオン・オフ動作して前記第２の電
   源電流をスイッチングする第３のＦＥＴとを、 備えたことを特徴とする出力バッファ回路。
2. 【請求項２】 請求項１記載の出力バッファ回路におい
   て、 前記出力部は、 抵抗、第１のバイポーラトランジスタ、順方向の第１の
   ダイオード、出力端子、及び第２のバイポーラトランジ
   スタを電源に直列接続して構成し、 前記制御部は、 前記電源に接続され前記入力信号を駆動して前記第１の
   バイポーラトランジスタをベース制御する直列接続され
   たＰ型ＦＥＴ及びＮ型ＦＥＴからなる１個または複数の
   インバータと、 前記電源に接続され前記入力信号によりゲート制御され
   る第１のＦＥＴ、及び前記第１のＦＥＴと前記第２のバ
   イポーラトランジスタのベースとの間に直列接続された
   分圧抵抗と、 前記電源に接続され前記入力信号によりゲート制御され
   る第２のＦＥＴ、及び前記第１のバイポーラトランジス
   タの出力電位によりゲート制御され前記第２のＦＥＴと
   前記第２のバイポーラトランジスタのベースとの間に直
   列接続された第３のＦＥＴと、前記分圧抵抗と前記第２
   のバイポーラトランジスタの出力側との間に順方向に接
   続された第２のダイオードと、前記第２のバイポーラト
   ランジスタのベースに接続され前記入力信号により、ゲ
   ート制御されるプルダウン用の第４のＦＥＴとで、構成
   したことを特徴とする出力バッファ回路。
3. 【請求項３】 請求項１記載の出力バッファ回路におい
   て、前記第１、第２、第３の各ＦＥＴを、各々第３、第
   ４、第５のバイポーラトランジスタに置き換えたことを
   特徴とする出力バッファ回路。