JPH0348523A

JPH0348523A - 出力バッファ回路

Info

Publication number: JPH0348523A
Application number: JP1184007A
Authority: JP
Inventors: Hisashi Fujiwara; 藤原　久
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-07-17
Filing date: 1989-07-17
Publication date: 1991-03-01
Anticipated expiration: 2013-06-25
Also published as: JP2767909B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は出力バッファ回路に関し、特に相補型ＭＯＳ（
以下、ＣＭＯＳと称する）トランジスタを使用した出力
バッフ１回路に関する。

［従来の技術コ従来のこの種の出力バッファ回路を第４図及び第５図に
示す。

第４図において、データ入力端子Ｄはインバータ回路１
００の入力端に接続され、インバータ回路１００の出力
は、ＰチャネルＭＯＳ（以下、ＰＭＯＳと称する）トラ
ンジスタ９及びＮチャネルＭＯＳ（以下、ＮＭＯＳと称
する）トランジスタ１０のゲートに供給されている。Ｐ
ＭＯＳトランジスタ９のソースは正電源ｖＤＤに接続さ
れ、ドレインは出力端子ＯＵＴに接続されている。ＮＭ
ＯＳトランジスタ１０のソースは接地され、ドレインは
出力端子ＯＵＴに接続されている。

ここで、データ入力端子Ｄから入力されたデータが論理
値１（以下、′１”と記す）であると、インバータ回路
１００の出力は反転して論理値Ｏ（以下、′０”と記す
）となり、ＰＭＯＳトランジスタ９が導通状態、ＮＭＯ
Ｓトランジスタ１０が非導通状態となってデータ出力端
子ＯＵＴは正電源ＶＤＤのレベル、即ち“１”となる。

データ入力端子Ｄが“Ｏ”のときは、インパータ回路１
００の出力は“１”となり、ＰＭＯＳトランジスタ９が
非導通状態となり、ＮＭＯＳトランジスタ１０が導通状
態となって、データ出力端子ＯＵＴはグランドレベル即
ち“０”となる。

このように、この回路は出力データとして入力データと
同相の信号が得られるようになっている。

第５図は、更に他の従来例を示す図である。

データ入力端子Ｄから入力されるデータは、２入力ＮＡ
ＮＤゲート回路３００と、２入力ＮＯＲ回路４００の各
一方の入力端に入力されている。

また、制御信号入力端子Ｃから入力される制御信号は、
インパータ回路２００を介して２入力ＮＯＲゲートの他
方の入力端に入力されると共に、直接２入力ＮＡＮＤゲ
ー｝３００の他方の入力端に入力されている。そして、
これらゲー｝　３　０　０，４００の出力が夫々ＰＭＯ
Ｓトランジスタ９、ＮＭＯＳトランジスタ１０のゲート
に入力されている。

いま、制御信号入力端子Ｃに“１”が入力されていると
すると、インバータ回路２００の出力は“Ｏ”である。

ここでデータ入力端子Ｄに“１”が入力されると、２入
力ＮＡＮＤゲート回路３００の出力と２入力ＮＯＲゲー
ト回路４００の出力とはいずれも“Ｏ”になり、ＰＭＯ
Ｓトランジスタ９が導通状態、ＮＭＯＳトランジスタ１
０が非導通状態となってデータ出力端子ＯＵＴには“１
”が出力される。

また、データ入力端子Ｄに“Ｏ”が入力されると、２入
力ＮＡＮＤゲート回路３００１２入力ＮＯＲゲート回路
４００の出力は夫々“１”となり、ＰＭＯＳトランジス
タ９は非導通状態、ＮＭＯＳトランジスタ１０は導通状
態となって、データ出力端子ＯＵＴには“Ｏ”が出力さ
れる。

一方、制御信号入力端子Ｃに“０”が入力されている場
合には、インバータ回路２００の出力は“１″となりデ
ータ入力端子Ｄのレベルに拘らず２入力ＮＡＮＤゲート
回路３００の出力は“１”２入力ＮＯＲゲート回路４０
０の出力は“Ｏ”に固定され、ＰＭＯＳトランジスタ９
とＮＭＯＳトランジスタ１０はいずれも非導通状態にな
る。この場合、データ出力端子ＯＵＴのレベルは、ハイ
●インピーダンス状態となる。

［発明が解決しようとする課題コ上述した従来の出力バッファ回路では、データ入力端子
Ｄのレベルが“１”から“０”又は“０”から“１”に
切換わる過程で、バッファ部を構成するＰＭＯＳトラン
ジスタ９とＮＭＯＳトランジスタ１０の両方が導通する
状態が一瞬ではあるが存在する。しかも、一般にこの種
の出力バッファ回路では、データ出力端子ＯＵＴの負荷
として小さな抵抗又は大きな容量が接続された場合でも
十分な駆動能力を確保するように、出力段のＰＭＯＳト
ランジスタ９及びＮＭＯＳトランジスタ１０のゲート長
Ｌに対するゲート幅Ｗの比（以下、Ｗ／Ｌと記す）を大
きく設定することが多い。

従って、従来の出力バッファ回路では、このよろなＷ／
Ｌが大きい、即ち、導通状態における等価抵抗成分の小
さいＰＭＯＳトランジスタとＮＭＯＳトランジスタの両
方が同時に導通状態になることにより、正電源Ｖ。Ｄか
らグランドに向かって大きな電流が流れるという問題点
がある。この電流は正電源ｖＤＤ又はグランドの配線の
抵抗成分によって決まる電圧降下を引き起こし、同一集
積回路基板上の他の回路′に対して正電源ＶＤＤレベル
の変動、及びグランドレベルの変動をもたらし、回路の
動作に悪影響を及ぼす。

また、データ出力端子ＯＵＴの負荷として大きな容量が
接続された場合に、入力レベルの切換え時における大き
な充放電電流による大きな電流変化によって、電磁誘導
性の雑音が発生し、同一基板上の他の回路及び外部回路
に対して誤動作を引き起こす可能性がある。

本発明はかかる問題点に鑑みてなされたものであって、
入力レベル変化時の貫通電流の発生を防止すると共に、
入力レベル変化時の電流変化を抑制し、同一基板上の他
の回路及び外部回路の誤動作を防止することができる出
力バッファ回路を提供することを目的とする。

［課題を解決するための手段］本発明に係る出力バッフ１回路は、ソースが正電源端子
に接続されドレインが出力端子に接続された第１のＰチ
ャネルＭＯＳトランジスタと、ソースが負電源端子に接
続されドレインが前記出力端子に接続された第１のＮチ
ャネルＭＯＳトランジスタと、ソースが前記正電源端子
に接続されると共にドレインが前記出力端子に接続され
前記第１のＰチャネルＭＯＳトランジスタよりもオン抵
抗が大きい第２のＰチャネルＭＯＳトランジスタと、ソ
ースが前記負電源端子に接続されると共にドレインが前
記出力端子に接続され前記第１のＮチャネルＭＯＳトラ
ンジスタよりもオン抵抗が大きい第２のＮチャネルＭＯ
Ｓトランジスタと、入力信号と前記出力端子から出力さ
れる出力信号とを入力とし、その出力を前記第１のＰチ
ャネルＭＯＳトランジスタのゲートに出力する第１のＮ
ＡＮＤゲートと、この第１のＮＡＮＤゲートの出力と前
記第２のＰチャネルＭＯＳトランジスタのゲート入力信
号とを入力とする第２のＮＡＮＤゲートと、この第２の
ＮＡＮＤゲートの出力と前記入力信号とを入力とし、そ
の出力を前記第２のＮチャネルＭＯＳトランジスタのゲ
ートに出力する第１のＮＯＲゲートと、この第１のＮＯ
Ｒゲートの出力と前記第１のＮチャネルＭＯＳトランジ
スタのゲート入力信号とを入力とする第２のＮＯＲゲー
トと、この第２のＮＯＲゲートの出力と前記入力信号と
を入力とし、その出力を前記第２のＰチャネルＭＯＳト
ランジスタのゲートに出力する第３のＮＡＮＤゲートと
、前記入力信号と出力信号とを入力とし、その出力を前
記第１のＮチャネルＭＯＳトランジスタのゲートに出力
する第３のＮＯＲゲートとを備えたことを特徴とする。

［作用］入力信号が“Ｏ”レベルであると、第１及び第゛３のＮ
ＡＮＤゲートの出力が“１”、第１及び第３のＮＯＲゲ
ートの出力が“Ｏ”となるので、第１及び第２のＰチャ
ネルＭＯＳトランジスタが非導通、第１及び第２のＮチ
ャネルＭＯＳトランジスタが導通状態となって、出力は
“Ｏ”になる。

入力信号が“Ｏ”から“１”に変化すると、先ず第１及
び第３のＮＯＲゲートの出力が“Ｏ”に変化し、第１及
び第２のＮチャネルＭＯＳＩ−ランジスタが非導通状態
になる。このため、出力端子はハイ●インピーダンス状
態になる。

続いて、第１及び第３のＮＯＲゲートの出力を受けて、
第２のＮＯＲゲートの出力が“ｌ”に変化し，これによ
り第３のＮＡＮＤゲートの出力が“Ｏ”になるので、第
２のＰチャネルＭＯＳトランジスタが導通し、出力端子
を“ｌ”レベルに充電する。このとき、第１のＰチャネ
ルＭＯＳトランジスタは非導通状態であり、第２のＰチ
ャネルＭＯＳトランジスタは第１のＰチャネルＭＯＳト
ランジスタよりもオン抵抗が大きいので、電流値は緩や
かに変化する。

出力端子が所定のレベルまで立ち上がると、第１のＮＡ
ＮＤゲートの出力が“Ｏ”に変化するので、第１のＰチ
ャネルＭＯＳトランジスタが導通し、負荷容量を十分大
きな電流値で充電する。この結果、出力端子は完全に“
１”に立ち上がる。

入力信号が“１”から“Ｏ”に変化すると、先ず第１及
び第３のＮＡＮＤゲートの出力が“１”に変化し、第１
及び第２のＰチャネルＭＯＳトランジスタが非導通状態
になる。このため、出力端子はハイ●インピーダンス状
態になる。

続いて、第１及び第３のＮＡＮＤゲートの出力を受けて
、第２のＮＡＮＤゲートの出力が“Ｏ”に変化し、これ
により第１のＮＯＲゲートの出力が“１”になるので、
第２のＮチャネルＭＯＳトランジスタが導通し、出力端
子を“Ｏ”レベルに充電する。このとき、第１のＮチャ
ネルＭＯＳトランジスタは非導通状態であり、第２のＮ
チャネルＭＯＳトランジスタは第１のＮチャネルＭＯＳ
トランジスタよりもオン抵抗が大きいので、電流値は緩
やかに変化する。

出力端子が所定のレベルまで降下すると、第３のＮＯＲ
ゲートの出力が“１”に変化するので、第１のＮチャネ
ルＭＯＳトランジスタが導通し、負荷容量の蓄積電荷は
十分大きな電流値で放電される。この結果、出力端子は
完全に“Ｏ”に立ち下がる。

このように、本発明においては、入力レベルが変化して
、出力バッファ回路の状態が移り変わる過渡的状態にお
いては、第１及び第２のＰチャネルＭＯＳトランジスタ
並びに第１及び第２のＮチャネルＭＯＳトランジスタが
全て非導通状態となるので、これらトランジスタを介し
て貫通電流が流れることがない。このため、電源変動を
抑制することができる。

また、負荷容量に対する充電開始時及び放電開始時にお
いては、オン抵抗が大きな第２のＰ又はＮチャネルＭＯ
Ｓトランジスタのみが導通し、オン抵抗が小さい第１の
Ｐ又はＮチャネルＭＯＳトランジスタは、遅れて導通す
るので、過渡状態における電流値の変化が少ない。この
ため、電磁誘導性の雑音が発生するのを防止することが
できる。

［実施例］以下、添付の図面に基づいて本発明の実施例について説
明する。

第１図は本発明の第１の実施例に係る出力バッファ回路
の構成を示す図である。

ソースが電源端子ＶＤＤに接続され、ドレインがデータ
出力端子ＯＵＴに接続されたＰチャネルＭＯＳトランジ
スタ９と、ソースが接地されドレインが前記データ出力
端子ＯＵＴに接続されたＮチャネルＭＯＳトランジスタ
１０とで第１のバッファが構成され、同じくソースが電
源端子ＶＯＯに接続され、ドレインがデータ出力端子Ｏ
ＵＴに接続されたＰチャネルＭＯＳトランジスタ７と、
ソースが接地されドレインが前記データ出力端子ＯＵＴ
に接続されたＮチャネルＭＯＳトランジスタ８とで第２
のバッファが構成されている。第１のバッファを構成す
るトランジスタ９，１０は、データ出力端子ＯＵＴの負
荷に小さな抵抗又は大きな容量が接続された場合でも、
十分に駆動できるように、Ｗ／Ｌが大きく設定されてい
る。これに対し、第２のバッファを構成するトランジス
タ７，８は、Ｗ／Ｌが小さく設定されており、上記トラ
ンジスタ９，１０よりも駆動能力は小さい。

一方、データ入力端子Ｄから入力されるデータは、２入
力ＮＡＮＤゲート１，３及び２入力ＮｏＲゲート４，６
の各一方の入力として与えられている。また、２入力Ｎ
ＡＮＤゲート１及び２入力ＮＯＲゲート６の他方の入力
には、データ出力端子ＯＵＴから出力される出力データ
が入力されている。これら各ゲート１．３，４．８の出
力は、夫々トランジスタ９，７，８．１０のゲートに供
給されている。また、２入力ＮＡＮＤゲートｌ，３の出
力は２入力ＮＡＮＤゲート２に入力され、この２入力Ｎ
ＡＮＤゲート２の出力は２入力ＮｏＲゲート４の他方の
入力に供給されている。更に、２入力ＮＯＲゲート４，
６の出力は、２入力ＮＯＲゲート５に入力され、この２
入力ＮＯＲゲート５の出力は２入力ＮＡＮＤゲート３の
他方の入力に供給されている。

次にこのように構成された本実施例に係る出力バッファ
回路の動作について説明する。

いま、データ入力端子Ｄに“Ｏ”が入力されていると、
２入力ＮＡＮＤゲート回路１及び３の出力は“１”で、
ＰＭＯＳトランジスタ９．７は非導通状態、２入力ＮＡ
ＮＤゲート回路２の出力は“０”、２入力ＮＯＲゲート
回路４．６の出力は“１”であり、ＮＭＯＳトランジス
タ８，９は導通状態、２入力ＮＯＲゲート回路５の出力
は“０”となっていて、データ出力端子ＯＵＴには“０
”が出力されて回路は安定している。

ここで、データ入力端子Ｄのレベルが“Ｏ”から“ｌ”
に変化し、更に“ｌ”から“０”に変化したときの各部
の動作を第２図を参照して説明する。

データ入力端子Ｄのレベルが“Ｏ”から“１”に変化す
ると、先ず２入力ＮＯＲゲート回路４，６の出力が“１
′″から“Ｏ”になる。これによって、ＮＭＯＳ　トラ
ンジスタ８．１０は非導通状態となり、次に、２入力Ｎ
ＯＲゲート回路５の出力が“Ｏ”から“１”に、２入力
ＮＡＮＤゲート回路３の出力が“１”から“０”になる
までの間、一瞬ではあるが、ＰＭＯＳトランジスタ７，
９及゜びＮＭＯＳトランジスタ８，１０の全て．が非導
通状態となり、データ出力端子ＯＵＴはハイ●インビー
ダンス状態となる。２入力ＮＡＮＤゲート回路３の出力
が“０”になると、ＰＭＯＳトランジスタ７は導通状態
になり、データ出力端子ＯＵＴのレベルを“１”に立上
げる。但し、ＰＭＯＳトランジスタ７のＷ／Ｌは前述の
ように小さい。即ち、導通状態における等価抵抗成分が
大きいため、データ出力端子ＯＵＴのレベルは、大きな
時定数で“Ｏ”から“１”へ緩やかに遷移を開始する。

データ出力端子ＯＵＴのレベルが２入力ＮＡＮＤゲート
回路１の論理スレッシ言ルドを超えると、２入力ＮＡＮ
Ｄゲート回路１の出力が“１゛から“Ｏ”になって、Ｐ
ＭＯＳトランジスタ９が導通状態となる。ＰＭＯＳトラ
ンジスタ９のＷ／Ｌは前述のように大きい。即ち、導通
状態における等価抵抗成分が小さいため、データ出力端
子ＯＵＴのレベルは、ここから“１”に小さい時定数で
立上がり回路は安定する。２入力ＮＡＮＤゲート回路２
の出力は“０”から“１”に変わるが、これは、２入力
ＮＯＲゲート回路４の出力には影響を与えない。

次に、データ入力端子Ｄのレベルが“１”から“Ｏ”に
変化した場合は、先ず２入力ＮＡＮＤゲート回路１．　
　３の出力が“Ｏ　ＩＩから“ｌ”になる。

これによって、ＰＭＯＳトランジスタ９，７は非導通状
態となって、次に２入力ＮＡＮＤゲート回路２の出力が
“１”から“０”に、また、２入力ＮＯＲゲート回路４
の出力が“０”から“１”になるまでの間、一瞬ではあ
るが、ＰＭＯＳトランジスタ７，９及びＮＭＯＳトラン
ジスタ８，１０の全てが非導通となり、データ出力端子
ＯＵＴはハイ●インピーダンス状態となる。２入力ＮＯ
Ｒゲート回路４の出力が“１”となると、ＮＭＯＳトラ
ンジスタ８は導通状態になり、データ出力端子ＯＵＴの
出力を“０”に立下げる。但し、ＮＭＯＳトランジスタ
８のＷ／Ｌ，は前述のように、小さい、即ち、導通状態
における等価抵抗成分が大きいため、データ出力端子Ｏ
ＵＴのレベルは大きな時定数をもって“１”から″０”
へ緩やかに遷移を開始する。データ出力端子ＯＵＴのレ
ベルが、２入力ＮＯＲゲート回路６の論理スレッシロル
ド以下になると、２入力ＮＯＲゲート回路６の出力が“
Ｏ”から“１”になって、ＮＭＯＳトランジスタ１０が
導通状態となる。ＮＭＯＳトランジスタ１０のＷ／Ｌは
前述のように大きい。即ち、導通状態における等価抵抗
成分が小さいため、データ出力端子ＯＵＴのレベルは、
ここから“Ｏ　ｎに小さい時定数で立下がり、回路は安
定する。２入力ＮＯＲゲート回路５の出力は“１”から
＆ｌ　Ｄ　Ｉ１に変わるが、これは２入力ＮＡＮＤゲー
ト回路３の出力には影響を与えない。

このように、本実施例の出力バッファ回路によれば、入
力データの立上がり２は立下がりの瞬間に第１及び第２
バッファを構成するトランジスタ７乃至１０が全て非導
通となるので、貫通電流が流れることはない。

また、出力データの立上がり又は立下がりの際には、オ
ン抵抗の小さいトランジスタ９，１０に先立って、オン
抵抗の大きいトランジスタ７．８が導通するので、急激
な電流変化がなく、電磁誘導ノイズが発生することはな
い。

第３図は本発明の第２の実施例に係る出力バッファ回路
の回路図である。

この回路の基本的な構成は第１図のものと同様であるが
、この実施例では、制御信号入力端子Ｃとインバータ回
路１５が新たに追加されたものとなっている。

ＮＡＮＤゲート回路１１．３１は３入力となり、ＮＯＲ
ゲート回路４１．８１もまた３入力構成となる。この回
路においては、制御信号入力端子Ｃのレベルが“１”の
ときは第１図と等価であり、同様の動作をするが、制御
信号入力端子Ｃのレベルが“Ｏ”のときは、データ入力
端子Ｄのレベルに拘らず、３入力ＮＡＮＤゲート回路１
１．３１の出力は“１”、３入力ＮＯＲゲート回路４１
，６１の出力は“Ｏ”となり、データ出力端子ＯＵＴは
ハイ●インピーダンス状態に固定される。

このように、出力バッファを有効にするか否かを制御す
る制御信号の入力端子を持っている出力バッファ回路に
も本発明を応用することができる。

［発明の効果コ以上説明したように、本発明の出力バッフ１回路では、
入力データの切換時に出力段のＰＭＯ　Ｓトランジスタ
とＮＭＯＳトランジスタの両方が同時に導通状態になる
ことがないため、データ切換時において電源からグラン
ドへ流れる大きな電流によって、同一基板上の他の回路
の電源レベル、グランドレベルを変動させることがない
。従って、このレベル変動に起因する回路の誤動作を防
止できる効果がある。

また、出力状態が切換わる時には、先ず駆動能力の小さ
い（Ｗ／Ｌの小さい）第２のＰＭＯＳトランジスタ又は
ＮＭＯＳトランジスタを導通状態にしてから、駆動能力
の大きい（Ｗ／Ｌの大きい）第１のＰＭＯＳトランジス
タ又はＮＭＯＳトランジスタを導通状態にする順序制御
を論理的に行う。

従って、駆動能力の小さいトランジスタのみの導通状態
ではデータ出力端子の負荷としての、例えば大きな容量
の充放電に際しての電流の時間的変化（ｄ　Ｉ／ｄ　ｔ
）を小さくすることができ、電磁誘導性雑音が極力抑え
られて、同一基板上の他の回路及び外部回路に対し、こ
の種の雑音に起因する誤動作を防止することができる。

更に、データ出力端子のレベルがある程度まで確定した
後は、駆動能力が大きいトランジスタも導通状態となっ
て、出力状態を高速に安定させる効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る出力バッファ回路
の回路図、第２図は第１図の回路の動作を示すタイミン
グ図、第３図は本発明の第２の実施例に係る出力バッフ
ァ回路の回路図、第４図は従来の出力バッファ回路の回
路図、第５図は従来の他の出力バッファ回路の回路図で
ある。１，２，３，３００；２入力ＮＡＮＤゲート回路、４．
５，８．４００；２入力ＮＯＲゲート回路、１１．３１
；３入力ＮＡＮＤゲート回路、４１．６１；３入力ＮＯ
Ｒゲート回路、１５，１００．２００；インバータ回路
、７．９；ＰチャネルＭＯＳトランジスタ、８．１０；
ＮチャネルＭＯＳトランジスタ、Ｄ；データ入力端子、
ｃ；制御信号入力端子、ＯＵＴ；データ出力端子、ＶＤＤ；電源端子

Claims

【特許請求の範囲】

（１）ソースが正電源端子に接続されドレインが出力端
子に接続された第１のＰチャネルＭＯＳトランジスタと
、ソースが負電源端子に接続されドレインが前記出力端
子に接続された第１のＮチャネルＭＯＳトランジスタと
、ソースが前記正電源端子に接続されると共にドレイン
が前記出力端子に接続され前記第１のＰチャネルＭＯＳ
トランジスタよりもオン抵抗が大きい第２のＰチャネル
ＭＯＳトランジスタと、ソースが前記負電源端子に接続
されると共にドレインが前記出力端子に接続され前記第
１のＮチャネルＭＯＳトランジスタよりもオン抵抗が大
きい第２のＮチャネルＭＯＳトランジスタと、入力信号
と前記出力端子から出力される出力信号とを入力とし、
その出力を前記第１のＰチャネルＭＯＳトランジスタの
ゲートに出力する第１のＮＡＮＤゲートと、この第１の
ＮＡＮＤゲートの出力と前記第２のＰチャネルＭＯＳト
ランジスタのゲート入力信号とを入力とする第２のＮＡ
ＮＤゲートと、この第２のＮＡＮＤゲートの出力と前記
入力信号とを入力とし、その出力を前記第２のＮチャネ
ルＭＯＳトランジスタのゲートに出力する第１のＮＯＲ
ゲートと、この第１のＮＯＲゲートの出力と前記第１の
ＮチャネルＭＯＳトランジスタのゲート入力信号とを入
力とする第２のＮＯＲゲートと、この第２のＮＯＲゲー
トの出力と前記入力信号とを入力とし、その出力を前記
第２のＰチャネルＭＯＳトランジスタのゲートに出力す
る第３のＮＡＮＤゲートと、前記入力信号と出力信号と
を入力とし、その出力を前記第１のＮチャネルＭＯＳト
ランジスタのゲートに出力する第３のＮＯＲゲートとを
備えたことを特徴とする出力バッファ回路。