JPH01174010A - デュアルスロープ波形発生回路 - Google Patents
デュアルスロープ波形発生回路Info
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- JPH01174010A JPH01174010A JP63251010A JP25101088A JPH01174010A JP H01174010 A JPH01174010 A JP H01174010A JP 63251010 A JP63251010 A JP 63251010A JP 25101088 A JP25101088 A JP 25101088A JP H01174010 A JPH01174010 A JP H01174010A
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- 230000009977 dual effect Effects 0.000 title claims description 18
- 230000003111 delayed effect Effects 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はメモリセンスアンプ等のドライバー回路に適用
することができるデュアルスロープ（Ｑ ｕａｌ ３１
ｏｐｅ）波形発生回路に関し、特にドライブ端のプルア
ップ（ｐｕｌｌ ｕｐ）またはプルダウン（ｐＩＪＩＩ
ｄｏｗｎ ） ｔ−ランジスタのゲート側入力信号の
時差を用いたデュアルスロープ（Ｄｕａ１３１゜ｐｅ）
波形発生回路に関するものである。
することができるデュアルスロープ（Ｑ ｕａｌ ３１
ｏｐｅ）波形発生回路に関し、特にドライブ端のプルア
ップ（ｐｕｌｌ ｕｐ）またはプルダウン（ｐＩＪＩＩ
ｄｏｗｎ ） ｔ−ランジスタのゲート側入力信号の
時差を用いたデュアルスロープ（Ｄｕａ１３１゜ｐｅ）
波形発生回路に関するものである。
（従来の技術）
−殻内なデュアルスロープ（［） ｕａｌ Ｓ １ｏｐ
ｅ）波形発生回路は、時差を持つ二つの同一位相の入力
信号を使用するようになる。これらの二つの入力信号は
、第５図に示されでいるごとく、トランジスタＭ６とト
ランジスタＭ７とを順次タンオーン（Ｔ ｕｒｎ ｏｎ
）させ、出力信号０ＵＴｃにデュアルスロープ（Ｄｕａ
ｌ ３１ｏｐｃ）を与えるようになる。
ｅ）波形発生回路は、時差を持つ二つの同一位相の入力
信号を使用するようになる。これらの二つの入力信号は
、第５図に示されでいるごとく、トランジスタＭ６とト
ランジスタＭ７とを順次タンオーン（Ｔ ｕｒｎ ｏｎ
）させ、出力信号０ＵＴｃにデュアルスロープ（Ｄｕａ
ｌ ３１ｏｐｃ）を与えるようになる。
すなわら、入力信号ＩＮかロウレベルからハイレベルに
切り換え時、入力信’；’１ＩＮａによってはトランジ
スタＭ６かタンオン（Ｔｕｒｎｏｎ）されて出力信号Ｏ
ＬＪ Ｔ ｃに一時スロープを与え、次に上記入力信号
■Ｎａに対して同相であり、かつ一定な時差を持つ入力
信号ＩＮ＋）によってはトランジスタＭ７がタンオン（
Ｔ ｕｒｎ ｏｎ）されて出力信号○しＪＴｃに二次ス
ロープを与えるようになる。また、上記入力信５ Ｉ
Ｎ ａと入力信号ＩＮｂとの時差が逆となる場合にも、
出力信号０ＵＴｃには上記と同様のデュアルスロープ（
Ｄ ｕａｌ ３１ｏｐｅ）を示すようになる。
切り換え時、入力信’；’１ＩＮａによってはトランジ
スタＭ６かタンオン（Ｔｕｒｎｏｎ）されて出力信号Ｏ
ＬＪ Ｔ ｃに一時スロープを与え、次に上記入力信号
■Ｎａに対して同相であり、かつ一定な時差を持つ入力
信号ＩＮ＋）によってはトランジスタＭ７がタンオン（
Ｔ ｕｒｎ ｏｎ）されて出力信号○しＪＴｃに二次ス
ロープを与えるようになる。また、上記入力信５ Ｉ
Ｎ ａと入力信号ＩＮｂとの時差が逆となる場合にも、
出力信号０ＵＴｃには上記と同様のデュアルスロープ（
Ｄ ｕａｌ ３１ｏｐｅ）を示すようになる。
一方、他のデュアルスロープ（［）ｕａｌ ３１ｏｐｅ
）波形発生回路であって、第６図に図示したのＪ、うに
ＤＣパス（ｐａｔｈ）を使用する回路がある。ここでは
、先ず入力信号ＩＮａでトランジスタＭ８、Ｍ９をタン
オン（Ｔｕｒｎｏｎ）させて出力信号０ＵＴＣに上記ト
ランジスタＭａ 、Ｍ９の抵抗比による一時スロープを
与え、上記入力信号ｌＮｂ１．：対して時差を持って入
る入力信号ｒＮｂでトランジスタＭ６をタンオン（Ｔｕ
ｒｎ’ ｏｎ ）させで出力化’ｒ ＯＵ Ｔ ｃに
二次スロープを与える。
）波形発生回路であって、第６図に図示したのＪ、うに
ＤＣパス（ｐａｔｈ）を使用する回路がある。ここでは
、先ず入力信号ＩＮａでトランジスタＭ８、Ｍ９をタン
オン（Ｔｕｒｎｏｎ）させて出力信号０ＵＴＣに上記ト
ランジスタＭａ 、Ｍ９の抵抗比による一時スロープを
与え、上記入力信号ｌＮｂ１．：対して時差を持って入
る入力信号ｒＮｂでトランジスタＭ６をタンオン（Ｔｕ
ｒｎ’ ｏｎ ）させで出力化’ｒ ＯＵ Ｔ ｃに
二次スロープを与える。
（発明が解決しようどする課題）
しかしながら、上記のごと〈従来のデュアルスロープ（
Ｄ ｕａｌ Ｓ １ｏｐｅ）波形発生回路テハ、同一位
相の二つの入力信号に時差を与えるための遅延回路が必
要となるので回路を設計する際、レイアラ１への面積が
増加される問題がある。特に、遅延手段で抵抗素子を用
いる場合にレイアウト面積の増加は極めて甚だしい問題
になる。また、ＤＣパス（ｐａｔｈ）を使用する場合の
例は、動作電流の増加による不必要な電力消耗を招来覆
るようになる。
Ｄ ｕａｌ Ｓ １ｏｐｅ）波形発生回路テハ、同一位
相の二つの入力信号に時差を与えるための遅延回路が必
要となるので回路を設計する際、レイアラ１への面積が
増加される問題がある。特に、遅延手段で抵抗素子を用
いる場合にレイアウト面積の増加は極めて甚だしい問題
になる。また、ＤＣパス（ｐａｔｈ）を使用する場合の
例は、動作電流の増加による不必要な電力消耗を招来覆
るようになる。
本発明はこのような点を解消するもので、本発明の目的
は、回路動作時ＤＣパス（ｐａｔｈ）の形成による不必
要な電力消耗が防止され、回路の集積化時、そのレイア
ウト面積が減るデュアルスロープ（Ｄ ｕａｌ Ｓ １
ｏｐｃ）波形発生回路を提供することにある。
は、回路動作時ＤＣパス（ｐａｔｈ）の形成による不必
要な電力消耗が防止され、回路の集積化時、そのレイア
ウト面積が減るデュアルスロープ（Ｄ ｕａｌ Ｓ １
ｏｐｃ）波形発生回路を提供することにある。
（課題を解決するための手段）
本発明の特徴は、プルアップ（ｐｕｌｌ ｕｐ ）ダウ
ン（ＤＯＷｎ）Ｉ−ランジスタのドライバー出力端を持
つデュアルスロープ（１） ｕａｌ ５ｌｏｐｅ）波形
発生回路において、プルアップ（ｐｕｌｌ ｕｌ） ）
トランジスタ又はプルダウン（ｐｕｌｌ ｄｏｗｎ
） トランジスタのゲートに伝達トランジスタを通過し
た入力信号が入力されるようにし、Ｆ記伝達１〜ランジ
スタはインバータによって遅延され、かつ逆位相となる
入力信号とフィードバックされる出力信号とで各々順次
的に制御するようにして、遅延反転される入力信号によ
って出力信号に一次スロープを与え、フィードバックさ
れる出力信号によって出力信号に二次スロープを与える
デュアルスロープ（［） ｕａｌ ３１ｏｐｅ）波形回
路にある。
ン（ＤＯＷｎ）Ｉ−ランジスタのドライバー出力端を持
つデュアルスロープ（１） ｕａｌ ５ｌｏｐｅ）波形
発生回路において、プルアップ（ｐｕｌｌ ｕｌ） ）
トランジスタ又はプルダウン（ｐｕｌｌ ｄｏｗｎ
） トランジスタのゲートに伝達トランジスタを通過し
た入力信号が入力されるようにし、Ｆ記伝達１〜ランジ
スタはインバータによって遅延され、かつ逆位相となる
入力信号とフィードバックされる出力信号とで各々順次
的に制御するようにして、遅延反転される入力信号によ
って出力信号に一次スロープを与え、フィードバックさ
れる出力信号によって出力信号に二次スロープを与える
デュアルスロープ（［） ｕａｌ ３１ｏｐｅ）波形回
路にある。
（実施例）
以下、添付した本発明の一実施例の図示を参照して本発
明の詳細な説明する。
明の詳細な説明する。
第１図に示すように、ＰＭＯ８のプルアップ（ｐｕｔ
ｕｌ）） トランジスタＭ５のゲートには入力信号ＩＮ
が直接入力するように連結され、ＮＭＯ３のプルダウン
（ｐｕｌｌ ｄｏｗｎ ）’ トランジスタＭ６のゲー
トには入力信号ＩＮが伝達トランジスタ［３を通って入
力するように連結され、上記伝達１ヘランジスタＢはイ
ンバータΔを経つなから遅延され、かつ逆位相となる入
力信号ＩＮとフィードバックされる出力信号○Ｕ−「と
で制御するように連結される。上記遅延及び逆位相を１
ｑるためのインバータΔはＰ、ＮＭＯ３Ｉ−ランジスタ
Ｍ＋ 、Ｍ２から構成され、上記伝達トランジスタＢは
並列１＆続の１）、ＮＭＯ８Ｉ−ランジスタＭ４ 、Ｍ
３から構成される。上記Ｐ、Ｎ〜１０ＳトランジスタＭ
４．Ｍ３の各ゲートには各々フィードバックされる出力
信号ＯＵＴと、インバータ△によって遅延反転される入
力信号ＩＮが入力するように連結される。
ｕｌ）） トランジスタＭ５のゲートには入力信号ＩＮ
が直接入力するように連結され、ＮＭＯ３のプルダウン
（ｐｕｌｌ ｄｏｗｎ ）’ トランジスタＭ６のゲー
トには入力信号ＩＮが伝達トランジスタ［３を通って入
力するように連結され、上記伝達１ヘランジスタＢはイ
ンバータΔを経つなから遅延され、かつ逆位相となる入
力信号ＩＮとフィードバックされる出力信号○Ｕ−「と
で制御するように連結される。上記遅延及び逆位相を１
ｑるためのインバータΔはＰ、ＮＭＯ３Ｉ−ランジスタ
Ｍ＋ 、Ｍ２から構成され、上記伝達トランジスタＢは
並列１＆続の１）、ＮＭＯ８Ｉ−ランジスタＭ４ 、Ｍ
３から構成される。上記Ｐ、Ｎ〜１０ＳトランジスタＭ
４．Ｍ３の各ゲートには各々フィードバックされる出力
信号ＯＵＴと、インバータ△によって遅延反転される入
力信号ＩＮが入力するように連結される。
また、第２図は本発明の他の実施例示図であって、伝達
トランジスタＢをプルアップ（ｐｕｌｌ ｕｐ ）トラ
ンジスタＭ５のゲート側におき、上記伝達トランジスタ
Ｂを構成するＰ、ＮＭＯＳトランジスタＭ４ − 、Ｍ
３−は各々上記インバータΔを経た入力信＠ＩＮとフィ
ードバックされる出力信号ＯＵＴで制御するように連結
される。
トランジスタＢをプルアップ（ｐｕｌｌ ｕｐ ）トラ
ンジスタＭ５のゲート側におき、上記伝達トランジスタ
Ｂを構成するＰ、ＮＭＯＳトランジスタＭ４ − 、Ｍ
３−は各々上記インバータΔを経た入力信＠ＩＮとフィ
ードバックされる出力信号ＯＵＴで制御するように連結
される。
以下、このような本発明の作用及び効果を説明する。
第１図において、入力信号ＩＮがロウレベルからハイレ
ベルに切り換わると、プルアップ（ｐｕｌｌｕｐ ）
ｔ−ランジスタＭ５はオフされ、伝達トランジスタＢの
ＮＭＯＳトランジスタＭ３のゲートには、インバータＡ
による遅延時間の間ハイレベルが入力される。
ベルに切り換わると、プルアップ（ｐｕｌｌｕｐ ）
ｔ−ランジスタＭ５はオフされ、伝達トランジスタＢの
ＮＭＯＳトランジスタＭ３のゲートには、インバータＡ
による遅延時間の間ハイレベルが入力される。
これによって、プルダウン（ｐｕｌｌ ｄｏｗｎ ＞
トランジスタＭ６のゲート側にはチャージが蓄積され、
このチャージによって上記プルダウン（ｐｕｌｌ ｄｏ
ｗｎ）トランジスタＭ６がオンにされてドライブ出力端
のチャージを徐々に取り出せるようになる。
トランジスタＭ６のゲート側にはチャージが蓄積され、
このチャージによって上記プルダウン（ｐｕｌｌ ｄｏ
ｗｎ）トランジスタＭ６がオンにされてドライブ出力端
のチャージを徐々に取り出せるようになる。
この際、出力信号ｏ ｕ−ｒは第３図に示すごとく、−
次スロープを持つようになる。
次スロープを持つようになる。
この後、ドライブ出力端のチャージが引出されて、出力
信号ＯＵＴのレベルが入力信号ＩＮのレベルから伝達ト
ランジスタＢのＰＭＯＳトランジスタ１ＶＩ４のスレッ
ショルド電圧ＶＴはと降下されたレベルとなると、上記
ＰＭＯＳトランジスタ〜１４がタンオン（Ｔｕｒｎｏｎ
）される。
信号ＯＵＴのレベルが入力信号ＩＮのレベルから伝達ト
ランジスタＢのＰＭＯＳトランジスタ１ＶＩ４のスレッ
ショルド電圧ＶＴはと降下されたレベルとなると、上記
ＰＭＯＳトランジスタ〜１４がタンオン（Ｔｕｒｎｏｎ
）される。
従って、上記ブルダ・：７ン（ｐｕｌｌ ｄｏｗｎ ）
トランジスタＭ６が完全にオンされてドライブ出力端
の残りのチャージを迅速に取り出１ので、出力信号ＯＵ
Ｔは第３図に示すような二次スロープ２を持つようにな
る。
トランジスタＭ６が完全にオンされてドライブ出力端
の残りのチャージを迅速に取り出１ので、出力信号ＯＵ
Ｔは第３図に示すような二次スロープ２を持つようにな
る。
一方、本発明の他の実施例の第２図に示すごとき回路で
は入力信号ＩＮがハイレベルからロウレベルに切り換わ
る時、出力信号ｏ ｕ−ｒにはデ１アルスロープ（Ｄ
＋Ｊａｌ ３１ｏｐｅ）が現れろようになる。
は入力信号ＩＮがハイレベルからロウレベルに切り換わ
る時、出力信号ｏ ｕ−ｒにはデ１アルスロープ（Ｄ
＋Ｊａｌ ３１ｏｐｅ）が現れろようになる。
これを説明すると次の通り−Ｃある。
入力信号ＩＮがロウレベルにされると、プルダウン（ｐ
ｕｌｌ ｄｏｗｎ ） ｈランジスタＭ６はオフされ伝
達トランジスタＢのＰＭＯＳトランジスタＭ−４のゲー
トにはインバータＡによる遅延時間の間ロウレベルが入
力される。これによって、プルアップ（ｐｕｌｌ Ｕｐ
） トランジスタＭ５のゲート側に蓄積されたチャー
ジは徐々に入力端側に引出されるので、上記プルアップ
（ｐｕｌｌ １１１１ ） トランジスタＭ５は徐々に
オンされ、第４図に示すように、ドライブ出力端には、
ＶＣＣによるチャージの吊が徐々に増加するようになる
。この際、出力信号ＯＵＴの二次スロープ１−が得られ
る。この後、ドライブ出力端のチャージが増加されて出
力信号ＯＵ Ｔのレベルが入力信号ＩＮのレベルより伝
達トランジスタＢのＮＭＯＳトランジスタＭ３−のスレ
ッショルド電圧ＶＴ′はど上昇されたレベルとなると、
上記ＮＭＯ８ｉ−ランジスクＭ３−がタンオン（Ｔ’ｕ
ｒｎ ｏｎ）される。
ｕｌｌ ｄｏｗｎ ） ｈランジスタＭ６はオフされ伝
達トランジスタＢのＰＭＯＳトランジスタＭ−４のゲー
トにはインバータＡによる遅延時間の間ロウレベルが入
力される。これによって、プルアップ（ｐｕｌｌ Ｕｐ
） トランジスタＭ５のゲート側に蓄積されたチャー
ジは徐々に入力端側に引出されるので、上記プルアップ
（ｐｕｌｌ １１１１ ） トランジスタＭ５は徐々に
オンされ、第４図に示すように、ドライブ出力端には、
ＶＣＣによるチャージの吊が徐々に増加するようになる
。この際、出力信号ＯＵＴの二次スロープ１−が得られ
る。この後、ドライブ出力端のチャージが増加されて出
力信号ＯＵ Ｔのレベルが入力信号ＩＮのレベルより伝
達トランジスタＢのＮＭＯＳトランジスタＭ３−のスレ
ッショルド電圧ＶＴ′はど上昇されたレベルとなると、
上記ＮＭＯ８ｉ−ランジスクＭ３−がタンオン（Ｔ’ｕ
ｒｎ ｏｎ）される。
従って上記プルアップ（ｐｕｌｌ ｕｐ ） トランジ
スタＭ５のゲート側チャージは迅速に取り出されるので
、上記プルアップ（ｐｕｌｌ ｕｐ ） トランジスタ
Ｍ５が完全にオンされてドライブ出力端の出力信号ＯＵ
Ｔは、第４図に示すように、急激な二次スロープ２−を
なしてＶＣＣレベルに遠することになる。
スタＭ５のゲート側チャージは迅速に取り出されるので
、上記プルアップ（ｐｕｌｌ ｕｐ ） トランジスタ
Ｍ５が完全にオンされてドライブ出力端の出力信号ＯＵ
Ｔは、第４図に示すように、急激な二次スロープ２−を
なしてＶＣＣレベルに遠することになる。
上記のように、添付図面によって説明された本発明は一
実施例示のものだけであり、プルアップ（ｐｕｌｌ ｕ
ｐ ） トランジスタ又はプルダウン（ｐＨｌｌｄｏｗ
ｎ ） ｔ−ランジスタのゲート側に伝達トランジスタ
をおき、この伝達トランジスタをＬｌｌ 御−Ｊ“ろ信
号Ｃ１入力信号に対して位相が逆になりながら遅延さＵ
る如何なる手段と、ドラ、イブ出力信号をフィードバッ
クさせる如何なる手段とを用いることができるのはいう
までもない。
実施例示のものだけであり、プルアップ（ｐｕｌｌ ｕ
ｐ ） トランジスタ又はプルダウン（ｐＨｌｌｄｏｗ
ｎ ） ｔ−ランジスタのゲート側に伝達トランジスタ
をおき、この伝達トランジスタをＬｌｌ 御−Ｊ“ろ信
号Ｃ１入力信号に対して位相が逆になりながら遅延さＵ
る如何なる手段と、ドラ、イブ出力信号をフィードバッ
クさせる如何なる手段とを用いることができるのはいう
までもない。
［発明の効果１
以上〇に１明したのごとき、本発明は回路動作時、バス
（ｐａｔｈ）が防止されることによって不必要な電力消
耗を防止することができ、かつ別の遅延回路を心変とし
ない回路（な成の単純化によって、レイアウ１〜面積を
減受面積ことができる等の効果があるのである。
（ｐａｔｈ）が防止されることによって不必要な電力消
耗を防止することができ、かつ別の遅延回路を心変とし
ない回路（な成の単純化によって、レイアウ１〜面積を
減受面積ことができる等の効果があるのである。
第１図は本発明の一実施例の回路図、
第２図は本発明の他の実施例の回路図、第３図は第１図
の人、出力信号波形図、第４図は第２図の人、出力信号
波形図、第５図及び第６図は従来の回路図である。 Ａ・・・インバータ Ｂ・・・伝達トランジスタ Ｍ５・・・プルアップ（ｐｕｌｌ ｕｐ ） トランジ
スタＭ６・・・プルダウン（Ｄｕｌｌ ｄｏｗｎ ）
トランジスタＩＧ １ ｃｃ ＩＧ ２ ＩＧ ３ ＩＧ ４
の人、出力信号波形図、第４図は第２図の人、出力信号
波形図、第５図及び第６図は従来の回路図である。 Ａ・・・インバータ Ｂ・・・伝達トランジスタ Ｍ５・・・プルアップ（ｐｕｌｌ ｕｐ ） トランジ
スタＭ６・・・プルダウン（Ｄｕｌｌ ｄｏｗｎ ）
トランジスタＩＧ １ ｃｃ ＩＧ ２ ＩＧ ３ ＩＧ ４
Claims (3)
- （１）プルアップ（Ｐｕｌｌ ｕｐ）・ダウントランジ
スタを用いるデュアルスロープ波形発生回路において、 プルダウン（Ｐｕｌｌ Ｄｏｗｎ）トランジスタＭ＿６
のゲート側に伝達トランジスタＢをおき、該伝達トラン
ジスタＢはインバータＡによって遅延され、かつ逆位相
となる入力信号ＩＮとフィードバックされる出力信号Ｏ
ＵＴとによって順次的に制御するように連結構成される
ことを特徴とするデュアルスロープ波形発生回路。 - （２）伝達トランジスタＢのＮ、ＰＭＯＳトランジスタ
Ｍ＿３、Ｍ＿４の各ゲート側に各々インバータＡにより
遅延反転される入力信号ＩＮとフィードバックされる出
力信号ＯＵＴとが入力するように連結構成されることを
特徴とする請求項第１項記載のデュアルスロープ波形発
生回路。 - （３）伝達トランジスタＢをプルアップ（ｐｕｌｌ ｕ
ｐ）トランジスタＭ＿５のゲート側におき、上記伝達ト
ランジスタＢのＮ、ＰＭＯＳトランジスタＭ＿３′、Ｍ
＿４′の各ゲート側に各々フィードバックされる出力信
号ＯＵＴとインバータＡにより遅延反転される入力信号
ＩＮとが入力するように連結構成されることを特徴とす
る請求項第１項又は第２項記載のデュアルスロープ波形
発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870014053A KR900008436B1 (ko) | 1987-12-08 | 1987-12-08 | 듀얼 슬로프 파형 발생회로 |
| KR87-14053 | 1987-12-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01174010A true JPH01174010A (ja) | 1989-07-10 |
| JPH0775317B2 JPH0775317B2 (ja) | 1995-08-09 |
Family
ID=19266795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63251010A Expired - Lifetime JPH0775317B2 (ja) | 1987-12-08 | 1988-10-06 | デュアルスロープ波形発生回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4894560A (ja) |
| JP (1) | JPH0775317B2 (ja) |
| KR (1) | KR900008436B1 (ja) |
| FR (1) | FR2624328B1 (ja) |
| GB (1) | GB2213668B (ja) |
| NL (1) | NL193335C (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5004936A (en) * | 1989-03-31 | 1991-04-02 | Texas Instruments Incorporated | Non-loading output driver circuit |
| US4958093A (en) * | 1989-05-25 | 1990-09-18 | International Business Machines Corporation | Voltage clamping circuits with high current capability |
| US5121013A (en) * | 1990-02-12 | 1992-06-09 | Advanced Micro Devices, Inc. | Noise reducing output buffer circuit with feedback path |
| KR920010346B1 (ko) * | 1990-05-23 | 1992-11-27 | 삼성전자 주식회사 | 반도체 메모리의 센스앰프 구동회로 |
| US5241221A (en) * | 1990-07-06 | 1993-08-31 | North American Philips Corp., Signetics Div. | CMOS driver circuit having reduced switching noise |
| US5319252A (en) * | 1992-11-05 | 1994-06-07 | Xilinx, Inc. | Load programmable output buffer |
| US5448181A (en) * | 1992-11-06 | 1995-09-05 | Xilinx, Inc. | Output buffer circuit having reduced switching noise |
| JP3194636B2 (ja) * | 1993-01-12 | 2001-07-30 | 三菱電機株式会社 | レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したｌｓｉテストシステム |
| US5481500A (en) * | 1994-07-22 | 1996-01-02 | International Business Machines Corporation | Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories |
| JP3442149B2 (ja) * | 1994-07-28 | 2003-09-02 | 富士通株式会社 | 半導体回路 |
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