JPH0528792A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】メモリセルアレイを分割してなる複数のブロッ
クを設けてなる半導体記憶装置に関し、冗長回路の面積
を縮小化し、チップサイズの小型化を図ることを目的と
する。 【構成】ヒューズ回路１８₁、１８₂・・・１８₈のみを
ブロック１７₁、１７₂・・・１７₈に対応して設け、比
較回路１９は、ヒューズ回路１８₁、１８₂・・・１８₈
に対して共通に設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルアレイを複
数のブロックに分割し、かつ、これら複数のブロックの
それぞれに冗長セルを設けてなる半導体記憶装置に関す
る。

【０００２】

【従来の技術】従来、この種の半導体記憶装置として図
１２にその概念図を示すようなものが知られている。

【０００３】図中、１はチップ本体、２₁、２₂・・・２
₈はメモリセルアレイを分割してなるブロック、３₁、３
₂・・・３₈はそれぞれブロック２₁、２₂・・・２₈の列
（コラム）冗長アドレスを記憶するヒューズ回路（ヒュ
ーズＲＯＭ）、４₁、４₂・・・４₈はそれぞれヒューズ
回路３₁、３₂・・・３₈をその一部とし、外部から供給
される列アドレスと、ヒューズ回路３₁、３₂・・・３₈
に記憶された列冗長アドレスとを比較する比較回路であ
り、これら比較回路４₁、４₂・・・４₈は列冗長回路を
構成するものである。

【０００４】ここに、図１３は、この半導体記憶装置が
設けている列冗長回路であり、５は外部から外部ピンを
介して列アドレスバッファ（図示せず）に入力され、こ
の列アドレスバッファから出力された列アドレスを比較
回路４₁、４₂・・・４₈に転送する列アドレス線であ
る。

【０００５】ここに、比較回路４₁、４₂・・・４₈は、
それぞれ、列アドレス線５を介して供給される列アドレ
スと、ヒューズ回路３₁、３₂・・・３₈に記憶された列
冗長アドレスとを各ビットごとに比較して、一致するビ
ットは論理「１」（以下、単に「１」という）とし、一
致しないビットは論理「０」（以下、単に「０」とい
う）とする比較信号Ｃ₁、Ｃ₂・・・Ｃ₈を比較信号線
６₁、６₂・・・６₈に出力するように構成されている。

【０００６】また、７は比較回路４₁、４₂・・・４₈か
ら比較信号線６₁、６₂・・・６₈を介して供給される比
較信号Ｃ₁、Ｃ₂・・・Ｃ₈を選択する比較信号選択回路
であり、この比較信号選択回路７は、ブロック選択回路
（図示せず）から供給されるブロック選択信号により制
御されて、ブロック選択信号が選択するブロックに対応
して設けられている比較回路の比較信号を選択するよう
に構成されている。

【０００７】また、８は比較信号選択回路７により選択
された比較信号の論理状態に基づいて、外部から供給さ
れる列アドレスと、選択されたブロックの列冗長アドレ
スとが一致するか否かを判定する一致判定回路であり、
この一致判定回路８は、選択された比較信号の全ビット
が「１」の場合には、外部から供給される列アドレス
と、選択されたブロックの列冗長アドレスとの一致を確
認し、一致判定信号として「０」を出力し、比較信号の
全ビットが「１」の場合以外は、一致判定信号として論
理「１」を出力するように構成されている。

【０００８】かかる半導体記憶装置においては、外部か
ら供給される列アドレスは、比較回路４₁、４₂・・・４
₈の全てに転送され、これら比較回路４₁、４₂・・・４₈
において、ヒューズ回路３₁、３₂・・・３₈が記憶する
列冗長アドレスとの比較が行われ、その比較結果である
比較信号Ｃ₁、Ｃ₂・・・Ｃ₈が比較信号選択回路７に供
給される。

【０００９】また、比較信号選択回路７には、ブロック
選択信号が供給され、選択されたブロックに対応して設
けられている比較回路から出力される比較信号が選択さ
れ、この選択された比較信号が一致判定回路８に供給さ
れ、外部から供給される列アドレスと、選択されたブロ
ックの列冗長アドレスとが一致するか否かを判定され
る。

【００１０】

【発明が解決しようとする課題】かかる従来の半導体記
憶装置においては、ブロック２₁、２₂・・・２₈ごとに
比較回路４₁、４₂・・・４₈を設けるようにしているの
で、比較信号線６₁、６₂・・・６₈として、列アドレス
のビット数×比較回路の数（ブロックの数）の本数の配
線を必要とし、これが列冗長回路の面積の増大を招き、
チップサイズを大型化しているという問題点があった。
同様の回路構成の行冗長回路を設ける場合にも同様の問
題点があった。

【００１１】本発明は、かかる点に鑑み、冗長回路の面
積を縮小化し、チップサイズの小型化を図ることができ
るようにした半導体記憶装置を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】

第１の発明・・図１ 図１は本発明中、第１の発明の原理説明図である。この
第１の発明による半導体記憶装置は、メモリセルアレイ
を複数のブロック９₁、９₂・・・９_nに分割し、かつ、
これら複数のブロック９₁、９₂・・・９_nのそれぞれに
冗長セルを設けてなる半導体記憶装置を改良するもので
あり、その冗長回路１０は、冗長アドレス記憶回路１１
₁、１１₂・・・１１_nと、比較回路１２と、一致判定回
路１３とを設けて構成される。なお、この冗長回路１０
は、行冗長アドレス回路及び列冗長アドレス回路のいず
れにも適用できるものである。

【００１３】ここに、冗長アドレス記憶回路１１₁、１
１₂・・・１１_nは、複数のブロック９₁、９₂・・・９_n
のそれぞれに対応して設けられており、それぞれ、対応
するブロックの冗長アドレスを記憶し、対応するブロッ
クが選択された場合に選択され、対応するブロックの冗
長アドレスを外部から入力されるアドレスと同一の論理
又は反転した論理で出力するものである。

【００１４】また、比較回路１２は、外部から入力され
たアドレス又は外部から入力されたアドレスを反転して
なるアドレスと、選択された冗長アドレス記憶回路から
出力される冗長アドレスとを比較するものである。

【００１５】また、一致判定回路１３は、比較回路１２
の比較結果に基づいて、外部から入力されるアドレス
と、選択された冗長アドレス記憶回路から出力される冗
長アドレスとが一致するか否かを判定するものである。

【００１６】なお、１４₁、１４₂・・・１４_nは冗長ア
ドレス記憶回路１１₁、１１₂・・・１１_nから導出され
た冗長アドレス線、１５は冗長アドレス線１４₁、１４₂
・・・１４_nに共通に設けられた共通冗長アドレス線、
１３０は外部から入力されたアドレス又は外部から入力
されたアドレスを反転してなるアドレスを転送するアド
レス線である。

【００１７】第２の発明・・図２ 図２は本発明中、第２の発明の原理説明図である。この
第２の発明による半導体記憶装置は、第１の発明と同じ
く、メモリセルアレイを複数のブロック９₁、９₂・・・
９_nに分割し、かつ、これら複数のブロック９₁、９₂・
・・９_nのそれぞれに冗長セルを設けてなる半導体記憶
装置を改良するものであり、その冗長回路１３１は、冗
長アドレス記憶回路１３２₁、１３２₂・・・１３２
_nと、比較回路１３３₁、１３３₂・・・１３３_nと、一致
判定回路１３４とを設けて構成される。なお、この冗長
回路１３１も、行冗長アドレス回路及び列冗長アドレス
回路のいずれにも適用できるものである。

【００１８】ここに、冗長アドレス記憶回路１３２₁、
１３２₂・・・１３２_nは、ブロック９₁、９₂・・・９_n
のそれぞれに対応して設けられ、それぞれ、対応するブ
ロックの冗長アドレスを記憶するものである。

【００１９】また、比較回路１３３₁、１３３₂・・・１
３３_nは、ブロック９₁、９₂・・・９_nのそれぞれに対応
して設けられ、冗長アドレス記憶回路１３２₁、１３２₂
・・・１３２_nのうち、対応するブロックの冗長アドレ
スを記憶する冗長アドレス記憶回路をその一部に有し、
対応するブロックが選択された場合に選択され、外部か
ら入力されたアドレス又は外部から入力されたアドレス
を反転してなるアドレスと自分がその一部に有している
冗長アドレス記憶回路が記憶する冗長アドレスとを比較
するものである。

【００２０】また、一致判定回路１３４は、比較回路１
３３₁、１３３₂・・・１３３_nのうち、選択された比較
回路の比較結果に基づいて、外部から入力されたアドレ
スと選択された比較回路が有している冗長アドレス記憶
回路が記憶する冗長アドレスとが一致するか否かを判定
するものである。

【００２１】なお、１３５₁、１３５₂・・・１３５_nは
それぞれ比較回路１３３₁、１３３₂・・・１３３_nから
導出された比較信号線、１３６は比較信号１３５₁、１
３５₂・・・１３５_nに共通に設けられた共通比較信号
線、１３７は外部から入力されたアドレス又は外部から
入力されたアドレスを反転してなるアドレスを転送する
アドレス線である。

【００２２】第３の発明・・図３ 図３は本発明中、第３の発明の原理説明図である。この
第３の発明による半導体記憶装置は、第１の発明と同じ
く、メモリセルアレイを複数のブロック９₁、９₂・・・
９_nに分割し、かつ、これら複数のブロック９₁、９₂・
・・９_nのそれぞれに冗長セルを設けてなる半導体記憶
装置を改良するものであり、その冗長回路１３８は、冗
長アドレス記憶回路１３９₁、１３９₂・・・１３９
_nと、冗長アドレス選択回路１４０と、比較回路１４１
と、一致判定回路１４２とを設けて構成される。なお、
この冗長回路１３８も、行冗長アドレス回路及び列冗長
アドレス回路のいずれにも適用できるものである。

【００２３】ここに、冗長アドレス記憶回路１３９₁、
１３９₂・・・１３９_nは、ブロック９₁、９₂・・・９_n
のそれぞれに対応して設けられ、それぞれ、対応するブ
ロックの冗長アドレスを記憶し、対応するブロックの冗
長アドレスを外部から入力されるアドレスと同一の論理
又は反転した論理で出力するものである。

【００２４】また、冗長アドレス選択回路１４０は、冗
長アドレス記憶回路１３９₁、１３９₂・・・１３９_nか
ら出力された冗長アドレスのうち、選択されたブロック
に対応して設けられている冗長アドレス記憶回路が出力
する冗長アドレスを選択するものである。

【００２５】また、比較回路１４１は、外部から入力さ
れたアドレス又は外部から入力されたアドレスを反転し
てなるアドレスと、冗長アドレス選択回路１４０によっ
て選択された冗長アドレスとを比較するものである。

【００２６】また、一致判定回路１４２は、比較回路１
４１の比較結果に基づいて、外部から入力されたアドレ
スと、冗長アドレス選択回路１４０によって選択された
冗長アドレスとが一致するか否かを判定するものであ
る。

【００２７】なお、１４３₁、１４３₂・・・１４３
_nは、それぞれ、冗長アドレス記憶回路１３９₁、１３９
₂・・・１３９_nから導出された冗長アドレス線、１４４
は外部から入力されたアドレス又は外部から入力された
アドレスを反転してなるアドレスを転送するアドレス線
である。

【００２８】

【作用】

第１の発明・・図１ 本発明中、第１の発明においては、冗長アドレス記憶回
路１１₁、１１₂・・・１１_nは、それぞれ、ブロック
９₁、９₂・・・９_nに対応して設けられているが、比較
回路１２は冗長アドレス記憶回路１１₁、１１₂・・・１
１_nに共通に設けられている。

【００２９】この結果、冗長アドレス記憶回路１１₁、
１１₂・・・１１_nから導出される冗長アドレス線１
４₁、１４₂・・・１４_nを共通冗長アドレス線１５に接
続することができる。

【００３０】ここに、冗長アドレス線１４₁、１４₂・・
・１４_nは、それぞれ、アドレスのビット数だけの本数
の配線が必要であり、全体としては、アドレスのビット
数×冗長アドレス記憶回路の数（ブロックの数）の本数
の配線が必要となるが、共通冗長アドレス線１５はアド
レスのビット数の本数の配線で足りる。

【００３１】また、アドレス線１３０については、これ
を引き回して、冗長アドレス記憶回路１１₁、１１₂・・
・１１_nに配線する必要がない。したがって、この第１
の発明によれば、冗長回路１０の面積の縮小化を図るこ
とができる。

【００３２】第２の発明・・図２ 本発明中、第２の発明においては、比較回路１３３₁、
１３３₂・・・１３３_nは、ブロック９₁、９₂・・・９_n
のそれぞれに対応して設けられているが、対応するブロ
ックが選択された場合に選択されるように構成されてい
る。

【００３３】この結果、アドレス線１３７を引き回し
て、比較回路１３３₁、１３３₂・・・１３３_nに配線す
る必要があるが、比較回路１３３₁、１３３₂・・・１３
３_nから導出される比較信号線１３５₁、１３５₂・・・
１３５_nについては、これらを共通比較信号線１３６に
接続することができる。

【００３４】ここに、比較信号線１３５₁、１３５₂・・
・１３５_nは、それぞれ、アドレスのビット数だけの本
数の配線が必要であり、全体としては、アドレスのビッ
ト数×比較回路の数（ブロックの数）の本数の配線が必
要となるが、共通比較信号線１３６はアドレスのビット
数の本数の配線で足りる。したがって、この第２の発明
によれば、第１の発明ほどではないが、冗長回路１３１
の面積の縮小化を図ることができる。

【００３５】第３の発明・・図３ 本発明中、第３の発明においては、冗長アドレス線１４
３₁、１４３₂・・・１４３_nを共通化するための共通冗
長アドレス線を設けることはできないが、アドレス線１
４４については、これを引き回して、冗長アドレス記憶
回路１３９₁、１３９₂・・・１３９_nに配線する必要が
ない。したがって、この第３の発明によれば、第１の発
明ほどではないが、冗長回路１３８の面積の縮小化を図
ることができる。

【００３６】

【実施例】以下、図４〜図１１を参照して、本発明の第
１実施例〜第３実施例について、図１２に示す従来の半
導体記憶装置の場合と同様に８個のブロックを設けてな
る半導体記憶装置を例にし、列冗長回路の面積の縮小化
を図る場合について説明する。

【００３７】第１実施例・・図４〜図９ 図４は本発明の第１実施例（第１の発明の一実施例）の
概念図である。図中、１６はチップ本体、１７₁、１７₂
・・・１７₈はメモリセルアレイを分割してなるブロッ
ク、１８₁、１８₂・・・１８₈は、それぞれ、ブロック
１７₁、１７₂・・・１７₈の列冗長アドレスを記憶する
ヒューズ回路、１９は外部から供給される列アドレスと
選択されたヒューズ回路が記憶する列冗長アドレスとを
比較する比較回路であり、この第１実施例においては、
ヒューズ回路１８₁、１８₂・・・１８₈のみが、ブロッ
ク１７₁、１７₂・・・１７₈に対応して設けられてお
り、比較回路１９は、ヒューズ回路１８₁、１８₂・・・
１８₈に対して共通に設けられている。

【００３８】また、図５は、この第１実施例が設けてい
る列冗長回路である。図中、ＢＡ₀、ＢＡ₁、ＢＡ₂は外
部から供給されるアドレスのうち、ブロック１７₁、１
７₂・・・１７₈を選択するブロックアドレス、ＣＡ₀バ
ー、ＣＡ₁バー・・・ＣＡ₇バーは外部から供給されるア
ドレスのうち、ブロック１７₁、１７₂・・・１７₈の列
を選択する列アドレスＣＡ₀、ＣＡ₁・・・ＣＡ₇を反転
してなる反転列アドレスである。

【００３９】また、２０はブロックアドレスＢＡ₀、Ｂ
Ａ₁、ＢＡ₂をデコードしてブロック選択信号ＢＳ₁バ
ー、ＢＳ₂バー・・・ＢＳ₈バーを出力するブロック選択
回路であり、この第１実施例においては、ブロック選択
信号ＢＳ₁バー、ＢＳ₂バー・・・ＢＳ₈バーは、それぞ
れ、ブロック１７₁、１７₂・・・１７₈のみならず、ヒ
ューズ回路１８₁、１８₂・・・１８₈にも供給され、選
択されるブロックに対応して設けられているヒューズ回
路も選択するように構成されている。なお、このブロッ
ク選択回路２０の詳細については後述する。

【００４０】また、２１₁、２１₂・・・２１₈は、それ
ぞれ、ヒューズ回路１８₁、１８₂・・・１８₈の出力側
から導出されたヒューズ信号線であり、これらヒューズ
信号線２１₁、２１₂・・・２１₈には、それぞれ、ヒュ
ーズ回路１８₁、１８₂・・・１８₈が記憶する列冗長ア
ドレスが論理を反転したヒューズ信号ＦＳ₀、ＦＳ₁・・
・ＦＳ₇として出力される。また、２２はヒューズ信号
線２１₁、２１₂・・・２１₈に共通に設けられた共通ヒ
ューズ信号線である。なお、ヒューズ回路１８₁、１８₂
・・・１８₈の詳細については後述する。

【００４１】ここに、比較回路１９は、外部から入力さ
れる列アドレスＣＡ₀、ＣＡ₁・・・ＣＡ₇を反転してな
る反転列アドレスＣＡ₀バー、ＣＡ₁バー・・・ＣＡ₇バ
ーと、ヒューズ回路１８₁、１８₂・・・１８₈のうち、
ブロック選択回路２０によって選択されたヒューズ回路
から出力されるヒューズ信号ＦＳ₀、ＦＳ₁・・・ＦＳ₇
とを各ビットごとに比較し、一致するビットは「１」と
し、一致しないビットは「０」とする比較信号ＣＯ
Ｍ₀、ＣＯＭ₁・・・ＣＯＭ₇を出力するように構成され
ている。この比較回路１９の詳細についても後述する。

【００４２】また、２３は比較回路１９から供給される
比較信号ＣＯＭ₀、ＣＯＭ₁・・・ＣＯＭ₇の論理状態に
基づいて、外部から供給される列アドレスＣＡ₀、ＣＡ₁
・・・ＣＡ₇と、選択されたブロックの冗長アドレスと
が一致するか否かを判定する一致判定回路であり、この
一致判定回路２３は、比較信号ＣＯＭ₀、ＣＯＭ₁・・・
ＣＯＭ₇が全て「１」の場合には、一致判定信号として
「０」を出力し、比較信号ＣＯＭ₀、ＣＯＭ₁・・・ＣＯ
Ｍ₇が全て「１」以外の場合には、一致判定信号として
「１」を出力するように構成されている。この一致判定
回路２３の詳細についても後述する。

【００４３】ここに、ブロック選択回路２０は、例え
ば、図６に、選択信号ＢＳ₁バーを出力する部分、即
ち、ブロック１７₁及びヒューズ回路１８₁を選択する部
分を代表して示すように構成することができる。図中、
Ｖccは電源電圧、ＲＡＳはロウアドレス・ストローブ信
号ＲＡＳバーを反転させた信号、２４〜２９はｎＭＯ
Ｓ、３０〜３５はｐＭＯＳであり、この例の場合、ブロ
ック１７₁及びヒューズ回路１８₁が選択される場合に
は、ＲＡＳ＝「１」（ＲＡＳバー＝「０」）とされた
後、続いて、ＢＡ₀＝「１」、ＢＡ₁＝「１」、ＢＡ₂＝
「１」とされ、ＢＳ₁バー＝「０」とされる。

【００４４】また、ヒューズ回路１８₁、１８₂・・・１
８₈は、例えば、図７に、ヒューズ回路１８₁のヒューズ
信号ＦＳ₀を出力する部分を代表して示すように構成す
ることができる。図中、３６〜４７はｎＭＯＳ、４８〜
５８はｐＭＯＳ、５９、６０はヒューズである。

【００４５】このヒューズ回路１８₁は、ブロック選択
信号ＢＳ₁バー＝「０」で選択され、ブロック選択信号
ＢＳ₁バー＝「１」で非選択とされる。即ち、ブロック
選択信号ＢＳ₁バーが「０」にされると、ノード６１＝
「１」、ノード６２＝「０」、ノード６３＝「１」とな
る。この結果、ｐＭＯＳ５４及びｎＭＯＳ４２が共にＯ
Ｎとなり、ヒューズ信号ＦＳ₀が出力可能な状態とされ
る。他方、ブロック選択信号ＢＳ₁バーが「１」の場合
には、ノード６１＝「０」、ノード６２＝「１」、ノー
ド６３＝「０」となり、この結果、ｐＭＯＳ５４及びｎ
ＭＯＳ４２が共にＯＦＦとなり、ノード６４はハイイン
ピーダンス状態とされる。

【００４６】また、このヒューズ回路１８₁において、
ヒューズ信号ＦＳ₀として「０」を必要とする場合に
は、ヒューズ５９を切断する。ここに、ＲＡＳ＝「０」
（ＲＡＳバー＝「１」）で待機状態の場合、ノード６５
＝「１」、ノード６６＝「０」、ノード６７＝「１」と
なり、ｎＭＯＳ３９がＯＮとなって、ノード６８＝
「０」、ノード６９＝「１」とされる。ここに、ヒュー
ズ５９は切断されているので、ノード６９の「１」は、
ｎＭＯＳ４０と、ｐＭＯＳ５２及びｎＭＯＳ４１からな
るインバータによりラッチされることになる。

【００４７】なお、この場合、ｐＭＯＳ５５がＯＦＦ、
ｎＭＯＳ４５がＯＮとなり、ノード６１＝「０」、ノー
ド６２＝「１」、ノード６３＝「０」となる。したがっ
て、この場合には、ｐＭＯＳ５４及びｎＭＯＳ４２がＯ
ＦＦとなり、ノード６４はハイインピーダンス状態とさ
れる。

【００４８】ここに、ＲＡＳ＝「１」（ＲＡＳバー＝
「０」）となり、読出し状態にされると、ノード６５＝
「０」となる。この結果、ｐＭＯＳ５５がＯＮ、ｎＭＯ
Ｓ４５がＯＦＦとなり、ノード６１のレベルはブロック
選択信号ＢＳ₁バーに規制されるところとなる。この結
果、ブロック選択信号ＢＳ₁バーが「０」とされて選択
されると、ノード６１＝「１」、ノード６２＝「０」、
ノード６３＝「１」となるので、ｐＭＯＳ５４及びｎＭ
ＯＳ４２がＯＮとなり、ヒューズ信号ＦＳ₀として
「０」が出力される。

【００４９】また、このヒューズ回路１８₁において
は、ヒューズ信号ＦＳ₀として「１」を必要とする場
合、ヒューズ５９、６０を切断しない。この場合、ＲＡ
Ｓ＝「１」とされ、読出し状態にされた場合、ノード６
５＝「０」、ノード６６＝「１」、ノード６７＝
「０」、ノード６８＝「１」、ノード６９＝「０」とな
り、また、ｐＭＯＳ５５がＯＮ、ｎＭＯＳ４５がＯＦＦ
となる。そこで、ブロック選択信号ＢＳ₁バーが「０」
とされて選択されると、ノード６１＝「１」、ノード６
２＝「０」、ノード６３＝「１」となるので、ｐＭＯＳ
５４及びｎＭＯＳ４２がＯＮとなり、ヒューズ信号ＦＳ
₀として「１」が出力される。

【００５０】また、比較回路１９は、例えば、図８に、
比較信号ＣＯＭ₀を出力する部分、即ち、外部から供給
される列アドレスＣＡ₀を反転してなる反転列アドレス
ＣＡ₀バーと、ヒューズ回路１８₁〜１８₈のうち、選択
されたヒューズ回路のヒューズ信号ＦＳ₀とを比較する
部分を代表して示すように構成することができる。図
中、７０〜８０はｎＭＯＳ、８１〜９０はｐＭＯＳであ
る。

【００５１】また、この図８において、ＦＳＪは、この
比較回路１９を使用状態にするか、不使用状態にするか
を制御する信号であり、比較回路１９を不使用状態にす
る場合には、ＦＳＪ＝「１」として、ｐＭＯＳ８３、８
６がＯＦＦ、ｎＭＯＳ７２、７５、７７がＯＮとされ
る。また、使用状態にする場合には、ＦＳＪ＝「０」と
し、ｐＭＯＳ８３、８６がＯＮ、ｎＭＯＳ７２、７５、
７７がＯＦＦとされる。

【００５２】この比較回路１９においては、ＦＳＪが
「１」とされた状態で、ヒューズ信号ＦＳ₀として
「０」が入力されると、ノード９１＝「１」、ノード９
２＝「０」、ノード９３＝「１」となり、ｎＭＯＳ７４
及びｐＭＯＳ８５は、ＯＦＦ状態とされるが、ノード９
４＝「１」、ノード９５＝「０」となるので、ｎＭＯＳ
８０及びｐＭＯＳ８９がＯＮ状態とされる。

【００５３】したがって、この場合には、反転列アドレ
スＣＡ₀バーがヒューズ信号ＦＳ₀と同じ論理である
「０」のときは、比較信号ＣＯＭ₀＝「１」となり、反
転列アドレスＣＡ₀バーが「１」で、ヒューズ信号ＦＳ₀
と異なる論理のときは、比較信号ＣＯＭ₀＝「０」とな
る。

【００５４】他方、ヒューズ信号ＦＳ₀＝「１」の場合
には、ノード９１＝「０」、ノード９２＝「１」、ノー
ド９３＝「０」となるので、ｎＭＯＳ７４及びｐＭＯＳ
８５はＯＮ状態とされるが、ノード９４＝「０」、ノー
ド９５＝「１」となるので、ｎＭＯＳ８０及びｐＭＯＳ
８９はＯＦＦとされ、ｐＭＯＳ９０及びｎＭＯＳ７９か
らなるインバータは不活性状態とされる。

【００５５】したがって、この場合には、反転列アドレ
スＣＡ₀バーがヒューズ信号ＦＳ₀と同じ論理である
「１」のときは、比較信号ＣＯＭ₀＝「１」となり、反
転列アドレスＣＡ₀バーが「０」で、ヒューズ信号ＦＳ₀
と異なる論理のときは、比較信号ＣＯＭ₀＝「０」とな
る。

【００５６】また、一致判定回路２３は、例えば、図９
に示すように構成することができる。図中、９６〜１０
９はｎＭＯＳ、１１０〜１２３はｐＭＯＳである。かか
る一致判定回路２３においては、ＣＯＭ₀〜ＣＯＭ₇＝
「１」の場合、ノード１２４〜１２７＝「０」となる。
したがって、また、ノード１２８、１２９＝「１」とな
り、この結果、一致判定信号は、「０」となり、外部か
ら入力された列アドレスＣＡ₀、ＣＡ₁・・・ＣＡ₇は、
選択されたブロックにおける列冗長アドレスであること
が判定される。

【００５７】これに対して、ＣＯＭ₀〜ＣＯＭ₇に「０」
が含まれる場合、例えば、ＣＯＭ₀〜ＣＯＭ₆＝「１」
で、ＣＯＭ₇＝「０」の場合、ノード１２４〜１２６＝
「１」となるが、ノード１２７＝「０」となる。この結
果、ノード１２８は「０」となるが、ノード１２９は
「１」となってしまい、一致判定信号は、「１」とな
る。このように、ＣＯＭ₀〜ＣＯＭ₇に「０」が含まれて
いる場合には、一致判定信号は「１」となり、外部から
入力された列アドレスＣＡ₀、ＣＡ₁・・・ＣＡ₇は、選
択されたブロックにおける列冗長アドレスではないこと
が判定される。

【００５８】かかる第１実施例においては、ヒューズ回
路１８₁、１８₂・・・１８₈は、それぞれ、ブロック１
７₁、１７₂・・・１７₈に対応して設けられているが、
比較回路１９は、ヒューズ回路１８₁、１８₂・・・１８
₈に共通に設けられている。

【００５９】この結果、ヒューズ回路１８₁、１８₂・・
・１８₈から導出されるヒューズ信号線２１₁、２１₂・
・・２１₈を共通ヒューズ信号線２２に接続することが
できる。

【００６０】ここに、ヒューズ信号線２１₁、２１₂・・
・２１₈は、それぞれ、ヒューズ信号ＦＳ₀、ＦＳ₁・・
・ＦＳ₇のビット数、即ち、列アドレスＣＡ₀、ＣＡ₁・
・・ＣＡ₇のビット数だけの本数の配線が必要であり、
全体としては列アドレスＣＡ₀、ＣＡ₁・・・ＣＡ₇のビ
ット数×ヒューズ回路１８₁、１８₂・・・１８₈の数
（ブロック１７₁、１７₂・・・１７₈の数）の本数の配
線が必要となるが、共通ヒューズ信号線２２は列アドレ
スＣＡ₀、ＣＡ₁・・・ＣＡ₇のビット数の本数の配線で
足りる。

【００６１】また、この第１実施例においては、反転列
アドレスＣＡ₀バー、ＣＡ₁バー・・・ＣＡ₇バーを転送
する反転列アドレス線を図１２に示す従来の半導体記憶
装置のように引き回す必要がない。

【００６２】したがって、この第１実施例によれば、列
冗長回路の面積を縮小化し、チップサイズの小型化を図
ることができる。なお、行冗長回路を同様に構成する場
合には、行冗長回路の面積を縮小化できることは勿論で
ある。

【００６３】第２実施例・・図１０ 図１０は本発明の第２実施例（第２の発明の一実施例）
の要部、即ち、第２実施例が設けている列冗長回路を示
す図である。なお、図５に対応する部分には同一符号を
付し、その重複説明は省略する。

【００６４】図中、１４５は反転列アドレスＣＡ₀バ
ー、ＣＡ₁バー・・・ＣＡ₇バーを転送する反転列アドレ
ス線、１４６₁、１４６₂・・・１４６₈は、それぞれブ
ロック１７₁、１７₂・・・１７₈の列冗長アドレスを記
憶するヒューズ回路である。

【００６５】また、１４７₁、１４７₂・・・１４７
₈は、ブロック１７₁、１７₂・・・１７₈のそれぞれに対
応して設けられ、ヒューズ回路１４６₁、１４６₂・・・
１４６₈のうち、対応するヒューズ回路をその一部とす
る比較回路である。

【００６６】これら比較回路１４７₁、１４７₂・・・１
４７₈は、ブロック選択回路２０から出力されるブロッ
ク選択信号ＢＳ₁バー、ＢＳ₂バー・・・ＢＳ₈バーによ
って選択され、即ち、対応するブロックが選択された場
合に選択され、反転列アドレスＣＡ₀バー、ＣＡ₁バー・
・・ＣＡ₇バーと自分がその一部としているヒューズ回
路が記憶する列冗長アドレスとを比較し、その結果を比
較信号として出力するように構成されている。

【００６７】また、１４８₁、１４８₂・・・１４８₈は
それぞれ比較信号を出力するために比較回路１４７₁、
１４７₂・・・１４７₈から導出された比較信号線、１４
９は比較信号線１４８₁、１４８₂・・・１４８₈に共通
に設けられた共通比較信号線である。

【００６８】また、１５０は一致判定回路であり、この
一致判定回路１５０は、比較回路１４７₁、１４７₂・・
・１４７₈のうち、選択された比較回路から出力された
比較信号に基づいて、外部から供給される列アドレスＣ
Ａ₀、ＣＡ₁・・・ＣＡ₇と、選択されたブロックの列冗
長アドレスとが一致するか否かを判定するように構成さ
れている。

【００６９】この第２実施例においては、反転列アドレ
ス線１４５を図１２に示す従来の半導体記憶装置と同様
に引き回して、比較回路１４７₁、１４７₂・・・１４７
₈に配線する必要があるが、これら比較回路１４７₁、１
４７₂・・・１４７₈から導出される比較信号線１４
８₁、１４８₂・・・１４８₈については、これらを共通
比較信号線１４９に接続することができる。

【００７０】ここに、比較信号線１４８₁、１４８₂・・
・１４８₈は、それぞれ、列アドレスＣＡ₀、ＣＡ₁・・
・ＣＡ₇のビット数だけの本数の配線が必要であり、全
体としては列アドレスＣＡ₀、ＣＡ₁・・・ＣＡ₇のビッ
ト数×比較回路１４７₁、１４７₂・・・１４７₈の数
（ブロック１７₁、１７₂・・・１７₈の数）の本数の配
線が必要となるが、共通比較信号線１４９は列アドレス
ＣＡ₀、ＣＡ₁・・・ＣＡ₇のビット数の本数の配線で足
りる。

【００７１】したがって、この第２実施例によれば、第
１実施例ほどではないが、列冗長回路の面積を縮小化
し、チップサイズの小型化を図ることができる。なお、
行冗長回路を同様に構成する場合には、行冗長回路の面
積を縮小化できることは勿論である。

【００７２】第３実施例・・図１１ 図１１は本発明の第３実施例（第３の発明の一実施例）
の要部、即ち、第３実施例が設けている列冗長回路を示
す図である。なお、図５に対応する部分には同一符号を
付し、その重複説明は省略する。

【００７３】図中、１５１₁、１５１₂・・・１５１
₈は、それぞれ、ブロック１７₁、１７₂・・・１７₈の列
冗長アドレスを記憶するヒューズ回路、１５２₁、１５
２₂・・・１５２₈は、それぞれ、ヒューズ回路１５
１₁、１５１₂・・・１５１₈から導出されたヒューズ信
号線であり、これらヒューズ信号線１５２₁、１５２₂・
・・１５２₈には、それぞれ、ヒューズ回路１５１₁、１
５１₂・・・１５１₈が記憶する列冗長アドレスが論理を
反転したヒューズ信号として出力される。

【００７４】また、１５３はヒューズ信号選択回路であ
り、このヒューズ信号選択回路１５３は、ブロック選択
信号ＢＳ₁バー、ＢＳ₂バー・・・ＢＳ₈バーによって制
御され、ヒューズ回路１５１₁、１５１₂・・・１５１₈
から出力されるヒューズ信号のうち、ブロック選択信号
ＢＳ₁バー、ＢＳ₂バー・・・ＢＳ₈バーが選択するブロ
ックに対応して設けられているヒューズ回路が出力する
ヒューズ信号を選択するように構成されている。

【００７５】また、１５４は比較回路であり、この比較
回路１５４は、反転列アドレスＣＡ ₀バー、ＣＡ₁バー・
・・ＣＡ₇バーと、ヒューズ信号選択回路１５３によっ
て選択されたヒューズ信号とを比較するように構成され
ている。なお、１５５は反転列アドレス線である。

【００７６】また、１５６は一致判定回路であり、この
一致判定回路１５６は、比較回路１５４の比較結果に基
づいて、外部から入力された列アドレスと、選択された
ブロックの列冗長アドレスとが一致するか否かを判定す
るように構成されている。

【００７７】この第３実施例においては、列アドレスＣ
Ａ₀、ＣＡ₁・・・ＣＡ₇のビット数×ヒューズ回路１５
１₁、１５１₂・・・１５１₈の数（ブロック１７₁、１７
₂・・・１７₈の数）の本数のヒューズ信号線１５２₁、
１５２₂・・・１５２₈を配線する必要があるが、反転列
アドレス線１５５については、これを図１２に示す従来
の半導体記憶装置のように引き回して、ヒューズ回路１
５１₁、１５１₂・・・１５１₈に配線する必要がない。

【００７８】したがって、この第３実施例によれば、第
１実施例ほどではないが、列冗長回路の面積を縮小化
し、チップサイズの小型化を図ることができる。なお、
行冗長回路を同様に構成する場合には、行冗長回路の面
積を縮小化できることは勿論である。

【００７９】なお、上述の実施例においては、列冗長ア
ドレス記憶回路をヒューズ回路で構成した場合につき述
べたが、本発明は、列冗長アドレス記憶回路をマスクＲ
ＯＭなどで構成する場合にも適用することができるもの
である。

【００８０】

【発明の効果】本発明によれば、冗長回路を構成するに
必要な配線の本数を減らして、冗長回路の面積を縮小化
し、チップサイズの小型化を図ることができる。

【図面の簡単な説明】

【図１】本発明中、第１の発明の原理説明図である。

【図２】本発明中、第２の発明の原理説明図である。

【図３】本発明中、第３の発明の原理説明図である。

【図４】本発明の第１実施例（第１の発明の一実施例）
の概念図である。

【図５】本発明の第１実施例が設けている列冗長回路を
示す回路図である。

【図６】図５に示す列冗長回路を構成するブロック選択
回路の一部を示す回路図である。

【図７】図５に示す列冗長回路を構成するヒューズ回路
の一部を示す回路図である。

【図８】図５に示す列冗長回路を構成する比較回路の一
部を示す回路図である。

【図９】図５に示す列冗長回路を構成する一致判定回路
を示す回路図である。

【図１０】本発明の第２実施例（第２の発明の一実施
例）が設けている列冗長回路を示す回路図である。

【図１１】本発明の第３実施例（第３の発明の一実施
例）が設けている列冗長回路を示す回路図である。

【図１２】従来の半導体記憶装置の一例の概念図であ
る。

【図１３】図１２に示す従来の半導体記憶装置が設けて
いる列冗長回路を示す回路図である。

【符号の説明】

９₁、９₂、９_n ブロック １０、１３１、１３８ 冗長回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】メモリセルアレイを複数のブロック
   （９₁、９₂・・・９_n）に分割し、かつ、これら複数の
   ブロック（９₁、９₂・・・９_n）のそれぞれに冗長セル
   を設けてなる半導体記憶装置であって、 前記複数のブロック（９₁、９₂・・・９_n）のそれぞれ
   に対応して設けられ、それぞれ、対応するブロックの冗
   長アドレスを記憶し、対応するブロックが選択された場
   合に選択され、対応するブロックの冗長アドレスを外部
   から入力されるアドレスと同一の論理又は反転した論理
   で出力する複数の冗長アドレス記憶回路（１１₁、１１₂
   ・・・１１_n）と、 外部から入力されたアドレス又は外部から入力されたア
   ドレスを反転してなるアドレスと、前記複数の冗長アド
   レス記憶回路（１１₁、１１₂・・・１１_n）のうち、選
   択された冗長アドレス記憶回路から出力された冗長アド
   レスとを比較する比較回路（１２）と、 該比較回路（１２）の比較結果に基づいて、前記外部か
   ら入力されたアドレスと、前記選択された冗長アドレス
   記憶回路が記憶する冗長アドレスとが一致するか否かを
   判定する一致判定回路（１３）とからなる冗長回路（１
   ０）を設けて構成されていることを特徴とする半導体記
   憶装置。
2. 【請求項２】メモリセルアレイを複数のブロック
   （９₁、９₂・・・９_n）に分割し、かつ、これら複数の
   ブロック（９₁、９₂・・・９_n）のそれぞれに冗長セル
   を設けてなる半導体記憶装置であって、 前記複数のブロック（９₁、９₂・・・９_n）のそれぞれ
   に対応して設けられ、それぞれ、対応するブロックの冗
   長アドレスを記憶する複数の冗長アドレス記憶回路（１
   ３２₁、１３２₂・・・１３２_n）と、 前記複数のブロック（９₁、９₂・・・９_n）のそれぞれ
   に対応して設けられ、前記複数の冗長アドレス記憶回路
   （１３２₁、１３２₂・・・１３２_n）のうち、対応する
   ブロックの冗長アドレスを記憶する冗長アドレス記憶回
   路をその一部に有し、対応するブロックが選択された場
   合に選択され、外部から入力されたアドレス又は外部か
   ら入力されたアドレスを反転してなるアドレスと自分が
   その一部に有している冗長アドレス記憶回路が記憶する
   冗長アドレスとを比較する比較回路（１３３₁、１３３₂
   ・・・１３３_n）と、 該比較回路（１３３₁、１３３₂・・・１３３_n）のう
   ち、選択された比較回路の比較結果から、前記外部から
   入力されたアドレスと前記選択された比較回路が有して
   いる冗長アドレス記憶回路が記憶する冗長アドレスとが
   一致するか否かを判定する一致判定回路（１３４）とか
   らなる冗長回路（１３１）を設けて構成されていること
   を特徴とする半導体記憶装置。
3. 【請求項３】メモリセルアレイを複数のブロック
   （９₁、９₂・・・９_n）に分割し、かつ、これら複数の
   ブロック（９₁、９₂・・・９_n）のそれぞれに冗長セル
   を設けてなる半導体記憶装置であって、 前記複数のブロック（９₁、９₂・・・９_n）のそれぞれ
   に対応して設けられ、それぞれ、対応するブロックの冗
   長アドレスを記憶し、該対応するブロックの冗長アドレ
   スを外部から入力されるアドレスと同一の論理又は反転
   した論理で出力する複数の冗長アドレス記憶回路（１３
   ９₁、１３９₂・・・１３９_n）と、 該複数の冗長アドレス記憶回路（１３９₁、１３９₂・・
   ・１３９_n）から出力される冗長アドレスのうち、選択
   されたブロックに対応して設けられている冗長アドレス
   記憶回路が出力する冗長アドレスを選択する冗長アドレ
   ス選択回路（１４０）と、 外部から入力されたアドレス又は外部から入力されたア
   ドレスを反転してなるアドレスと、前記冗長アドレス選
   択回路（１４０）によって選択された冗長アドレスとを
   比較する比較回路（１４１）と、 該比較回路（１４１）の比較結果に基づいて、前記外部
   から入力されたアドレスと、前記冗長アドレス選択回路
   （１４０）によって選択された冗長アドレスとが一致す
   るか否かを判定する一致判定回路（１４２）とからなる
   冗長回路（１３８）を設けて構成されていることを特徴
   とする半導体記憶装置。