CN1389871A - 半导体存储部件 - Google Patents

Abstract

一种半导体存储部件,包括:时钟第一级电路,输入时钟信号CLK和CLKB输出电路,根据BDD信号BDDO输出存储单元中存储的数据,BDDO信号由外部输入信号和外部时钟信号同步产生;延时调整电路,根据经过延时的BDD信号BDDO校正时钟信号CLK和数据之间由CLK第一级电路和输出电路之间的延时引起的输出相移,并包括在时钟信号CLK和数据之间同步的复制电路以及延时电路;以及控制电路,单独控制这些延时电路的操作/中止。

Description

半导体存储部件

技术领域

本发明涉及内部电路和外部时钟同步操作的高速半导体存储部件(或装置)。

本发明尤其针对在外部时钟的一个周期中产生两个或多个数据的半导体存储部件，以降低提供外部时钟所产生的功率消耗。

背景技术

随着现在向高速CPU(中央处理器)发展的趋势，在像SDRAM(同步动态RAM)这样的存储器中使用的时钟速率变得更高，并且时钟周期相关延时也变得更长。目前这种状态影响电路操作。

结果，人们经常习惯于借助PLL产生包括输入缓冲器和输出缓冲器延时控制的相位控制来避免相对于外部时钟的延时，并相对于输入的外部时钟来调整内部时钟的相位。

为提高存储器中读、写数据的速率，人们已经设想出一种称作双数据速率(DDR)的处理方法，其包括根据时钟周期的上升沿和下降沿传送数据，且所达到的传输速率基本上两倍于时钟周期。

然而，当使用图1所示的现有PLL电路产生DDR的输出时钟时，要求许多时钟周期先消除外部时钟信号和输出时钟之间的相位差，则由于高速时钟的原因使功率消耗变大。

尤其是，相位比较器60通过使用除法电路67把由AMP40放大的VCO62输出的信号变为内部时钟信号Cki、经延时电路68延时后的信号和由经过终端100从输入电路10输入的外部时钟信号CKo进行比较，发出或产生一个相位误差信号Δck。

电压控制振荡器62产生具有和经低通滤波器61输入的相位误差信号Δck相对应的频率的内部时钟信号Cki，并给内部电路50提供同样的信号。

除法电路67中的频率相当于输入频率的一半，由于采用了这种结构的除法电路，电压振荡器62产生的内部时钟信号Cki的频率是外部时钟Cko的两倍。

通过将PLL电路和除法电路组合，能获得相位差是180°的双速率的内部时钟信号Cki。但是，在消除输出时钟Cki和外部时钟Cko之间的相位差之前，PLL要求输入许多外部时钟Cko，并且引起时钟周期数量的增加，从而导致功耗增加。

为解决这样的麻烦，开发出一种作为改进的PLL电路的延时电路链，其使用SMD(同步镜相延时)电路和BDD(双向延时)，在较高的速率下使能以较少时钟数量进行精确的位置调整，并达到低功耗的要求，如No.8-237091和No.11-066854日本未决专利申请公报中所公开的那样。

在BDD电路和SMD电路中，由制造过程中不稳定引起的发送时间的误差而出现的延时部分，在前相周期和后项周期中被抵消。即使周期时间改变时，这些包括输入和输出缓冲器的复制电路(或仿真电路)组成的延时电路链的定时也没有发散，这个延时电路满足仅有两个周期消除相位差。

但是，在上述现有技术中，在能使输出数据的相位要克服和外部时钟相关的较高的速率的同时，由于CAS等待时间强加的制约，在有效功率下降期间，SMD电路和BDD电路不执行停止控制。

值得注意的是，这里所使用的术语“有效功率下降”指的状态是，在激活由地址选择的存储单元低位地址的有效命令输入后，中止给包括SMD电路或BDD电路的外部延时电路链提供内部时钟，使时钟使能信号进入失效状态。

图2说明了现在的包括BDD电路的导体存储部件中的BDD信号产生电路(延时电路链)。

在这个BDD信号产生电路中，通过控制BDD选择电路11和12，根据DDR方法使延时线路17、18、19和20分别产生具有90°至输出时钟信号(即用于数据输出的外部时钟信号)两个周期的相位移的相位A、相位B、相位C、相位D的BDD信号(输出时钟)。

当为节省功率停止操作时，现在的BDD信号产生电路具有这样的配置：停止CLK第一级电路1和CLKB第一级电路2，中止给后续电路提供外部时钟。

为节省功率的目的，在有效功率下降期间，当时钟第一级使能信号开始进入失效时，CLK第一级电路1和2停止工作，需要两个外部时钟周期产生BDD信号。因此，在返回有效状态时，不可能产生对应于读取命令(READ)的CAS等待时间值(尤其是2.0或1.5倍的CAS等待时间)的BDD信号。

因此，从图3中说明的现有方法的时序图中可以了解到，即使是在有效功率下降期间，分别提供到CLK第一级电路1和CLKB第一级电路2的时钟第一级使能信号不处于失效状态，而是处于使能状态(负逻辑)。

如上所述，在有效功率下降期间，现有的BDD信号产生电路即使以高速时钟工作也存在这样的问题，即尽管处于功率下降状态仍存在额外功率消耗的问题。

发明内容

本发明的一个目的是提供一种半导体存储部件，该半导体存储部件在有效功率下降期间产生的控制信号和CAS等待时间值相配合，控制BDD信号产生电路中的功率下降，并给每个包括BDD电路(或SMD电路)的延时电路链提供功率下降控制，从而在有效功率下降期间使能功率消耗降低。

本发明的半导体存储部件包括时钟输入第一级电路，用于输入外部时钟信号；一个输出电路，与根据外部时钟信号产生的输出时钟同步，发出存储单元中的存储数据；由多个延时电路组成的延时调整电路，通过将输出时钟延时，修正外部时钟和数据输出之间的相位移，实现外部时钟信号和输出数据间的同步；一个控制电路，控制多个延时电路中各电路的操作和中止。

在本发明的半导体存储部件中，控制电路在有效功率下降期间，根据CAS等待时间控制多个延时电路中各电路的操作。

在本发明的半导体存储部件中，控制电路根据CAS等待时间值控制多个延时电路的各电路的工作或停止。

在本发明的半导体存储部件中，延时调整电路包括复制电路，复制电路包括时钟输入第一级电路和输出电路，并且将调整发送的延时电路调整为任意延时量。

在本发明的半导体存储部件中，延时调整电路根据在延时线路指定点上出现的传送信号，相应于设定的延时量在可翻转的延时线路中调节延时量。

本发明的半导体存储部件的控制方法包括时钟输入步骤，把外部时钟信号送入时钟输入第一级电路；时钟产生步骤，在外部时钟信号的基础上产生输出时钟；数据输出步骤，和输出时钟同步发出存储在存储单元中的数据；延时步骤，通过包括多个延时电路的延时调整电路校正外部时钟和数据输出之间的相移，并实现外部时钟信号和输出数据之间的同步；以及控制步骤，控制多个延时电路的各电路的工作和停止。

在半导体存储部件的控制方法中，在有效功率下降期间的控制步骤中，根据CAS等待时间控制多个延时电路的各电路的工作。

在本发明的半导体存储部件的控制方法中，于有效功率下降期间的控制步骤中，执行控制多个延时电路的各电路的操作和停止。

在本发明的半导体存储部件的控制方法的延时步骤中，利用包括时钟输入第一级电路和输出电路的复制电路来调整延时量，并且调整延时电路将发送调节为任意延时量。

附图简要说明

图1说明根据DDR方法的现有输出时钟定时调整电路；

图2是说明现有半导体部件中包括BDD电路的BDD信号产生电路结构的框图；

图3是说明图2中所示的BDD信号产生电路操作的时序图；

图4是说明本发明第一(或第二)实施例的半导体存储部件的BDD信号产生电路(包括数据输出电路)结构的框图；

图5是说明图4中所示的控制电路25(第一实施例)结构的框图；

图6是说明图4中所示的控制电路25(第一实施例)在有效功率下降期间的CAS等待时间值和单个使能信号之间关系的表格；

图7是说明第一实施例中在CAS等待时间为2.5的情况下，在有效功率下降期间的典型操作的时序图；

图8是说明第一实施例中在CAS等待时间为2.0的情况下，在有效功率下降期间的典型操作的时序图；

图9是说明第一实施例中在CAS等待时间为1.5的情况下，在有效功率下降期间的典型操作的时序图；

图10是说明图4中所示的控制电路25A(第二实施例)结构的框图；

图11是说明图4中所示的控制电路25A(第二实施例)在有效功率下降期间的CAS等待时间值和单个使能信号之间关系的表格；

图12是说明第二实施例中在CAS等待时间为2.0的情况下，在有效功率下降期间的典型实例的时序图；

优选实施例的说明

将用使能有效功率下降设定的SDRAM(同步动态RAM)的例子对本发明的半导体存储部件进行说明。

本发明的BDD信号产生电路也可应用于使用DDR型数据输出并使能有效功率下降的设定的存储器。

尽管在以下说明中把BDD电路用作例子，本发明也可应用于使用SMD电路的结构，并且外部时钟信号的相位和输出数据相匹配。

本发明的BDD信号产生电路具有这样的配置，在有效功率下降期间输入读命令(READ)之后，在满足对应于CAS等待时间的读操作的同时，根据CAS等待时间值通过部分停止包括BDD信号产生电路的单个电路，进一步降低有效功率下降期间的功率消耗。

更具体地说，根据在读命令输入后指定的多少个时钟周期(以下称做周期)的CAS等待时间，确定停止那一个BDD处理电路，将读出的数据作为输出发出。

结果，本发明的BDD信号产生电路，在有效功率下降期间根据CAS等待时间值，具有产生激活或不激活上述电路的使能信号的控制电路。

现在参考附图说明本发明的实施例。

参考图4，为便于理解，省略和本发明的说明无直接关系的电路，例如SDRAM中的存储单元区、地址译码器和检测放大器。本说明将围绕BDD信号产生电路根据DDR方法产生控制数据输出的输出时钟(即BDD信号)。从未标数字的存储单元读出和脉冲长度相符合的数据被保留在输出电路26的锁存器中，且响应上述BDD信号(以下称作BDD信号BDDO)将脉冲数据DQ作为输出顺序地发出。

输出电路24发出的DQS信号(数据选通信号)和首先发出的BDD信号同步，在上述BDD信号的输出字符串中，DQS信号在第一个脉冲数据DQ数据输出的前一个周期发出。

这个BDD信号产生电路分别产生CLK的BDD信号、对应于CLK时钟信号CLK的上升沿而产生的PHA、PHB和产生CLKB的BDD信号、对应于CLKO电路系统中的时钟信号CLKB的上升沿而产生的PHC和PHD，最后将这些BDD信号合成，将产生的BDD信号BDDO送到输出电路24。

如以下所详细说明，控制电路25根据CAS等待时间值，产生CLK第一级使能信号CLKI、CLKB第一级使能信号CLKBI、CLK BDD使能信号BDDI和CLKB BDD使能信号BDDBI，并控制下面说明的BDD信号产生电路的单个电路的操作和停止。

下面将说明在对应于时钟信号CLK的上升沿产生CLK BDD信号PHA和PHB的CLK第一级电路1之后的CLK电路系统。

CLK第一级电路1包括时钟信号CLK的输入缓冲器，CLK第一级电路1根据DDR方法从输入时钟信号CLK和时钟信号CLKB的交叉点上产生CLK第一级输出信号CLK1，CLK1产生用于数据输出的BDD信号BDDO。

复制电路3和9配置的门电路相似于第一级电路1和输出电路24和26，对输入时钟CLKI来说，复制电路3和9所给出的延时时间比第一级电路1和输出电路24、26要长，发出与输出同样的BDD信号BDDS。

与非门(NAND)电路7根据CLK使能信号BDDI来控制是否将复制电路3发出的输出信号CLK1传送到下一级复制电路9。

BDD选择电路11发出CLK BDD启动信号BDD，控制方向选择电路13和方向选择电路15。

在CLK BDD启动信号BDD的输入的基础上，方向选择电路13和15给单独的延时线路17和19发出启动延时操作的传送信号，并在下一个CLK信号CLK的循环时间周期的翻转点上，在延时线路17和19规定的位置上翻转信号，以转换上述传送信号的传送方向。

上述的翻转点是一个设定值，表示在产生BDD信号的CLK信号的两个周期期间，从第二周期CLK信号启动到上跳的时间，并确定改变CLK频率。例如在启动半导体存储部件时，调整和时钟信号CLK相关的BDD信号BDDO的延时时间的延时量。

更具体地说，方向选择电路13和15在各延时线路17和19上的下一个CLK信号CLK周期期间的翻转点上改变的信号的传送方向，并和CLK上翻期间一致启动执行CLK BDD启动信号BDDS的延时，并将信号从翻转到输出这段周期作为延时时间。

延时线路17和19分别发出CLK BDD信号PHA和PHB，使CLKBDD启动信号BDDS按照上述延时量延时。

或(OR)电路21取CLK BDD信号PHA和PHB的逻辑和，并将输出结果作为CLK BDD信号PHAB。

以下将说明在CLK第一级电路2之后的CLK电路系统，在对应的时钟信号CLKB的上升沿产生CLKB BDD信号PHA和PHB的情况。

CLKB第一级电路2包括时钟信号CLKB的输入缓冲器，从输入的时钟信号CLK和时钟信号CLKB的交叉点上产生CLKB第一级输出信号CLKB1，为BDD信号BDDO用于DDR型数据输出做好准备。

复制电路4和10具有和第一级电路1以及输出电路24类似的电路结构，它们所给出的延时时间比第一级电路1和输出电路24的延时时间要长，输出与输出CLKB BDD启动信号相同的BDDBS信号。

与非门(NAND)电路8根据CLKB使能信号BDDBI来控制是否将复制电路4发出的输出信号CLKB2传送到下一级复制电路10。

BDD选择电路12，发出CLKB BDD启动信号BDDBS来控制方向选择电路14和方向选择电路16。

根据CLKB BDD启动信号BDDBS的输入，方向选择电路14和16分别给延时线路18和20发出启动延时操作的传送信号，并在下一个CLK信号CLK周期时间的翻转点上转换上述传送信号的传送方向。

更具体地说，方向选择电路14和16在各延时线路18和20上的下一个CLK信号周期期间的翻转点上改变的信号的传送方向，并和CLK上翻周期一致启动执行CLKB BDD启动信号BDDBS的延时，并将信号从翻转到输出这段时期作为延时时间。

延时线路18和20分别发出CLKB BDD信号PHC和PHD，使CLKB BDD启动信号BDDBS按照上述延时量延时。

或电路22确定CLKB BDD信号PHC和PHD的逻辑和，并输出和CLKB BDD信号相同的信号PHCD。

或电路23确定CLKB BDD信号PHAB和PHCD的逻辑和，并输出和BDD信号相同的信号BDDO。

上述CLK BDD信号PHA、CLK BDD信号PHC、CLK BDD信号PHB、CLK BDD信号PHD分别具有时钟信号CLK半个周期的相位移。

输出电路26根据DDR方法，和BDD信号BDDO同步顺序输出从存储单元(未示出)读出并在内部锁存器中累加的数据。

以下将参考图5和图6说明控制电路25结构的实例。

图6是说明图5所示电路在有效功率下降期间CAS等待时间值和CLK第一级使能信号CLKI、CLKB第一级使能信号CLKBI、信号BDDBI各输出值之间关系的表格。

参考图5，50至54代表与非门电路，55至58代表或非门电路，59至64代表非门电路(反相器)。

首先说明用于控制电路25的信号。

当输入的使能状态电平变为“L”(低)电平时激活控制信号PWDN，当输入的失效状态电平变为“H”(高)电平时，禁止激活控制信号PWDN。例如半导体存储电路的时钟使能端。

控制信号READ是由读命令产生的内部信号，当读出存储数据时READ信号为“H”电平，除读取数据之外的其它时间READ信号为“L”电平。

当有效命令激活由指定低位地址指出的存储单元库时，控制信号IDL变为“L”电平，并且进入等待下一个读或写命令的空闲状态。

因此，在有效功率下降状态中，上述控制信号的电平如下：控制信号PWDN为“H”电平，控制信号READ为“L”电平，控制信号IDL为“L”电平。

根据存在寄存器中的CAS等待时间值，用方式寄存器设定命令来设定控制信号CL20和15的电平。

即，当CAS等待时间值为“2.0”时，控制信号CL20变为“H”电平；当CAS等待时间值为“2.5”或“1.5”时，控制信号CL20为“L”电平。

当CAS等待时间值为“1.5”时，控制信号CL15变为“H”电平；当CAS等待时间值为“2.5”或“1.5”时，控制信号CL15为“L”电平。

在有效功率下降期间，根据上述控制信号的状态，如图6表中所示，当CAS等待时间值为“1.5”时，CLK BDD使能信号BDDI、CLBKBDD使能信号BDDBI、CLK第一级使能信号CLKI和CLKB第一级使能信号CLKBI分别为“H”、“L”、“L”、“L”；当CAS等待时间值为“2.0”时，分别为“H”、“H”、“L”、“H”；当CAS等待时间值为“2.5”时，分别为“H”、“H”、“H”、“H”。

假定上述CLK BDD使能信号BDDI、CLKB BDD使能信号BDDBI、CLK第一级使能信号CLKI和CLKB第一级使能信号CLKBI在“L”上有效。

回去参考图4，CLK第一级使能信号CLKI控制CLK第一级电路1、方向选择电路13和15的操作。

CLKB第一级使能信号CLKBI控制CLKB第一级电路2、方向选择电路14和16的操作。

CLK BDD使能信号BDD被送入反相器5，并控制与非门电路7的信号传送。

CLK BDD使能信号BDDBI被送入反相器6，并控制与非门电路8的信号传送。

如上所述，图4中所示的第一实施例的半导体存储部件有一个延时量调整电路，其由诸如复制电路3、4、9和10以及延时线路17至20之类的延时电路组成，并且控制电路25产生的CLK第一级使能信号CLKI、CLKB第一级使能信号CLKBI、CLK BDD使能信号BDDI、CLKB BDD使能信号BDDBI根据CAS等待时间值控制上述单独延时电路的操作/中止，因此根据CAS等待时间将低功率消耗。

现在参考附图将说明通过控制第一实施例中BDD产生电路的操作/中止，来降低有效功率降低期间的功率消耗。

首先参考图4和图7说明在有效功率下降期间当CAS等待时间为“2.5”时BDD产生电路的操作/中止状态。

图7是说明在有效功率下降期间当CAS等待时间为“2.5”时BDD信号产生电路中止状态、以及当有效功率下降解除之后在读命令输入时操作状态的时序图；

从图7中可清楚看到，当有效功率下降时BDD信号产生电路从中止状态转换成有效状态时，有可能在最短的时间内，在有效状态到达的这个周期的下一个周期输入读命令。从输入读命令起经过2.5个周期后，必须输出数据脉冲的第一个数据。

从读命令经过1.5个周期后，在脉冲数据DQ输出的前一个周期发出的DQS信号必须与时钟信号CLKB的上升沿同步输出。

为产生BDD信号，必须提供两周期的时钟信号CLK，并且CLKB第一级电路2必须在读命令输入前的半个周期启动操作。

时钟使能信号CKE的电平从“L”变为“H”，并且在下一个时钟信号CLK解除有效功率下降状态之后，在经过最小一个周期后输入读命令。CAS等待时间的一个周期加2.5个周期，即在有效功率下降解除后的总共3.5个周期内，能够输出第一脉冲数据DQ。

结果，当CAS等待时间是“2.5”时，能够中止所有BDD信号产生电路的操作，因此使能将低功率消耗。

现在说明有效功率降低期间在2.5的CAS等待时间的操作。

在时刻t1输入有效(ACT)命令，时钟使能信号CKE为使能状态(“H”电平)，并达到有效状态。

因此，控制信号IDL变为“L”电平，控制信号PWDN为“L”电平，控制信号READ为“L”电平。

因此，控制电路25发出的所有的CLK BDD使能信号BDDI、CLKB BDD使能信号BDDB、CLK第一级使能信号CLKI和CLKB第一级使能信号CLKBI是在使能状态输出(“L”电平)。

结果，在BDD信号产生电路中，激活了包括CLK第一级电路1、CLKB第一级电路2、与非门电路7和8、和方向选择电路13、15、14以及16的所有电路。因此，所有的电路都为操作状态。

接着在时刻t2，时钟使能信号CKE变为“L”电平，在时刻t3，时钟信号上升沿控制信号PWDN从“L”电平转换为“H”电平，半导体存储部件的操作方式转换为有效功率下降状态。

控制信号CL15和CL20都为“L”电平，控制电路25输出的CLKBDD使能信号BDDI、CKLB BDD使能信号BDDBI、CLK第一级使能信号CLKI和CLKB第一级使能信号CLKBI的所有信号均为无效状态(“H”电平)。

因此，使包括CLK第一级电路1、CLKB第一级电路2、与非门电路7和8、和方向选择电路13、15、14以及16的BDD信号产生电路的所有电路无效，并且所有的电路进入停止状态。

在时刻t4，时钟使能信号CKE变为“H”电平，并控制信号PWDN从“H”电平转换为“L”电平，因此，半导体存储部件的操作方式从有效功率降低期间的停止状态转换为等待状态，并且激活包括CLK第一级电路1、CLKB第一级电路2、与非门电路7和8、和方向选择电路13、15、14以及16的所有电路。

在时刻t51，时钟信号CLKB的上升沿使CLKB第一级电路2输出CLKB第一级输出信号CLKB1。

接着，复制电路4对CLKB第一级输出信号CLKB1进行延时，并经过与非门电路8输出同样的输出信号CLKB2给复制电路10。

复制电路10对输出信号CLKB2进行延时，输出同样的CLKB启动信号BDDBS。

在这个时刻，在BDD选择电路12中，假设延时线路20被设置成“使用”状态。

BDD选择电路12根据由复制电路10发出的基于输出信号CLKB2的控制信号，控制方向选择电路14输入上述CLKB BDD启动信号BDDBS，并启动延时线路18中的延时处理。

结果，方向选择电路14根据输入的CLKB BDD启动信号BDDBS启动延时线路18中的延时。

延时线路18开始输出负逻辑的CLKB BDD信号PHC。

接着在时刻t6，由读命令产生的控制信号READ在时钟信号CLK的定时上从“L”电平转换成“H”电平。

CLK第一级电路1在时钟信号CLK的上升沿输出CLK第一级输出信号CLK1。

接着，复制电路3将CLK第一级输出信号CLK1延时，并经与非门电路7给复制电路9输出一个同样的输出信号CLK2。

复制电路9将输出信号CLK2延时，并输出一个同样的CLK启动信号BDDS。

这时，BDD选择电路11假设延时线路19被设定为“使用”状态。

BDD选择电路11根据由复制电路9发出的基于输出信号CLK2的控制信号，控制方向选择电路13输入上述CLK BDD启动信号BDDS，并启动延时线路17中的延时处理。

结果，方向选择电路13根据输入的CLK BDD启动信号BDDS启动延时线路17中的延时。

延时线路17开始输出负逻辑的CLK BDD信号PHA。

接着，在时刻t61，当时钟信号CLKB上跳时，CLKB第一级电路2输出CLKB第一级电路输出信号CLKB1。

和在时刻t51时一样，复制电路4和复制电路10分别输出输出信号CLKB2和CLKB启动信号BDDBS。

此刻，方向选择电路14根据上述输出信号CLKB2转换经过延时线路18的信号的发送方向。

即，方向选择电路14将经过延时线路18进行延时的发送信号上翻。

在这种情况下，由于已经将延时线路18设置了成“使用”状态，BDD选择电路12输出控制信号，以在延时线路18上执行方向选择电路14翻转过程。

BDD选择电路12根据由复制电路10发出的基于输出信号CLKB2的控制信号，控制方向选择电路16输入上述CLKB BDD启动信号BDDBS，并启动延时线路20中的延时过程。

结果，方向选择电路16根据输入的CLKB BDDS启动信号BDDBS启动延时线路20中的延时。

延时线路20启动输出负逻辑的CLKB BDD信号PHD。

接着，在时刻t7，CLK第一级电路1根据时钟信号CLK的上升沿输出CLK第一级输出信号CLK1。

接着，和在时刻t6一样，复制电路3和9分别输出输出信号CLK2和CLK启动信号BDDS。

此刻，方向选择电路13根据输入的上述输出信号CLK2，转换进入延时线路17的信号发送方向。

即，方向选择电路13将发送给延时线路17的信号翻转。

由于已经将延时线路17设置为“使用”状态，BDD选择电路11输出控制信号，以在延时线路17上执行方向选择电路13翻转过程。

BDD选择电路11根据由复制电路9发出的基于输出信号CLK2的控制信号，控制方向选择电路15输入上述CLK BDD启动信号BDDS，并启动延时线路19中的延时过程。

结果，方向选择电路15根据输入的CLK BDD启动信号BDDS启动延时线路19中的延时。

延时线路19启动负逻辑的CLK BDD信号PHB的输出。

接着，在时刻t75，延时线路18在翻转之后完成延时成分的发送，并启动CLKB BDD信号PHC。

或电路22根据这个CLKB BDD信号PHC的启动，输出负逻辑的CLKB BDD信号PHCD。

结果在时刻t71，或电路23给输出电路24输出BDD信号BDDO，并且输出电路24输出DQS信号。

在读命令输入后的1.5个周期，这个数据选通信号和时钟信号CLK的下降沿同步发出。

在时刻t77，延时线路17在翻转之后同样完成整个延时成分的发送，并启动CLK BDD信号PHA。

或电路21根据CLK BDD信号PHA的启动，输出负逻辑的CLKBDD信号PHB。

结果在时刻t81，或电路23给输出电路26输出BDD信号BDDO，并且输出电路26输出脉冲串数据的顶端数据。

脉冲串数据的顶端数据在读命令输入后的2.5个周期的时间(即2.5的CAS等待时间)，于时刻t81和时钟信号CLK的下降沿同步发出。

此后BDD信号BDDO从或电路23连续输出，从输出电路26的锁存电路中读出的数据从存储单元部件像脉冲数据那样连续输出。

参考图1和图5将说明CAS等待时间为“2.0”时，在有效功率下降期间BDD产生电路的操作/中止状态。

图5是说明CAS等待时间为“2.0”时，在有效功率下降期间BDD产生电路的停止状态，以及当释放有效功率下降状态并输入读命令时的操作状态。

从图5可以清楚地看到，在有效功率下降期间，当BDD产生电路的状态从中止变为有效时，在读命令输入后的2.0个周期必须输出第一脉冲数据。

因此在读命令之后的1.0个周期，DQS信号(数据选通信号)必须在数据输出的前一个周期和时钟信号CLK的上升沿同步发出。

但是，为了产生BDD信号必须使用时钟信号CLK的两个周期，CLK第一级电路1必须在读命令输入前一个周期启动操作。

此刻，时钟信号CKE的电平从“L”变为“H”，并且在有效功率下降状态释放起最少经过一个周期后，于下一个时钟信号CLK输入读命令。在一个周期的失效和两个周期的CAS等待时间之后，从有效功率下降状态释放的3.0周期起输出脉冲数据DQ的第一个数据。

在时刻t5，于时钟信号CLK上升时必须产生BDD信号。但是，当CLK第一级使能信号CLKI为失效状态时，如果在2.0的CAS等待时间的控制下整个电路被中止，此时在处理周期中缺少0.5个周期的时钟信号CLK的上升时间。

结果，不可能停止BDD信号产生电路的所有电路，在CAS等待时间为“2.0”的情况下，控制电路25将CLK第一级使能信号CLKI的电平变为“L”，只有CLK第一级电路1和复制电路3工作，其它电路停止。这样使能降低它其相应电路的功耗。

现在说明在CAS等待时间为2.0情况下有效功率下降的过程。

在时刻t1输入有效命令。时钟使能信号CKE为使能状态(“H”电平)，这个状态是和2.5的CAS等待时间情况一样的有效状态。结果，包括CLK第一级电路1、CLKB第一级电路2、与非门电路7和8以及方向选择电路13、15、14和16的BDD信号产生电路的所有电路都被激活。

接着，在时刻t2，时钟使能信号CKE的电平变为“L”。由于在时刻t3时钟信号CLK的上升沿使控制信号PWDN从“L”电平转换为“H”电平，半导体存储部件的工作方式转换为有效功率下降状态。

此刻，控制信号CL15的电平为“L”，控制信号CL20的电平为“H”。控制电路25在使能状态(“L”电平)只输出CLK第一级使能信号CLKI，在失效状态(“H”电平)输出包括CLKB BDD使能信号BDDBI、CLKB第一级使能信号CLKBI以及CLKB BDD使能信号BDDI的其它信号。

因此，BDD信号产生电路中的CLK第一级电路1和复制电路3为有效状态，而其他包括CLKB第一级电路2、与非门电路7和8、以及方向选择电路13、15、14和16的其他电路为无效状态。

结果，CLK第一级电路1和复制电路3处于使能状态，除这两个电路外组成BDD信号产生电路的其它电路进入停止状态。

接着，在时刻t4，时钟使能信号CKE的电平变为“H”，以及控制信号PWDN的电平从“H”转换为“L”，因此半导体存储部件的操作方式从有效功率下降状态被释放，转为等待状态。CLKB第一级电路2、与非门电路7和8、以及方向选择电路13、15、14和16被激活。

此刻，CLK第一级电路1不是停止而是工作，在时刻t5于时钟信号CLK的上升沿输出CLK第一级输出信号CLK1。

复制电路3对CLK第一级输出信号CLK1进行延时，并输出同样一个输出信号CLK2经与非门电路7送给复制电路9。

复制电路9对输出信号CLK2进行延时，并输出同样一个CLK启动信号BDDS。

这时，BDD选择电路11被设置成延时线路19的“使用”状态。

BDD选择电路11根据复制电路9在基于输出信号CLK2输入时发出的控制信号执行控制，以使方向选择电路13输入上述的CLKBDD启动信号BDDS，并启动延时线路17中的延时处理。

结果，方向选择电路13使延时线路17根据输入的CLK BDD启动信号BDDS启动延时。

延时线路17开始输出负逻辑的CLK BDD信号PHA。

接着，在时刻t51，CLKB第一级电路2在时钟信号CLKB的上升沿输出CLKB第一级输出信号CLKB1。

接着，复制电路4将CLKB第一级输出信号CLKB1进行延时，并经过与非门电路8把同样的输出信号CLKB2送到复制电路10。

复制电路10将输出信号CLKB2进行延时，并输出同样的CLKB启动信号BDDBS。

这时，BDD选择电路12假定延时线路20被设置为“使用”状态。

BDD选择电路12执行控制，使方向选择电路14输入上述的CLKBBDD启动信号BDDBS，并启动延时线路18中的延时操作。

结果，方向选择电路14使延时线路18根据输入的CLKB BDD启动信号BDDBS启动延时。

延时线路18开始输出负逻辑的CLKB BDD信号PHC。

接着在时刻t6，由读命令产生的控制信号READ在时钟信号CLK的定时上从“L”电平转换成“H”电平。

CLK第一级电路1在时钟信号上升沿输出CLK第一级输出信号CLK1。

接着，和在时刻t5一样，复制电路3和9输出CLK输出输出信号CLK2和CLK启动信号BDDS。

这时，方向选择电路13根据上述输出信号CLK2的输入，将通过延时线路17的信号发送方向反向。

即方向选择电路13将信号传播翻转以在延时线路17中延时。

由于延时线路17被设置为“使用”状态，BDD选择电路11给方向选择电路13输出一个控制信号，以在延时线路上进行翻转处理。

BDD选择电路11根据复制电路9在输出的信号CLK2输入时所输出的控制信号来执行控制，使方向选择电路15输入上述CLK BDD启动信号BDDS，并启动延时线路19中的延时操作。

结果，方向选择电路15根据输入的CLK BDD启动信号BDDS启动延时线路19中的延时。

延时线路19开始输出负逻辑的CLK BDD信号PHB。

接着，在时刻t61，在时钟信号CLKB上升沿，CLKB第一级电路2输出CLKB第一级电路输出信号CLKB1。

和在时刻t51时一样，复制电路4和复制电路10分别输出输出信号CLKB2和CLKB启动信号BDDBS。

方向选择电路14根据上述输出信号CLKB2的输入，转换延时线路18的信号的发送方向。

即，方向选择电路14使延时线路18中的发送信号翻转。

由于已将延时线路18设置了成“使用”状态，BDD选择电路12给方向选择电路14输出一个控制信号，使延时线路上的操作翻转。

BDD选择电路12根据由复制电路10在将信号CLKB2输入时所输出的控制信号，控制方向选择电路16输入上述CLKB BDD启动信号BDDBS，并启动延时线路20中的延时操作。

结果，方向选择电路16根据输入的CLKB BDD启动信号BDDBS启动延时线路20中的延时。

延时线路20开始输出负逻辑的CLKB BDD信号PHD。

接着，在时刻t66，延时线路17在翻转后完成整个延时单元的发送。并且启动CLK BDD信号PHA。

或门电路21根据CLK BDD信号PHA的启动，输出负逻辑的CLK BDD信号PHAB。

结果在时刻t7，或门电路23给输出电路24输出BDD信号BDDO，而输出电路24输出DQS信号。

DQS信号在读命令输入1.0个周期后和时钟信号CLK的上升沿同步输出。

在时刻t74，延时线路18在翻转之后完成整个延时单元的发送，并启动CLKB BDD信号PHC。

或门电路22根据这个CLKB BDD信号PHC的启动，输出负逻辑的CLKB BDD信号PHCS。

结果在时刻t8，或门电路23给输出电路26输出BDD信号BDDO，并且输出电路26输出脉冲数据的顶端数据。

脉冲串数据的顶端数据在读命令输入2.0个周期(即2.0的CAS等待时间)之后，于时刻t8和时钟信号CLK的上升沿同步输出。

此后类似或门电路23连续输出BDD信号BDDO，从输出电路26的锁存电路中读出的数据从半导体存储部件像脉冲数据那样连续输出。

参考图4和图9将说明CAS等待时间为“1.5”时，在有效功率下降期间BDD产生电路的操作/中止状态。

图9是说明BDD信号产生电路在有效功率下降期间具有1.5的CAS等待时间时的中止状态，以及在有效功率下降状态释放后输入读命令时的操作状态的时序图。

从图9可清楚看到，在有效功率下降期间，当BDD信号产生电路的状态从停止状态变为激活状态时，在读命令输入后的1.5个周期必须输出第一脉冲数据。

在读命令之后的半个周期(0.5个周期)，DQS信号(数据选通信号)必须于数据输出的前一个周期和时钟信号CLK的上升沿同步输出。

因此，为产生BDD信号，必须提供两个周期的时钟信号CLK，因此CLKB第一级电路2必须在读命令输入前1.5个周期启动操作。

此刻，时钟使能信号CKE的电平从“L”变为“H”，并且在有效功率下降状态解除后最少一个周期后，于下一个时钟信号CLK输入读命令。在有效功率下降状态解除后的一个周期加1.5的CAS等待时间所用1.5周期(即2.5个周期)时输出脉冲数据的第一个数据。

为产生BDD信号，在时刻t35必须启动时钟信号CLKB。但是，当CLKB使能信号CLKBI为失效状态时，如果在1.5的CAS等待时间的控制下所有电路被停止，此时在必需的处理周期中缺少一个周期的时钟信号CLKB的启动时间。

因此，在CAS等待时间为“2.0”的情况下，不可能停止BDD信号产生电路的所有电路，在CAS等待时间为“1.5”的情况下，控制电路25将CLK第一级使能信号CLKI、CLKB使能信号CLKBI以及CLKB BDD使能信号BDDBI的电平变为“L”，CLK第一级电路1、复制电路3、CLKB第一级电路2、复制电路4、与非门电路8、以及方向选择电路13至16被激活(工作)，只有CLKB BDD使能信号BDD1变为“H”电平，以及复制电路9和与非门电路7被停止。

现在说明在CAS等待时间为1.5情况下有效功率下降的操作。

在时刻t1输入有效(ACT)命令。时钟使能信号CKE为使能状态(“H”电平)，和CAS为2.5以及CAS等待时间为1.5的情况一样，包括CLK第一级电路1、CLKB第一级电路2、与非门电路7和8以及方向选择电路13、15、14和16的BDD信号产生电路的所有电路都被激活。然后所有电路都进入工作状态。

接着，在时刻t2，时钟使能信号CKE的电平变为“L”。在时刻t3时钟信号CLK的上升沿控制信号PWDN的电平从“L”转换“H”，因此半导体存储部件的工作方式转换为有效功率下降状态。

此刻，控制信号CL15为“H”电平，控制信号CL20为“L”电平。因此控制电路25在失效状态(“H”电平)输出CLKBDD使能信号BDDI，而所有CLKB BDD使能信号BDDBI、CLK第一级使能信号CLKI以及CLKB第一级使能信号CLKBI处于使能状态(“L”电平)。

结果，在有效功率下降状态时，仅BDD信号产生电路中的与非门电路7的输出端和后续电路为中止状态，CLKB第一级电路1的系统处于工作状态，并输出CKLB BDD信号PHC和PHD。

接着，在时刻t35，CLKB第一级电路2在时钟信号CLKB的上升沿输出CLKB第一级输出信号CLKB1。

接着，复制电路4对CLKB第一级输出信号CLKB1延时，并经过与非门电路8给复制电路10输出同样的输出信号CLKB2。

复制电路10对输出信号CLKB2进行延时，并输出同样一个CLKB启动信号BDDBS。

这时，BDD选择电路12假设延时线路20被设置为“使用”状态。

BDD选择电路12根据复制电路10在输出信号CLKB2输入时发出的控制信号执行控制，以使方向选择电路14输入上述的CLKBBDD启动信号BDDBS，并启动延时线路18中的延时操作。

结果，方向选择电路14使延时线路18根据输入的CLKB BDD启动信号BDDBS启动延时。

延时线路18开始输出负逻辑的CLKB BDD信号PHC。

接着，在时刻t4，时钟使能信号CKE的电平变为“H”，而控制信号PWDN的电平从“H”变为“L”，半导体存储部件的操作方式从有效功率下降状态中解除，并转为等待状态。到目前为止，与非门电路7和其后面电路的中止状态被激活，并且所有的电路都被激活。

在时刻t5，CLK第一级电路1在时钟信号CLK的上升沿输出CLK第一级输出信号CLK1。

接着，复制电路3将CLK第一级输出信号CLK1进行延时，并经过与非门电路7把同样的输出信号CLK2送到复制电路9。

复制电路9将输出信号CLK2进行延时，并输出同样的CLK启动信号BDDS。

这时，BDD选择电路11假定延时线路19被设置为“使用”状态。

BDD选择电路11根据复制电路9在输出信号CLK2输入时发出的控制信号执行控制，使方向选择电路13输入上述的CLK BDD启动信号BDDS，并启动延时线路17中的延时操作。

结果，方向选择电路13使延时线路17根据输入的CLK BDD启动信号BDDS启动延时。

延时线路开始输出负逻辑的CLK BDD信号PHA。

接着在时刻t51，CLKB第一级电路2在时钟信号CLKB的上升沿输出CLKB第一级输出信号CLKB1。

和在时刻t35一样，复制电路4和10分别输出输出信号CLKB2和CLKB启动信号BDDBS。

方向选择电路14根据上述输出信号CLKB2的输入，在延时线路18中将信号发送方向反向。

即方向选择电路14将给延时线路18的信号翻转。

由于延时线路18被设置为“使用”状态，BDD选择电路12给方向选择电路14输出一个控制信号，产生翻转操作。

BDD选择电路12根据复制电路10在信号CLKB2输入时所输出的控制信号执行控制，使方向选择电路16输入上述CLKB BDD启动信号BDDBS，并启动延时线路20中的延时操作。

结果，方向选择电路16根据输入的CLKB BDDS启动信号BDDBS启动延时线路20中的延时。

延时线路20开始输出负逻辑的CLKB BDD信号PHD。

接着，在时刻t6，由读命令产生的控制信号READ的电平在时钟信号CLK的定时上从“L”变为“H”。

在时钟信号CLK上升沿，CLK第一级电路1输出CLK第一级输出信号CLK1。

和在时刻t5时一样，复制电路3和复制电路9分别输出输出信号CLK2和CLK启动信号BDDS。

方向选择电路13根据上述输出信号CLK2的输入，转换延时线路17的信号的发送方向。

即，方向选择电路13使延时线路17中的发送信号翻转。

在此时刻，由于已将延时线路17设置了成“使用”状态，BDD选择电路11给方向选择电路13输出一个控制信号，使在延时线路17上的操作翻转。

BDD选择电路11根据由复制电路9在输出的信号CLK2输入时所输出的控制信号，控制方向选择电路15输入上述CLK BDD启动信号BDDS，并启动延时线路19中的延时操作。

结果，方向选择电路15根据输入的CLK BDD启动信号BDDS启动延时线路19中的延时。

延时线路19开始输出负逻辑的CLK BDD信号PHB。

接着，在时刻t65，延时线路18在翻转后完成延时单元的发送，并且CLKB BDD信号PHC被启动。

或门电路22根据CLKB BDD信号PHC的上升沿输出负逻辑的CLKB BDD信号PHCD。

结果在时刻t61，或门电路23给输出电路24输出BDD信号BDDO，而输出电路24输出DQS信号。

DQS信号在读命令输入的0.5个周期后和时钟信号CLK的上升沿同步输出。

同样在时刻t67，延时线路17在翻转之后完成整个延时单元的发送，并启动CLK BDD信号PHA。

或门电路21根据这个CLK BDD信号PHA的上升沿，输出负逻辑的CLK BDD信号PHAB。

结果在时刻t71，OR电路23给输出电路26输出BDD信号BDDO，并且输出电路26输出脉冲数据的顶端数据。

脉冲串数据的顶端数据在读命令输入1.5个周期间后(即1.5的CAS等待时间)之后，于时刻t71和时钟信号CLK的下降沿同步输出。

此后，类似从或电路23连续输出BDD信号BDDO，并且从输出电路26的锁存电路中读出的数据从半导体存储部件像脉冲数据那样连续输出。

如上所述，常规半导体存储部件不能降低功率消耗。在本发明第一实施例的半导体存储部件中，第一实施例的控制电路25响应CAS等待时间值控制BDD信号产生电路中不必要电路的操作/中止，因此，当读命令的CAS等待时间满足输出时序特征时，响应单独的CAS等待时间能够执行节省功率的控制，并在有效功率下降期间能够降低功率消耗。

在第一实施例的半导体存储部件中，控制电路25控制BDD信号产生电路中的CLK第一级电路1、CLKB第一级电路2、与非门电路7和8，以及方向选择电路13至16为失效状态。通过中止这些电路的信号输出，来控制BDD信号产生电路中单独电路的操作/停止。因此，响应单独的CAS时间等待值就能够实现节省功率，不用对电路结构做很大的改动。

以上参考附图对本发明的实施例作了详细说明。然而，没有对第一实施例的具体的结构进行限制，但是在不背离本发明的精神范围内的设计变化应该包括在本发明中。

例如，图4中所示电路结构中的控制电路25，在图10中用代表第二实施例的控制电路25A代替。

除第一实施例中的CLK使能信号CLKI和CLKB使能信号CLKBI用第二实施例中的信号CLKB使能信号CLKBI代替外，第二实施例的结构和第一实施例的结构相同。

除CLKB使能信号CLKBI代替CLK使能信号CLKI输入外，BDD信号产生电路的结构除控制电路以外和第一实施例相同。除控制电路25外，省略其他电路的说明。

现在参考附图10和11说明控制电路25A的典型结构。图10是说明控制电路25A典型结构的设计草图。

图11是说明图10中所示电路在有效功率下降期间的CAS等待时间值和CLK第一级使能信号CLKI输出值、CLKB第一级使能信号CLKBI、CLK BDD使能信号BDDI以及CLKB BDD使能信号BDDBI之间关系的图表。

参考图10，71至73代表与非门电路；74和75代表或非门电路；76至79代表非门电路(反相器)。

由于控制电路25A中使用的控制信号PWDN、控制信号IDL以及控制信号READ和第一实施例相同，因此省略对这些信号的说明。

在有效功率下降状态期间，上述控制信号PWDN为“H”电平，控制信号READ为“L”电平，控制信号IDL为“L”电平。

方式寄存器设置命令设置控制信号CL15，并根据存在寄存器中的CAS等待时间值取电平。

即，当CAS等待时间为“1.5”时，将控制信号CL15设置为“H”电平；当CAS等待时间为“2.5”或“2.0”时，将控制信号CL15设置为“L”电平。

如图11中表格所示，在有效功率下降期间，根据上述单独控制信号的状态，当CAS等待时间为“1.5”时，CLK BDD使能信号BDDI、CLKB BDD使能信号BDDBI以及CLK/CLKB第一级使能信号CLKBI的电平为“H”、“L”和“L”，而当CAS等待时间为“2.0”或“2.5”时，CLK BDD使能信号BDDI、CLKB BDD使能信号BDDBI以及CLK/CLKB第一级使能信号CLKBI的电平则为“H”、“H”和“L”。

即，当CAS等待时间为“2.0”或“2.5”时，CLK BDD使能信号BDDI、CLBK BDD使能信号BDDBI以及CLK/CLKB第一级使能信号CLKBI的电平值相同。

上述CLK BDD使能信号BDDI、CLKB BDD使能信号BDDBI以及CLK/CLKB第一级使能信号CLKBI为低电平“L”有效。

现在参考附图说明第二实施例中的BDD电路的典型操作。

就处理CAS等待时间的读命令来说，2.5的CAS等待时间能够按照满足2.0的CAS等待时间的情况来处理，因此省略对其的说明。

比较图8和图3可以了解到，第二实施例中的CLK BDD使能信号BDDI、CLKB BDD使能信号BDDBI以及CLK/CLKB第一级使能信号CLKBI的值与第一实施例相同，并且第二实施例在有效功率下降期间的操作和图9中所示的时序图相同，因此省略对第二实施例中有效功率下降的说明。

参考图4和图12，将说明在有效功率下降期间根据CAS等待时间为“2.0”，BDD产生电路的操作/中止状态。

图12是一个时序图，用于说明在有效功率下降期间具有“2.0”的CAS等待时间的BDD信号产生电路的中止状态、以及在有效功率下降状态解除后输入读命令时的操作。

由图12可以清楚地看到，当BDD信号产生电路的状态在有效功率下降期间从中止转为有效时，必须在读命令输入2.0周期后输出第一脉冲数据。

在读命令输入1.0周期之后，DQS信号(数据选通信号)必须在数据输出的前一个周期和时钟信号CLKB的上升沿同步输出。

因此，BDD信号的产生需要两个周期的时钟信号，并且CLK第一级电路1必须在读命令输入前一个周期启动操作。

这点不同于第一实施例中在2.0的CAS等待时间的情况，当在第一实施例中的操作CLK第一级电路1和复制电路3时，第二实施例中的CLKB第一级电路2和复制电路4也被操作。

现在说明在CAS等待时间为2.0情况下有效功率下降的过程。

在时刻t1输入有效命令。时钟使能信号CKE是处于使能状态(“H”电平)，因此激活存储部件。包括CLK第一级电路1、CLKB第一级电路2、与非门电路7和8以及方向选择电路13、15、14和16的BDD信号产生电路的所有电路都被激活。因此，所有的电路均为被激活状态。

接着，在时刻t2，时钟使能信号CKE的电平变为“L”。在时刻t3时钟信号CLK的上升沿时，控制信号PWDN的电平从“L”转换为“H”，因此半导体存储部件的工作方式转换为有效功率下降状态。

此刻，控制信号CL15为“L”  电平，控制电路25A在失效状态(“H”电平)下输出CLK BDD使能信号BDDI、CLKB BDD使能信号BDDBI，并在使能状态下(“L”电平)输出CLK/CLKB第一级使能信号CLKBI。

结果，BDD信号产生电路中的CLK第一级电路1、CLKB第一级电路2和复制电路3和4为有效状态，而其他的与非门电路7和8、以及方向选择电路13、15、14和16为无效状态。

因此，CLK第一级电路1、CLKB第一级电路2和复制电路3、4为使能状态，除这两个电路外，组成BDD信号产生电路的其它电路被中止。

接着，在时刻t4，时钟使能信号CKE的电平变为“H”，控制信号PWDN的电平从“H”转换为“L”。因此半导体存储部件的操作方式解除有效功率下降状态，转为等待状态，以及CLKB第一级电路2、与非门电路7和8、以及方向选择电路13、15、14和16被控制电路25A激活。

此刻，CLK第一级电路1和CLKB第一级电路2没有停止而是连续工作，因此，在时刻t5，在时钟信号CLK上升沿输出CLK第一级输出信号CLK1。

复制电路3对CLK第一级输出信号CLK1进行延时，并经与非门电路7给复制电路9输出同样一个输出信号CLK2。

给复制电路9对输出信号CLK2进行延时，并输出同样的CLK启动信号BDDS。

这时，BDD选择电路11假设已经将延时线路19设置为“使用”状态。

BDD选择电路11根据复制电路9在输出信号CLK2输入时发出的控制信号执行控制，以使方向选择电路13输入上述的CLK BDD启动信号BDDS，并启动延时线路17中的延时操作。

结果，方向选择电路13使延时线路17根据输入的CLK BDD启动信号BDDS启动延时。

延时线路17开始输出负逻辑的CLK BDD信号PHA。

接着，在时刻t51，CLKB第一级电路2在时钟信号CLKB的上升沿输出CLKB第一级输出信号CLKB1。

接着，复制电路4将CLKB第一级输出信号CLKB1进行延时，并经过与非门电路8把同样的输出信号CLKB2送到复制电路10。

复制电路10将输出信号CLKB2进行延时，并输出同样的CLKB启动信号BDDBS。

这时，BDD选择电路12假定延时线路20已经为“使用”状态。

BDD选择电路12根据输出信号CLKB2输入时所产生的控制信号执行控制，使方向选择电路14输入上述的CLKB BDD启动信号BDDBS，并启动延时线路18中的延时操作。

结果，方向选择电路14使延时线路18根据输入的CLKB BDD启动信号BDDBS启动延时。

延时线路18开始输出负逻辑的CLKB BDD信号PHC。

接着在时刻t6，由读命令产生的控制信号READ在时钟信号CLK的时序上从“L”电平转换成“H”电平。

CLK第一级电路1在时钟信号CLK的上升沿输出CLK第一级输出信号CLK1。

接着，和在时刻t5一样，复制电路3和9分别输出输出信号CLK2和CLK启动信号BDDS。

方向选择电路13根据上述输出信号CLK2的输入，将通过延时线路17的信号发送方向反向。

即方向选择电路13将给延时线路17的传送信号翻转。

这时，由于延时线路17已经被设置为“使用”状态，BDD选择电路11给方向选择电路13输出一个控制信号，使延时线路17执行翻转。

BDD选择电路11根据复制电路9在输出的信号CLK2输入时所输出的控制信号执行控制，使方向选择电路15输入上述CLK BDD启动信号BDDS，并启动延时线路19中的延时操作。

结果，方向选择电路15根据输入的CLK BDD启动信号BDDS启动延时线路19中的延时。

延时线路19开始输出负逻辑的CLK BDD信号PHB。

接着，在时刻t61，在时钟信号CLKB的上升沿CLKB第一级电路2输出CLKB第一级电路输出信号CLKB1。

和在时刻t51时一样，复制电路4和复制电路10分别输出输出信号CLKB2和CLKB启动信号BDDBS。

方向选择电路14根据上述输出信号CLKB2的输入，转换延时线路18的信号的发送方向。

即，方向选择电路14使延时线路18中的发送信号翻转。

这时，由于已将延时线路18设置了成使用状态，为使延时线路18翻转，BDD选择电路12给方向选择电路14输出一个控制信号。

BDD选择电路12根据由复制电路10在输出的信号CLKB2输入时所输出的控制信号，控制方向选择电路16输入CLKB BDD启动信号BDDBS，并启动延时线路20中的延时操作。

结果，方向选择电路16根据输入的CLKB BDDS启动信号BDDBS启动延时线路20中的延时。

延时线路20开始输出负逻辑的CLKB BDD信号PHD。

接着，在时刻t66，延时线路17在翻转后完成整个延时单元的发送，并启动CLK BDD信号PHA。

或门电路21根据CLK BDD信号PHA的上升沿输出负逻辑的CLK BDD信号PHAB。

结果在时刻t7，或电路23给输出电路24输出BDD信号BDDO，而输出电路24输出DQS信号。

DQS信号在读命令输入1.0个周期后和时钟信号CLK的上升沿同步输出。

同样在时刻t74，延时线路18在翻转之后完成整个延时单元的发送，并启动CLKB BDD信号PHC。

或门电路22根据这个CLKB BDD信号PHC的上升沿，输出负逻辑的CLKB BDD信号PHCD。

结果在时刻t8，或门电路23给输出电路26输出BDD信号BDDO，以及输出电路26输出脉冲数据的顶端数据。

脉冲数据的顶端数据在读命令输入2.0个周期之后，于时刻t8(用于2.0的CAS等待时间的定时)和时钟信号CLK的上升沿同步输出。

此后从或电路23中连续输出BDD信号BDDO，从输出电路26的锁存电路中读出的数据像脉冲数据那样从半导体存储部件连续输出。

如上所述，传统的半导体存储部件不能降低功率消耗。在本发明第二实施例的半导体存储部件中，第二实施例的控制电路25A根据CAS等待时间值控制BDD信号产生电路中不必要电路的操作/中止。因此，当来自读命令的CAS等待时间满足输出时间规范时，可进行功率节约控制，并在有效功率下降期间能够降低功率消耗。

和第一实施例一样，在第二实施例的半导体存储部件中，控制电路25控制BDD信号产生电路中的CLK第一级电路1、CLKB第一级电路2、与非门电路7和8，以及方向选择电路13至16为失效状态。通过中止这些电路的输出信号，控制BDD信号产生电路中的单独电路的操作/停止。因此，根据单独的CAS时间等待值就能够实现节省功率，而不用对电路结构作很大的改动。

和第一实施例相比，第二实施例中在有效功率下降期间的功耗削减量小得多，但是，由于简化了逻辑，减少了布线数量(一个用于输入，另一个用于输出)，因此，对常规电路做较小的改动就可能实现节省功率。

以上说明了第一实施例和第二实施例中的BDD电路，另外，在SMD电路中，通过将方向控制电路13至16和延时线路17至20改变为SMD电路，不用说就能够实现功率节省。

根据本发明的半导体存储部件，和不可能降低功耗的常规半导体存储部件对比，第一实施例和第二实施例中的控制电路25和25A，根据CAS等待时间值控制组成BDD信号产生电路的单独电路的操作/中止，因此，在满足读命令在各种CAS等待时间值上的输出时间规范时能够实现节省功率，并且能够在有效功率下降期间减少功耗。

至此，结合本发明的几个实施例对本发明作了说明，对于本领域中的普通技术人员来说，显然能够容易地用其他各种方式来将本发明付诸实践。

Claims (9)

1.一种半导体存储部件，包括：

时钟输入第一级电路，其输入外部时钟信号；

输出电路，与根据外部时钟信号产生的输出时钟同步地产生存储在存储单元中的数据；

延时调整电路，包括多个延时电路，通过延时输出时钟来校正外部时钟和所述数据之间的相移，并实现外部时钟信号和所述数据之间的同步；

控制电路，控制各延时电路的操作和停止。

2.如权利要求1所述的部件，其中：

控制电路在有效功率下降期间根据CAS等待时间控制各延时电路的操作。

3.如权利要求2所述的部件，其中：

控制电路根据CAS等待时间值，控制各延时电路中的任一电路的操作或停止。

4.如权利要求1所述的部件，其中：

延时调整电路包括复制电路，复制电路包括时钟输入第一级电路和输出电路，以及像延时电路一样将传送调整为任意延时量的调整延时电路。

5.如权利要求4所述的部件，其特征在于：

调整延时电路根据延时线路中的预定延时量，通过在有内部翻转的延时线路的指定点上的传送信号的翻转，调整延时量。

6.一种控制半导体存储部件的方法，包括如下步骤：

将外部时钟信号输入给时钟输入第一级电路；

根据外部时钟信号产生输出时钟；

和输出时钟同步产生存在存储单元中的数据；

为实现外部时钟信号和所述数据之间的同步，通过由包括多个延时电路的延时调整电路将所述输出时钟延时，来校正外部时钟和所述数据之间的相移；以及

控制各延时电路的操作和停止。

7.如权利要求6所述的方法，其中：

根据有效功率下降期间的CAS等待时间控制各延时电路的操作。

8.如权利要求7所述的方法，其中：

在有效功率下降期间根据CAS等待时间操作或停止任意一个延时电路的操作。

9.如权利要求6所述的方法，其中：

利用复制电路调整延时量，复制电路包括时钟输入第一级电路、输出电路以及调整延时电路，调整延时电路在延时步骤中将传送调整为任意延时量。

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