JPH04252518A - カウントシフト回路 - Google Patents
カウントシフト回路Info
- Publication number
- JPH04252518A JPH04252518A JP2802291A JP2802291A JPH04252518A JP H04252518 A JPH04252518 A JP H04252518A JP 2802291 A JP2802291 A JP 2802291A JP 2802291 A JP2802291 A JP 2802291A JP H04252518 A JPH04252518 A JP H04252518A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- switch
- contact
- count
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010354 integration Effects 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 8
- 238000005259 measurement Methods 0.000 description 4
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 2
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、カウント動作を行うと
共に、カウント結果をシリアルデータとして外部に送出
するカウントシフト回路に関する。
共に、カウント結果をシリアルデータとして外部に送出
するカウントシフト回路に関する。
【0002】
【従来の技術】小型カメラに搭載されている測距装置は
、距離に対応したアナログ信号を先ず取り出した後、取
り出されたアナログ信号を、二重積分を行うことによっ
てデジタル値に変換し、変換されたデジタル値に基づい
て撮影レンズの駆動を行う方法が採用されている。
、距離に対応したアナログ信号を先ず取り出した後、取
り出されたアナログ信号を、二重積分を行うことによっ
てデジタル値に変換し、変換されたデジタル値に基づい
て撮影レンズの駆動を行う方法が採用されている。
【0003】図5は、上記の二重積分を行うためのブロ
ックであって、スイッチS93を閉じることによってコ
ンデンサC91を基準電圧V91まで充電した後、スイ
ッチS93を開くと共にスイッチS92を閉じ、被写体
までの距離に対応した電流出力94bによって一定時間
コンデンサC91を放電する。そして一定時間が経過し
たときには、スイッチS92を開くと共にスイッチS9
1を閉じ、定電流出力94aによってコンデンサC91
を充電する。そしてコンデンサC91の電圧が基準電圧
V91に等しくなると比較器94の出力がLレベルとな
り、インバータ95の出力がLレベルとなるので、カウ
ントクロック91aは、ANDゲート91から送出され
なくなるので、カウンタ回路92はその動作を停止する
。このときのカウント値が距離に対応したデジタル値と
なっている。
ックであって、スイッチS93を閉じることによってコ
ンデンサC91を基準電圧V91まで充電した後、スイ
ッチS93を開くと共にスイッチS92を閉じ、被写体
までの距離に対応した電流出力94bによって一定時間
コンデンサC91を放電する。そして一定時間が経過し
たときには、スイッチS92を開くと共にスイッチS9
1を閉じ、定電流出力94aによってコンデンサC91
を充電する。そしてコンデンサC91の電圧が基準電圧
V91に等しくなると比較器94の出力がLレベルとな
り、インバータ95の出力がLレベルとなるので、カウ
ントクロック91aは、ANDゲート91から送出され
なくなるので、カウンタ回路92はその動作を停止する
。このときのカウント値が距離に対応したデジタル値と
なっている。
【0004】上記動作において、スイッチS93を閉じ
ている時間、およびスイッチS92を閉じている時間は
一定となっていることから、カウンタ回路92の最上位
ビット出力92aの値が1から0となったとき(カウン
タ回路92のカウント値が0となっている)、制御信号
発生回路93によってスイッチS92を開くと共にスイ
ッチS91を閉じさせる(第2の積分を開始させる)構
成とすることにより、カウンタ回路92によって第2の
積分時間のカウンタとしての動作と制御のためのカウン
タとしての動作とを共用させ、二重積分回路のデジタル
部の回路規模を小さくしようとする案が提案されている
。
ている時間、およびスイッチS92を閉じている時間は
一定となっていることから、カウンタ回路92の最上位
ビット出力92aの値が1から0となったとき(カウン
タ回路92のカウント値が0となっている)、制御信号
発生回路93によってスイッチS92を開くと共にスイ
ッチS91を閉じさせる(第2の積分を開始させる)構
成とすることにより、カウンタ回路92によって第2の
積分時間のカウンタとしての動作と制御のためのカウン
タとしての動作とを共用させ、二重積分回路のデジタル
部の回路規模を小さくしようとする案が提案されている
。
【0005】
【発明が解決しようとする課題】上記構成のカウンタ回
路92の出力92bによって示され、被写体までの距離
を示すデジタル値は、撮影レンズの駆動制御やフィルム
巻き上げの制御等を行うマイクロコンピュータに与えら
れるが、マイクロコンピュータチップは、汎用性を確保
するため、その内部には、マイクロコンピュータ本体と
ROM、RAM、および入出力回路のみが組み込まれる
のが一般的となっている。そのため、上記構成を用いた
場合には、二重積分を行うICチップとマイクロコンピ
ュータチップとを、カウンタ回路92の出力ビット数に
等しい線数でもって接続する必要が生じることとなる。 そのためICチップのピン数が増加すると共に、プリン
ト基板上に、その配線のための多くの面積を確保しなけ
ればならないという問題が生じていた。
路92の出力92bによって示され、被写体までの距離
を示すデジタル値は、撮影レンズの駆動制御やフィルム
巻き上げの制御等を行うマイクロコンピュータに与えら
れるが、マイクロコンピュータチップは、汎用性を確保
するため、その内部には、マイクロコンピュータ本体と
ROM、RAM、および入出力回路のみが組み込まれる
のが一般的となっている。そのため、上記構成を用いた
場合には、二重積分を行うICチップとマイクロコンピ
ュータチップとを、カウンタ回路92の出力ビット数に
等しい線数でもって接続する必要が生じることとなる。 そのためICチップのピン数が増加すると共に、プリン
ト基板上に、その配線のための多くの面積を確保しなけ
ればならないという問題が生じていた。
【0006】またピン数の増加を防止するため、測距デ
ータであるデジタル値をシリアルデータとして出力させ
ようとする場合には、カウンタ回路92の出力92bで
あるパラレルデータをシリアルデータに変換するための
変換回路が必要となり、二重積分回路の回路規模が増大
するという問題があった。
ータであるデジタル値をシリアルデータとして出力させ
ようとする場合には、カウンタ回路92の出力92bで
あるパラレルデータをシリアルデータに変換するための
変換回路が必要となり、二重積分回路の回路規模が増大
するという問題があった。
【0007】本発明は上記課題を解決するため創案され
たものであり、その目的は、回路規模の増加を招くこと
なく、カウントを行うと共にカウント結果をシリアルデ
ータとして送出することのできるカウントシフト回路を
提供することにある。
たものであり、その目的は、回路規模の増加を招くこと
なく、カウントを行うと共にカウント結果をシリアルデ
ータとして送出することのできるカウントシフト回路を
提供することにある。
【0008】
【課題を解決するための手段】上記課題を解決するため
本発明のカウントシフト回路は、Dタイプフリップフロ
ップと、c接点にはDタイプフリップフロップのデータ
入力が接続され、a接点には前記Dタイプフリップフロ
ップの反転出力が接続され、b接点にはカウントクロッ
ク入力が接続された第1のスイッチと、c接点には前記
Dタイプフリップフロップのクロック入力が接続され、
a接点には第1のスイッチのb接点が接続され、b接点
にはシフトクロック入力が接続された第2のスイッチと
からなり、第1のスイッチと第2のスイッチとは、コン
トロール入力から導かれた信号によって動作し、第1の
スイッチのc接点がa接点に接続されたときには第2の
スイッチのc接点がa接点に接続され、第1のスイッチ
のc接点がb接点に接続されたときには第2のスイッチ
のc接点がb接点に接続される回路をフリップフロップ
部とすると共に、Nを2以上の自然数とし、自然数Mを
2以上N以下の値とするとき、N個のフリップフロップ
部を備えた構成とし、これらN個のフリップフロップ部
の各々を第1から第Nまでのフリップフロップ部とする
とき、N個のフリップフロップ部の全てのシフトクロッ
ク入力には共通のシフトクロックを与え、かつN個のフ
リップフロップ部の全てのコントロール入力には共通の
コントロール信号を与えると共に、第Mのフリップフロ
ップ部のカウントクロック入力には、第(M−1)のフ
リップフロップ部を構成するDタイプフリップフロップ
の出力を与える。
本発明のカウントシフト回路は、Dタイプフリップフロ
ップと、c接点にはDタイプフリップフロップのデータ
入力が接続され、a接点には前記Dタイプフリップフロ
ップの反転出力が接続され、b接点にはカウントクロッ
ク入力が接続された第1のスイッチと、c接点には前記
Dタイプフリップフロップのクロック入力が接続され、
a接点には第1のスイッチのb接点が接続され、b接点
にはシフトクロック入力が接続された第2のスイッチと
からなり、第1のスイッチと第2のスイッチとは、コン
トロール入力から導かれた信号によって動作し、第1の
スイッチのc接点がa接点に接続されたときには第2の
スイッチのc接点がa接点に接続され、第1のスイッチ
のc接点がb接点に接続されたときには第2のスイッチ
のc接点がb接点に接続される回路をフリップフロップ
部とすると共に、Nを2以上の自然数とし、自然数Mを
2以上N以下の値とするとき、N個のフリップフロップ
部を備えた構成とし、これらN個のフリップフロップ部
の各々を第1から第Nまでのフリップフロップ部とする
とき、N個のフリップフロップ部の全てのシフトクロッ
ク入力には共通のシフトクロックを与え、かつN個のフ
リップフロップ部の全てのコントロール入力には共通の
コントロール信号を与えると共に、第Mのフリップフロ
ップ部のカウントクロック入力には、第(M−1)のフ
リップフロップ部を構成するDタイプフリップフロップ
の出力を与える。
【0009】
【実施例】図1は、本発明に係るフリップフロップ部の
請求項1に対応させた場合の一実施例の電気的接続を示
す回路図である。
請求項1に対応させた場合の一実施例の電気的接続を示
す回路図である。
【0010】図において、第1のスイッチ111のc接
点はDタイプフリップフロップ(以下では単にDFFと
略する)113のデータ入力1131に接続されており
、a接点はDFF113の反転出力1133に接続され
ている。そして第1のスイッチ111のb接点は、第2
のスイッチ112のa接点とカウントクロック入力11
4とに接続されている。
点はDタイプフリップフロップ(以下では単にDFFと
略する)113のデータ入力1131に接続されており
、a接点はDFF113の反転出力1133に接続され
ている。そして第1のスイッチ111のb接点は、第2
のスイッチ112のa接点とカウントクロック入力11
4とに接続されている。
【0011】第2のスイッチ112のc接点はDFF1
13のクロック入力1132に接続されており、b接点
はシフトクロック入力115に接続されている。そして
第1のスイッチ111および第2のスイッチ112の制
御を行うための制御入力117はコントロール入力11
6に接続されている。
13のクロック入力1132に接続されており、b接点
はシフトクロック入力115に接続されている。そして
第1のスイッチ111および第2のスイッチ112の制
御を行うための制御入力117はコントロール入力11
6に接続されている。
【0012】フリップフロップ部11は、第1のスイッ
チ111、第2のスイッチ112、DFF113の3つ
の要素によって構成されており、フリップフロップ部1
2も同様の構成となっている。そしてフリップフロップ
部12のカウントクロック入力124には、フリップフ
ロップ部11内のDFF113の出力が接続されている
。
チ111、第2のスイッチ112、DFF113の3つ
の要素によって構成されており、フリップフロップ部1
2も同様の構成となっている。そしてフリップフロップ
部12のカウントクロック入力124には、フリップフ
ロップ部11内のDFF113の出力が接続されている
。
【0013】図1では、図面の大きさの制限から、2つ
のフリップフロップ部11、12のみが図示されている
が、本実施例では8個のフリップフロップ部が用いられ
ており、以下に続く6つのフリップフロップ部(符号と
して13、14・・・18を付与して説明する)のうち
の最初のフリップフロップ部13のカウントクロック入
力には、フリップフロップ部12のDFFの出力125
が与えられており、さらに以下に続くフリップフロップ
部14のカウントクロック入力には、フリップフロップ
部13のDFFの出力が接続されている。以下同様の接
続となっていて、フリップフロップ部のカウントクロッ
ク入力には、その前段に位置するフリップフロップ部の
DFFの出力が与えられている。
のフリップフロップ部11、12のみが図示されている
が、本実施例では8個のフリップフロップ部が用いられ
ており、以下に続く6つのフリップフロップ部(符号と
して13、14・・・18を付与して説明する)のうち
の最初のフリップフロップ部13のカウントクロック入
力には、フリップフロップ部12のDFFの出力125
が与えられており、さらに以下に続くフリップフロップ
部14のカウントクロック入力には、フリップフロップ
部13のDFFの出力が接続されている。以下同様の接
続となっていて、フリップフロップ部のカウントクロッ
ク入力には、その前段に位置するフリップフロップ部の
DFFの出力が与えられている。
【0014】また全てのフリップフロップ部11、12
、13・・・18のシフトクロック入力115、125
・・・にはシフトクロック100が導かれており、同様
に全てのフリップフロップ部11、12、13・・・1
8のコントロール入力116、126・・・にはコント
ロール信号101が導入されている。
、13・・・18のシフトクロック入力115、125
・・・にはシフトクロック100が導かれており、同様
に全てのフリップフロップ部11、12、13・・・1
8のコントロール入力116、126・・・にはコント
ロール信号101が導入されている。
【0015】図2は、フリップフロップ部の実用的な一
実施例の電気的接続を示す回路図であり、図1に示すフ
リップフロップ部11に対応させているので、第1のス
イッチ111については、ブロック111aによって示
し、第2のスイッチ112については、ブロック112
aによって示している。
実施例の電気的接続を示す回路図であり、図1に示すフ
リップフロップ部11に対応させているので、第1のス
イッチ111については、ブロック111aによって示
し、第2のスイッチ112については、ブロック112
aによって示している。
【0016】NANDゲート1111の一方の入力はD
FF113の反転出力1133に接続されている。また
NANDゲート1111の他方の入力は、NANDゲー
ト1121の一方の入力とインバータ118の入力とに
接続されると共に、コントロール入力116に接続され
ている。
FF113の反転出力1133に接続されている。また
NANDゲート1111の他方の入力は、NANDゲー
ト1121の一方の入力とインバータ118の入力とに
接続されると共に、コントロール入力116に接続され
ている。
【0017】NANDゲート1112の一方の入力は、
NANDゲート1121の他方の入力に接続されると共
に、カウントクロック入力114に接続されており、N
ANDゲート1112の他方の入力は、NANDゲート
1122の一方の入力に接続されると共に、インバータ
118の出力に接続されている。そしてNANDゲート
1122の他方の入力は、シフトクロック入力115に
接続されている。
NANDゲート1121の他方の入力に接続されると共
に、カウントクロック入力114に接続されており、N
ANDゲート1112の他方の入力は、NANDゲート
1122の一方の入力に接続されると共に、インバータ
118の出力に接続されている。そしてNANDゲート
1122の他方の入力は、シフトクロック入力115に
接続されている。
【0018】NANDゲート1111の出力とNAND
ゲート1112の出力とは、NORゲート1113の2
つの入力のそれぞれに導かれており、NANDゲート1
121の出力とNANDゲート1122の出力とは、N
ORゲート1123の2つの入力のそれぞれに与えられ
ている。そしてNORゲート1113の出力はDFF1
13のデータ入力1131に送出され、NORゲート1
123の出力はDFF113のクロック入力1132に
導かれている。
ゲート1112の出力とは、NORゲート1113の2
つの入力のそれぞれに導かれており、NANDゲート1
121の出力とNANDゲート1122の出力とは、N
ORゲート1123の2つの入力のそれぞれに与えられ
ている。そしてNORゲート1113の出力はDFF1
13のデータ入力1131に送出され、NORゲート1
123の出力はDFF113のクロック入力1132に
導かれている。
【0019】次に、図2に示す回路図の動作について説
明する。
明する。
【0020】コントロール入力116にHレベルが与え
られた場合には、NANDゲート1111とNANDゲ
ート1121との出力が変化するのみとなるので、NO
Rゲート1113の出力には、反転出力1133に等し
いレベルの信号が現れることになる。またNORゲート
1123の出力には、カウントクロック入力114に与
えられるレベルに等しい信号が現れることとなる。つま
り図1の第1のスイッチ111および第2のスイッチ1
12のc接点が、それぞれのa接点に接続された場合と
同様の動作となる。
られた場合には、NANDゲート1111とNANDゲ
ート1121との出力が変化するのみとなるので、NO
Rゲート1113の出力には、反転出力1133に等し
いレベルの信号が現れることになる。またNORゲート
1123の出力には、カウントクロック入力114に与
えられるレベルに等しい信号が現れることとなる。つま
り図1の第1のスイッチ111および第2のスイッチ1
12のc接点が、それぞれのa接点に接続された場合と
同様の動作となる。
【0021】またコントロール入力116にLレベルが
与えられた場合には、NANDゲート1112とNAN
Dゲート1122の出力が変化するのみとなるので、N
ORゲート1113の出力には、カウントクロック入力
114に導かれる信号に等しい信号が現れ、NORゲー
ト1123の出力には、シフトクロック入力115に導
かれる信号と等しい信号が現れることになる。つまり第
1のスイッチ111と第2のスイッチ112のc接点が
、それぞれのb接点に接続された場合と同様の動作とな
る。
与えられた場合には、NANDゲート1112とNAN
Dゲート1122の出力が変化するのみとなるので、N
ORゲート1113の出力には、カウントクロック入力
114に導かれる信号に等しい信号が現れ、NORゲー
ト1123の出力には、シフトクロック入力115に導
かれる信号と等しい信号が現れることになる。つまり第
1のスイッチ111と第2のスイッチ112のc接点が
、それぞれのb接点に接続された場合と同様の動作とな
る。
【0022】以上で図1と図2とが対応付けられたので
、以下では、説明を分かり易いものとするため、図1の
みを参照し、図2については言及しない。
、以下では、説明を分かり易いものとするため、図1の
みを参照し、図2については言及しない。
【0023】図3は、本発明を用いた二重積分装置の一
実施例の電気的構成を示すブロック線図である。
実施例の電気的構成を示すブロック線図である。
【0024】図示されていないクロック発生回路の出力
であるクロック信号21aは、ANDゲート21の一方
の入力と制御信号発生回路24とに与えられており、A
NDゲート21の出力であるカウントクロック103は
、カウントシフト回路22に送出されている。
であるクロック信号21aは、ANDゲート21の一方
の入力と制御信号発生回路24とに与えられており、A
NDゲート21の出力であるカウントクロック103は
、カウントシフト回路22に送出されている。
【0025】カウントシフト回路22は、図1のところ
で説明したように、8つのフリップフロップ部11、1
2、13・・・18からなる回路であって、ANDゲー
ト21の出力であるカウントクロック103は、最前段
のフリップフロップ部11のカウントクロック入力11
4に導かれている。また2段目のフリップフロップ部1
2のDFFの出力と4段目のフリップフロップ部14の
DFFの出力とは、制御信号発生回路24に送出されて
いる(22aにより示す)。そして最後段のフリップフ
ロップ部18のDFFの出力22bは、ANDゲート2
9の一方の入力とフリップフロップ23のクロック入力
とに与えられている。
で説明したように、8つのフリップフロップ部11、1
2、13・・・18からなる回路であって、ANDゲー
ト21の出力であるカウントクロック103は、最前段
のフリップフロップ部11のカウントクロック入力11
4に導かれている。また2段目のフリップフロップ部1
2のDFFの出力と4段目のフリップフロップ部14の
DFFの出力とは、制御信号発生回路24に送出されて
いる(22aにより示す)。そして最後段のフリップフ
ロップ部18のDFFの出力22bは、ANDゲート2
9の一方の入力とフリップフロップ23のクロック入力
とに与えられている。
【0026】制御信号発生回路24には、フリップフロ
ップ23の出力が導かれており、制御信号発生回路24
からは、3つのスイッチS1〜S3のそれぞれに対応し
た出力24b〜24dと外部への制御出力24aとが送
出されている。
ップ23の出力が導かれており、制御信号発生回路24
からは、3つのスイッチS1〜S3のそれぞれに対応し
た出力24b〜24dと外部への制御出力24aとが送
出されている。
【0027】スイッチS1の一方の端子には、定電流が
出力される電流出力CC1が接続され、スイッチS2の
一方の端子には、予め設定された定電流が出力される電
流出力CC2が接続されている。そしてスイッチS1、
S2の他方の端子は互いに接続されると共に、他方の端
子が接地されたコンデンサCの一方の端子と、比較器2
5のプラス入力と、スイッチS3の一方の端子とに接続
されている。そしてスイッチS3の他方の端子は、比較
器25の出力に接続されている。また比較器25のマイ
ナス入力には、予め設定された電圧である基準電圧Vr
efが与えられている。
出力される電流出力CC1が接続され、スイッチS2の
一方の端子には、予め設定された定電流が出力される電
流出力CC2が接続されている。そしてスイッチS1、
S2の他方の端子は互いに接続されると共に、他方の端
子が接地されたコンデンサCの一方の端子と、比較器2
5のプラス入力と、スイッチS3の一方の端子とに接続
されている。そしてスイッチS3の他方の端子は、比較
器25の出力に接続されている。また比較器25のマイ
ナス入力には、予め設定された電圧である基準電圧Vr
efが与えられている。
【0028】比較器25の出力はインバータ26′の入
力に与えられており、インバータ26の出力は、AND
ゲート21の他方の入力とインバータ27の入力とに導
かれている。またインバータ27の出力は、ANDゲー
ト29の他方の入力とインバータ28の入力とに送出さ
れている。そしてインバータ28の出力は、コントロー
ル信号101としてカウントシフト回路22に導かれて
おり、外部より送出されたクロック30aは、直列に接
続された2つのインバータ30、31を介して、シフト
クロック100としてカウントシフト回路22に与えら
れている。
力に与えられており、インバータ26の出力は、AND
ゲート21の他方の入力とインバータ27の入力とに導
かれている。またインバータ27の出力は、ANDゲー
ト29の他方の入力とインバータ28の入力とに送出さ
れている。そしてインバータ28の出力は、コントロー
ル信号101としてカウントシフト回路22に導かれて
おり、外部より送出されたクロック30aは、直列に接
続された2つのインバータ30、31を介して、シフト
クロック100としてカウントシフト回路22に与えら
れている。
【0029】以上の構成において、フリップフロップ部
11、12、13・・・18内のDFFは、立ち下がり
エッジで動作するフリップフロップが採用されている。 またフリップフロップ23も同様に立ち下がりエッジで
動作する。また本実施例は、オートフォーカスカメラに
使用される二重積分装置であるため、電流出力CC1に
は、被写体までの距離に対応した値の定電流が流れる(
電流の向きは流れ出す方向となっている)。
11、12、13・・・18内のDFFは、立ち下がり
エッジで動作するフリップフロップが採用されている。 またフリップフロップ23も同様に立ち下がりエッジで
動作する。また本実施例は、オートフォーカスカメラに
使用される二重積分装置であるため、電流出力CC1に
は、被写体までの距離に対応した値の定電流が流れる(
電流の向きは流れ出す方向となっている)。
【0030】図4は、図3に示す実施例の主要部の信号
波形を示すタイミングチャートである。必要に応じて同
図を参照しつつ、本発明の一実施例の動作について以下
に説明する。
波形を示すタイミングチャートである。必要に応じて同
図を参照しつつ、本発明の一実施例の動作について以下
に説明する。
【0031】動作の初期においては、全てのフリップフ
ロップ部11、12、13・・・18内のDFF、およ
びフリップフロップ23はリセット状態にあり、コント
ロール信号101はHレベルH1に設定されることから
、第1のスイッチ111、および第2のスイッチ112
のc接点は、それぞれのa接点に接続される。そのため
フリップフロップ部11、12、13・・・18は、立
ち下がりエッジで動作するTタイプフリップフロップと
同様の動作をする。つまりカウントシフト回路22は、
8つのフリップフロップがカスケードに接続されたカウ
ンタとして動作する。
ロップ部11、12、13・・・18内のDFF、およ
びフリップフロップ23はリセット状態にあり、コント
ロール信号101はHレベルH1に設定されることから
、第1のスイッチ111、および第2のスイッチ112
のc接点は、それぞれのa接点に接続される。そのため
フリップフロップ部11、12、13・・・18は、立
ち下がりエッジで動作するTタイプフリップフロップと
同様の動作をする。つまりカウントシフト回路22は、
8つのフリップフロップがカスケードに接続されたカウ
ンタとして動作する。
【0032】リセットが解除された後、クロック信号2
1aのクロックパルスCK1の立ち上がりに対応して、
スイッチS3を閉じることを指示するHレベルH2が、
制御信号発生回路24からの出力24dに送出される(
時刻T1)。そのためコンデンサCは、基準電圧Vre
fに等しい電圧に充電される。
1aのクロックパルスCK1の立ち上がりに対応して、
スイッチS3を閉じることを指示するHレベルH2が、
制御信号発生回路24からの出力24dに送出される(
時刻T1)。そのためコンデンサCは、基準電圧Vre
fに等しい電圧に充電される。
【0033】カウントシフト回路22のカウント動作が
進み、その値が2となって、フリップフロップ部12の
DFFの出力がHレベルとなったとき(時刻T2)、制
御信号発生回路24は、出力24dをLレベルL1に戻
すことによってスイッチS3を開かせると共に、出力2
4aによって外部にHレベルH3を送出し、測距動作を
開始させる。
進み、その値が2となって、フリップフロップ部12の
DFFの出力がHレベルとなったとき(時刻T2)、制
御信号発生回路24は、出力24dをLレベルL1に戻
すことによってスイッチS3を開かせると共に、出力2
4aによって外部にHレベルH3を送出し、測距動作を
開始させる。
【0034】カウントシフト回路22のカウント値が8
となったとき(時刻T3)には、制御信号発生回路24
は、出力24aをLレベルL2に戻すと共に、出力24
bにHレベルH4を送出することによって、測距結果に
対応した電流が出力される電流出力CC1に対し、コン
デンサCによる積分を開始させる(コンデンサCの電荷
を電流出力CC1によって放電する)。この動作(第1
の積分)は、最上位ビットを示すフリップフロップ部1
8の出力が1から0に変化する(カウントシフト回路2
2のカウント値が255から0に戻る)まで継続される
。
となったとき(時刻T3)には、制御信号発生回路24
は、出力24aをLレベルL2に戻すと共に、出力24
bにHレベルH4を送出することによって、測距結果に
対応した電流が出力される電流出力CC1に対し、コン
デンサCによる積分を開始させる(コンデンサCの電荷
を電流出力CC1によって放電する)。この動作(第1
の積分)は、最上位ビットを示すフリップフロップ部1
8の出力が1から0に変化する(カウントシフト回路2
2のカウント値が255から0に戻る)まで継続される
。
【0035】そしてカウントシフト回路22のカウント
値が255を越えて0となったとき(時刻T4)には、
フリップフロップ23の出力がHレベルに変化するので
、制御信号発生回路24は、第1の積分を停止させるた
め、出力24bをLレベルL3に戻すと共に、第2の積
分を開始させるため、出力24cにHレベルH5を送出
し、スイッチS2を閉じる。
値が255を越えて0となったとき(時刻T4)には、
フリップフロップ23の出力がHレベルに変化するので
、制御信号発生回路24は、第1の積分を停止させるた
め、出力24bをLレベルL3に戻すと共に、第2の積
分を開始させるため、出力24cにHレベルH5を送出
し、スイッチS2を閉じる。
【0036】そのため、電流出力CC2による第2の積
分が開始され、コンデンサCの端子間の電圧が上昇する
。そしてコンデンサCの電圧が基準電圧Vrefを越え
たとき(時刻T5)には、比較器25の出力がLレベル
からHレベルに変化するので、インバータ26の出力2
6aは、HレベルからLレベルL4に変化することとな
り、カウントシフト回路22へのカウントクロック10
3の送出が停止されることとなる。
分が開始され、コンデンサCの端子間の電圧が上昇する
。そしてコンデンサCの電圧が基準電圧Vrefを越え
たとき(時刻T5)には、比較器25の出力がLレベル
からHレベルに変化するので、インバータ26の出力2
6aは、HレベルからLレベルL4に変化することとな
り、カウントシフト回路22へのカウントクロック10
3の送出が停止されることとなる。
【0037】カウント停止時のカウントシフト回路22
のカウント値が181であるとすると、時刻T5以後、
この値181はカウントシフト回路22において保持さ
れることになる。またコントロール信号101が時刻T
5にはHレベルからLレベルL5に変化するので、第1
のスイッチ111および第2のスイッチ112のc接点
はそれぞれのb接点に接続されることになるため、カウ
ントシフト回路22は、カウント結果を保持した状態で
、シフトレジスタとしての動作状態となる。またインバ
ータ27の出力はHレベルとなるので、ANDゲート2
9の出力29aには、フリップフロップ部18の出力(
カウント結果の最上位ビットを示すデータ)が送出され
る。
のカウント値が181であるとすると、時刻T5以後、
この値181はカウントシフト回路22において保持さ
れることになる。またコントロール信号101が時刻T
5にはHレベルからLレベルL5に変化するので、第1
のスイッチ111および第2のスイッチ112のc接点
はそれぞれのb接点に接続されることになるため、カウ
ントシフト回路22は、カウント結果を保持した状態で
、シフトレジスタとしての動作状態となる。またインバ
ータ27の出力はHレベルとなるので、ANDゲート2
9の出力29aには、フリップフロップ部18の出力(
カウント結果の最上位ビットを示すデータ)が送出され
る。
【0038】そして時刻T6となったとき(図4では、
時刻T5以後、直ちに時刻T6となるように図示されて
いるが、実際ではもっと長い時間が経過する)には、シ
フトクロック100の送出が開始されるため、このシフ
トクロック100の立ち下がりエッジ毎に、ANDゲー
ト29の出力には、カウント値の最上位ビットを示すデ
ータ(D7)に始まり、順次カウント値の下位ビットを
示すデータ(D6、D5・・・・)が送出される。これ
らのデータは、図示が省略されているマイクロコンピュ
ータによって読み取られる。
時刻T5以後、直ちに時刻T6となるように図示されて
いるが、実際ではもっと長い時間が経過する)には、シ
フトクロック100の送出が開始されるため、このシフ
トクロック100の立ち下がりエッジ毎に、ANDゲー
ト29の出力には、カウント値の最上位ビットを示すデ
ータ(D7)に始まり、順次カウント値の下位ビットを
示すデータ(D6、D5・・・・)が送出される。これ
らのデータは、図示が省略されているマイクロコンピュ
ータによって読み取られる。
【0039】そしてフリップフロップ部11に保持され
た最下位ビットを示すデータが、シフトクロック100
に従って移動し、出力22bを介してマイクロコンピュ
ータに読み取られると、測距データの読み取りの終了と
なり、撮影レンズは、この値に従った位置に駆動される
。
た最下位ビットを示すデータが、シフトクロック100
に従って移動し、出力22bを介してマイクロコンピュ
ータに読み取られると、測距データの読み取りの終了と
なり、撮影レンズは、この値に従った位置に駆動される
。
【0040】なお本発明は上記実施例に限定されず、D
FFについては、立ち下がりエッジで動作する構成とし
た場合について説明したが、立ち上がりエッジで動作す
るDFFを用いた場合にも同様に適用することが可能で
ある。
FFについては、立ち下がりエッジで動作する構成とし
た場合について説明したが、立ち上がりエッジで動作す
るDFFを用いた場合にも同様に適用することが可能で
ある。
【0041】また本発明を二重積分装置に適用した場合
について説明したが、その他の装置として、例えばカウ
ントを行うと共に、そのカウント値を外部に送出するの
に、シリアルデータとした方が構成が簡単となる装置と
して、例えばマイクロコンピュータによってパルスカウ
ントの結果の読み取りを行うイベントカウンタ等にも同
様に適用することが可能である。
について説明したが、その他の装置として、例えばカウ
ントを行うと共に、そのカウント値を外部に送出するの
に、シリアルデータとした方が構成が簡単となる装置と
して、例えばマイクロコンピュータによってパルスカウ
ントの結果の読み取りを行うイベントカウンタ等にも同
様に適用することが可能である。
【0042】
【発明の効果】本発明に係るカウントシフト回路は、コ
ントロール入力に与えられるコントロール信号に従って
、Tタイプフリップフロップ、またはデータラッチとし
て動作するフリップフロップ部をカスケード接続した構
成となっているので、回路規模の増加を招くことなく。 カウンタとして動作させたときのカウント結果をシリア
ルデータとして外部に送出させることが可能になるとい
う効果を奏する。
ントロール入力に与えられるコントロール信号に従って
、Tタイプフリップフロップ、またはデータラッチとし
て動作するフリップフロップ部をカスケード接続した構
成となっているので、回路規模の増加を招くことなく。 カウンタとして動作させたときのカウント結果をシリア
ルデータとして外部に送出させることが可能になるとい
う効果を奏する。
【図1】本発明に係るフリップフロップ部の請求項1に
対応させた場合の一実施例の電気的接続を示す回路図で
ある。
対応させた場合の一実施例の電気的接続を示す回路図で
ある。
【図2】フリップフロップ部の実用的な一実施例の電気
的接続を示す回路図である。
的接続を示す回路図である。
【図3】本発明を用いた二重積分装置の一実施例の電気
的構成を示すブロック線図である。
的構成を示すブロック線図である。
【図4】図3に示す実施例の主要信号の波形を示すタイ
ミングチャートである。
ミングチャートである。
【図5】従来技術の電気的構成を示すブロック線図であ
る。
る。
11、12 フリップフロップ部
100 シフトクロック
101 コントロール信号
111 第1のスイッチ
112 第2のスイッチ
113 Dタイプフリップフロップ
114 カウントクロック入力
115 シフトクロック入力
116 コントロール入力
1131 データ入力
1132 クロック入力
1133 反転出力
Claims (2)
- 【請求項1】 Dタイプフリップフロップと、c接点
にはこのDタイプフリップフロップのデータ入力が接続
され、a接点には前記Dタイプフリップフロップの反転
出力が接続され、b接点にはカウントクロック入力が接
続された第1のスイッチと、c接点には前記Dタイプフ
リップフロップのクロック入力が接続され、a接点には
第1のスイッチのb接点が接続され、b接点にはシフト
クロック入力が接続された第2のスイッチとからなり、
第1のスイッチと第2のスイッチとは、コントロール入
力から導かれた信号によって動作し、第1のスイッチの
c接点がa接点に接続されたときには第2のスイッチの
c接点がa接点に接続され、第1のスイッチのc接点が
b接点に接続されたときには第2のスイッチのc接点が
b接点に接続される回路をフリップフロップ部とすると
共に、Nを2以上の自然数とし、自然数Mを2以上N以
下の値とするとき、N個のフリップフロップ部を備え、
これらN個のフリップフロップ部の各々を第1から第N
までのフリップフロップ部とするとき、前記N個のフリ
ップフロップ部の全ての前記シフトクロック入力には共
通のシフトクロックが与えられ、かつ前記N個のフリッ
プフロップ部の全ての前記コントロール入力には共通の
コントロール信号が与えられると共に、第Mのフリップ
フロップ部の前記カウントクロック入力には、第(M−
1)のフリップフロップ部を構成するDタイプフリップ
フロップの出力が与えられたことを特徴とするカウント
シフト回路。 - 【請求項2】 前記コントロール信号によって第1お
よび第2のスイッチのc接点がそれぞれのa接点に接続
されたときには、前記N個のフリップフロップ部により
、二重積分時の第2の積分時間のカウントを行わせるこ
ことを特徴とする請求項1記載のカウントシフト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2802291A JPH04252518A (ja) | 1991-01-28 | 1991-01-28 | カウントシフト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2802291A JPH04252518A (ja) | 1991-01-28 | 1991-01-28 | カウントシフト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04252518A true JPH04252518A (ja) | 1992-09-08 |
Family
ID=12237127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2802291A Pending JPH04252518A (ja) | 1991-01-28 | 1991-01-28 | カウントシフト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04252518A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003006937A1 (fr) * | 2001-07-13 | 2003-01-23 | Hamamatsu Photonics K.K. | Photodetecteur |
US7205815B2 (en) | 2003-11-25 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method and integrated circuit apparatus for reducing simultaneously switching output |
-
1991
- 1991-01-28 JP JP2802291A patent/JPH04252518A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003006937A1 (fr) * | 2001-07-13 | 2003-01-23 | Hamamatsu Photonics K.K. | Photodetecteur |
US7034275B2 (en) | 2001-07-13 | 2006-04-25 | Hamamatsu Photonics K.K. | Photodetector for detecting a quantity of light using a counting circuit and an integrating circuit |
US7205815B2 (en) | 2003-11-25 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method and integrated circuit apparatus for reducing simultaneously switching output |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4264807A (en) | Counter including two 2 bit counter segments connected in cascade each counting in Gray code | |
US4404546A (en) | Digital-to-analog converter | |
JPS634151B2 (ja) | ||
JPH04252518A (ja) | カウントシフト回路 | |
JPH05333808A (ja) | 表示駆動回路 | |
GB1192647A (en) | Improvements in Successive Approximation Analogue to Digital Converters | |
JPH0311125B2 (ja) | ||
SU739654A1 (ru) | Парафазный сдвигающий регистр | |
JP2810713B2 (ja) | タイミング発生装置 | |
JPS5831525B2 (ja) | A−d ヘンカンキニオケルヨミトリソクドイジヨウケンシユツホウシキ | |
SU1020829A1 (ru) | Устройство дл контрол логических узлов | |
RU1791820C (ru) | Устройство дл моделировани источника напр жени | |
SU938393A1 (ru) | Пересчетное устройство | |
SU1486952A1 (ru) | Устройство для преобразования в код сопротивлений регулирующих резисторов (5.7) | |
SU1571593A1 (ru) | Устройство дл контрол цифровых узлов | |
JPH05322991A (ja) | フリップフロップ回路 | |
SU1162044A1 (ru) | Преобразователь кода в частоту импульсов | |
SU1322248A1 (ru) | Устройство дл ввода информации | |
SU1251321A1 (ru) | Умножитель числа импульсов | |
JPH04176216A (ja) | シーケンシャル制御カウンタ回路 | |
SU1385310A1 (ru) | Устройство синхронизации | |
SU1288700A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1670670A1 (ru) | Устройство дл измерени продолжительности контактировани синхроконтакта фотоаппарата | |
SU1193679A1 (ru) | Устройство дл контрол логических блоков | |
SU790232A1 (ru) | Устройство дл преобразовани частот импульсных последовательностей |