CN107870884B - 数据传输器件以及无线通信电路 - Google Patents

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CN107870884B CN201710514203.6A CN201710514203A CN107870884B CN 107870884 B CN107870884 B CN 107870884B CN 201710514203 A CN201710514203 A CN 201710514203A CN 107870884 B CN107870884 B CN 107870884B
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Abstract

本发明提出了降低噪声的产生的数据传输器件，该噪声是由于不需要的串行时钟信号的传输而引起的。数据传输器件(10)包括时钟生成电路(40)，该时钟生成电路(40)生成与从主器件发送来的串行时钟信号(SCLK)同步的串行时钟信号(sa_clk)；判定电路(60)，该判定电路(60)判定来自主器件的请求是否是给本器件的；以及数据处理电路(80)，该数据处理电路(80)将判定为来自主器件的请求是给本器件的作为条件，从时钟生成电路(40)接受串行时钟信号(s_clk)的传输并进行动作。

Description

数据传输器件以及无线通信电路
技术领域
本发明涉及数据传输器件以及无线通信电路。
背景技术
在微控制器及其周边器件之间，将8比特数据作为一个单位进行串行数据的发送接收。作为像这样的串行数据的传输方式的一种，已知例如被称为I2C总线的总线形式。I2C总线形式中，利用由串行时钟线(Serial Clock Line)和串行数据线构成的双向两线式总线进行数据传输。I2C总线可与多个数据传输器件连接。各数据传输器件作为具有数据传输的控制权限的主器件发挥作用，或作为响应来自主器件的请求以进行数据传输的从器件发挥作用。从主器件通过串行时钟线向各从器件提供串行时钟信号。各从器件与串行时钟信号同步地进行动作。在I2C总线方式中，对未由主器件作出处理请求的从器件也提供串行时钟信号。以上述情况为背景，日本专利特开2008-293230号公报公开了如下内容：在判定为来自主器件的处理请求不是给本器件的时候，停止从主器件向本器件传输串行时钟信号。
现有技术文献
专利文献
专利文献1：日本专利特开2008－293230号公报
发明内容
发明所要解决的技术问题
然而，日本专利特开2008－293230号公报所记载的方法中，在判定来自主器件的处理请求是否是给本器件的过程中，也从主器件向本器件传输串行时钟信号。由于串行时钟信号的高次谐波分量起到RF(Radio Frequency：无线射频)信号的噪声的作用，因此期望尽可能不进行串行时钟信号的不需要的传输。
于是，本发明的课题提出了一种降低噪声的产生的数据传输器件，该噪声是由于串行时钟信号的不需要的传输而引起的。
解决技术问题所采用的技术方案
为了解决上述课题，本发明涉及的数据传输器件包括：(i)时钟生成电路，该时钟生成电路生成与通过串行时钟线从主器件发送来的第一串行时钟信号同步的第二串行时钟信号；(ii)判定电路，该判定电路与第二串行时钟信号同步地进行动作，判定来自主器件的请求是否是给本器件的；以及(iii)数据处理电路，该数据处理电路将判定为来自主器件的请求是给本器件的作为条件，从时钟生成电路接受第一串行时钟信号的传输，并与第一串行时钟信号同步地进行动作，且该数据处理电路进行由主器件请求的处理。
发明效果
根据本发明，能降低由于不需要的串行时钟信号的传输而引起的噪声的产生。
附图说明
图1是表示本发明的实施方式所涉及的无线通信电路的简要电路结构的说明图。
图2是表示本发明的实施方式所涉及的数据传输器件的简要电路结构的说明图。
图3是表示本发明的实施方式所涉及的判定电路的详细电路结构的说明图。
图4是表示本发明的实施方式所涉及的判定电路的动作的时序图。
图5是表示本发明的实施方式所涉及的时钟生成电路的详细电路结构的说明图。
图6是本发明的实施方式所涉及的各信号的时序图。
图7是本发明的实施方式所涉及的各信号的时序图。
图8是本发明的实施方式所涉及的各信号的时序图。
图9是表示本发明的实施方式所涉及的无线通信电路的简要电路结构的说明图。
图10是表示本发明的实施方式所涉及的无线通信电路的简要电路结构的说明图。
具体实施方式
下面，参照附图，对本发明的实施方式进行说明。这里，相同标号表示相同的电路元件，省略重复的说明。此外，为了方便说明，信号的时序图例示了正逻辑的情况，但也可置换为负逻辑。
图1是表示本发明的实施方式所涉及的无线通信电路100的简要电路结构的说明图。无线通信电路100例如在移动电话等移动通信终端中进行发送接收RF信号的处理。无线通信电路100包括作为主器件发挥作用的数据传输器件20；以及作为从器件发挥作用的N个数据传输器件10-1、10-2…、10-N。这里，N为1以上的整数。各个数据传输器件10-1、10-2…、10-N通过串行时钟线31以及串行数据线32与数据传输器件20连接。作为无线通信电路100的总线形式，例如可以利用I2C总线，或者也可以利用任意串行数据的传输方式。在I2C总线形式中，“主器件”被定义为“开始数据传输，生成串行时钟信号，结束数据传输的器件”。“从器件”被定义为“由主器件指定地址的器件”。从主器件通过串行时钟线31向各从器件提供串行时钟信号SCLK(第一串行时钟信号)。此外，从主器件通过串行数据线32向各从器件提供串行数据SDATA。在无线通信电路100中，例如基带IC(Integrated Circuit：集成电路)或RFIC(Radio Frequency Integrated Circuit：射频集成电路)可作为主器件进行动作。另一方面，功率放大模块、前端模块、开关元件等可作为从器件进行动作。
此外，本说明书中，“数据传输器件10”是将N个数据传输器件10-1、10-2…、10-N进行总称的用语，在不需要区别各个数据传输器件10-1、10-2…、10-N时，使用“数据传输器件10”这一用语。
图2是表示数据传输器件10的简要电路结构的说明图。数据传输器件10包括时钟生成电路40、本器件判定控制电路50、数据处理控制电路90、时钟控制信号生成电路52、以及SSC信号检测电路53。时钟生成电路40生成与通过串行时钟线31从主器件发送来的串行时钟信号SCLK同步的串行时钟信号sa_clk(第二串行时钟信号)。本器件判定控制电路50是与串行时钟信号sa_clk同步地进行动作的顺序电路，具有有限个状态(state)。在向时钟生成电路40持续提供串行时钟信号SCLK时，串行时钟信号sa_clk也同样地持续提供至本器件判定控制电路50。通过输入至本器件判定控制电路50的信号、与输入了该信号的时刻的本器件判定控制电路50的状态的组合，来确定本器件判定控制电路50的下一个状态。本器件判定控制电路50根据该状态，控制从时钟生成电路40向数据处理控制电路90进行的串行时钟信号s_clk(第一串行时钟信号)的传输。
本器件判定控制电路50包括状态机51以及判定电路60。状态机51控制状态转变。判定电路60判定来自主器件的请求是否是给本器件的。时钟控制信号生成电路52控制时钟使能信号s_clken。SSC信号检测电路53若检测到通过串行数据线32从主器件发送来的SSC信号，则将检测信号ssc_det输出至本器件判定控制电路50。这里，SSC信号是表示主器件和从器件之间开始通信的信号，在RFFE(RF Front-End Control Interface：射频前端控制接口)总线中被称为顺序启动条件(Sequence Start Condition)。本器件判定控制电路50、时钟控制信号生成电路52、以及SSC信号检测电路53与串行时钟信号sa_clk同步地进行动作。判定电路60为了对数据传输器件10进行地址指定而将从主器件发送来的ID(identification：身份证明)和数据传输器件10固有的ID进行比较。作为比较的结果，在两者的ID一致时，判定电路60判定为来自主器件的请求是给本器件的，将ID一致信号输出至时钟控制信号生成电路52。另一方面，在两者的ID不一致时，判定电路60判定为来自主器件的请求不是给本器件的，将ID不一致信号输出至时钟控制信号生成电路52。由于ID的一致是从时钟生成电路40向数据处理电路80传输串行时钟信号s_clk的传输开始条件，因此判定电路60也可称为开始条件判定电路。时钟控制信号生成电路52在空闲状态(idle state)时，若从判定电路60接收到ID一致信号，则将时钟使能信号s_clken肯定为“1”。时钟生成电路40接受时钟使能信号s_clken被肯定为“1”的情况，开始向数据处理控制电路90传输串行时钟信号s_clk。另一方面，时钟控制信号生成电路52在空闲状态(idle state)时，若从判定电路60接收到ID不一致信号，则使时钟使能信号s_clken维持否定为“0”不变。时钟生成电路40接受时钟使能信号s_clken被否定为“0”的情况，停止向数据处理控制电路90传输串行时钟信号s_clk。这里，串行时钟信号s_clk例如通过串行时钟信号SCLK和时钟使能信号s_clken的逻辑与来获得。
数据处理控制电路90包括状态机91、停止条件判定电路70、以及数据处理电路80。状态机91控制状态转变。停止条件判定电路70判定是否满足停止从时钟生成电路40向数据处理电路80传输串行时钟信号s_clk的停止条件。数据处理电路80进行由主器件请求的处理。作为由主器件请求的处理，例如有数据传输(向主器件发送数据的处理、或从主器件接收数据的处理等)。状态机91、停止条件判定电路70、以及数据处理电路80与串行时钟信号s_clk同步地进行动作。即，状态机91、停止条件判定电路70、以及数据处理电路80在来自主器件的请求是给本器件的时候进行动作。
作为停止条件，例如能列举出以下六个条件。第一个停止条件为从主器件发送来的数据中存在错误(例如奇偶校验错误)。第二个停止条件为从主器件发送来的指令中存在错误(例如奇偶校验错误)。第三个停止条件为从主器件发送来的指令未定义。第四个停止条件为未接收到指示来自主器件的请求处理结束的信号，而接收到指示来自主器件的后续请求处理开始的信号。第五个停止条件为来自主器件的请求处理完成(正常结束)。第六个停止条件为本器件判定控制电路50的状态是空闲状态。上述停止条件仅为例示，也可以利用上述停止条件以外的条件。若满足任一个停止条件，则停止条件判定电路70将表示满足了停止条件的停止信号输出至时钟控制信号生成电路52。时钟控制信号生成电路52若从停止条件判定电路70接收到停止信号，则否定时钟使能信号s_clken。时钟生成电路40接受时钟使能信号s_clken被否定的情况，停止向数据处理电路80传输串行时钟信号s_clk。
图3是表示判定电路60的详细电路结构的说明图。判定电路60具备比较电路61，该比较电路61为了对数据传输器件10进行地址指定而将从主器件发送来的ID91和数据传输器件10固有的ID92进行比较。比较电路61在两个ID91、92一致时，输出ID一致信号(saddr＿match＝1)。另一方面，比较电路61在两个ID91、92不一致时，输出ID不一致信号(saddr＿match＝0)。比较电路61包括非门62、或非门63、与非门64、非门65、与门66、以及D触发器67。或非门63输入ID92和通过非门62而被逻辑否定的ID91。与非门64输入或非门63的输出信号、以及D触发器67的输出信号saddr＿match。与门66输入与非门64的输出信号、以及通过非门65而被逻辑否定的检测信号ssc＿det。检测信号ssc＿det表示通过SSC信号检测电路53检测到SSC信号的时刻。向D触发器67的时钟端子输入串行时钟信号sa_clk。向D触发器67的D端子输入与门66的输出信号。向D触发器67的重置端子输入重置信号por_b。从D触发器67的输出端子输出输出信号saddr_match。
图4是表示判定电路60的动作的时序图。从主器件输出SSC信号之后，与串行时钟信号sa_clk同步地，ID91的各比特数据SA3、SA2、SA1以及SA0依照该顺序输出至串行数据线32。若输出SSC信号，则串行数据线32成为繁忙状态。检测信号ssc＿det在SSC信号的下降沿从“0”变化为“1”，在输出比特数据SA3时的串行时钟信号sa_clk的上升沿从“1”变化为“0”。在同图所示的时序图中，示出了两个ID91、92一致时的输出信号saddr＿match的逻辑值的变化、和两个ID91、92不一致时的输出信号saddr＿match的逻辑值的变化。此外，在时刻t0和时刻t1之间、以及时刻t2和时刻t3之间，输出信号saddr＿match的逻辑值可以为“1”，或者也可以为“0”。
图5是表示时钟生成电路40的详细电路结构的说明图。时钟生成电路40包括与门41、以及非门42、43。时钟生成电路40生成的串行时钟信号sa_clk是与从主器件提供的串行时钟信号SCLK同步的同相信号。串行时钟信号sa_clk_b是通过非门42将串行时钟信号SCLK的逻辑值反转后的反相信号。串行时钟信号s_clk通过与门41进行串行时钟信号SCLK和时钟使能信号s_clken的逻辑与来获得。即，在时钟使能信号s_clken被肯定为“1”的期间中，生成串行时钟信号s_clk。串行时钟信号s_clk_b是通过非门43将串行时钟信号s_clk的逻辑值反转后的反相信号。
图6表示从器件响应来自主器件的请求，无错误地完成处理时的各信号的时序图。时钟控制信号生成电路52接受从判定电路60输出了saddr＿match＝1的情况，将处理开始信号ckstart的逻辑值从“0”变更为“1”。此外，本器件判定控制电路50若检测到指示来自主器件的请求处理结束的BP信号，则使处理结束信号ckstop的逻辑值从“0”变更为“1”。BP信号是表示主器件和从器件之间的通信结束的信号，在RFFE总线中被称为总线挂起(buspark)。时钟控制信号生成电路52接受处理开始信号ckstart的逻辑值从“0”变更为“1”的情况，将时钟使能信号s_clken肯定为“1”。此外，时钟控制信号生成电路52接受处理结束信号ckstop的逻辑值从“0”变更为“1”的情况，在串行时钟信号sa-clk-b的上升沿的时刻，将时钟使能信号s_clken否定为“0”。在时钟使能信号s_clken被肯定为“1”的期间中，串行时钟信号s_clk从时钟生成电路40传输至数据处理电路80。
图7是表示从器件未完成由主器件请求的处理，在错误结束时的各信号的时序图的一例。在从主器件提供至从器件的串行数据SDATA中有时存在奇偶校验错误等错误。停止条件判定电路70若检测到数据错误，则将表示停止条件成立的停止信号输出至时钟控制信号生成电路52。时钟控制信号生成电路52若接收到停止信号，则在串行时钟信号sa_clk_b的上升沿的时刻将时钟使能信号s_clken否定为“0”。由此，能够停止从时钟生成电路40向数据处理电路80传输串行时钟信号s_clk。
图8是表示从器件未完成由主器件请求的处理，在错误结束时的各信号的时序图的另一例。从器件有时未接收到指示来自主器件的请求处理结束的BP信号，而接收到指示来自主器件的后续请求处理开始的SSC信号。在该情况下，时钟控制信号生成电路52在SSC信号的下降沿时刻，将时钟使能信号s_clken否定为“0”。由此，能够停止从时钟生成电路40向数据处理电路80传输串行时钟信号s_clk。
此外，上述六个停止条件中图7以及图8示出的停止条件以外的停止条件成立时的各信号的时序图与图7所示的内容类似，因此省略图示。
此外，无线通信电路100内的各数据传输器件10-1、10-2、…、10-N的连接形式并不限定于图1所示的例子。例如，如图9所示，也可以将作为主器件发挥作用的数据传输器件20-1、和作为从器件发挥作用的数据传输器件10-1、10-3、…、10-(2k+1)连接。同样地，也可以将作为主器件发挥作用的数据传输器件20-2、和作为从器件发挥作用的数据传输器件10-2、10-4、…、10-(2k)连接。其中，设2k+1＝N。或者，如图10所示，也可以将作为从器件发挥作用的各个数据传输器件10-1、10-2、…、10-N连接至作为主器件发挥作用的多个数据传输器件20-1、20-2。图10所示的结构中，在多个数据传输器件20-1、20-2之间进行总线仲裁，具有总线使用权限的任一个数据传输器件作为主器件，在各从器件之间进行数据传输。
根据本实施方式，数据传输器件10在判定为来自主器件的请求是给本器件的之后，从时钟生成电路40向数据处理电路80传输串行时钟信号s_clk。由此，能禁止在判定来自主器件的处理请求是否是给本器件的过程中，向数据处理电路80进行串行时钟信号s_clk的不需要的传输。通过抑制串行时钟信号s_clk向数据处理电路80的不需要的传输，从而能降低辐射噪声，进而有助于降低功耗。
此外，在满足了预先确定的停止条件时，通过停止向数据处理电路80传输串行时钟信号s_clk，从而能适当地停止数据处理电路80的处理。例如，通过将从主器件发送来的数据中存在错误作为停止条件，从而能抑制在检测到数据错误之后向数据处理电路80进行串行时钟信号s_clk的不需要的传输。此外，通过将从主器件发送来的指令中存在错误作为停止条件，从而能抑制在检测到指令错误之后向数据处理电路80进行串行时钟信号s_clk的不需要的传输。此外，通过将从主器件发送来的指令未定义作为停止条件，从而能抑制在检测到指令未定义之后向数据处理电路80进行串行时钟信号s_clk的不需要的传输。此外，通过将未接收到指示来自主器件的请求处理结束的BP信号，而接收到指示来自主器件的后续请求处理开始的SSC信号作为停止条件，从而即使在未接收到BP信号时，也能抑制在接收了SSC信号之后向数据处理电路80进行串行时钟信号s_clk的不需要的传输。其结果是，能停止成为噪声源的串行时钟信号s_clk的不需要的传输。
此外，在数据传输器件10与多个主器件进行通信的情况下，由于串行时钟信号s_clk的数量也增多，因此禁止串行时钟信号s_clk的不需要的传输产生的优点较大。此外，在无线通信电路100中，由于串行时钟信号的高次谐波分量有时起到RF信号的噪声的作用，因此禁止串行时钟信号s_clk的不需要的传输产生的优点较大。
以上说明的实施方式是用于使本发明易于理解，并不用于对本发明进行限定解释。本发明在不脱离其主旨的前提下，可进行变更或改良，并且其等效内容也包含在本发明中。即，本领域技术人员可对实施方式施加适当的设计变更，只要具备本发明的特征，就包含在本发明的范围内。实施方式所具备的各要素及其配置、材料、条件、形状、尺寸等不限于例示的内容，能进行适当变更。例如，“电路元件A与电路元件B连接”不仅包含电路元件A与电路元件B直接连接的情况，也包含可在电路元件A和电路元件B之间经由电路元件C(例如开关元件)选择性地建立信号路径的情况。此外，上下左右等位置关系除非特别限定，则不限定于图示的比率。此外，实施方式所具备的各要素能够在技术允许的范围内进行组合，它们的组合只要具备本发明的特征，就包含在本发明的范围内。
标号说明
10、20 数据传输器件
31 串行时钟线
32 串行数据线
40 时钟生成电路
50 本器件判定控制电路
60 判定电路
70 停止条件判定电路
80 数据处理电路
100 无线通信电路

Claims (2)

1.一种数据传输器件，包括：
时钟生成电路，该时钟生成电路生成与通过串行时钟线从主器件发送来的第一串行时钟信号同步的第二串行时钟信号；
判定电路，该判定电路与所述第二串行时钟信号同步地进行动作，判定来自所述主器件的请求是否是给本器件的；
数据处理电路，该数据处理电路将判定为来自所述主器件的请求是给本器件的作为条件，从所述时钟生成电路接受所述第一串行时钟信号的传输，并与所述第一串行时钟信号同步地进行动作，且该数据处理电路进行由所述主器件请求的处理；以及
停止条件判定电路，该停止条件判定电路用于判定是否满足停止从所述时钟生成电路向所述数据处理电路传输所述第一串行时钟信号的停止条件，
所述时钟生成电路在满足了所述停止条件时，停止向所述数据处理电路传输所述第一串行时钟信号，
所述停止条件为下述任一个：
在从所述主器件发送来的指令中存在错误；
从所述主器件发送来的指令未定义；或者
未接收到指示来自所述主器件的请求处理结束的信号，而接收到指示来自所述主器件的后续请求处理开始的信号。
2.一种无线通信电路，
包括权利要求1所述的数据传输器件。
CN201710514203.6A 2016-09-27 2017-06-29 数据传输器件以及无线通信电路 Active CN107870884B (zh)

Applications Claiming Priority (2)

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