JP2000222350A - データ転送システム - Google Patents
データ転送システムInfo
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- JP2000222350A JP2000222350A JP11027078A JP2707899A JP2000222350A JP 2000222350 A JP2000222350 A JP 2000222350A JP 11027078 A JP11027078 A JP 11027078A JP 2707899 A JP2707899 A JP 2707899A JP 2000222350 A JP2000222350 A JP 2000222350A
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Abstract
(57)【要約】
【課題】 ＦＩＦＯメモリを介在させたデータ転送シス
テムでは、データ転送時に、送信側ではフル信号を確認
し、受信側ではエンプティ信号を確認しつつデータ転送
を行う必要がある。 【解決手段】 ＣＰＵ回路１において、データ入力イン
タフェース部１２は、データが入力されると、そのデー
タをラインバッファ３に転送する。また、転送データ数
を計数する。そして、データ転送終了時に、データ入力
インタフェース部１２は、転送データ量情報を制御線１
５でＣＰＵ１１に通知する。ＣＰＵ１１は、転送情報線
４で転送データ量情報をＣＰＵ回路２のＣＰＵ２１に通
知する。ＣＰＵ回路２において、ＣＰＵ２１は、制御線
２５で転送データ量情報をデータ出力インタフェース部
２２に通知するとともに読み出し指令を与える。
テムでは、データ転送時に、送信側ではフル信号を確認
し、受信側ではエンプティ信号を確認しつつデータ転送
を行う必要がある。 【解決手段】 ＣＰＵ回路１において、データ入力イン
タフェース部１２は、データが入力されると、そのデー
タをラインバッファ３に転送する。また、転送データ数
を計数する。そして、データ転送終了時に、データ入力
インタフェース部１２は、転送データ量情報を制御線１
５でＣＰＵ１１に通知する。ＣＰＵ１１は、転送情報線
４で転送データ量情報をＣＰＵ回路２のＣＰＵ２１に通
知する。ＣＰＵ回路２において、ＣＰＵ２１は、制御線
２５で転送データ量情報をデータ出力インタフェース部
２２に通知するとともに読み出し指令を与える。
Description
【０００１】
【発明の属する技術分野】本発明は、それぞれがＣＰＵ
を備えたブロック間で高速データ転送を行うデータ転送
システムに関する。
を備えたブロック間で高速データ転送を行うデータ転送
システムに関する。
【０００２】
【従来の技術】それぞれがＣＰＵを備えた２つのブロッ
ク（以下、ＣＰＵ回路という。）間でデータ転送を行う
方式としてＣＰＵ回路間にデュアルポートＲＡＭを設
け、一方のＣＰＵ回路内のＤＭＡコントローラがメモリ
その他のデータ発生源からデュアルポートＲＡＭにＤＭ
Ａ転送を行い、他方のＣＰＵ回路内のＤＭＡコントロー
ラがデュアルポートＲＡＭからデータ受取先のメモリや
通信回線にＤＡＭ転送を行う方式がある。
ク（以下、ＣＰＵ回路という。）間でデータ転送を行う
方式としてＣＰＵ回路間にデュアルポートＲＡＭを設
け、一方のＣＰＵ回路内のＤＭＡコントローラがメモリ
その他のデータ発生源からデュアルポートＲＡＭにＤＭ
Ａ転送を行い、他方のＣＰＵ回路内のＤＭＡコントロー
ラがデュアルポートＲＡＭからデータ受取先のメモリや
通信回線にＤＡＭ転送を行う方式がある。
【０００３】そのような方式を用いると、各ＣＰＵ回路
におけるＣＰＵはデータ転送に際してＤＭＡコントロー
ラのセットアップを行うだけでよく、データ転送処理の
負荷は低減する。しかし、データ転送中には、ＤＭＡコ
ントローラがデータバスおよびアドレスバスを占有する
ので、その間、ＣＰＵのスループットが低下する。ま
た、ＤＭＡコントローラのセットアップ時間に要する分
だけデータ転送に時間がかかる。
におけるＣＰＵはデータ転送に際してＤＭＡコントロー
ラのセットアップを行うだけでよく、データ転送処理の
負荷は低減する。しかし、データ転送中には、ＤＭＡコ
ントローラがデータバスおよびアドレスバスを占有する
ので、その間、ＣＰＵのスループットが低下する。ま
た、ＤＭＡコントローラのセットアップ時間に要する分
だけデータ転送に時間がかかる。
【０００４】さらに、図３に示すように、アドレス信号
に同期したデータ書き込み／読み出し信号によってデュ
アルポートＲＡＭへのデータ書き込みおよびデュアルポ
ートＲＡＭからのデータ読み出しが行われるので、デー
タ転送の高速化には限界がある。
に同期したデータ書き込み／読み出し信号によってデュ
アルポートＲＡＭへのデータ書き込みおよびデュアルポ
ートＲＡＭからのデータ読み出しが行われるので、デー
タ転送の高速化には限界がある。
【０００５】そのような問題を解決する方式として、Ｃ
ＰＵ回路間にＦＩＦＯメモリを用いた方式が提案されて
いる。ＦＩＦＯメモリを用いると、データ送信側および
データ受信側においてメモリのアドレス管理が不要にな
るので、データの高速転送が実現される。例えば、実開
平５−７１９５２号公報には、２つのノート型パーソナ
ルコンピュータ間のデータ転送にＦＩＦＯメモリが用い
られたシステムが記載されている。
ＰＵ回路間にＦＩＦＯメモリを用いた方式が提案されて
いる。ＦＩＦＯメモリを用いると、データ送信側および
データ受信側においてメモリのアドレス管理が不要にな
るので、データの高速転送が実現される。例えば、実開
平５−７１９５２号公報には、２つのノート型パーソナ
ルコンピュータ間のデータ転送にＦＩＦＯメモリが用い
られたシステムが記載されている。
【０００６】ＦＩＦＯメモリは、一般に、データ書き込
み時に、データを受け入れることができる状態ではフル
信号をオフにする。また、データ読み出し時に、ＦＩＦ
Ｏメモリ内の全てのデータが読み出されるとエンプティ
信号をオンにする。よって、実開平５−７１９５２号公
報に記載されたシステムでも、データ送信側ではフル信
号がオフしていることを確認する。また、データ受信側
では、エンプティ信号がオンするまでデータの読み出し
を行う。
み時に、データを受け入れることができる状態ではフル
信号をオフにする。また、データ読み出し時に、ＦＩＦ
Ｏメモリ内の全てのデータが読み出されるとエンプティ
信号をオンにする。よって、実開平５−７１９５２号公
報に記載されたシステムでも、データ送信側ではフル信
号がオフしていることを確認する。また、データ受信側
では、エンプティ信号がオンするまでデータの読み出し
を行う。
【０００７】
【発明が解決しようとする課題】従来のＦＩＦＯメモリ
を介在させたデータ転送システムは以上のように構成さ
れているので、データ転送時に、送信側ではフル信号を
確認し、受信側ではエンプティ信号を確認しつつデータ
転送を行う必要がある。従って、ＣＰＵがフル信号また
はエンプティ信号を確認するシステムではＣＰＵのデー
タ転送に伴う負荷はさほど低減されず、また、ＣＰＵ以
外の特定の回路がフル信号またはエンプティ信号を確認
するシステムでは特定の回路を設ける必要があり回路規
模が大きくなるという課題がある。
を介在させたデータ転送システムは以上のように構成さ
れているので、データ転送時に、送信側ではフル信号を
確認し、受信側ではエンプティ信号を確認しつつデータ
転送を行う必要がある。従って、ＣＰＵがフル信号また
はエンプティ信号を確認するシステムではＣＰＵのデー
タ転送に伴う負荷はさほど低減されず、また、ＣＰＵ以
外の特定の回路がフル信号またはエンプティ信号を確認
するシステムでは特定の回路を設ける必要があり回路規
模が大きくなるという課題がある。
【０００８】そこで、本発明は、ＣＰＵのデータ転送時
の負荷を小さくでき、かつ、回路規模を増大させないデ
ータ転送システムを提供することを目的とする。
の負荷を小さくでき、かつ、回路規模を増大させないデ
ータ転送システムを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によるデータ転送
システムは、連続的に発生するデータを入力する回路で
あってＣＰＵを有するデータ入力回路と、データ入力回
路からのデータをＦＩＦＯメモリを介して入力し入力し
たデータを外部に出力するデータ出力回路とを備えたデ
ータ転送システムであって、データ入力回路は、連続的
に発生したデータＦＩＦＯメモリに書き込むとともにデ
ータ量を計数するデータ入力インタフェース部を含み、
データ出力回路は、通知されたデータ量分のデータをＦ
ＩＦＯメモリから読み出すデータ出力インタフェース部
を含むことを特徴とする。データ出力回路には読み出す
べきデータ量が通知されるので、ＦＩＦＯメモリからの
エンプティ信号を確認しつつデータを読み出すといった
制御が不要になる。よって、ＦＩＦＯの利点を生かしつ
つ読み出し制御が簡略化されたデータ転送システムが構
築される。
システムは、連続的に発生するデータを入力する回路で
あってＣＰＵを有するデータ入力回路と、データ入力回
路からのデータをＦＩＦＯメモリを介して入力し入力し
たデータを外部に出力するデータ出力回路とを備えたデ
ータ転送システムであって、データ入力回路は、連続的
に発生したデータＦＩＦＯメモリに書き込むとともにデ
ータ量を計数するデータ入力インタフェース部を含み、
データ出力回路は、通知されたデータ量分のデータをＦ
ＩＦＯメモリから読み出すデータ出力インタフェース部
を含むことを特徴とする。データ出力回路には読み出す
べきデータ量が通知されるので、ＦＩＦＯメモリからの
エンプティ信号を確認しつつデータを読み出すといった
制御が不要になる。よって、ＦＩＦＯの利点を生かしつ
つ読み出し制御が簡略化されたデータ転送システムが構
築される。
【００１０】データ入力回路のデータ入力インタフェー
ス部は計数したデータ量をＣＰＵに転送し、データ入力
回路のＣＰＵはデータ出力回路におけるＣＰＵにデータ
量を通知し、データ出力回路のＣＰＵはデータ出力イン
タフェース部にデータ量を通知するように構成されてい
ることが望ましい。そのように構成されている場合に
は、各ＣＰＵはデータ転送に際してデータ量を交換する
だけでよく、ＣＰＵのデータ転送に関する負荷が低減さ
れる。
ス部は計数したデータ量をＣＰＵに転送し、データ入力
回路のＣＰＵはデータ出力回路におけるＣＰＵにデータ
量を通知し、データ出力回路のＣＰＵはデータ出力イン
タフェース部にデータ量を通知するように構成されてい
ることが望ましい。そのように構成されている場合に
は、各ＣＰＵはデータ転送に際してデータ量を交換する
だけでよく、ＣＰＵのデータ転送に関する負荷が低減さ
れる。
【００１１】データ出力回路のデータ出力インタフェー
ス部は、ＣＰＵから通知された量のデータを連続的にＦ
ＩＦＯメモリから読み出すように構成されていてもよ
い。そのように構成されている場合には、ＦＩＦＯメモ
リから出力される状態信号を監視することなく連続して
データの読み出しを行うことができ、データ転送をより
高速化することができる。
ス部は、ＣＰＵから通知された量のデータを連続的にＦ
ＩＦＯメモリから読み出すように構成されていてもよ
い。そのように構成されている場合には、ＦＩＦＯメモ
リから出力される状態信号を監視することなく連続して
データの読み出しを行うことができ、データ転送をより
高速化することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明によるデータ転送
システムの一構成例を示すブロック図である。図１にお
いて、ＣＰＵ回路１とＣＰＵ回路２との間にはＦＩＦＯ
メモリによるラインバッファ３が設置されている。ＣＰ
Ｕ回路１において、データ入力インタフェース部１２
は、データが入力されると、そのデータをデータ線１３
でラインバッファ３に転送するとともにラインバッファ
３に至る書込タイミング信号線１４の信号状態を書込状
態にする。また、転送データ数を計数する。そして、デ
ータ転送終了時に、データ入力インタフェース部１２
は、転送データ量情報を制御線１５でＣＰＵ１１に通知
する。ＣＰＵ１１は、転送情報線４で転送データ量情報
をＣＰＵ回路２のＣＰＵ２１に通知する。
を参照して説明する。図１は、本発明によるデータ転送
システムの一構成例を示すブロック図である。図１にお
いて、ＣＰＵ回路１とＣＰＵ回路２との間にはＦＩＦＯ
メモリによるラインバッファ３が設置されている。ＣＰ
Ｕ回路１において、データ入力インタフェース部１２
は、データが入力されると、そのデータをデータ線１３
でラインバッファ３に転送するとともにラインバッファ
３に至る書込タイミング信号線１４の信号状態を書込状
態にする。また、転送データ数を計数する。そして、デ
ータ転送終了時に、データ入力インタフェース部１２
は、転送データ量情報を制御線１５でＣＰＵ１１に通知
する。ＣＰＵ１１は、転送情報線４で転送データ量情報
をＣＰＵ回路２のＣＰＵ２１に通知する。
【００１３】ＣＰＵ回路２において、ＣＰＵ２１は、制
御線２５で転送データ量情報をデータ出力インタフェー
ス部２２に通知するとともに読み出し指令を与える。デ
ータ出力インタフェース部２２は、読み出し指令に応じ
て、ラインバッファ３に至る読出タイミング信号線２４
の信号状態を読出状態にし、ラインバッファ３からデー
タ線２３に出力されたデータを取り込む。
御線２５で転送データ量情報をデータ出力インタフェー
ス部２２に通知するとともに読み出し指令を与える。デ
ータ出力インタフェース部２２は、読み出し指令に応じ
て、ラインバッファ３に至る読出タイミング信号線２４
の信号状態を読出状態にし、ラインバッファ３からデー
タ線２３に出力されたデータを取り込む。
【００１４】図１に示されたデータ転送システムは、例
えば、携帯型パーソナルコンピュータに接続されるイン
タフェースボックスとの間のデータ転送に用いることが
できる。そのような適用例では、ＣＰＵ回路１における
ＣＰＵ１１は、携帯型パーソナルコンピュータにおける
ＣＰＵであり、データ入力インタフェース部１２は携帯
型パーソナルコンピュータに実装されるハードディスク
インタフェース等を含む回路またはハードディスクイン
タフェース等からデータを入力する回路である。また、
データ入力インタフェース部１２に入力されるデータ
は、パーソナルコンピュータのハードディスク等からイ
ンタフェースボックスに転送される音声データ、画像デ
ータ、通信データ等である。
えば、携帯型パーソナルコンピュータに接続されるイン
タフェースボックスとの間のデータ転送に用いることが
できる。そのような適用例では、ＣＰＵ回路１における
ＣＰＵ１１は、携帯型パーソナルコンピュータにおける
ＣＰＵであり、データ入力インタフェース部１２は携帯
型パーソナルコンピュータに実装されるハードディスク
インタフェース等を含む回路またはハードディスクイン
タフェース等からデータを入力する回路である。また、
データ入力インタフェース部１２に入力されるデータ
は、パーソナルコンピュータのハードディスク等からイ
ンタフェースボックスに転送される音声データ、画像デ
ータ、通信データ等である。
【００１５】ＣＰＵ回路２におけるＣＰＵ２１は、イン
タフェースボックスに備えられたＣＰＵであり、データ
出力インタフェース部２２は、インタフェースボックス
に設けられているシリアルポートやパラレルポートにデ
ータを転送する。インタフェースボックスは、例えば、
ＬＡＮを接続することができる。
タフェースボックスに備えられたＣＰＵであり、データ
出力インタフェース部２２は、インタフェースボックス
に設けられているシリアルポートやパラレルポートにデ
ータを転送する。インタフェースボックスは、例えば、
ＬＡＮを接続することができる。
【００１６】なお、ラインバッファ３は、インタフェー
スボックスに設けられていてもよいし、携帯型パーソナ
ルコンピュータ本体側に設けられていてもよい。
スボックスに設けられていてもよいし、携帯型パーソナ
ルコンピュータ本体側に設けられていてもよい。
【００１７】次に、動作について説明する。転送すべき
データが発生すると、ＣＰＵ回路１のＣＰＵ１１は、デ
ータ入力インタフェース部１２に起動指令を与える。デ
ータ入力インタフェース部１２は、データを取り込み、
データ線１３にデータを出力するとともに、図２（Ａ）
に示すように書込タイミング信号線１４の信号状態をロ
ーレベルにする。そして、データ出力途中で書込タイミ
ング信号線１４の信号状態をハイレベルにする。ライン
バッファ３は、書込タイミング信号線１４の信号の立ち
上がりでデータを取り込む。
データが発生すると、ＣＰＵ回路１のＣＰＵ１１は、デ
ータ入力インタフェース部１２に起動指令を与える。デ
ータ入力インタフェース部１２は、データを取り込み、
データ線１３にデータを出力するとともに、図２（Ａ）
に示すように書込タイミング信号線１４の信号状態をロ
ーレベルにする。そして、データ出力途中で書込タイミ
ング信号線１４の信号状態をハイレベルにする。ライン
バッファ３は、書込タイミング信号線１４の信号の立ち
上がりでデータを取り込む。
【００１８】また、データ入力インタフェース部１２
は、出力したデータの数を計数し、データ入力の終了時
に転送データ量情報をＣＰＵ１１に通知する。データ入
力の終了は、例えば、データ入力インタフェース部１２
が、データに含まれる終了コードを解析したり、データ
有効期間を示す信号の入力線（図１において図示せず）
の状態を監視したり、所定時間以上データの入力がない
ことをもって検知する等の処理で検出される。また、Ｃ
ＰＵ１１がデータ入力の終了を検知してもよい。なお、
データ入力が終了する前にラインバッファ３の容量まで
データを出力した場合には、データ入力インタフェース
部１２は、データ入力を一時中断するとともに、中断し
たことと転送データ量情報とをＣＰＵ１１に通知する。
は、出力したデータの数を計数し、データ入力の終了時
に転送データ量情報をＣＰＵ１１に通知する。データ入
力の終了は、例えば、データ入力インタフェース部１２
が、データに含まれる終了コードを解析したり、データ
有効期間を示す信号の入力線（図１において図示せず）
の状態を監視したり、所定時間以上データの入力がない
ことをもって検知する等の処理で検出される。また、Ｃ
ＰＵ１１がデータ入力の終了を検知してもよい。なお、
データ入力が終了する前にラインバッファ３の容量まで
データを出力した場合には、データ入力インタフェース
部１２は、データ入力を一時中断するとともに、中断し
たことと転送データ量情報とをＣＰＵ１１に通知する。
【００１９】ＣＰＵ１１は、転送情報線４で転送データ
量情報をＣＰＵ回路２のＣＰＵ２１に通知する。ＣＰＵ
２１は、転送データ量情報を受けると、データ出力イン
タフェース部２２に転送データ量を通知する。データ出
力インタフェース部２２は、転送データ量の分だけ読出
タイミング信号線２４に読出信号を出力する。すなわ
ち、図２（Ｂ）に示すように、読出タイミング信号線２
３の信号状態をローレベルにする。すると、ラインバッ
ファ３は、先頭のデータをデータ線２３に出力する。そ
して、データ出力インタフェース部２２は、読出タイミ
ング信号線２４の信号状態をハイレベルにするととも
に、データ線２３のデータを取り込む。読み出されたデ
ータは、例えば、外部機器や通信回線に出力される。
量情報をＣＰＵ回路２のＣＰＵ２１に通知する。ＣＰＵ
２１は、転送データ量情報を受けると、データ出力イン
タフェース部２２に転送データ量を通知する。データ出
力インタフェース部２２は、転送データ量の分だけ読出
タイミング信号線２４に読出信号を出力する。すなわ
ち、図２（Ｂ）に示すように、読出タイミング信号線２
３の信号状態をローレベルにする。すると、ラインバッ
ファ３は、先頭のデータをデータ線２３に出力する。そ
して、データ出力インタフェース部２２は、読出タイミ
ング信号線２４の信号状態をハイレベルにするととも
に、データ線２３のデータを取り込む。読み出されたデ
ータは、例えば、外部機器や通信回線に出力される。
【００２０】ラインバッファ３から全てのデータを読み
出したら、データ出力インタフェース部２２は、受信完
了の通知をＣＰＵ２１に出力する。ＣＰＵ２１は、ＣＰ
Ｕ１１にデータ受信完了を伝える。データ入力インタフ
ェース部１２がデータ入力を一時中断していた場合に
は、ＣＰＵ１１は、再度、データ入力インタフェース部
１２に起動指令を与える。データ入力インタフェース部
１２は、起動指令に応じてデータ入力を再開する。
出したら、データ出力インタフェース部２２は、受信完
了の通知をＣＰＵ２１に出力する。ＣＰＵ２１は、ＣＰ
Ｕ１１にデータ受信完了を伝える。データ入力インタフ
ェース部１２がデータ入力を一時中断していた場合に
は、ＣＰＵ１１は、再度、データ入力インタフェース部
１２に起動指令を与える。データ入力インタフェース部
１２は、起動指令に応じてデータ入力を再開する。
【００２１】以上のようにして、データ発生源から連続
して出力されるデータがＦＩＦＯメモリによるラインバ
ッファ３を介してＣＰＵ回路２に転送され、ＣＰＵ回路
２のデータ出力インタフェース部２２から外部機器や通
信回線に出力される。ＣＰＵ回路１，２間にはＦＩＦＯ
メモリが備えられているので、双方のＣＰＵ１１，２１
は、データ交換用のメモリに対するアドレス制御を行わ
なくてもよい。よって、高速なデータ転送が実現され
る。
して出力されるデータがＦＩＦＯメモリによるラインバ
ッファ３を介してＣＰＵ回路２に転送され、ＣＰＵ回路
２のデータ出力インタフェース部２２から外部機器や通
信回線に出力される。ＣＰＵ回路１，２間にはＦＩＦＯ
メモリが備えられているので、双方のＣＰＵ１１，２１
は、データ交換用のメモリに対するアドレス制御を行わ
なくてもよい。よって、高速なデータ転送が実現され
る。
【００２２】そのようなデータ転送システムが、例え
ば、携帯型パーソナルコンピュータに接続されるインタ
フェースボックスとの間のデータ転送に適用された場合
には、インタフェースボックスを介した外部機器や通信
回線との間のデータ転送の速度を、Ｉ／Ｏ転送やＤＭＡ
転送による従来構成に比べて向上させることができる。
なお、携帯型パーソナルコンピュータとインタフェース
ボックスとは、例えばＰＣカードを介して接続される。
ば、携帯型パーソナルコンピュータに接続されるインタ
フェースボックスとの間のデータ転送に適用された場合
には、インタフェースボックスを介した外部機器や通信
回線との間のデータ転送の速度を、Ｉ／Ｏ転送やＤＭＡ
転送による従来構成に比べて向上させることができる。
なお、携帯型パーソナルコンピュータとインタフェース
ボックスとは、例えばＰＣカードを介して接続される。
【００２３】しかも、ＣＰＵ１１は、ＣＰＵ２１に対し
て転送データ量を通知するので、双方のＣＰＵ１１，２
１は、ＦＩＦＯメモリのフル信号やエンプティ信号を監
視しつつデータ入出力を行うといった必要がない。この
ことからも、データ転送が高速化され、また、データ転
送制御が簡易化される。
て転送データ量を通知するので、双方のＣＰＵ１１，２
１は、ＦＩＦＯメモリのフル信号やエンプティ信号を監
視しつつデータ入出力を行うといった必要がない。この
ことからも、データ転送が高速化され、また、データ転
送制御が簡易化される。
【００２４】なお、本発明を、ＣＰＵ回路１におけるＣ
ＰＵ１１がインタフェースボックスに備えられたＣＰＵ
であって、ＣＰＵ回路２におけるＣＰＵ２１が携帯型パ
ーソナルコンピュータにおけるＣＰＵであるシステムに
適用することもできる。その場合、データ入力インタフ
ェース部１２は、外部機器や通信回線からデータを入力
し、データ出力インタフェース部２２は、パーソナルコ
ンピュータにおけるメモリやハードディスクにデータを
転送する。
ＰＵ１１がインタフェースボックスに備えられたＣＰＵ
であって、ＣＰＵ回路２におけるＣＰＵ２１が携帯型パ
ーソナルコンピュータにおけるＣＰＵであるシステムに
適用することもできる。その場合、データ入力インタフ
ェース部１２は、外部機器や通信回線からデータを入力
し、データ出力インタフェース部２２は、パーソナルコ
ンピュータにおけるメモリやハードディスクにデータを
転送する。
【００２５】
【発明の効果】以上のように、本発明によれば、データ
転送システムを、データ入力回路が連続的に発生したデ
ータＦＩＦＯメモリに書き込むとともにデータ量を計数
するデータ入力インタフェース部を含み、データ出力回
路が通知されたデータ量分のデータをＦＩＦＯメモリか
ら読み出すデータ出力インタフェース部を含むように構
成したので、ＣＰＵのデータ転送時の負荷を小さくで
き、かつ、回路規模を増大させない効果がある。
転送システムを、データ入力回路が連続的に発生したデ
ータＦＩＦＯメモリに書き込むとともにデータ量を計数
するデータ入力インタフェース部を含み、データ出力回
路が通知されたデータ量分のデータをＦＩＦＯメモリか
ら読み出すデータ出力インタフェース部を含むように構
成したので、ＣＰＵのデータ転送時の負荷を小さくで
き、かつ、回路規模を増大させない効果がある。
【図１】 本発明によるデータ転送システムの一構成例
を示すブロック図である。
を示すブロック図である。
【図２】 ラインバッファへのデータ書込およびライン
バッファからのデータ読出の例を示すタイミング図であ
る。
バッファからのデータ読出の例を示すタイミング図であ
る。
【図３】 ＤＭＡ転送によるデータ転送例を示すタイミ
ング図である。
ング図である。
１ ＣＰＵ回路 ２ ＣＰＵ回路 ３ ラインバッファ １１，１２ ＣＰＵ １２ データ入力インタフェース部 ２２ データ出力インタフェース部
Claims (3)
- 【請求項１】 連続的に発生するデータを入力する回路
であってＣＰＵを有するデータ入力回路と、前記データ
入力回路からのデータをＦＩＦＯメモリを介して入力し
入力したデータを外部に出力するデータ出力回路とを備
えたデータ転送システムにおいて、 前記データ入力回路は、連続的に発生したデータ前記Ｆ
ＩＦＯメモリに書き込むとともにデータ量を計数するデ
ータ入力インタフェース部を含み、 前記データ出力回路は、通知されたデータ量分のデータ
を前記ＦＩＦＯメモリから読み出すデータ出力インタフ
ェース部を含むことを特徴とするデータ転送システム。 - 【請求項２】 データ入力回路のデータ入力インタフェ
ース部は計数したデータ量をＣＰＵに転送し、 データ入力回路のＣＰＵは、データ出力回路におけるＣ
ＰＵにデータ量を通知し、 データ出力回路のＣＰＵは、データ出力インタフェース
部にデータ量を通知する請求項１記載のデータ転送シス
テム。 - 【請求項３】 データ出力回路のデータ出力インタフェ
ース部は、ＣＰＵから通知された量のデータを連続的に
ＦＩＦＯメモリから読み出す請求項２記載のデータ転送
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11027078A JP2000222350A (ja) | 1999-02-04 | 1999-02-04 | データ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11027078A JP2000222350A (ja) | 1999-02-04 | 1999-02-04 | データ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000222350A true JP2000222350A (ja) | 2000-08-11 |
Family
ID=12211052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11027078A Pending JP2000222350A (ja) | 1999-02-04 | 1999-02-04 | データ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000222350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006006426A1 (ja) * | 2004-07-09 | 2006-01-19 | Kabushiki Kaisha Yaskawa Denki | シリアルデータ変換装置およびプログラマブルコントローラの保守システム |
-
1999
- 1999-02-04 JP JP11027078A patent/JP2000222350A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006006426A1 (ja) * | 2004-07-09 | 2006-01-19 | Kabushiki Kaisha Yaskawa Denki | シリアルデータ変換装置およびプログラマブルコントローラの保守システム |
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