JPH02152316A - フリップフロップ - Google Patents
フリップフロップInfo
- Publication number
- JPH02152316A JPH02152316A JP63306373A JP30637388A JPH02152316A JP H02152316 A JPH02152316 A JP H02152316A JP 63306373 A JP63306373 A JP 63306373A JP 30637388 A JP30637388 A JP 30637388A JP H02152316 A JPH02152316 A JP H02152316A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- scan path
- scan
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フリップフロップに関し、特にスキャンパス
のレーシングを低減するフリップフロップに関する。
のレーシングを低減するフリップフロップに関する。
複数ビットのフリップフロップ（以下Ｆ／Ｆと呼ぶ）を
含む集積回路のテストを行なうため、全てのＦ／Ｆをス
キャンパスと呼ばれるテスト専用パスで接続する手法が
よく使われる。
含む集積回路のテストを行なうため、全てのＦ／Ｆをス
キャンパスと呼ばれるテスト専用パスで接続する手法が
よく使われる。
第２図は、スキャンパス回路を説明する図で、特に集積
回路内にｎビットのＦ／Ｆを含んだ場合のスキャンパス
の接続を示している。スキャンパスは、前段Ｆ／ＦのＳ
Ｏ比出力次段Ｆ／ＦのＳＩ大入力接続することによって
構成される。これによって、集積回路内にあるｎビット
の全Ｆ／Ｆ １０がシリアルに接続され、集積回路全体
では、入力信号及び出力信号として５ＩＮ２１，５ＯＵ
Ｔ２２を持ちｎビットのシフトレジスタとして見える。
回路内にｎビットのＦ／Ｆを含んだ場合のスキャンパス
の接続を示している。スキャンパスは、前段Ｆ／ＦのＳ
Ｏ比出力次段Ｆ／ＦのＳＩ大入力接続することによって
構成される。これによって、集積回路内にあるｎビット
の全Ｆ／Ｆ １０がシリアルに接続され、集積回路全体
では、入力信号及び出力信号として５ＩＮ２１，５ＯＵ
Ｔ２２を持ちｎビットのシフトレジスタとして見える。
なお、スキャンパス動作はＳＦＴ信号１１によってＦ／
Ｆ １０をスキャンパス動作モードにした後、ＣＬＫ信
号１２を与えることによって行なえる。
Ｆ １０をスキャンパス動作モードにした後、ＣＬＫ信
号１２を与えることによって行なえる。
以上述べたように、スキャンパスの動作は、集積回路内
のＦ／Ｆ １０をシフトレジスタとして動作させるだけ
なので、スキャンパスのＦ／Ｆ同志は論理ゲートを介さ
ずに接続することが可能である。
のＦ／Ｆ １０をシフトレジスタとして動作させるだけ
なので、スキャンパスのＦ／Ｆ同志は論理ゲートを介さ
ずに接続することが可能である。
しかし、集積回路内のＦ／Ｆ間のクロックスキュ（ｔｓ
ｋｅｗ）とＦ／Ｆ’間の遅延時間（ｔｐｄ）との間でｔ
ｓｋｅｗ≧ｔｐｄになると、いわゆるレーシングが発生
し、スキャンパスとしての機能を果せなくなる。
ｋｅｗ）とＦ／Ｆ’間の遅延時間（ｔｐｄ）との間でｔ
ｓｋｅｗ≧ｔｐｄになると、いわゆるレーシングが発生
し、スキャンパスとしての機能を果せなくなる。
第３図は、第２図の破線部のＦ／Ｆ間にレーシング防止
ゲート３１を入れた従来技術をあられしている。これに
よってｔｓｋｅｗ＜ ｔｐｄを実現でき、レーシングを
防止できる。
ゲート３１を入れた従来技術をあられしている。これに
よってｔｓｋｅｗ＜ ｔｐｄを実現でき、レーシングを
防止できる。
以上述べた従来のフリップフロップで構成したスキャン
パス回路は、レーシング防止ゲートの追加を伴なうため
、ゲート数及び消費電力の増加につながるという欠点を
有していた。
パス回路は、レーシング防止ゲートの追加を伴なうため
、ゲート数及び消費電力の増加につながるという欠点を
有していた。
本発明のフリップフロップは、通常動作で使われる出力
信号の駆動能力より低下させたスキャンパス信号専用の
駆動回路を有している。
信号の駆動能力より低下させたスキャンパス信号専用の
駆動回路を有している。
したがって、スキャンパス信号の配線の遅延を増加させ
ることができる。
ることができる。
次に、本発明について図面を参照して説明する。
第１図は、本発明の実施例を示す図で、ＩＯは集屑回路
のＦ／Ｆ、１０２，１１２はＦ／Ｆのマスターラッチ部
、１０３，１１３はＦ／Ｆのスレーブラッチ部、１０４
，１０６，１１４，１１６はエミッタフォロア用トラン
ジスタ、１０５，１０７゜１１５．１１７はエミッタフ
ォロア用抵抗、１１はスキャンパス動作を指示するＳＦ
Ｔ信号、■２はＦ／ＦのクロックとなるＣＬＫ信号、１
３はＦ／Ｆのスキャンパス入力となるＳＩ倍信号１４゜
１５はＦ’／Ｆからのスキャンアウト出力となるＳＯ倍
信号１６．１８はＦ／Ｆの通常動作入力となるＤＩ信号
、１７．１９はＦ／Ｆからの通常動作出力となるＤＯ倍
信号あられしている。
のＦ／Ｆ、１０２，１１２はＦ／Ｆのマスターラッチ部
、１０３，１１３はＦ／Ｆのスレーブラッチ部、１０４
，１０６，１１４，１１６はエミッタフォロア用トラン
ジスタ、１０５，１０７゜１１５．１１７はエミッタフ
ォロア用抵抗、１１はスキャンパス動作を指示するＳＦ
Ｔ信号、■２はＦ／ＦのクロックとなるＣＬＫ信号、１
３はＦ／Ｆのスキャンパス入力となるＳＩ倍信号１４゜
１５はＦ’／Ｆからのスキャンアウト出力となるＳＯ倍
信号１６．１８はＦ／Ｆの通常動作入力となるＤＩ信号
、１７．１９はＦ／Ｆからの通常動作出力となるＤＯ倍
信号あられしている。
以下、第１図をもとにスキャンパスの動作を説明する。
本図は、第２図の破線部に対応するＦ／Ｆ ２ビット間
のスキャンパスを示す図で、ＳＩ信号１３が前段Ｆ／Ｆ
１０に入力され、そのＳＯ信号１４が後段Ｆ／ＦのＳ
Ｉ倍信号して接続されるというスキャンパスを構成して
いる。
のスキャンパスを示す図で、ＳＩ信号１３が前段Ｆ／Ｆ
１０に入力され、そのＳＯ信号１４が後段Ｆ／ＦのＳ
Ｉ倍信号して接続されるというスキャンパスを構成して
いる。
本図と従来技術との違いは、通常動作出力り。
とスキャンアウト出力ＳＯのエミッタフォロア抵抗の抵
抗値を変えたことにある。すなわち抵抗１０７．１１７
を抵抗１０５，１１５より大きい抵抗値に設定したこと
である。これによってＦ／ＦのＳＯ高出力駆動能力をＤ
Ｏ出力より下げることができ、前段Ｆ／ＦのＳＯ高出力
１４から後段Ｆ／ＦのＳＩ大入力での遅延時間（ｔｐｄ
）を増加させることができる。
抗値を変えたことにある。すなわち抵抗１０７．１１７
を抵抗１０５，１１５より大きい抵抗値に設定したこと
である。これによってＦ／ＦのＳＯ高出力駆動能力をＤ
Ｏ出力より下げることができ、前段Ｆ／ＦのＳＯ高出力
１４から後段Ｆ／ＦのＳＩ大入力での遅延時間（ｔｐｄ
）を増加させることができる。
以上説明したように、本発明はスキャンパスを構成する
Ｆ／Ｆ間のレーシングをゲート数の増加及び消費電力の
増加を伴なうことなしに低減できるという効果がある。
Ｆ／Ｆ間のレーシングをゲート数の増加及び消費電力の
増加を伴なうことなしに低減できるという効果がある。
・・・Ｆ／Ｆのマスターラッチ部、１０３，１１３・・
・・・Ｆ／Ｆのスレーブラッチ部、１０４，１０６゜１
１４．１１６・・・・・・エミッタフォロア用トランジ
スタ、１０５，１０７，１１５，１１７・・・・・・エ
ミッタフォロア用抵抗、１１・・・・・・５ＦＴｅｌ、
１２・・・・・・ＣＬＫ信号、Ｉ３・・・・・・ＳＩ倍
信号１４゜１５・・・・・・ＳＯ倍信号１６．１８・・
・・・・ＤＩ信号、１７．１９・・・・・・Ｄｏ倍信号
２１・・・・・・ＳＩＮ信号、２２・・・・・・５ＯＵ
Ｔ信号、３１・・・・・・レーシング防止ゲート。
・・・Ｆ／Ｆのスレーブラッチ部、１０４，１０６゜１
１４．１１６・・・・・・エミッタフォロア用トランジ
スタ、１０５，１０７，１１５，１１７・・・・・・エ
ミッタフォロア用抵抗、１１・・・・・・５ＦＴｅｌ、
１２・・・・・・ＣＬＫ信号、Ｉ３・・・・・・ＳＩ倍
信号１４゜１５・・・・・・ＳＯ倍信号１６．１８・・
・・・・ＤＩ信号、１７．１９・・・・・・Ｄｏ倍信号
２１・・・・・・ＳＩＮ信号、２２・・・・・・５ＯＵ
Ｔ信号、３１・・・・・・レーシング防止ゲート。
代理人 弁理士 内 原 晋
第１図は本発明の一実施例を示す図、第２図および第３
図は従来技術を説明する図である。 １０・・・・・・集積回路内のＦ／Ｆ、１０２，１１２
・・・へ Ｖ２′１−１
図は従来技術を説明する図である。 １０・・・・・・集積回路内のＦ／Ｆ、１０２，１１２
・・・へ Ｖ２′１−１
Claims (1)
- スキャンパスを構成するフリップフロップにおいて、通
常動作で使われる出力信号の駆動能力より低下させたス
キャンパス出力信号専用の駆動回路を含むことを特徴と
するフリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306373A JPH02152316A (ja) | 1988-12-02 | 1988-12-02 | フリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306373A JPH02152316A (ja) | 1988-12-02 | 1988-12-02 | フリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02152316A true JPH02152316A (ja) | 1990-06-12 |
Family
ID=17956262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306373A Pending JPH02152316A (ja) | 1988-12-02 | 1988-12-02 | フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02152316A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6377214A (ja) * | 1986-09-19 | 1988-04-07 | Fujitsu Ltd | 遷移時間可変回路 |
| JPS63263480A (ja) * | 1987-04-21 | 1988-10-31 | Nec Corp | 半導体集積論理回路 |
-
1988
- 1988-12-02 JP JP63306373A patent/JPH02152316A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6377214A (ja) * | 1986-09-19 | 1988-04-07 | Fujitsu Ltd | 遷移時間可変回路 |
| JPS63263480A (ja) * | 1987-04-21 | 1988-10-31 | Nec Corp | 半導体集積論理回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5523707A (en) | Fast, low power exclusive or circuit | |
| JPH0219015A (ja) | 多機能フリップフロップ型回路 | |
| JPH07167921A (ja) | バウンダリスキャンセル装置とバウンダリスキャンテスト方法 | |
| JPS63263480A (ja) | 半導体集積論理回路 | |
| JPH05232196A (ja) | テスト回路 | |
| JP2007232626A (ja) | テストモード設定回路 | |
| JPH10334685A (ja) | シフトレジスタ装置、その駆動方法 | |
| JPH02152316A (ja) | フリップフロップ | |
| US6859070B2 (en) | Semiconductor integrated circuit device having flip-flops that can be reset easily | |
| US7173456B2 (en) | Dynamic logic return-to-zero latching mechanism | |
| JP3652644B2 (ja) | 回路装置 | |
| JPH08162946A (ja) | カウンタ回路 | |
| JPH0749680Y2 (ja) | シフトレジスタの駆動回路 | |
| JP3251748B2 (ja) | 半導体集積回路 | |
| JPS6339938B2 (ja) | ||
| JPS605621A (ja) | 非同期信号同期化回路 | |
| JPH01236498A (ja) | シフトレジスタ回路 | |
| JPH05215820A (ja) | スキャンパス回路 | |
| JPH0714396A (ja) | シフトレジスタ回路 | |
| JPH0583090A (ja) | フリツプフロツプ回路 | |
| JPH05100778A (ja) | 半導体出力回路 | |
| JPH11150473A (ja) | 集積回路装置とその内部制御回路 | |
| JPS63175782A (ja) | 半導体集積回路 | |
| JPH07113660B2 (ja) | モード設定回路 | |
| JPH065090A (ja) | シフトレジスタ回路 |