KR100511909B1 - 클럭 동기 회로 - Google Patents

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KR100511909B1
KR100511909B1 KR10-1999-0060818A KR19990060818A KR100511909B1 KR 100511909 B1 KR100511909 B1 KR 100511909B1 KR 19990060818 A KR19990060818 A KR 19990060818A KR 100511909 B1 KR100511909 B1 KR 100511909B1
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Abstract

본 발명의 클럭 동기 회로는, 진위 입력신호와 보수 입력신호를 클럭 신호에 동기화하여 차동 증폭시킨 신호를 출력 노드로 출력하며 회로가 동작하지 않을 때는 상기 출력 노드를 제1 전압레벨로 프리차지 시키는 차동 증폭 수단과, 상기 클럭 신호의 입력에 응답하여 스위칭하고 상기 클럭 신호가 제2 전압레벨인 동안 상기 차동 증폭 수단의 출력 신호를 입력한 후 상기 클럭 신호가 제3 전압레벨이 되면 이전에 입력된 신호를 래치시키는 데이타 래치 수단을 포함하여 구성하므로서, 입력신호를 클럭에 동기화 시킨 후 빠른 속도로 래치시킬 수 있으며, 출력 신호의 전이 시간이 하이 레벨로 전이할 때와 로우 레벨로 전이할 때의 시간을 동일하게 구현할 수 있고, 또한 회로의 사이즈를 줄일 수 있는 효과가 있다.

Description

클럭 동기 회로{CLOCK SYNCHRONOUS CIRCUIT}
본 발명은 반도체 메모리 장치의 클럭 동기 회로에 관한 것으로, 특히 입력신호를 클럭에 동기화 시킨 후 빠른 속도로 래치시키고 출력 신호의 전이 시간이 하이 레벨로 전이할 때와 로우 레벨로 전이할 때의 시간을 동일하게 구현하고 회로의 사이즈를 줄인 클럭 동기 회로에 관한 것이다.
일반적으로, 클럭 동기 회로는 반도체 장치의 외부에서 들어오는 신호를 입력버퍼를 통해 받아들인 후에 클럭에 동기화 시키고 내부에서 사용하는 레벨 형태의 신호를 만드는 회로이다.
도 1은 종래의 클럭 동기 회로를 나타낸 회로도로서, 크로스 커플형 차동 센스 앰프부(10)와 노아(NOR) 게이트로 된 래치 회로부(20)로 구성되어 있다.
상기 크로스 커플형 차동 센스 앰프부(10)는 먼저, 클럭 신호(CLK)를 게이트로 입력하는 제5 NMOS 트랜지스터(N5)가 턴-온되어야 동작된다. 상기 제5 NMOS 트랜지스터(N5)는 제3 노드(Nd3)와 접지전압(Vss) 사이에 접속된 커런트 소스 역할을 한다.
제1 출력 노드(Nd1)가 '로우' 전압 레벨일때 전원전압(Vcc)을 제2 출력 노드(Nd2)로 전달하는 제2 PMOS 트랜지스터(P2)와, 상기 제2 출력 노드(Nd2)가 '로우' 전압 레벨일때 전원전압(Vcc)을 상기 제1 출력 노드(Nd1)로 전달하는 제1 PMOS 트랜지스터(P1)로 구성된다. 그리고, 상기 제1 노드(Nd1)가 '하이' 전압레벨을 가질때 상기 제2 노드(Nd2)의 전압을 자신의 소스 단자로 전달하는 제2 NMOS 트랜지스터(N2)와, 상기 제2 노드(Nd2)가 '하이' 전압레벨을 가질때 상기 제1 노드(Nd1)의 전압을 자신의 소스 단자로 전달하는 제1 NMOS 트랜지스터(N1)로 구성된다.
그리고, 보수 입력 신호(INb) 및 진위 입력 신호(IN)를 입력하는 2개의 NMOS 트랜지스터(N3, N4)는 자신의 게이트로 입력되는 2개의 입력 신호의 전압 레벨에 의해 상기 제1 및 제2 출력 노드(Nd1, Nd2)의 전압 레벨이 결정된다.
상기 보수 입력 신호(INb)가 상기 진위 입력 신호(IN)보다 클 경우 상기 제3 NMOS 트랜지스터(N3)를 통해 제3 노드(Nd3)로 흐르는 전류의 양이 상기 제4 NMOS 트랜지스터(N4)를 통해 제3 노드(Nd3)로 흐르는 전류의 양보다 훨씬 크다. 따라서, 제1 출력 노드(Nd1)는 '로우' 전압레벨을 갖고, 제2 출력 노드(Nd2)는 '하이' 전압레벨을 갖는다.
반대로, 상기 진위 입력 신호(IN)가 상기 보수 입력 신호(INb)보다 클 경우 상기 제4 NMOS 트랜지스터(N4)를 통해 제3 노드(Nd3)로 흐르는 전류의 양이 상기 제3 NMOS 트랜지스터(N3)를 통해 제3 노드(Nd3)로 흐르는 전류의 양보다 훨씬 크다. 따라서, 제1 출력 노드(Nd1)는 '하이' 전압레벨을 갖고, 제2 출력 노드(Nd2)는 '로우' 전압레벨을 갖는다.
상기 클럭 신호(CLK)가 '로우' 전압레벨을 가질 때(대기 모드)에는 상기 센스 앰프(10)는 동작을 하지 않게 되며, 프리차지 및 이퀄라이즈 회로부(P3∼P5)가 동작하여 제1 출력 노드(Nd1) 및 제2 출력 노드(Nd2)를 전원전압(Vcc)으로 프리차지 및 이퀄라이징 시킨다.
상기 NOR 게이트로 된 래치 회로부(20)는, 상기 크로스 커플형 차동 센스 앰프부(10)로 부터의 상기 제2 출력 노드(Nd2)의 신호를 상기 제1 출력 노드(Nd1)의 신호에 의해 일정 시간 래치시키게 된다.
상기 래치 회로부(20)는 제2 출력 노드(Nd2)의 전압레벨의 반전 신호를 제4 노드(Nd4)로 출력하는 제1 인버터(INV1)와, 상기 제1 출력 노드(Nd1)의 전압레벨의 반전 신호를 제6 노드(Nd6)로 출력하는 제2 인버터(INV2)와, 상기 제4 노드(Nd4)의 전압레벨을 셋(set) 신호로 입력하고 상기 제6 노드(Nd6)의 전압레벨을 리셋(reset) 신호로 입력하여 제7 노드(Nd7)로 출력 신호를 내보내는 NOR 게이트로 된 플립플럽(NOR1, NOR2)과, 상기 제7 노드(Nd7)의 전압레벨을 반전시켜 출력단자(out)로 출력하는 제3 인버터(INV3)로 구성되어 있다.
상기 구성을 갖는 종래의 클럭 동기 회로의 동작을 도 2에 나타낸 동작 타이밍도를 참조하여 상세히 설명한다.
먼저, 클럭(CLK)(c)이 '하이' 상태에서 진위 입력 신호(IN)(a)가 '하이'이고 보수 입력 신호(INb)가 '로우'이면, 상기 차동 센스 앰프부(10)의 제1 출력 노드(Nd1)(e)는 '하이', 제2 출력 노드(Nd2)(d)는 '로우' 전압레벨을 각각 출력한다. 따라서, 제4 노드(Nd4)(f)는 '하이', 제6 노드(Nd6)(g)는 '로우' 전압레벨을 갖는다.
상기 NOR 게이트로된 래치 회로부(20)는 상기 제4 노드(Nd4)(f)가 '하이' 전압레벨을 갖고 상기 제6 노드(Nd6)(g)가 '로우' 전압레벨을 가질때 출력 노드인 제7 노드(Nd7)(h)는 '로우' 전압레벨을 갖게 되고, 상기 제4 노드(Nd4)(f)가 '로우' 전압레벨을 갖고 상기 제6 노드(Nd6)(g)가 '하이' 전압레벨을 가질때 상기 제7 노드(Nd7)(h)는 '하이' 전압레벨을 갖게 된다.
그러나, 상기 구성을 갖는 종래의 클럭 동기 회로에 있어서는, 출력 신호(out)(j)의 초기 상태가 '로우' 레벨을 가지며 진위 입력 신호(IN)(a)가 '하이' 전압레벨이고 보수 입력 신호(INb)(b)가 '로우' 전압레벨을 가질 때 클럭 펄스 신호(CLK)(c)가 '하이'로 들어오는 경우, 출력 신호(out)(j)는 도 2에서 볼 수 있듯이 4 게이트('가' 부분)만에 '하이' 레벨로 전이한다. 그리고, 출력 신호(out)(j)의 초기 상태가 '하이' 레벨을 가지며 진위 입력 신호(IN)(a)가 '로우' 전압레벨이고 보수 입력 신호(INb)(b)가 '하이' 전압레벨을 가질 때 클럭 펄스 신호(CLK)(c)가 '하이'로 들어오는 경우, 출력 신호(out)(j)는 도 2에서 볼 수 있듯이 5 게이트('나' 부분)만에 '로우' 레벨로 전이한다.
이와 같이 종래의 클럭 동기 회로에서는 출력 신호(out)의 전이 시간이 '하이' 전압 레벨로 전이할 때와 '로우' 전압 레벨로 전이할 때가 서로 다르다. 이러한 단점은 도 1과 같이 노아(NOR) 게이트로된 래치 회로부(20)(또는, NAND 게이트로된 래치 회로부)를 사용하는 한 피할 수 없는 문제이었다.
또한, NOR 게이트나 NAND 게이트로된 래치 회로부의 특성상 사이즈(size)를 크게 하기 힘들었다. NOR 게이트나 NAND 게이트의 사이즈를 크게 할수록 결국 반대쪽 출력에 부담으로 작용하게 되므로 게이트의 수를 늘여서 버퍼링을 하지 않는 한 사이즈를 크게 하기는 힘들고, 만약 게이트의 수를 늘여서 버퍼링을 할 경우 동작속도가 느려지는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 입력신호를 클럭에 동기화 시킨 후 빠른 속도로 래치시키고 출력 신호의 전이 시간이 하이 레벨로 전이할 때와 로우 레벨로 전이할 때의 시간을 동일하게 구현하고 회로의 사이즈를 줄인 클럭 동기 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 클럭 동기 회로는,
진위 입력신호와 보수 입력신호를 클럭 신호에 동기화하여 차동 증폭시킨 신호를 출력 노드로 출력하며 회로가 동작하지 않을 때는 상기 출력 노드를 제1 전압레벨로 프리차지 시키는 차동 증폭 수단과,
상기 클럭 신호의 입력에 응답하여 스위칭하고 상기 클럭 신호가 제2 전압레벨인 동안 상기 차동 증폭 수단의 출력 신호를 입력한 후 상기 클럭 신호가 제3 전압레벨이 되면 이전에 입력된 신호를 래치시키는 데이타 래치 수단을 포함하여 구성된 것을 특징으로 한다.
여기서, 상기 제1 전압레벨은 전원전압 레벨을 갖는 것을 특징으로 한다.
그리고, 상기 제2 전압레벨은 '하이' 전압레벨이고, 상기 제3 전압레벨은 '로우' 전압레벨인 것을 특징으로 한다.
그리고, 상기 차동 증폭 수단은, 크로스 커플형 차동 증폭부의 구성을 갖는 것을 특징으로 한다.
그리고, 상기 차동 증폭 수단은, 상기 크로스 커플형 차동 증폭부의 출력 노드를 전원전압으로 프리차지 및 이퀄라이징 시키기 위한 프리차지 및 이퀄라이징 회로부를 추가로 구비한 것을 특징으로 한다.
그리고, 상기 데이타 래치 수단은 전달 게이트를 이용한 인버터 래치 회로부로 구성된 것을 특징으로 한다. 이때, 상기 전달 게이트는 상기 클럭신호에 의해 제어되는 것을 특징으로 한다.
또한, 상기 데이타 래치 수단은 상기 차동 증폭 수단의 출력 노드와 자신의 입력 단자 사이에 직렬접속된 2개의 인터버를 추가로 구성한 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 클럭 동기 회로를 나타낸 회로로로서, 진위 입력신호(IN)와 보수 입력신호(INb)를 클럭 신호에 동기화하여 차동 증폭시킨 신호를 출력 노드로 출력하며 회로가 동작하지 않을 때는 상기 출력 노드(Nd12)를 전원전압(Vcc) 레벨로 프리차지 시키는 크로스 커플형 차동 센스 앰프부(100)와, 상기 클럭 신호가 '하이' 전압레벨인 동안 상기 차동 센스 앰프부(100)의 출력 신호를 입력한 후 상기 클럭 신호가 '로우' 전압레벨이 되면 이전에 입력된 신호를 래치시키는 전달 게이트를 이용한 인버터 래치부(200)로 구성되어 있다.
상기 크로스 커플형 차동 센스 앰프부(100)는 클럭 신호(CLK)가 '하이' 전압레벨을 가질때 제13 노드(Nd13)의 전압레벨을 접지전압(Vss)으로 흘러보내는 커런트 소스 역할을 하는 제15 NMOS 트랜지스터(N15)를 구비한다.
그리고, 제11 출력 노드(Nd11)가 '로우' 전압 레벨일때 전원전압(Vcc)을 제12 출력 노드(Nd12)로 전달하는 제12 PMOS 트랜지스터(P12)와, 상기 제12 출력 노드(Nd12)가 '로우' 전압 레벨일때 전원전압(Vcc)을 상기 제11 출력 노드(Nd11)로 전달하는 제11 PMOS 트랜지스터(P11)를 구비한다. 또한, 상기 제11 노드(Nd11)가 '하이' 전압레벨을 가질때 상기 제12 노드(Nd12)의 전압을 자신의 소스 단자로 전달하는 제12 NMOS 트랜지스터(N12)와, 상기 제12 노드(Nd2)가 '하이' 전압레벨을 가질때 상기 제11 노드(Nd11)의 전압을 자신의 소스 단자로 전달하는 제11 NMOS 트랜지스터(N11)를 구비한다.
그리고, 보수 입력신호(INb) 및 진위 입력신호(IN)를 입력하는 2개의 NMOS 트랜지스터(N13, N14)는 자신의 게이트로 입력되는 진위 및 보수 입력신호(IN, INb)의 전압 레벨에 의해 상기 제1 및 제2 출력 노드(Nd11, Nd12)의 전압 레벨을 결정한다.
상기 보수 입력신호(INb)가 상기 진위 입력신호(IN)보다 클 경우 상기 제13 NMOS 트랜지스터(N13)를 통해 제13 노드(Nd13)로 흐르는 전류의 양이 상기 제14 NMOS 트랜지스터(N14)를 통해 제13 노드(Nd13)로 흐르는 전류의 양보다 훨씬 크다. 따라서, 제11 출력 노드(Nd11)는 '로우' 전압레벨을 갖고, 제12 출력 노드(Nd12)는 '하이' 전압레벨을 갖는다.
반대로, 상기 진위 입력신호(IN)가 상기 보수 입력신호(INb)보다 클 경우 상기 제14 NMOS 트랜지스터(N14)를 통해 제13 노드(Nd13)로 흐르는 전류의 양이 상기 제13 NMOS 트랜지스터(N13)를 통해 제13 노드(Nd13)로 흐르는 전류의 양보다 훨씬 크다. 따라서, 제11 출력 노드(Nd11)는 '하이' 전압레벨을 갖고, 제12 출력 노드(Nd12)는 '로우' 전압레벨을 갖는다.
상기 클럭 신호(CLK)가 '로우' 전압레벨을 가질 때(대기 모드)에는 상기 센스 앰프(100)는 동작을 하지 않게 되며, 프리차지 및 이퀄라이즈 회로부(P3∼P5)가 동작하여 상기 제11 출력 노드(Nd11) 및 제12 출력 노드(Nd12)를 전원전압(Vcc)으로 프리차지 및 이퀄라이징 시킨다.
상기 프리차지 및 이퀄라이즈 회로부(P3∼P5)는 클럭 신호(CLK)에 의해 동작이 제어되는 3개의 PMOS 트랜지스터(P3∼P5)로 구성된다.
상기 전달 게이트를 이용한 인버터 래치 회로부(200)는 상기 센스 앰프 회로부(100)의 출력 단자인 제12 노드(Nd12)와 제15 노드(Nd15) 사이에 직렬접속된 2개의 제11 및 제12 인버터(INV11, INV12)와, 상기 클럭 신호(CLK)의 반전 신호(CLKb)에 의해 상기 제15 노드(Nd15)의 신호를 제16 노드(Nd16)로 전달하는 제16 PMOS 트랜지스터(P16) 및 제16 NMOS 트랜지스터(N16)로 구성된 전달 게이트(P16, N16)와, 상기 제16 노드(Nd16)와 출력 단자(out) 사이에 병렬접속된 제14 및 제15 인버터(INV14, INV15)와, 상기 클럭 신호(CLK)에 의해 상기 제15 인버터(INV15)의 출력 신호(Nd17)를 상기 제16 노드(Nd16)로 전달하는 제17 PMOS 트랜지스터(P17) 및 제17 NMOS 트랜지스터(N17)로 구성된 전달 게이트(P17, N17)로 구성된다.
상기 구성을 갖는 본 발명의 클럭 동기 회로를 도 4에 나타낸 동작 타이밍도를 참조하여 상세히 설명한다.
먼저, 진위 입력신호(IN)(a)는 '하이' 전압레벨, 보수 입력신호(INb)(b)는 '로우' 전압레벨이 인가된 후 클럭 신호(CLK)(c)가 들어오면 제12 노드(Nd12)(e)에는 상기 클럭 신호(CLK)와 모양은 같고 위상이 반대인 역 펄스 신호(e)가 생기고 제11 노드(Nd11)(f)는 '하이' 전압레벨로 프리차지된 상태 그대로 변화없이 유지된다.
2개의 제11 및 제12 인버터(INV11, INV12)에 주어진 스큐(skew)에 의한 빠른 전파속도로 제15 노드(Nd15)(h)에 '로우' 전압레벨이 전달되며, 진위 클럭신호(CLK)와 보수 클럭신호(CLKb)에 의해 미리 열려있는 전달 게이트를 통해 제16 노드(Nd16)에 '로우' 전압레벨이 전달된다.
그 후에 클럭 신호(CLK)(c)가 '로우' 전압레벨로 전이하여 원상태로 되돌아가면 제14 및 제15 인버터(INV14, INV15)가 래치를 형성하여 제16 노드(Nd16)(i)와 제17 노드(Nd17)(j)는 '로우' 전압레벨, 출력 신호(out)는 '하이' 전압레벨로 래치된다.
다음으로, 진위 입력신호(IN)(a)는 '로우' 전압레벨, 보수 입력신호(INb)(b)는 '하이' 전압레벨이 인가된 후 클럭 신호(CLK)(c)가 들어오면 제11 노드(Nd11)(f)에는 상기 클럭 신호(CLK)와 모양은 같고 위상이 반대인 역 펄스 신호(f)가 생기지만 제12 노드(Nd12)(e)는 '하이' 전압레벨로 프리차지된 상태 그대로 변화없이 유지된다. 그러므로, 제 14 및 제 15 노드(Nd14, Nd15) 역시 전압레벨의 변동은 없다. 따라서 2개의 제11 및 제12 인버터(INV11, INV12)의 사이즈 스큐는 이 상황에서 아무런 역할을 하지 않는다.
다음 노드인 제16 노드(Nd16)는 진위 클럭신호(CLK)와 보수 클럭신호(CLKb)에 의해 전달 게이트가 열리면 제15 노드(Nd15)의 '하이' 레벨과 제12 인버터(INV12)의 PMOS 트랜지스터에 의한 '하이' 드라이브에 의해 '로우' 레벨에서 '하이' 레벨로 전이한다. 이 과정에서 제15 노드(Nd15)의 '하이' 전압레벨이 약간의 영향을 받아 흔들리지만 '로우' 전압레벨로의 전류 소스가 존재하지 않으므로 바로 회복한다.
그 후에 클럭 신호(CLK)(c)가 '로우' 전압레벨로 전이하여 원상태로 되돌아가면 제14 및 제15 인버터(INV14, INV15)가 래치를 형성하여 제16 노드(Nd16)(i)와 제17 노드(Nd17)(j)는 '하이' 전압레벨, 출력 신호(out)는 '로우' 전압레벨로 래치된다.
본 발명을 다시 살펴보면, 출력 신호(out)를 '하이' 전압레벨로 래치하는 경우와 '로우' 전압레벨로 래치하는 경우에 서로 다른 경로를 사용하였음을 알 수 있다. 이러한 방법을 이용해 종래의 회로보다 작은 수의 게이트를 이용하여 대칭적이며 빠른 클럭 동기화와 래치를 수행하였다.
이상에서 설명한 바와 같이, 본 발명에 의한 클럭 동기 회로에 의하면, 진위 입력신호(IN)와 보수 입력신호(INb)를 클럭 신호에 동기화하여 차동 증폭시킨 신호를 출력 노드로 출력하며 회로가 동작하지 않을 때는 상기 출력 노드(Nd12)를 전원전압(Vcc) 레벨로 프리차지 시키는 크로스 커플형 차동 센스 앰프부(100)와, 상기 클럭 신호가 '하이' 전압레벨인 동안 상기 차동 센스 앰프부(100)의 출력 신호를 입력한 후 상기 클럭 신호가 '로우' 전압레벨이 되면 이전에 입력된 신호를 래치시키는 전달 게이트를 이용한 인버터 래치부(200)로 구성하므로서, 입력신호를 클럭에 동기화 시킨 후 빠른 속도로 래치시킬 수 있으며, 출력 신호의 전이 시간이 하이 레벨로 전이할 때와 로우 레벨로 전이할 때의 시간을 동일하게 구현할 수 있고, 또한 회로의 사이즈를 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1는 종래기술에 따른 클럭 동기 회로의 회로 구성도
도 2는 도 1의 동작 파형도
도 3은 본 발명에 의한 클럭 동기 회로의 회로 구성도
도 4는 도 3의 동작 파형도
* 도면의 주요부분에 대한 부호의 설명 *
10, 100 : 크로스 커플형 차동 센스앰프부
20 : 노아 게이트로 구성된 종래의 래치 회로부
200 : 전달 게이트를 이용한 본 발명의 인버터 래치 회로부

Claims (8)

  1. 반도체 메모리 장치의 클럭 동기 회로에 있어서,
    진위 입력신호와 보수 입력신호를 클럭 신호에 동기화하여 차동 증폭시킨 신호를 출력 노드로 출력하며 회로가 동작하지 않을 때는 상기 출력 노드를 제1 전압레벨로 프리차지 시키는 차동 증폭 수단과,
    상기 클럭 신호의 입력에 응답하여 스위칭하고 상기 클럭 신호가 제2 전압레벨인 동안 상기 차동 증폭 수단의 출력 신호를 입력한 후 상기 클럭 신호가 제3 전압레벨이 되면 이전에 입력된 신호를 래치시키는 데이타 래치 수단을 포함하여 구성된 것을 특징으로 하는 클럭 동기 회로.
  2. 제 1 항에 있어서,
    상기 제1 전압레벨은 전원전압 레벨을 갖는 것을 특징으로 하는 클럭 동기 회로.
  3. 제 1 항에 있어서,
    상기 제2 전압레벨은 '하이' 전압레벨이고,
    상기 제3 전압레벨은 '로우' 전압레벨인 것을 특징으로 하는 클럭 동기 회로.
  4. 제 1 항에 있어서,
    상기 차동 증폭 수단은, 크로스 커플형 차동 증폭부의 구성을 갖는 것을 특징으로 하는 클럭 동기 회로.
  5. 제 4 항에 있어서,
    상기 차동 증폭 수단은, 상기 크로스 커플형 차동 증폭부의 출력 노드를 전원전압으로 프리차지 및 이퀄라이징 시키기 위한 프리차지 및 이퀄라이징 회로부를 추가로 구비한 것을 특징으로 하는 클럭 동기 회로.
  6. 제 1 항에 있어서,
    상기 데이타 래치 수단은 전달 게이트를 이용한 인버터 래치 회로부로 구성된 것을 특징으로 하는 클럭 동기 회로.
  7. 제 6 항에 있어서,
    상기 전달 게이트는 상기 클럭신호에 의해 제어되는 것을 특징으로 하는 클럭 동기 회로.
  8. 제 6 항에 있어서,
    상기 데이타 래치 수단은 상기 차동 증폭 수단의 출력 노드와 자신의 입력 단자 사이에 직렬접속된 2개의 인터버를 추가로 구성한 것을 특징으로 하는 클럭 동기 회로.
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