KR970707552A - 비트라인 레벨 둔감형 센스 증폭기(bitline level insensitive sense amplifier) - Google Patents
비트라인 레벨 둔감형 센스 증폭기(bitline level insensitive sense amplifier)Info
- Publication number
- KR970707552A KR970707552A KR1019970703291A KR19970703291A KR970707552A KR 970707552 A KR970707552 A KR 970707552A KR 1019970703291 A KR1019970703291 A KR 1019970703291A KR 19970703291 A KR19970703291 A KR 19970703291A KR 970707552 A KR970707552 A KR 970707552A
- Authority
- KR
- South Korea
- Prior art keywords
- potential
- signal line
- differential amplifier
- channel transistor
- circuit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
메모리 회로의 두 비트라인(113, 115)간의 전압차를 검출하는 센스 증폭기(221)가 공개된다. 이 센스 증폭기는 상기 두 비트라인(113, 115)에 접속되어 있는 차동 증폭기(201,203)로 구성되어, 상기 비트라인(113, 115)에서 감지된 전압 레벨을 기초로 출력 신호를 발생한다. 상기 차동 증폭기(201, 203)는 각각 능동 부하(205, 207)와 전류원(209)을 통해 Vcc와 접지측에 접속되어 있다. 상기 비트라인(113, 115)에서 발견된, 증가된 공통 모드 전압 레벨의 문제를 처리하기 위해, 한쌍의 트랜지스터(223, 225)가 상기 능동 부하(205, 207)를 통해 상기 Vcc와 상기 차동 증폭기(201, 203)에 병렬로 접속되어 있다. 상기 트랜지스터중 하나의 트랜지스터의 게이트는 상기 비트라인(113, 115)중 하나의 비트라인에 접속되어 있고, 상기 트랜지스터중 다른 트랜지스터의 게이트는 상기 비트라인(113, 115)중 다른 하나의 비트라인에 접속되어 있다. 이들 두 트랜지스터(223, 225)가 설명한 바와 같이 상기 부하(205, 207)를 통해 병렬로 접속되어 있었으므로, 상기 차동 증폭기(201, 203)는 상기 비트라인(113, 115)로 발견된 상승된 공통 모드 레벨에 영향을 받지 않고 증가한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 비트라인 레벨 둔감형 센스 증폭기의 본바람직한 실시예를 나타낸 전기 개략도, 제4도는 상기 종래 센스 증폭기와 상기 본 바람직한 실시예의 지연시간과 비트 라인 개시 전압의 관계를 나타낸 추가 도면.
Claims (17)
- 메모리 회로의 제1신호라인과 제2신호 라인간의 차전압을 감지하는 회로에 있어서, 상기 제1 및 제2신호라인에 접속되어, 이 제1 및 제2신호라인에 응답하여 출력을 발생하는 차동 증폭기;제1전위와 상기 차동 증폭기에 접속되어 있는 부하;상기 제1전위와 상기 차동 증폭기에 접속되어, 상기 제2신호라인에 응답하는 제1전달 디바이스; 및 상기 제1전위와 상기 차동 증폭기에 접속되어, 상기 제1신호라인에 응답하는 제2전달 디바이스를 구비하고 있는 것을 특징으로 하는 회로
- 제1항에 있어서, 제3전달 디바이스가 상기 제1전위와 상기 차동 증폭기에 접속되어, 인에이블 신호 라인에 응답하는 것을 특징으로 하는 회로
- 제2항에 있어서, 상기 차동 증폭기는 또한 상기 부하와 상기 차동 증폭기 사이에 위치되어 있는 두 노드를 구비하고 있고, 그 출력은 이들 두 노드 중 한 노드인 것을 특징으로 하는 회로.
- 제3항에 있어서, 제4전달 디바이스가 상기 두 노드사이에 접속되어, 인에이블 신호 라인에 응답하는 것을 특징으로 하는 회로
- 제4항에 있어서, 제5전달 디바이스가 상기 차동 증폭기와 제2전위에 접속되어, 상기 인에이블 신호라인에 응답하고 전류원을 형성하는 것을 특징으로 하는 회로
- 제5항에 있어서, 상기 차동 증폭기는 두 채널 트랜지스터를 구비하고 있는 것을 특징으로 하는 회로
- 제6항에 있어서, 상기 부하는 전류 미러를 형성하고 있는 두 채널 트랜지스터를 구비하고 있는 것을 특징으로 하는 회로
- 제7항에 있어서, 상기 제1, 제2, 및 제5전달 디바이스는 n채널 트랜지스터이고, 제3 및 제4전달 디바이스는 p채널 트랜지스터인 것을 특징으로 하는 회로.
- 제1신호라인과 제2신호라인을 생성하는 메모리 회로에서, 이들 제1신호라인과 제2신호라인간의 전위차를 감시하는 방법에 있어서, 제1입력과 제2입력을 가지고 있는 차동 증폭기를 제공하는 단계로서, 상기 제1신호라인은 상기 제1입력에 접속되어 있고, 상기 제2신호라인은 상기 제2입력에 접속되어 있으며, 상기 차동 증폭기는 상기 제1 및 제2신호라인에 응답하여 출력을 발생하고, 상기 차동 증폭기는 부하를 통해 제3전위에 접속되어 있는 두 노드를 가지고 있는 단계;상기 두 노드중 한 노드와 상기 제3전위 사이에 제1전달 디바이스를 접속함으로써 상기 두 노드중 상기 한 노드의 제1전위를 유지하는 단계로서, 상기 제1전달 디바이스는 상기 제1전위가 상기 제2신호라인에 응답하여 상기 제1전달 디바이스에 의해 유지되도록 상기 제2신호라인에 응답하는 단계; 및 상기 두 노드중 다른 한 노드와 상기 제3전위 사이에 제2전달 디바이스를 접속함으로써 상기 두 노드중 상기 다른 한 노드의 제2전위를 유지하는 단계로서, 상기 제2전달 디바이스는 상기 제2전위가 상기 제2신호라인에 응답하여 상기 제2전달 디바이스에 의해 유지되도록 상기 제1신호라인에 응답하는 단계를 포함하고 있는 것을 특징으로 하는 방법.
- 제9항에 있어서, 상기 두 노드사이에 인에이블 신호라인에 응답하는 제3전달 디바이스를 접속함으로써 상기 차등 증폭기가 인에이블되지 않는 동안 상기 제1전위와 상기 제2전위를 균등화하는 부가적인 단계를 포함하고 있는 것을 특징으로 하는 방법.
- 제10항에 있어서, 상기 두 노드와 상기 제3전위 사이에 상기 인에이블 신호라인에 응압하는 제4전달 디바이스를 접속함으로써 상기 두 노드를 프리차지하는 부가적인 단계를 포함하고 있는 것을 특징으로 하는 방법.
- 제11항에 있어서, 상기 출력은 상기 두 노드 중 한 노드인 것을 특징으로 하는 방법.
- 제12항에 있어서, 상기 차동 증폭기는 상기 인에이블 라인에 응답하고 전류원을 형성하는 제5전달 디바이스를 통해 제4전위에 접속되어 있는 것을 특징으로 하는 방법.
- 제13항에 있어서, 상기 차동 증폭기는 두 n채널 트랜지스터를 구비하고 있는 것을 특징으로 하는 방법.
- 제14항에 있어서, 상기 부하는 전류미러를 형성하고 있는 두 p채널 트랜지스터를 구비하고 있는 것을 특징으로 하는 방법.
- 제15항에 있어서, 상기 제1, 제2 및 제5전달 디바이스는 n채널 트랜지스터이고, 상기 제3 및 제4전달 디바이스는 p채널 트랜지스터인 것을 특징으로 하는 방법.
- 메모리 회로의 제1비트라인과 제2비트라인간의 차전압을 감지하는 회로로서, 사이 제2비트라인이 상기 제1비트라인측으로 상보형 신호를 전달하는 회로에 있어서, 상기 제1 및 제2비트라인에 접속되어, 이 제1 및 제2비트라인에 응답하여 출력을 발생하는 차동 증폭기로서, 사이 제1비트라인에 응답하는 제1n채널 트랜지스터 및 상기 제2비트라인에 응답하는 제2n채널 트랜지스터를 포함하고 있고, 상기 제1 및 제2n채널 트랜지스터의 소오스는 함께 접속되어 있으며, 그 출력은 상기 제2n채널 트랜지스터의 드레인인 차동 증폭리; 제1전위와 상기 차동 증폭기에 접속되어 있는 부하로서, 제1p채널 트랜지스터와 제2p채널 트랜지스터로 구성되어 있고, 이 제1 및 제2p채널 트랜지스터의 게이트는 상기 제1p채널 트랜지스터의 드레인에 접속되어 있으며, 상기 제1p채널 트랜지스터의 드레인은 상기 제1n채널 트랜지스터의 드레인에 접속되어 있고, 상기 제2p채널 트랜지스터의 드레인은 상기 제2n채널 트랜지스터의 드레인에 접속되어 있으며, 상기 제1 및 제2p채널 트랜지스터의 소오스는 상기 제1전위에 접속되어 있는 부하;상기 차동 증폭기와 제2전위 사이에 접속되어, 인에이블 신호 라인에 응답하는 제3n채널 트랜지스터로 구성되어 있는 전류원;상기 제1 및 제2n채널 트랜지스터의 드레인들 사이에 접속되어, 상기 인에이블 신호라인에 응답하는 제3p채널 트랜지스터를 구비하고 있는 균등화 디바이스;상기 부하를 통해 상기 제1전위와 상기 제1n채널 트랜지스터의 드레인에 접속되어, 상기 제2비트라인에 응답하는 제4n채널 트랜지스터;상기 부하를 통해 상기 제1전위와 상기 제2n채널 트랜지스터의 드레인에 접속되어, 상기 제1비트라인에 응답하는 제5n채널 트랜지스터; 및 상기 부하를 통해 상기 제1전위와 상기 제2n 채널 트랜지스터의 드레인에 접속되어, 상기 인에이블 신호라인에 응답하는 제4채널 트랜지스터를 구비하고 있는 것을 특징으로 하는 회로.※ 참고사항:최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/340,246 US5508643A (en) | 1994-11-16 | 1994-11-16 | Bitline level insensitive sense amplifier |
US08/340,246 | 1994-11-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR970707552A true KR970707552A (ko) | 1997-12-01 |
Family
ID=23332508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970703291A KR970707552A (ko) | 1994-11-16 | 1995-11-16 | 비트라인 레벨 둔감형 센스 증폭기(bitline level insensitive sense amplifier) |
Country Status (7)
Country | Link |
---|---|
US (1) | US5508643A (ko) |
JP (1) | JPH10511796A (ko) |
KR (1) | KR970707552A (ko) |
AU (1) | AU4284896A (ko) |
GB (1) | GB2309564B (ko) |
HK (1) | HK1001637A1 (ko) |
WO (1) | WO1996015535A1 (ko) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100196510B1 (ko) * | 1995-12-28 | 1999-06-15 | 김영환 | 센스 증폭기 |
US5748020A (en) * | 1996-02-02 | 1998-05-05 | Lsi Logic Corporation | High speed capture latch |
JP3093632B2 (ja) * | 1996-04-25 | 2000-10-03 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
US5777504A (en) * | 1996-10-23 | 1998-07-07 | International Business Machines Corporation | Couple noise protection circuit technique |
US5770953A (en) * | 1997-01-17 | 1998-06-23 | Hewlett-Packard Co. | Destructive read sense-amp |
DE19713833C1 (de) * | 1997-04-03 | 1998-10-01 | Siemens Ag | Eingangsverstärker für Eingangssignale mit steilen Flanken, insbesondere High-Low-Flanken |
US6122212A (en) * | 1998-05-01 | 2000-09-19 | Winbond Electronics Corporation | Sense amplifier with feedbox mechanism |
GB9906973D0 (en) * | 1999-03-25 | 1999-05-19 | Sgs Thomson Microelectronics | Sense amplifier circuit |
JP2001006373A (ja) * | 1999-06-23 | 2001-01-12 | Hitachi Ltd | 伝送回路とこれを用いた半導体集積回路及び半導体メモリ |
JP4216415B2 (ja) | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
KR100355235B1 (ko) * | 2000-07-18 | 2002-10-11 | 삼성전자 주식회사 | 전류센스앰프의 센싱 이득을 조절 할 수 있는 반도체메모리 장치 |
US6825696B2 (en) * | 2001-06-27 | 2004-11-30 | Intel Corporation | Dual-stage comparator unit |
KR100431305B1 (ko) * | 2002-07-15 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치에서 제1 메모리 블록과 제2 메모리블록에 의해 공유되는 비트라인 센스앰프 회로 |
KR100434515B1 (ko) * | 2002-09-17 | 2004-06-05 | 삼성전자주식회사 | 전류감지 회로용 능동 부하 회로를 구비하는 반도체메모리장치 |
US7551021B2 (en) * | 2005-06-22 | 2009-06-23 | Qualcomm Incorporated | Low-leakage current sources and active circuits |
US8773934B2 (en) * | 2006-09-27 | 2014-07-08 | Silicon Storage Technology, Inc. | Power line compensation for flash memory sense amplifiers |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4247791A (en) * | 1978-04-03 | 1981-01-27 | Rockwell International Corporation | CMOS Memory sense amplifier |
US4223394A (en) * | 1979-02-13 | 1980-09-16 | Intel Corporation | Sensing amplifier for floating gate memory devices |
US5029136A (en) * | 1987-11-25 | 1991-07-02 | Texas Instruments Incorporated | High-speed DRAM sense amp with high noise immunity |
US4984196A (en) * | 1988-05-25 | 1991-01-08 | Texas Instruments, Incorporated | High performance bipolar differential sense amplifier in a BiCMOS SRAM |
US5293515A (en) * | 1989-09-12 | 1994-03-08 | Kabushiki Kaisha Toshiba | Amplifier circuit having two inverters |
US4991141A (en) * | 1990-02-08 | 1991-02-05 | Texas Instruments Incorporated | Sense amplifier and method for sensing the outputs of static random access memory cells |
JP2778199B2 (ja) * | 1990-04-27 | 1998-07-23 | 日本電気株式会社 | 内部降圧回路 |
US5089789A (en) * | 1990-05-16 | 1992-02-18 | Texas Instruments Incorporated | Differential amplifier |
US5034636A (en) * | 1990-06-04 | 1991-07-23 | Motorola, Inc. | Sense amplifier with an integral logic function |
FR2670061B1 (fr) * | 1990-11-30 | 1996-09-20 | Bull Sa | Procede et dispositif de transfert de signaux binaires differentiels et application aux additionneurs a selection de retenue. |
US5341333A (en) * | 1992-08-11 | 1994-08-23 | Integrated Device Technology, Inc. | Circuits and methods for amplification of electrical signals |
JPH0685564A (ja) * | 1992-09-01 | 1994-03-25 | Mitsubishi Electric Corp | 増幅器回路 |
-
1994
- 1994-11-16 US US08/340,246 patent/US5508643A/en not_active Expired - Lifetime
-
1995
- 1995-11-16 KR KR1019970703291A patent/KR970707552A/ko not_active Application Discontinuation
- 1995-11-16 WO PCT/US1995/015029 patent/WO1996015535A1/en not_active Application Discontinuation
- 1995-11-16 AU AU42848/96A patent/AU4284896A/en not_active Abandoned
- 1995-11-16 JP JP8516357A patent/JPH10511796A/ja active Pending
- 1995-11-16 GB GB9709563A patent/GB2309564B/en not_active Expired - Fee Related
-
1998
- 1998-01-26 HK HK98100685A patent/HK1001637A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
WO1996015535A1 (en) | 1996-05-23 |
JPH10511796A (ja) | 1998-11-10 |
HK1001637A1 (en) | 1998-07-03 |
GB2309564B (en) | 1998-12-09 |
GB9709563D0 (en) | 1997-07-02 |
US5508643A (en) | 1996-04-16 |
AU4284896A (en) | 1996-06-06 |
GB2309564A (en) | 1997-07-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970707552A (ko) | 비트라인 레벨 둔감형 센스 증폭기(bitline level insensitive sense amplifier) | |
KR980004950A (ko) | 반도체 메모리장치의 감지증폭기 | |
KR920001542A (ko) | 감지 증폭기를 갖는 반도체 메모리 | |
KR930001226A (ko) | 고속 센싱 동작을 수행하는 센스 앰프 | |
KR930014605A (ko) | 다이나믹형 반도체 기억장치 | |
KR100393225B1 (ko) | 이중 전원전압를 사용하는 비트라인 센스증폭기를구비하는 반도체 메모리장치 | |
TW285771B (en) | A complementary signal differential amplifier and a semiconductor memory device which have the complementary signal differential amplifier inside | |
KR960042742A (ko) | 센스앰프회로 | |
KR970055264A (ko) | 차동 증폭기 | |
KR950034259A (ko) | 전류차 감지 방식의 고속 감지 증폭기 | |
KR970051189A (ko) | 메모리의 데이타 읽기회로 | |
EP0399820B1 (en) | Semiconductor memories | |
KR850002638A (ko) | 센스증폭기 | |
KR970031240A (ko) | 출력하한값에 대한 리미트기능을 갖는 증폭회로 및 상보형 증폭회로(amplifier circuit and complementary amplifier circuit with limiting function for output lower limit) | |
KR100299522B1 (ko) | 고속 센스 증폭기 | |
KR940004640A (ko) | 반도체 메모리장치의 전류센싱회로 | |
US6128236A (en) | Current sensing differential amplifier with high rejection of power supply variations and method for an integrated circuit memory device | |
KR870011619A (ko) | 반도체 감지회로 | |
KR950001773A (ko) | 반도체 메모리 장치 | |
KR970023402A (ko) | 반도체 메모리 장치의 데이타 고속 전송회로 | |
US6114881A (en) | Current mirror type sense amplifier | |
KR100425476B1 (ko) | 안정적인 입출력라인 센싱제어 스킴을 갖는 반도체메모리장치 및 이의 센싱제어 방법 | |
KR970029783A (ko) | 반도체 메모리의 출력 제어 회로 | |
JP2514988B2 (ja) | センスアンプ回路 | |
KR980004997A (ko) | 반도체 메모리 장치의 감지 증폭 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |