JPH1125685A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 内部電源電圧の変動やトランジスタの加工の
ばらつきによる影響を抑えて、安定した読出動作を行な
える半導体記憶装置を提供する。 【解決手段】 メモリアレイ２０１のビット線接地抵抗
をデプレッション型のＮＭＯＳトランジスタＤ３で構成
する。電流センス型のセンスアンプ２における負荷抵抗
部３０を、デプレッション型のＮＭＯＳトランジスタＤ
１、Ｄ２で構成する。デプレッション型のＮＭＯＳトラ
ンジスタＤ１、Ｄ２のそれぞれのサイズおよびしきい値
電圧は、デプレッション型のＮＭＯＳトランジスタＤ３
のサイズおよびしきい値電圧と等しい。電圧供給回路３
は、負荷抵抗部３０に、ビット線電圧ＶＢＬの３倍の電
圧ＶＬを供給する。これにより、ビット線接地抵抗と負
荷抵抗部の動作特性を共通化することができ、安定した
読出動作を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、電流センス型センスアンプを備える半導体
記憶装置に関するものである。

【０００２】

【従来の技術】従来の半導体記憶装置における記憶情報
の読出動作について説明する。

【０００３】図９は、従来の半導体記憶装置２００の基
本構成を示すブロック図である。図９を参照して、半導
体記憶装置２００は、メモリアレイ２０１、列選択回路
２０２、センスアンプ２０３、行選択回路２０４、出力
バッファ２０５、列デコーダ２０６、アドレスバッファ
２０８、およびＡＴＤ回路２０７を含む。

【０００４】メモリアレイ２０１は、複数の行方向およ
び複数の列方向にマトリックス状に配列された、図示し
ない複数のメモリセルを含む。

【０００５】アドレスバッファ２０８は、外部アドレス
信号ＡＤＤを受けて、内部アドレス信号／ＡＤＤ（より
詳しくは、内部行アドレス信号ＲＡｉ（ｉ＝１, ２,
…）、および内部列アドレス信号ＣＡｉ（ｉ＝１, ２,
…））を出力する。

【０００６】行選択回路２０４は、アドレスバッファ２
０８から内部行アドレス信号ＲＡｉを受けて、行選択信
号Ｘｉ（ｉ＝１，２，…）を生成する。行選択信号Ｘｉ
（ｉ＝１，２，…）は、メモリアレイ２０１における１
つの行を選択状態にする。

【０００７】列デコーダ２０６は、アドレスバッファ２
０８から内部列アドレス信号ＣＡｉを受けて、列選択信
号Ｙｉ（ｉ＝１，２，…）を出力する。

【０００８】列選択回路２０２は、列デコーダ２０６か
ら列選択信号Ｙｉを受けて、メモリアレイ２０１におけ
る１つの列を選択状態にする。

【０００９】センスアンプ２０３は、列選択回路２０２
の出力を増幅して出力（以下、出力信号／ＲＤと称す）
する。

【００１０】出力バッファ２０５は、センスアンプ２０
３から出力信号／ＲＤを受けて、チップの外部に出力す
る。

【００１１】ＡＴＤ回路２０７は、アドレスバッファ２
０８から内部列アドレス信号ＣＡｉを受けて、列系回路
の動作タイミングを決定する。

【００１２】次に、従来の半導体記憶装置２００の各構
成回路について説明する。なお、以下の説明において
は、簡単のため、Ｎチャンネル型ＭＯＳトランジスタ
を、ＮＭＯＳトランジスタと、Ｐチャンネル型ＭＯＳト
ランジスタを、ＰＭＯＳトランジスタと称す。

【００１３】図１０は、従来の半導体記憶装置２００の
メモリアレイ２０１、および列選択回路２０２の基本構
成を示す回路図である。

【００１４】図１０を参照して、メモリアレイ２０１の
構成および動作について説明する。メモリアレイ２０１
は、マトリックス状に配列された複数のメモリセルＭ
（Ｍ１１，Ｍ１２，…，Ｍ２１，Ｍ２２，…）を含む。
行方向に並ぶ複数のメモリセルＭは、それぞれ対応する
ワード線ＷＬｉ（ｉ＝１，２，…）に接続されている。
さらに列方向に並ぶ複数のメモリセルＭは、それぞれ対
応するビット線ＢＬｉ（ｉ＝１，２，…）に接続されて
いる。ワード線ＷＬｉは、対応する行選択信号Ｘｉを受
けて選択状態になる。

【００１５】図１１は、従来のメモリセルＭの構成を概
略的に示す断面図である。図１１を参照して、メモリセ
ルＭは、フローティングゲート電極層５１、コントロー
ルゲート電極層５３、層間絶縁膜５４、絶縁膜５５、ド
レイン領域５６、ソース領域５７およびＰ型シリコン基
板５０から形成される。

【００１６】ドレイン領域５６およびソース領域５７
は、Ｐ型シリコン基板５０の主表面上に所定の間隔を経
て形成される。フローティングゲート電極層５１は、ド
レイン領域５６からソース領域５７に至る領域の上に絶
縁膜５５を介在して形成される。コントロールゲート電
極層５３は、フローティングゲート電極層５１上に層間
絶縁膜５４を介在して形成される。コントロールゲート
電極層５３は、対応するワード線ＷＬｉと接続される。
またドレイン領域５６は、対応するビット線ＢＬｉと接
続される。

【００１７】次にメモリセルＭの動作について簡単に説
明する。メモリセルＭは、図１１に示すフローティング
ゲート電極層５１の帯電状態によって情報を記憶する。
ソース領域５７を接地して、コントロールゲート電極層
５３に内部電源電圧ＶＣＣを与える（選択状態）。フロ
ーティングゲート電極層５１が負に帯電している場合に
は、しきい値電圧が高いため、ビット線ＢＬｉからグラ
ンド方向に電流が流れない（メモリセルＭは、ｏｆｆ状
態にある）。この状態を、”１”が記憶されている状態
と称す。

【００１８】一方、フローティングゲート電極層５１
が、正に帯電している場合には、しきい値電圧が低くな
るため、ビット線ＢＬｉからグランド方向に電流が流れ
る（メモリセルＭは、ｏｎ状態になる）。この状態
を、”０”が記憶されている状態と称す。

【００１９】すなわち、ワード線ＷＬｉに内部電源電圧
ＶＣＣを印加（選択）した場合、接続されるメモリセル
Ｍの記憶情報が”１”であれば、対応するビット線ＢＬ
ｉのビット線電圧ＶＢＬは、Ｈレベルになる。一方、記
憶情報が”０”であれば、対応するビット線ＢＬｉのビ
ット線電圧ＶＢＬは、Ｌレベルになる図１０を参照し
て、メモリアレイ２０１はさらに、複数のビット線接地
抵抗用のトランジスタＴ０を備える。ビット線接地抵抗
用のトランジスタＴ０は、各ビット線ＢＬｉの末端部分
に接続されている。トランジスタＴ０は、エンハンスメ
ント型のＮＭＯＳトランジスタである。トランジスタＴ
０は、他方の導通端子が接地電位と接続され、そのゲー
ト電極は内部電源電圧ＶＣＣと接続され、常時ｏｎ状態
にある。

【００２０】トランジスタＴ０について説明する。参考
のため、図１２に、従来のメモリセルＭのより詳細な接
続関係を示す。図１２を参照して、ワード線ＷＬ１に接
続されるメモリセルＭ１１，Ｍ２１を具体例として説明
する。

【００２１】メモリセルＭ１１，Ｍ２１は、それぞれの
ソース部をＮＭＯＳトランジスタＴ５０を介して接地す
るように構成されている。このため、ソース部に寄生抵
抗Ｒ１、Ｒ２が存在する。したがって、メモリセルＭ１
１から、記憶情報である”０”を読出す場合、メモリセ
ルＭ１１を流れる電流により、ノードＮ２０１（メモリ
セルＭ１１のソース部に当たる）の電位が上昇する。こ
れにより、続いてメモリセルＭ２１から記憶情報”０”
を読出す場合に、メモリセルＭ２１が十分ｏｎ状態にな
らない場合がある。

【００２２】そこで、各ビット線の末端部分には、常に
ビット線ＢＬｉを接地電位とするトランジスタＴ０を接
続することによって、ビット線ＢＬｉの放電を補助して
いる。

【００２３】次に、図１０を参照して、列選択回路２０
２の構成および動作について説明する。列選択回路２０
２は、複数のＮＭＯＳトランジスタＴ１（Ｔ１. １，Ｔ
１.２，…）から構成される。ＮＭＯＳトランジスタＴ
１（Ｔ１. １，Ｔ１. ２，…）は、それぞれビット線Ｂ
Ｌｉに対応して設けられる。

【００２４】ＮＭＯＳトランジスタＴ１（Ｔ１. １，Ｔ
１. ２，…）のそれぞれの一方の導通端子は、対応する
ビット線ＢＬｉと接続され、それぞれの他方の導通端子
は列選択回路２０２の出力ノードであるノードＮ１に接
続されている。さらに、それぞれのゲート電極は、対応
する行選択信号Ｙｉを受ける。

【００２５】列選択回路２０２は、列選択信号Ｙｉに従
って、１本のビット線ＢＬｉを選択状態にする。これに
より、選択されたビット線ＢＬｉとノードＮ１とが接続
状態になる。

【００２６】次に図９に示すＡＴＤ回路２０７について
説明する。ＡＴＤ回路２０７は、内部列アドレス信号Ｃ
Ａｉの変化を検知して、列系回路の動作を制御する／Ａ
ＴＤパルス信号を出力する。

【００２７】図１３は、ＡＴＤ回路２０７の基本構成を
示す回路図である。図１３を参照して、ＡＴＤ回路は、
複数のパルス検知回路２０９（２０９．１、２０９．
２、…）と、ＮＯＲ回路ＮＯＲ３とを含む。

【００２８】パルス検知回路２０９（２０９. １、２０
９. ２、…）は、それぞれ内部列アドレス信号ＣＡｉ
（ｉ＝１，２，…）に対応して設けられる。

【００２９】具体的に、パルス検知回路２０９. １につ
いて説明する。パルス検知回路２０９．１は、インバー
タ回路Ｉ２、インバータ回路Ｉ３（Ｉ３. １，Ｉ３.
２，…，Ｉ３. ｎ）から形成される遅延回路、ＮＯＲ回
路ＮＯＲ１、ＮＯＲ２、およびＡＮＤ回路ＡＮＤ１を含
む。インバータ回路Ｉ２は、アドレスバッファ２０８か
ら内部列アドレス信号ＣＡ１を受けて、反転して出力す
る。インバータ回路Ｉ３（Ｉ３. １，Ｉ３. ２，…，Ｉ
３. ｎ）は、インバータ回路Ｉ２の出力を遅延する。Ｎ
ＯＲ回路ＮＯＲ１は、インバータ回路Ｉ２の出力および
インバータ回路Ｉ３．ｎの出力を入力に受ける。ＡＮＤ
回路ＡＮＤ１は、インバータ回路Ｉ２の出力およびイン
バータ回路Ｉ３．ｎの出力を入力に受ける。ＮＯＲ回路
ＮＯＲ２は、ＮＯＲ回路ＮＯＲ１の出力およびＡＮＤ回
路ＡＮＤ１の出力を入力に受け、信号ＬＡＴＤ１を出力
する。

【００３０】ＮＯＲ回路ＮＯＲ３は、パルス検知回路２
０９（２０９. １、２０９. ２、…）から出力される信
号ＬＡＴＤｉ（ｉ＝１，２，…）を入力に受け、／ＡＴ
Ｄパルス信号を出力する。

【００３１】次にＡＴＤ回路２０７の動作について説明
する。図１４は、ＡＴＤ回路の動作を説明するための各
種信号のタイミングチャートである。図１４を参照し
て、外部アドレス信号ＡＤＤを受ける（時刻ｔ１）と、
図９に示すアドレスバッファ２０８から内部アドレス信
号／ＡＤＤが発生する。ここで、内部列アドレス信号Ｃ
Ａ１がＬレベルに立下がったとする。（時刻ｔ２）。

【００３２】これを受けて、パルス検知回路２０９. １
におけるインバータ回路Ｉ２の出力ノードがＨレベルに
立上がる（時刻ｔ３）。これにより、ＡＮＤ回路ＡＮＤ
１の出力がＨレベルに立上がり、信号ＬＡＴＤ１がＨレ
ベルに立上がる。この結果、ＮＯＲ回路ＮＯＲ３から、
Ｌレベルの／ＡＴＤパルス信号が発生する。

【００３３】インバータ回路Ｉ３．ｎの出力ノードがＬ
レベルに立下がる（時刻ｔ４）。これにより、ＡＮＤ回
路ＡＮＤ１の出力がＬレベルに立下がり、信号ＬＡＴＤ
１がＬレベルに立下がる。この結果、ＮＯＲ回路ＮＯＲ
３から出力される／ＡＴＤパルス信号はＨレベルに立上
がる。

【００３４】次に、センスアンプ２０３の構成について
説明する。図１５は、センスアンプ２０３の基本構成を
示す回路図である。センスアンプ２０３は、メモリセル
Ｍに電流が流れるか否かを検出する、電流センス型セン
スアンプである。

【００３５】図１５を参照して、センスアンプ２０３
は、インバータ回路Ｉ１、ＰＭＯＳトランジスタＰ１、
ＮＭＯＳトランジスタＴ２、電圧調整回路２０、および
負荷抵抗であるエンハンスメント型のＰＭＯＳトランジ
スタＰ３を備える。

【００３６】ＰＭＯＳトランジスタＰ３およびＮＭＯＳ
トランジスタＴ２は、内部電源電圧ＶＣＣとノードＮ１
（図９に示す列選択回路２０２の出力ノード）との間に
接続される。ＰＭＯＳトランジスタＰ３とＮＭＯＳトラ
ンジスタＴ２との接続ノードにあたるノードＳＮは、イ
ンバータ回路Ｉ１の入力側と接続される。ＰＭＯＳトラ
ンジスタＰ１は、内部電源電圧ＶＣＣとノードＳＮとの
間に接続される。

【００３７】インバータ回路Ｉ１は、ノードＳＮの電流
を受けて、これを反転して出力信号／ＲＤを生成する。

【００３８】負荷抵抗であるＰＭＯＳトランジスタＰ３
は、内部電源電圧ＶＣＣを受けて、ノードＳＮに電流を
流す（以下、負荷電流と称す）。

【００３９】ＰＭＯＳトランジスタＰ１は、ゲート電極
に／ＡＴＤパルス信号を受ける。／ＡＴＤパルス信号が
発生する（Ｌレベルになる）と、ＰＭＯＳトランジスタ
Ｐ１導通状態になる。これにより、ノードＳＮがプリチ
ャージされる。

【００４０】ＮＭＯＳトランジスタＴ２は、電圧調整回
路２０の制御に従い、導通／非導通状態になる。これに
より、ノードＮ１とノードＳＮとが接続／非接続状態に
なる。

【００４１】電圧調整回路２０について説明する。電圧
調整回路２０は、ノードＮ１の電圧ＶＲを受けて、ＮＭ
ＯＳトランジスタＴ２のゲート電圧を調整する。電圧調
整回路２０は、ＰＭＯＳトランジスタＰ２およびＮＭＯ
ＳトランジスタＴ３を含む。ＰＭＯＳトランジスタＰ２
およびＮＭＯＳトランジスタＴ３は、内部電源電圧ＶＣ
Ｃと接地電位ＶＳＳとの間に直列に接続される。ＮＭＯ
ＳトランジスタＴ３のゲート電極は、ノードＮ１と接続
される。ＮＭＯＳトランジスタＴ３とＰＭＯＳトランジ
スタＰ２との接続点であるノードＮ３は、ＮＭＯＳトラ
ンジスタＴ２のゲート電極と接続される。

【００４２】電圧調整回路２０とＮＭＯＳトランジスタ
Ｔ２との動作関係を説明する。ノードＮ１の電圧ＶＲが
Ｈレベルになると、ＮＭＯＳトランジスタＴ３が導通状
態となり、ノードＮ３の電圧レベルがＬレベルになる。
ＮＭＯＳトランジスタＴ２は、非導通状態になる。

【００４３】一方、ノードＮ１の電圧ＶＲがＬレベルに
立下がると、ＮＭＯＳトランジスタＴ３は非導通状態に
なる、ノードＮ３は、ＰＭＯＳトランジスタＰ２を介し
てＨレベルとなる。ＮＭＯＳトランジスタＴ２は、導通
状態になる。

【００４４】次に、センスアンプ２０３の動作について
説明する。図１６は、センスアンプ２０４の動作を説明
するための各種信号のタイミングチャートである。図１
６、および図１０、図１５を参照して、ビット線ＢＬ１
上のメモリセルＭ１１のデータの読出について説明す
る。

【００４５】外部アドレス信号ＡＤＤを受けて（時刻ｔ
１）、内部アドレス信号／ＡＤＤが発生すると（時刻ｔ
２）、前述したように、／ＡＴＤパルス信号がＬレベル
に立下がる（時刻ｔ３）。

【００４６】センスアンプ２０３においては、ＰＭＯＳ
トランジスタＰ１が導通し、ノードＳＮが充電し始め
る。この時点では、ノードＮ１は放電状態であり、ＮＭ
ＯＳトランジスタＴ２は導通状態にある。

【００４７】列選択信号Ｙ１がＨレベルに立上がり、ビ
ット線ＢＬ１と、ノードＮ１が接続状態になる。ビット
線ＢＬ１が充電される。一方、ノードＳＮには、ノード
ＳＮの寄生容量より大きい容量を持つビット線ＢＬＩが
接続されるため、ノードＳＮの電圧ＶＳＮは、一旦降下
する。

【００４８】ビット線ＢＬ１が充電されると、ノードＮ
１の電圧ＶＲが、ＮＭＯＳトランジスタＴ３のしきい値
電圧（≒１ボルト）を超える。これにより、ＮＭＯＳト
ランジスタＴ３が導通し、ＮＭＯＳトランジスタＴ２が
非導通状態になる。この結果、ＰＭＯＳトランジスタＰ
１からノードＮ１への電流パスがカットされ、ビット線
ＢＬ１は約１ボルトの電圧レベルになる。

【００４９】／ＡＴＤパルス信号が終了する（Ｈレベル
となる）と（時刻ｔ４）、ノードＳＮは、Ｈレベル（す
なわち、出力信号／ＲＤがＬレベル）、ビット線ＢＬ１
は、約１ボルトの状態となる。

【００５０】続いて、行選択信号Ｘ１がＨレベルに立上
がる（時刻ｔ５）と、ワード線ＷＬ１が選択される。メ
モリセルＭ１１に、内部電源電圧ＶＣＣが印加され、記
憶情報の読出が始まる。

【００５１】記憶情報が”１”の場合、メモリセルＭ１
１がｏｆｆ状態にあり、ビット線ＢＬ１は充電されたま
まである。したがって、ノードＮ１の電位はＨレベルで
あり、ＮＭＯＳトランジスタＴ２は非導通状態にある。
この結果、出力信号／ＲＤはＬレベルを保持する。

【００５２】記憶情報が”０”の場合、メモリセルＭ１
１がｏｎ状態となり、ビット線ＢＬ１が放電する。これ
により、ＮＭＯＳトランジスタＴ２が導通状態となり、
ノードＮ１を介して、メモリセルＭ１１に負荷電流が供
給される。負荷抵抗であるＰＭＯＳトランジスタＰ３の
電流供給能力が、メモリセルＭ１１の電流供給能力より
小さくなるようにＰＭＯＳトランジスタＰ３のサイズを
決定しておく。これにより、ノードＳＮの電圧ＶＳＮ
は、ビット線ＢＬ１（約１ボルト）と同等の電位まで低
下する。この結果、出力信号／ＲＤ信号はＨレベルにな
る。

【００５３】

【発明が解決しようとする課題】すなわち、従来のセン
スアンプ２０３は、以上のように構成されているので、
メモリセルＭの記憶情報の読出動作（より具体的には、
記憶情報”０”の読出動作）においては、メモリセルＭ
に流れるオン電流およびビット線接地抵抗用のトランジ
スタＴ０を流れる電流と、負荷抵抗であるＰＭＯＳトラ
ンジスタＰ３を流れる電流との電流比Ｊが一定である
（ばらつかない）ことが必要とされる。

【００５４】ところで、メモリセルＭ、およびトランジ
スタＴ０のそれぞれのドレインソース間電圧は、約１ボ
ルト（ビット線電位）であり、それぞれのゲートソース
間電圧ＶＧＳは内部電源電圧ＶＣＣに等しい。一方、負
荷抵抗であるＰＭＯＳトランジスタＰ３のゲートソース
間電圧は、−ＶＣＣに等しく、ドレインソース間電圧Ｖ
ＤＳは（１ボルト−ＶＣＣ）にほぼ等しい。

【００５５】すなわち、従来の半導体記憶装置２００に
おいては、メモリセルＭおよびビット線接地抵抗用のト
ランジスタＴ０と、負荷抵抗であるＰＭＯＳトランジス
タＰ３とでは、互いに内部電源電圧ＶＣＣに対する依存
性が異なっていた。したがって、内部電源電圧ＶＣＣの
変動に起因して、電流比Ｊがばらつくことがあり、これ
が原因で、最適な動作可能電圧範囲を狭めてしまうとい
う問題があった。

【００５６】また、トランジスタの加工のばらつきが原
因で、ビット線接地抵抗用のトランジスタＴ０を流れる
電流が大きくなると、ビット線ＢＬｉを常に接地状態に
してしまうという問題があった。

【００５７】そこで本発明は、かかる課題を解決するた
めになされたものであり、その目的は、トランジスタの
加工のばらつきや、内部電源電圧ＶＣＣ等の変動に影響
されることなく、安定した読出動作の行なえる半導体記
憶装置を提供することにある。

【００５８】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数の行方向および複数の列方向にマトリッ
クス状に配列された複数のメモリセルと、列方向にそれ
ぞれ位置する複数のメモリセルをそれぞれ接続する複数
のビット線と、複数のビット線のそれぞれに接続され、
対応するビット線を接地電位とするビット線接地抵抗
と、複数のビット線のうち、いずれか１つを選択する列
選択回路と、負荷抵抗と、負荷抵抗と列選択回路の出力
ノードとの間に接続される第１のＮＭＯＳトランジスタ
と、列選択回路の出力ノードの電位を反転して、第１の
ＮＭＯＳトランジスタの導通／非導通を調整する調整回
路と、負荷抵抗と第１のＮＭＯＳトランジスタとの接続
ノードにおける電圧を反転して外部に出力するインバー
タ回路と、選択されたビット線電圧に基づき、負荷抵抗
に電圧を供給する電圧供給手段とを含むセンスアンプ手
段とを備え、センスアンプ手段の負荷抵抗は、デプレッ
ション型のＮＭＯＳトランジスタを含み、ビット線接地
抵抗は、デプレッション型のＮＭＯＳトランジスタで構
成され、負荷抵抗を構成するデプレッション型のＮＭＯ
Ｓトランジスタと、接地抵抗を構成するデプレッション
型のＮＭＯＳトランジスタとは、動作特性が等しい。

【００５９】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、負荷抵抗に含まれる
デプレッション型のＮＭＯＳトランジスタとは、第１の
デプレッション型のＮＭＯＳトランジスタと、一方の導
通端子が、第１のデプレッション型のＮＭＯＳトランジ
スタの一方の導通端子に接続され、他方の導通端子が接
続ノードに接続される第２のデプレッション型のＮＭＯ
Ｓトランジスタとであって、第１のデプレッション型の
ＮＭＯＳトランジスタおよび第２のデプレッション型の
ＮＭＯＳトランジスタは、ともにビット線接地抵抗を構
成するデプレッション型のＮＭＯＳトランジスタとサイ
ズおよびしきい値電圧が等しく、電圧供給手段は、第１
のデプレッション型のＮＭＯＳトランジスタの他方の導
通端子に、選択されたビット線の電圧の３倍の電圧を供
給する。

【００６０】請求項３に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、負荷抵抗に含まれる
デプレッション型のＮＭＯＳトランジスタとは、複数の
グループに分割された、複数のデプレッション型のＮＭ
ＯＳトランジスタであって、複数のグループのそれぞれ
は、第３のデプレッション型のＮＭＯＳトランジスタ
と、一方の導通端子が、第３のデプレッション型のＮＭ
ＯＳトランジスタの一方の導通端子に接続され、他方の
導通端子が接続ノードに接続される第４のデプレッショ
ン型のＮＭＯＳトランジスタとを含み、第３のデプレッ
ション型のＮＭＯＳトランジスタおよび第４のデプレッ
ション型のＮＭＯＳトランジスタは、ともにビット線接
地抵抗を構成するデプレッション型のＮＭＯＳトランジ
スタとサイズおよびしきい値電圧が等しく、電圧供給手
段は、複数のグループのそれぞれにおける第３のデプレ
ッション型のＮＭＯＳトランジスタの他方の導通端子
に、選択されたビット線の電圧の３倍の電圧を供給す
る。

【００６１】請求項４に係る半導体記憶装置は、複数の
行方向および複数の列方向にマトリックス状に配列され
た複数のメモリセルと、列方向にそれぞれ位置する複数
のメモリセルをそれぞれ接続する複数のビット線と、複
数のビット線のそれぞれに接続され、対応するビット線
を接地電位とするビット線接地抵抗用のトランジスタ
と、複数のビット線のうち、いずれか１つを選択する列
選択回路と、負荷抵抗手段と、負荷抵抗と列選択回路の
出力ノードとの間に接続される第１のＮＭＯＳトランジ
スタと、列選択回路の出力ノードの電位を受けて、第１
のＮＭＯＳトランジスタの導通／非導通を調整する調整
手段と、負荷抵抗手段と第１のＮＭＯＳトランジスタと
の接続ノードにおける電圧を反転して外部に出力するイ
ンバータ回路とを含むセンスアンプ手段とを備え、調整
手段は、ゲート電極が列選択回路の出力ノードに接続さ
れ、一方の導通端子が接地電位と接続され、かつ他方の
導通端子が第１のＮＭＯＳトランジスタのゲート電極と
接続される第２のＮＭＯＳトランジスタと、第２のＮＭ
ＯＳトランジスタの他方の導通端子と内部電源電圧との
間に接続され、かつゲート電極が接地電位と接続される
第１のＰＭＯＳトランジスタとを含み、負荷抵抗手段
は、ゲート電極が内部電源電圧に接続され、かつ一方の
導通端子が接地電位と接続され、さらにサイズがビット
線接地抵抗用のトランジスタと等しい接地抵抗用のトラ
ンジスタと、ゲート電極が接地抵抗用のトランジスタの
他方の導通端子と接続され、かつ一方の導通端子が接地
電位と接続され、さらにサイズとしきい値電圧とが第２
のＮＭＯＳトランジスタと等しい第３のＮＭＯＳトラン
ジスタと、第３のＮＭＯＳトランジスタの他方の導通端
子と内部電源電圧との間に接続され、かつゲート電極が
接地電位と接続され、さらにサイズとしきい値電圧とが
第１のＰＭＯＳトランジスタと等しい第２のＰＭＯＳト
ランジスタと、ゲート電極が第３のＮＭＯＳトランジス
タの他方の導通端子と接続され、かつ一方の導通端子が
接地抵抗用のトランジスタの他方の導通端子と接続さ
れ、さらにサイズとしきい値電圧とが第１のＮＭＯＳト
ランジスタと等しい第４のＮＭＯＳトランジスタと、一
方の導通端子が内部電源電圧と接続され、かつ他方の導
通端子とゲート電極とが第４のＮＭＯＳトランジスタの
他方の導通端子と接続される第３のＰＭＯＳトランジス
タと、ゲート電極が第３のＰＭＯＳトランジスタの他方
の導通端子と接続され、かつ内部電源電圧と接続ノード
との間に接続される第４のＰＭＯＳトランジスタとを含
む。

【００６２】請求項５に係る半導体記憶装置は、請求項
４に係る半導体記憶装置であって、メモリセルは、トラ
ンジスタから構成され、さらに、負荷抵抗手段は、メモ
リセルを構成するトランジスタと同等のトランジスタを
含み、メモリセルを構成するトランジスタと同等のトラ
ンジスタは、接地抵抗用のトランジスタの他方の導通端
子と接地電位との間に接続される。

【００６３】請求項６に係る半導体記憶装置は、請求項
４に係る半導体記憶装置であって、負荷抵抗手段に含ま
れる接地抵抗用のトランジスタは、複数個あって、複数
の接地抵抗用のトランジスタは、それぞれが並列に接続
される。

【００６４】請求項７に係る半導体記憶装置は、請求項
４、請求項５、または請求項６に係る半導体記憶装置で
あって、第３のＰＭＯＳトランジスタは、それぞれ並列
に接続される複数個のＰＭＯＳトランジスタから構成さ
れる。

【００６５】請求項８に係る半導体記憶装置は、請求項
４、請求項５、または請求項６に係る半導体記憶装置で
あって、第３のＰＭＯＳトランジスタと、第４のＰＭＯ
Ｓトランジスタとは、互いにサイズが異なる。

【００６６】

【発明の実施の形態】

［実施の形態１］本発明の実施の形態１の半導体記憶装
置は、センスアンプを構成する負荷抵抗とビット線接地
抵抗との動作特性を共通化することにより、安定した読
出動作を可能とするものである。

【００６７】図１は、本発明の実施の形態１における半
導体記憶装置１の主要部の基本構成を示す回路図であ
る。図９〜図１６に示す従来の半導体記憶装置２００と
同じ構成要素には、同じ記号、符号を付し、その説明を
省略する。なお、内部電源電圧ＶＣＣは５ボルトとす
る。

【００６８】図１を参照して、半導体記憶装置１が、従
来の半導体記憶装置２００と相違する点は、図１５に示
した負荷抵抗であるエンハンスメント型のＰＭＯＳトラ
ンジスタＰ３を備えるセンスアンプ２０３に代えて、デ
プレッション型ＮＭＯＳトランジスタから形成される負
荷抵抗部３０と負荷抵抗部３０に供給する電圧を発生す
る電圧供給回路３とを有するセンスアンプ２を備えた
点、および図９に示したエンハンスメント型の常時ｏｎ
状態のトランジスタＴ０に代えて、デプレッション型の
常時ｏｎ状態のトランジスタＤ３を備えた点にある。

【００６９】以下、本発明の実施の形態１における半導
体記憶装置１について説明する。半導体記憶装置１は、
メモリアレイ４、列選択回路２０２、およびセンスアン
プ２を備える。

【００７０】本発明の実施の形態１におけるメモリアレ
イ４の構成について説明する。メモリアレイ４は、複数
の常時ｏｎ状態のトランジスタＤ３を備える。複数のト
ランジスタＤ３は、それぞれ対応するビット線ＢＬｉの
末端部分に接続される。トランジスタＤ３は、デプレッ
ション型のＮＭＯＳトランジスタで形成される。トラン
ジスタＤ３のゲートソース間電圧ＶＧＳ（Ｄ３）は、式
（１）に示す関係にある。

【００７１】０＝ＶＧＳ（Ｄ３） … （１） 次に、センスアンプ２の構成について説明する。センス
アンプ２は、負荷抵抗部３０、電圧供給回路３、および
ＮＭＯＳトランジスタＴ１３を備える。

【００７２】負荷抵抗部３０について説明する。負荷抵
抗部３０は、電圧供給回路３から電圧ＶＬの供給を受け
て、ノードＳＮに負荷電流を流す。負荷抵抗部３０は、
デプレッション型のＮＭＯＳトランジスタＤ１、Ｄ２を
備える。デプレッション型ＮＭＯＳトランジスタＤ１、
Ｄ２は、それぞれゲートとドレインを接続する。デプレ
ッション型ＮＭＯＳトランジスタＤ１、Ｄ２は直列に接
続され、デプレッション型ＮＭＯＳトランジスタＤ２の
一方の導通端子はノードＳＮと、デプレッション型ＮＭ
ＯＳトランジスタＤ１の一方の導通端子はＮＭＯＳトラ
ンジスタＴ１３を介して電圧供給回路３と接続されてい
る。

【００７３】デプレッション型ＮＭＯＳトランジスタＤ
１、Ｄ２は、トランジスタＤ３のしきい値電圧と等し
い。また、それぞれのゲートソース間電圧は、式（２）
〜式（３）の関係を満たしている。

【００７４】 ここで、ＶＧＳ（Ｄ１）とは、デプレッション型のＮＭ
ＯＳトランジスタＤ１のゲートソース間電圧を、ＶＧＳ
（Ｄ２）とは、デプレッション型のＮＭＯＳトランジス
タＤ２のゲートソース間電圧をそれぞれ表わす。

【００７５】次に、電圧供給回路３について説明する。
電圧供給回路３は、ノードＮ１の電圧ＶＲの所定倍の電
圧ＶＬを発生する。図２は、本発明の実施の形態１の電
圧発生回路３の基本構成を示す回路図である。図２を参
照して、電圧供給回路３は、内部電源電圧ＶＣＣと接地
電位ＶＳＳとの間に直列に接続されたＮＭＯＳトランジ
スタＴ６、Ｔ７と、同じく内部電源電圧ＶＣＣと接地電
位ＶＳＳとの間に直列に接続されたＰＭＯＳトランジス
タＰ４、Ｐ５、Ｐ６、Ｐ７とから形成される。

【００７６】ＮＭＯＳトランジスタＴ６のゲート電極
は、内部電源電圧ＶＣＣと接続される。ＮＭＯＳトラン
ジスタＴ７のゲート電極は、ノードＮ１と接続される。

【００７７】ＰＭＯＳトランジスタＰ４のゲート電極
は、ＮＭＯＳトランジスタＴ６と、ＮＭＯＳトランジス
タＴ７との接続ノードであるノードＮ５と接続される。

【００７８】ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７は
それぞれ、基板とドレインとを接続する。ＰＭＯＳトラ
ンジスタＰ５の基板はノードＮ１０と接続し、そのゲー
ト電極は、ノードＮ６と接続する。ＰＭＯＳトランジス
タＰ６の基板は、ノードＮ６と接続し、そのゲート電極
は、ノードＮ７と接続する。ＰＭＯＳトランジスタＰ７
の基板は、ノードＮ７と接続し、そのゲート電極は接地
電位ＶＳＳと接続する。ＰＭＯＳトランジスタＰ５、Ｐ
６、Ｐ７は、負荷抵抗として機能する。

【００７９】ＮＭＯＳトランジスタＴ６、およびＮＭＯ
ＳトランジスタＴ７を飽和領域で動作させる。ＮＭＯＳ
トランジスタＴ６、およびＮＭＯＳトランジスタＴ７を
流れる電流Ｉは、式（４）〜（７）に示す関係になる。 Ｉ≒１／２×Ｋ６×β６×（ＶＧＳ（Ｔ６）−Ｖｔｈ（Ｔ６））² …（４） ≒１／２×Ｋ７×β７×（ＶＧＳ（Ｔ７）−Ｖｔｈ（Ｔ７））² …（５） Ｋ６＝Ｗ６／Ｌ６ …（６） Ｋ７＝Ｗ７／Ｌ７ …（７） ここで、Ｗ６、Ｌ６は、それぞれＮＭＯＳトランジスタ
Ｔ６のゲート幅、ゲート長を表わし、Ｗ７、Ｌ７は、そ
れぞれＮＭＯＳトランジスタＴ７のゲート幅、ゲート長
を表わす。また、Ｖｔｈ（Ｔ６）は、ＮＭＯＳトランジ
スタＴ６のしきい値電圧を、Ｖｔｈ（Ｔ７）は、ＮＭＯ
ＳトランジスタＴ７のしきい値電圧をそれぞれ表わす。
さらに、β６は、ＮＭＯＳトランジスタＴ６のゲイン定
数を、β７は、ＮＭＯＳトランジスタＴ７のゲイン定数
をそれぞれ表わす。さらに、ＶＧＳ（Ｔ６）は、ＮＭＯ
ＳトランジスタＴ６のゲートソース間電圧、ＶＧＳ（Ｔ
７）は、ＮＭＯＳトランジスタＴ７のゲートソース間電
圧をそれぞれ表わす。

【００８０】ＮＭＯＳトランジスタＴ６、およびＮＭＯ
ＳトランジスタＴ７について、サイズＫ６、Ｋ７、およ
びゲイン定数β６、β７を等しく設定する。また、しき
い値電圧Ｖｔｈ（Ｔ６）、Ｖｔｈ（Ｔ７）を等しく設定
する（以下、しきい値電圧Ｖｔｈｎと記す）。式（４）
〜式（５）から、それぞれのゲートソース間電圧ＶＧＳ
（Ｔ６）、ＶＧＳ（Ｔ７）は等しくなる。

【００８１】一方、ＶＧＳ（Ｔ６）、ＶＧＳ（Ｔ７）
は、式（８）〜（９）の関係を満たしている。

【００８２】 ＶＧＳ（Ｔ６）＝ＶＣＣ−Ｖ（Ｎ５） …（８） ＶＧＳ（Ｔ７）＝ＶＲ−０Ｖ …（９） ここで、Ｖ（Ｎ５）は、ノードＮ５の電圧をＶ（Ｎ５）
を表わす。したがって、式（８）〜（９）を用いて、ノ
ードＮ５の電圧Ｖ（Ｎ５）は、式（１０）の関係を満た
す。

【００８３】Ｖ（Ｎ５）＝ＶＣＣ−ＶＲ … （１０） さらに、ＰＭＯＳトランジスタＰ４、Ｐ５、Ｐ６、Ｐ７
についても同様に、飽和領域で動作させる。また、それ
ぞれのサイズ、ゲイン定数を等しく設定する。また、そ
れぞれのしきい値電圧Ｖｔｈ（Ｐ４）、Ｖｔｈ（Ｐ
５）、Ｖｔｈ（Ｐ６）、Ｖｔｈ（Ｐ７）を等しく設定す
る（以下、しきい値電圧Ｖｔｈｐと記す）。

【００８４】これにより、それぞれのゲートソース間電
圧ＶＧＳ（Ｐ４）、ＶＧＳ（Ｐ５）、ＶＧＳ（Ｐ６）、
ＶＧＳ（Ｐ７）は互いに等しくなる。

【００８５】一方、ＶＧＳ（Ｐ４）、ＶＧＳ（Ｐ５）、
ＶＧＳ（Ｐ６）、ＶＧＳ（Ｐ７）は、それぞれ式（１
１）〜（１４）の関係を満たしている。

【００８６】 ＶＧＳ（Ｐ４）＝Ｖ（Ｎ５）−ＶＣＣ …（１１） ＶＧＳ（Ｐ５）＝Ｖ（Ｎ６）−ＶＬ …（１２） ＶＧＳ（Ｐ６）＝Ｖ（Ｎ７）−Ｖ（Ｎ６） …（１３） ＶＧＳ（Ｐ７）＝０Ｖ−Ｖ（Ｎ７） …（１４） ここで、Ｖ（Ｎ６）は、ノードＮ６の電圧を、Ｖ（Ｎ
７）は、ノードＮ７の電圧をそれぞれ表わす。

【００８７】したがって、式（１１）〜式（１４）を用
いて、ノードＮ５の電圧Ｖ（Ｎ５）、ノードＮ１の電圧
ＶＲ、およびノードＮ１０の電圧ＶＬは以下に示す関係
になる。

【００８８】 すなわち、電圧供給回路３は、ノードＮ１の電圧ＶＲの
３倍の電圧を供給する。なお、センスアンプ２の動作期
間においては、ノードＮ１の電圧ＶＲは、ビット線電圧
ＶＢＬ（約１ボルト）に等しくなる。したがって、電圧
供給回路３は、センスアンプ２の動作期間において、ビ
ット線電圧ＶＢＬの約３倍の電圧ＶＬ（＝３ＶＢＬ）を
発生する。

【００８９】次に、ＮＭＯＳトランジスタＴ１３につい
て説明する。ＮＭＯＳトランジスタＴ１３は、負荷抵抗
部３０と、電圧供給回路３との間に接続され、そのゲー
ト電極には、／ＡＴＤパルス信号を受ける。／ＡＴＤパ
ルス信号が発生（Ｌレベル）している期間、ＮＭＯＳト
ランジスタＴ１３は非導通状態にある。ノードＳＮは、
ＰＭＯＳトランジスタＰ１によりプリチャージされる。

【００９０】／ＡＴＤパルス信号が終了（Ｈレベル）す
ると、ＮＭＯＳトランジスタＴ１３は導通状態になる。
この結果、負荷抵抗部３０は、電圧供給回路３から電圧
ＶＬの供給を受ける。

【００９１】次に、メモリセルＭの記憶情報を読出す読
出動作時におけるセンスアンプ２の動作について説明す
る。具体例としてメモリセルＭ１１の記憶情報を読出
す。図３は、本発明の実施の形態１のセンスアンプ２の
動作説明をするための各種信号のタイミングチャートで
ある。前述したように、外部アドレス信号ＡＤＤを受け
て（時刻ｔ１）、内部アドレス信号／ＡＤＤが切換わる
と（時刻ｔ２）、／ＡＴＤパルス信号が発生する（時刻
ｔ３）。これにより、ノードＳＮが充電されるととも
に、列選択信号Ｙ１により、ビット線ＢＬ１が充電され
る。／ＡＴＤパルス信号がＬレベルの間、ノードＳＮと
電圧発生回路３とは非接続状態にある。

【００９２】／ＡＴＤパルス信号がＨレベルに立上がる
と（時刻ｔ４）、負荷抵抗部３０に電圧発生回路３から
電圧ＶＬが供給される。ＮＭＯＳトランジスタＴ２は非
導通状態であるため、ノードＳＮの電圧ＶＳＮは、約３
ボルト（ＶＲ≒１ボルト）に等しくなる。

【００９３】この場合、ノードＳＮの電圧ＶＳＮはイン
バータ回路Ｉ１のしきい値電圧を超えないので、出力信
号／ＲＤはＬレベルのままである。

【００９４】次に行選択信号Ｘ１がＨレベルに立上がり
（時刻ｔ５）、メモリセルＭ１１の記憶情報が読出され
る。メモリセルＭ１１の記憶情報が”１”の場合、メモ
リセルＭ１１はｏｆｆ状態にあるので、出力信号／ＲＤ
はＬレベルを保持する。

【００９５】記憶情報が”０”の場合、メモリセルＭ１
１がｏｎ状態になる。これにより、ＮＭＯＳトランジス
タＴ２が導通状態になり、負荷抵抗部３０を通じて、ノ
ードＮ１からメモリセルＭ１１に負荷電流が供給され
る。

【００９６】この場合、負荷抵抗部３０を構成するデプ
レッション型ＮＭＯＳトランジスタＤ１、Ｄ２のそれぞ
れのサイズは等しく、かつゲートソース間電圧ＶＧＳ
（Ｄ１）、ＶＧＳ（Ｄ２）が、ともに０ボルトであり
（式（２）〜式（３））、さらにそれぞれのしきい値電
圧が等しいので、ノードＳＮの電位ＶＳＮとビット線電
圧ＶＢＬとは、以下に示す関係になる。

【００９７】 また、デプレッション型ＮＭＯＳトランジスタＤ１、Ｄ
２のドレインソース間電圧ＶＤＳ（Ｄ１）、ＶＤＳ（Ｄ
２）は、次の関係にある。

【００９８】 すなわち、デプレッション型ＮＭＯＳトランジスタＤ
１、Ｄ２のドレインソース間電圧ＶＤＳ（Ｄ１）、ＶＤ
Ｓ（Ｄ２）は、それぞれデプレッション型ＮＭＯＳトラ
ンジスタＤ３のドレインソース間電圧ＶＤＳ（Ｄ３）
（＝ＶＢＬ）と等しくなる。

【００９９】この結果、ノードＳＮの電位ＶＳＮがＬレ
ベル（約１ボルト）になり、インバータ回路Ｉ１の出力
信号／ＲＤはＨレベルとなる。

【０１００】以上のように、本発明の実施の形態１にお
ける半導体記憶装置は、センスアンプ２の負荷抵抗部３
０を構成するトランジスタと、ビット線接地抵抗用のト
ランジスタとを同一のしきい値電圧のデプレッション型
ＮＭＯＳトランジスタで構成し、かつゲートソース間電
圧およびドレインソース間電圧を同一になるように設定
したので、内部電源電圧ＶＣＣにより、トランジスタ間
の特性差が生じても、安定した動作領域を確保すること
ができる。

【０１０１】なお、内部電源電圧ＶＣＣを５ボルトとし
て説明したが、５ボルトより低い場合であってもよい。
この場合、ＮＭＯＳトランジスタＴ６、Ｔ７に関して
は、飽和領域で動作させる条件として、ＶＧＳ（Ｔ
６）、ＶＧＳ（Ｔ７）＞Ｖｔｈｎを満たす必要がある。
また、ＰＭＯＳトランジスタＰ４、Ｐ５、Ｐ６、Ｐ７に
関しては、飽和領域で動作させる条件として、ＶＧＳ
（Ｐ４）、ＶＧＳ（Ｐ５）、ＶＧＳ（Ｐ４）、ＶＧＳ
（Ｐ５）＞｜Ｖｔｈｐ｜を満たす必要がある。したがっ
て、式（８）〜（１７）の関係に基づき、しきい値電圧
Ｖｔｈｎ、Ｖｔｈｐは、式（２４）の関係を満たように
設定する。

【０１０２】 ＶＲ＞Ｖｔｈｎ、｜Ｖｔｈｐ｜ …（２４） さらに、ＮＭＯＳトランジスタＴ６に関しては、飽和領
域で動作させる条件として、ドレインソース間電圧ＶＤ
Ｓ（Ｔ６）（＝ＶＣＣ−Ｖ（Ｎ５））に対して、ＶＤＳ
（Ｔ６）＞ＶＧＳ（Ｔ６）−Ｖｔｈｎを満たす必要があ
る。また、ＮＭＯＳトランジスタＴ７に関しては、飽和
領域で動作させる条件として、ドレインソース間電圧Ｖ
ＤＳ（Ｔ７）（＝Ｖ（Ｎ５））に対して、ＶＤＳ（Ｔ
７）＞ＶＧＳ（Ｔ７）−Ｖｔｈｎを満たす必要がある。
したがって、式（８）〜（１０）の関係に基づき、しき
い値電圧Ｖｔｈｎは、式（２５）を満たすように設定す
る。

【０１０３】 ２ＶＲ−ＶＣＣ＜｜Ｖｔｈｎ｜ …（２５） 同様に、ＰＭＯＳトランジスタＰ４に関しては、飽和領
域で動作させる条件として、ドレインソース間電圧ＶＤ
Ｓ（Ｐ４）（＝ＶＣＣ−ＶＬ）に対して、ＶＤＳ（Ｐ
４）＞ＶＧＳ（Ｐ４）−｜Ｖｔｈｐ｜を満たす必要があ
る。また、ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７に関
しても同様である。したがって、式（１０）〜（１７）
の関係に基づき、しきい値電圧Ｖｔｈｐは、式（２６）
を満たすように設定する ４ＶＲ−ＶＣＣ＜｜Ｖｔｈｐ｜ …（２６） 例えば、ＶＲが０．７ボルト、Ｖｔｈｎおよび｜Ｖｔｈ
ｐ｜が０．６ボルトであれば、内部電源電圧ＶＣＣは、
３ボルトであっても動作可能となる。

【０１０４】なお、デプレッション型ＮＭＯＳトランジ
スタＤ１、Ｄ２のウェル電位は、各々、各ソース部（各
ゲート部）と同一電位とすることが望ましい。

【０１０５】[ 実施の形態２]前述した半導体記憶装置
１においては、常時ｏｎ状態のトランジスタおよび負荷
抵抗に、それぞれデプレッション型ＮＭＯＳトランジス
タを使用したが、トランジスタの加工のばらつきにより
それぞれのサイズが異なってしまった場合、電流比Ｊが
ばらつく可能性が高い。

【０１０６】そこで、本発明の実施の形態２の半導体記
憶装置は、常時ｏｎ状態のトランジスタおよび負荷抵抗
を構成するトランジスタの加工のばらつきを抑えて、安
定した読出動作を可能とする。

【０１０７】図４は、本発明の実施の形態２における半
導体記憶装置５の主要部の基本構成を示す回路図であ
る。図１〜図２に示す半導体記憶装置１と同じ構成要素
には同じ記号、符号を付し、その説明を省略する。

【０１０８】本発明の実施の形態１の半導体記憶装置５
は、メモリアレイ４、列選択回路２０２、および負荷抵
抗部３１から構成されるセンスアンプ６を備える。

【０１０９】センスアンプ６の負荷抵抗部３１の構成に
ついて説明する。負荷抵抗部３１は、デプレッション型
のＮＭＯＳトランジスタＤ４、Ｄ５、Ｄ６、Ｄ７を備え
る。

【０１１０】デプレッション型ＮＭＯＳトランジスタＤ
４、Ｄ５は、ノードＮ２０とノードＳＮとの間に直列に
接続される。それぞれのゲート電極は、ソース部と接続
されている。

【０１１１】デプレッション型ＮＭＯＳトランジスタＤ
６、Ｄ７は、ノードＮ２０とノードＳＮとの間に直列に
接続される。それぞれのゲート電極は、ソース部と接続
されている。

【０１１２】ノードＮ２０は、ＮＭＯＳトランジスタＴ
１３を介して電圧供給回路３と接続されている。なお、
電圧供給回路３は、前述したように、センスアンプ６の
動作時において、ビット線電圧ＶＢＬの約３倍の電圧Ｖ
Ｌを発生する。

【０１１３】デプレッション型ＮＭＯＳトランジスタＤ
４、Ｄ５、Ｄ６、Ｄ７のそれぞれのサイズ（Ｗ／Ｌ）
は、トランジスタＤ３のサイズ（Ｗ／Ｌ）と等しい。ま
た、それぞれのしきい値電圧を、トランジスタＤ３のし
きい値電圧と等しくする。

【０１１４】これにより、デプレッション型ＮＭＯＳト
ランジスタＤ４、Ｄ５、Ｄ６、Ｄ７）のドレインソース
電流ＩＤＳ（Ｄ４）、ＩＤＳ（Ｄ５）、ＩＤＳ（Ｄ
６）、ＩＤＳ（Ｄ７）は、すべてデプレッション型ＮＭ
ＯＳトランジスタＤ３のドレインソース電流ＩＤＳ（Ｄ
３）と等しくなる。

【０１１５】したがって、このように構成することによ
り、デプレッション型ＮＭＯＳトランジスタＤ４、Ｄ５
（または、Ｄ６、Ｄ７）を介して流れる電流は、トラン
ジスタＤ３を流れる電流と等しくなる。

【０１１６】これにより、例えば、トランジスタＤ３の
サイズ（Ｗ）がばらついても、負荷抵抗部３１側におい
てばらつきが吸収される。この結果、電流比Ｊを一定に
保つことができる。

【０１１７】また、このように構成することにより、負
荷抵抗部３１を流れる電流と、メモリセルＭおよびトラ
ンジスタＤ３を流れる電流との電流比Ｊは２倍になる。

【０１１８】なお、負荷抵抗部３１の構成として、２つ
のデプレッション型ＮＭＯＳトランジスタを２組接続し
た場合について説明したがこれに限るものではなく、２
つのデプレッション型ＮＭＯＳトランジスタをｍ組接続
することで、ｍ倍の電流比Ｊを実現することができる。

【０１１９】[ 実施の形態３]前述した半導体記憶装置
１、２においては、ビット線接地抵抗用の常時ｏｎ状態
のトランジスタおよび負荷抵抗に、それぞれデプレッシ
ョン型ＮＭＯＳトランジスタを使用した。しかしなが
ら、メモリセルＭは、エンハンス型のトランジスタであ
り、メモリセルＭと、ビット線接地抵抗用の常時ｏｎ状
態のトランジスタおよび負荷抵抗とは互いに動作特性が
異なっている。

【０１２０】そこで、本発明の実施の形態３の半導体記
憶装置は、メモリセルＭの動作条件で、ビット線接地抵
抗用のトランジスタを適正に動作させることができ、か
つビット線接地抵抗用のトランジスタで供給される電流
をセンスアンプの負荷電流に反映させることを可能とす
る。

【０１２１】図５は、本発明の実施の形態３における半
導体記憶装置７の主要部の基本構成を示す回路図であ
る。図１〜２に示す半導体記憶装置１、および図９〜１
６に示す従来の半導体記憶装置２００と同じ構成要素に
は同じ記号、符号を付し、その説明を省略する。

【０１２２】本発明の実施の形態３の半導体記憶装置７
は、メモリアレイ２０１、列選択回路２０２、および負
荷抵抗部３２を有するセンスアンプ８を備える。

【０１２３】センスアンプ８の負荷抵抗部３２の構成に
ついて説明する。負荷抵抗部３２は、ＮＭＯＳトランジ
スタＴ２１、Ｔ３１、ＰＭＯＳトランジスタＰ２１、Ｐ
３１、Ｐ４１、および常時ｏｎ状態のトランジスタＴ１
０を備える。

【０１２４】ＰＭＯＳトランジスタＰ２１とＮＭＯＳト
ランジスタＴ３１とは、内部電源電圧ＶＣＣと接地電位
ＶＳＳとの間に直列に接続される。ＰＭＯＳトランジス
タＰ２１のゲート電極は、接地電位ＶＳＳを受ける。

【０１２５】ＰＭＯＳトランジスタＰ４１、ＮＭＯＳト
ランジスタＴ２１、およびトランジスタＴ１０は、内部
電源電圧ＶＣＣと接地電位ＶＳＳとの間に直列に接続さ
れる。ＮＭＯＳトランジスタＴ２１とトランジスタＴ１
０との接続ノードであるノードＮ１１は、ＮＭＯＳトラ
ンジスタＴ３１のゲート電極と接続される。

【０１２６】ＮＭＯＳトランジスタＴ３１とＰＭＯＳト
ランジスタＰ２１の接続ノードであるノードＮ１３は、
ＮＭＯＳトランジスタＴ２１のゲート電極と接続され
る。

【０１２７】ＰＭＯＳトランジスタＰ３１は、内部電源
電圧ＶＣＣとノードＳＮとの間に接続される。ＰＭＯＳ
トランジスタＰ４１のゲート電極とＰＭＯＳトランジス
タＰ３１のゲート電極とは、ＮＭＯＳトランジスタＴ２
１とＰＭＯＳトランジスタＰ４１（ドレイン部）との接
続ノードであるノードＮ１４にそれぞれ接続される。

【０１２８】次に各構成要素であるトランジスタのサイ
ズ、およびしきい値電圧について説明する。

【０１２９】ＮＭＯＳトランジスタＴ２１のサイズは、
ＮＭＯＳトランジスタＴ２のサイズと等しい。ＮＭＯＳ
トランジスタＴ３１のサイズは、ＮＭＯＳトランジスタ
Ｔ３のサイズと等しい。ＰＭＯＳトランジスタＰ２１の
サイズは、ＰＭＯＳトランジスタＰ２のサイズと等し
い。

【０１３０】また、ＮＭＯＳトランジスタＴ２１のしき
い値電圧は、ＮＭＯＳトランジスタＴ２のしきい値電圧
と同一とする。ＮＭＯＳトランジスタＴ３１のしきい値
電圧は、ＮＭＯＳトランジスタＴ３のしきい値電圧と同
一とする。ＰＭＯＳトランジスタＰ２１のしきい値電圧
は、ＰＭＯＳトランジスタＰ２のしきい値電圧と同一と
する。

【０１３１】さらに、トランジスタＴ１０は、メモイア
レイ２０１に含まれるトランジスタＴ０のと同一のトラ
ンジスタである。ゲート電極に内部電源電圧ＶＣＣを受
けるトランジスタＴ１０は、常時ｏｎ状態である。

【０１３２】なお、ノードＮ１３の電圧Ｖ（Ｎ１３）
は、ＮＭＯＳトランジスタＴ２１のしきい値電圧を超え
るように設定する。これにより、ＰＭＯＳトランジスタ
Ｐ４１から、ＮＭＯＳトランジスタＴ２１、トランジス
タＴ１０を介して電流が流れる。

【０１３３】次に、電流ミラー部を構成するＰＭＯＳト
ランジスタＰ４１、ＰＭＯＳトランジスタＰ３１、およ
び負荷抵抗部３２の動作ついて説明する。

【０１３４】ＰＭＯＳトランジスタＰ３１、およびＰＭ
ＯＳトランジスタＰ４１のしきい値電圧を同一に設定す
る（以下、しきい値電圧Ｖｔｈｐと記す）。さらに、そ
れぞれに同じゲートソース間電圧を与える（以下、ＶＧ
Ｓと記す）。この条件のもとで、ＰＭＯＳトランジスタ
Ｐ３１、およびＰＭＯＳトランジスタＰ４１を飽和領域
で動作させる。ＰＭＯＳトランジスタＰ４１を流れる電
流Ｉ４１、およびＰＭＯＳトランジスタＰ３１を流れる
電流Ｉ３１は、式（２７）〜（３０）を満たす。

【０１３５】 Ｉ４１≒１／２×Ｋ４１×β４１×（ＶＧＳ−Ｖｔｈｐ）² …（２７） Ｉ３１≒１／２×Ｋ３１×β３１×（ＶＧＳ−Ｖｔｈｐ）² …（２８） Ｋ４１＝Ｗ４１／Ｌ４１ …（２９） Ｋ３１＝Ｗ３１／Ｌ３１ …（３０） ここで、Ｗ４１、Ｌ４１は、それぞれＰＭＯＳトランジ
スタＰ４１のゲート幅、ゲート長を表わし、Ｗ３１、Ｌ
３１は、それぞれＰＭＯＳトランジスタＰ３１のゲート
幅、ゲート長を表わす。さらに、β４１は、ＰＭＯＳト
ランジスタＰ４１のゲイン定数を、β３１は、ＰＭＯＳ
トランジスタＰ３１のゲイン定数をそれぞれ表わす。

【０１３６】ゲート長Ｌ４１、Ｌ３１、およびゲイン定
数β４１、β３１を等しく設定すると、ＰＭＯＳトラン
ジスタＰ４１を流れる電流Ｉ４１、およびＰＭＯＳトラ
ンジスタＰ３１を流れる電流Ｉ３１は、以下の関係にな
る。

【０１３７】 Ｉ３１＝Ｉ４１×（Ｗ３１／Ｗ４１） …（３１） したがって、ＰＭＯＳトランジスタＰ３１から、ＮＭＯ
ＳトランジスタＴ２、トランジスタＴ０を流れる電流
は、ＰＭＯＳトランジスタＰ４１から、ＮＭＯＳトラン
ジスタＴ２１、トランジスタＴ１０を流れる電流の（Ｗ
３１／Ｗ４１）倍となる。

【０１３８】すなわち、このように構成することによ
り、負荷抵抗部３２に、トランジスタＴ１０を流れる電
流の（Ｗ３１／Ｗ４１）倍の電流供給能力を持たせるこ
とができる。

【０１３９】たとえば、ゲート幅Ｗ４１、Ｗ３１を等し
くした場合、ＰＭＯＳトランジスタＰ４１、ＮＭＯＳト
ランジスタＴ２１、およびトランジスタＴ１０を流れる
電流と、ＰＭＯＳトランジスタＰ３１、ＮＭＯＳトラン
ジスタＴ２、ＮＭＯＳトランジスタＴ１およびトランジ
スタＴ０を流れる電流とが等しくなる。

【０１４０】したがって、このように構成することによ
り、負荷抵抗部３２と、ビット線接地抵抗用のトランジ
スタＴ０との内部電源電圧ＶＣＣに対する依存性を合わ
せることができ、かつトランジスタＴ０の加工のばらつ
きを負荷電流に反映することができる。さらに、これに
より、電流比Ｊを一定に保つことができる。

【０１４１】なお、メモリセルＭ（例えば、メモリセル
Ｍ１１）から記憶情報”０”を読出す場合には、トラン
ジスタＴ０およびメモリセルＭ１１に流れる電流を供給
する必要があるため、ＰＭＯＳトランジスタＰ３１のサ
イズは、ＰＭＯＳトランジスタＰ４１のサイズの任意倍
として決定する。

【０１４２】この場合、たとえば，ＰＭＯＳトランジス
タＰ４１をｍ個（ｍ＞１）並列に接続することにより、
ｍ倍（ｍは整数）の電流供給が可能となる。すなわち、
センスアンプ８は、メモリアレイ２０１におけるトラン
ジスタＴ０で供給される電流のｍ倍の電流を負荷電流と
して供給する（ｍ倍の電流比Ｊ）ことができる。

【０１４３】また、電圧調整回路２０を削除して、ＮＭ
ＯＳトランジスタＴ２のゲート電極を、ノードＮ１３に
接続することによっても、同様の効果が得られる。この
場合、回路素子数を削減できる。

【０１４４】[ 実施の形態４]前述した半導体記憶装置
７のセンスアンプ８においては、負荷抵抗部に常時ｏｎ
状態のトランジスタを備えることにより安定した読出動
作を可能とし、さらにトランジスタのサイズを調整する
ことでｍ倍の電流比Ｊを実現した。

【０１４５】本発明の実施の形態４の半導体記憶装置
は、負荷抵抗部にさらにメモリセルを備えることによ
り、安定した読出動作を可能とする。

【０１４６】図６は、本発明の実施の形態４における半
導体記憶装置９の主要部の基本構成を示す回路図であ
る。図５に示す半導体記憶装置７と同じ構成要素には同
じ記号、符号を付し、その説明を省略する。

【０１４７】本発明の実施の形態４の半導体記憶装置９
は、メモリアレイ２０１、列選択回路２０２、および負
荷抵抗部３３を有するセンスアンプ１０を備える。

【０１４８】センスアンプ１０の負荷抵抗部３３の構成
について説明する。負荷抵抗部３３は、ＮＭＯＳトラン
ジスタＴ２１、Ｔ３１、ＰＭＯＳトランジスタＰ２１、
Ｐ３１、Ｐ４１、常時ｏｎ状態のトランジスタＴ１０、
およびメモリセルＸＭを備える。

【０１４９】ＮＭＯＳトランジスタＴ２１、Ｔ３１、Ｐ
ＭＯＳトランジスタＰ２１、Ｐ３１、Ｐ４１、およびト
ランジスタＴ１０の接続関係は、本発明の実施の形態３
の負荷抵抗部３２の構成で説明したとおりである。

【０１５０】負荷抵抗部３２においてはさらに、メモリ
セルＸＭを、ノードＮ１１と接地電位ＶＳＳとの間に接
続する。メモリセルＸＭの構成は、メモリアレイ２０１
に含まれるメモリセルＭと等しい。

【０１５１】このように構成することにより、センスア
ンプ１０においては、さらにメモリセルＭの加工のばら
つきを負荷電流に反映させることができ、かつ負荷抵抗
とメモリセルＭとの内部電源電圧ＶＣＣに対する依存性
を合わせることができる。したがって、電流比Ｊを一定
に保つことができる。

【０１５２】なお、メモリセルＸＭのしきい値電圧Ｖｔ
ｈ（ＸＭ）は、Ｖｔｈ（ＸＭ）＜内部電源電圧ＶＣＣを
満たすように設定する。たとえば、メモリセルＸＭに紫
外線照射をしておくことにより、上記の条件を満たすし
きい値電圧Ｖｔｈ（ＸＭ）に設定する。これにより、メ
モリセルＸＭは、内部電源電圧ＶＣＣをゲート電極に受
けてｏｎ状態を保持する。

【０１５３】なお、ＰＭＯＳトランジスタＰ４１が１つ
の場合について説明したが、これに限られるわけではな
く、ＰＭＯＳトランジスタＰ４１をｍ個並列に接続する
ことにより、ｍ倍（ｍは整数）の電流供給が可能とな
る。

【０１５４】[ 実施の形態５]前述した半導体記憶装置
９のセンスアンプ１０においては、負荷抵抗部にメモリ
セルを備えることにより安定した読出動作を可能とし
た。

【０１５５】本発明の実施の形態５の半導体記憶装置
は、負荷抵抗部に複数の常時ｏｎ状態のトランジスタを
備えることにより、安定した読出動作を可能とし、かつ
任意倍の電流比Ｊを実現する。

【０１５６】図７は、本発明の実施の形態５における半
導体記憶装置１１の主要部の基本構成を示す回路図であ
る。図５に示す半導体記憶装置９と同じ構成要素には同
じ記号、符号を付し、その説明を省略する。

【０１５７】本発明の実施の形態５の半導体記憶装置１
１は、メモリアレイ２０１、列選択回路２０２、および
負荷抵抗部３４を有するセンスアンプ１２を備える。

【０１５８】センスアンプ１２の負荷抵抗部３４の構成
について説明する。負荷抵抗部３４は、ＮＭＯＳトラン
ジスタＴ２１、Ｔ３１、ＰＭＯＳトランジスタＰ２１、
Ｐ３１、Ｐ４１、および常時ｏｎ状態のトランジスタＴ
２０（Ｔ２０. １, Ｔ２０.２、…、Ｔ２０. ｍ）を備
える。

【０１５９】ＮＭＯＳトランジスタＴ２１、Ｔ３１、お
よびＰＭＯＳトランジスタＰ２１、Ｐ３１、Ｐ４１の接
続関係は、本発明の実施の形態３の負荷抵抗部３２の構
成で説明したとおりである。

【０１６０】負荷抵抗部３４においてはさらに、ｍ個の
常時ｏｎ状態のトランジスタＴ２０. １, Ｔ２０. ２、
…、Ｔ２０. ｍを、ノードＮ１１と接地電位ＶＳＳとの
間に並列に接続する。

【０１６１】これにより、センスアンプ１２における負
荷電流は、常時ｏｎ状態のトランジスタＴ０を流れる電
流のｍ倍となり、電流比Ｊがｍ倍になる。

【０１６２】なお、ＰＭＯＳトランジスタＰ３１のゲー
ト幅Ｗ１と、ＰＭＯＳトランジスタＰ４１のゲート幅Ｗ
２との比（Ｗ１／Ｗ２）を変えて設定することにより、
センスアンプ１２における負荷電流をトランジスタＴ０
を流れる電流の分数倍とすることができる。

【０１６３】この場合には、トランジスタの加工のばら
つきにより影響を抑えることができるゲート幅Ｗ１、Ｗ
２を選択する。具体例としては、トランジスタＴ０のゲ
ート幅Ｗ０を２μｍとした場合、ＰＭＯＳトランジスタ
Ｐ３１のゲート幅Ｗ１およびＰＭＯＳトランジスタＰ４
１のゲート幅Ｗ２を、トランジスタＴ０のゲート幅Ｗ０
の約５〜１０倍とするのが望ましい。

【０１６４】このように構成することにより、ビット線
接地抵抗用のトランジスタＴ０の加工のばらつきを負荷
電流に反映させることができ、かつ負荷抵抗とトランジ
スタＴ０との内部電源電圧ＶＣＣに対する依存性を合わ
せることができる。したがって、電流比Ｊを一定に保つ
ことが可能となる。

【０１６５】また、負荷抵抗の電流供給能力を、常時ｏ
ｎ状態のトランジスタの任意倍とすることができる。

【０１６６】[ 実施の形態６]前述した半導体記憶装置
１１のセンスアンプ１２においては、負荷抵抗部に複数
の常時ｏｎ状態のトランジスタを備えることにより安定
した読出動作を可能とし、またトランジスタのサイズを
変えることとあわせて、任意倍の電流比Ｊを実現した。

【０１６７】本発明の実施の形態６の半導体記憶装置
は、負荷抵抗部に常時ｏｎ状態のトランジスタ、および
メモリセルを備えることにより、安定した読出動作を可
能とし、かつ任意倍の電流比Ｊを実現する。

【０１６８】図８は、本発明の実施の形態６における半
導体記憶装置１３の主要部の基本構成を示す回路図であ
る。図６、７に示す半導体記憶装置９、１１と同じ構成
要素には同じ記号、符号を付し、その説明を省略する。

【０１６９】本発明の実施の形態６の半導体記憶装置１
３は、メモリアレイ２０１、列選択回路２０２、および
負荷抵抗部３５を有するセンスアンプ１４を備える。

【０１７０】センスアンプ１４の負荷抵抗部３５の構成
について説明する。負荷抵抗部３５は、ＮＭＯＳトラン
ジスタＴ２１、Ｔ３１、ＰＭＯＳトランジスタＰ２１、
常時ｏｎ状態のトランジスタＴ１０、およびメモリセル
ＸＭを備える。

【０１７１】ＮＭＯＳトランジスタＴ２１、Ｔ３１、Ｐ
ＭＯＳトランジスタＰ２１、トランジスタＴ１０、およ
びメモリセルＸＭの接続関係は、本発明の実施の形態４
の負荷抵抗部３３の構成で説明したとおりである。

【０１７２】負荷抵抗部３５はさらに、電流ミラー部と
して、ＰＭＯＳトランジスタＰ５１、Ｐ６１を備える。

【０１７３】ＰＭＯＳトランジスタＰ５１は、ノードＮ
１４と内部電源電圧ＶＣＣとの間に接続される。ＰＭＯ
ＳトランジスタＰ６１は、ノードＳＮと内部電源電圧Ｖ
ＣＣとの間に接続される。ＰＭＯＳトランジスタＰ５１
のゲート電極と、ＰＭＯＳトランジスタＰ６１のゲート
電極とは、ノードＮ１４に接続される。

【０１７４】ＰＭＯＳトランジスタＰ５１のゲート幅Ｗ
３と、ＰＭＯＳトランジスタＰ６１のゲート幅Ｗ４とは
異なる。

【０１７５】このように構成することにより、負荷抵抗
部３５と、ビット線接地抵抗用のトランジスタＴ０およ
びメモリセルＭとの内部電源電圧ＶＣＣに対する依存性
を合わせることができ、かつトランジスタＴ０、メモリ
セルＭの加工のばらつきを負荷電流に反映することがで
きる。したがって、電流比Ｊを一定に保つことができ
る。

【０１７６】また、電流比Ｊを任意倍とすることができ
る。

【０１７７】

【発明の効果】以上のように、請求項１〜請求項２に係
る半導体記憶装置によれば、電流センス型センスアンプ
において、負荷抵抗とビット線接地抵抗用のトランジス
タとを、ともに動作特性が等しいデプレッション型ＮＭ
ＯＳトランジスタで構成することにより、内部電源電圧
の変動に対して、安定した読出動作を可能とすることが
できる。

【０１７８】さらに請求項１、請求項３に係る半導体記
憶装置によれば、電流センス型センスアンプにおいて、
ビット線接地抵抗用のトランジスタをデプレッション型
ＮＭＯＳトランジスタで構成し、負荷抵抗を複数のグル
ープ化されたデプレッション型ＮＭＯＳトランジスタで
構成することにより、安定した読出動作に加えて、任意
倍の電流比を実現することが可能となる。

【０１７９】また、請求項４に係る半導体記憶装置によ
れば、電流センス型センスアンプにおいて、負荷抵抗と
して、ビット線接地抵抗用のトランジスタと同等のトラ
ンジスタを備えることにより、内部電源電圧の変動に対
して、安定した読出動作を可能とすることができる。

【０１８０】また、請求項４〜請求項５に係る半導体記
憶装置によれば、電流センス型センスアンプにおいて、
負荷抵抗として、ビット線接地抵抗用のトランジスタと
同等のトランジスタ、およびメモリアレイにおけるメモ
リセルと同等のメモリセルを備えることにより、内部電
源電圧の変動、およびトランジスタの加工のばらつきに
対して、安定した読出動作を可能とすることができる。

【０１８１】また、請求項４、請求項６に係る半導体記
憶装置によれば、電流センス型センスアンプにおいて、
負荷抵抗として、ビット線接地抵抗用のトランジスタと
同等のトランジスタを複数備えることにより、内部電源
電圧の変動、およびトランジスタの加工のばらつきに対
して、安定した読出動作を可能とすることができ、かつ
任意倍の電流比を実現することが可能となる。

【０１８２】また、請求項７に係る半導体記憶装置によ
れば、電流センス型センスアンプにおいて、電流ミラー
部を構成するトランジスタの個数を調整することによ
り、任意倍の電流比を実現することが可能となる。

【０１８３】また、請求項８に係る半導体記憶装置によ
れば、電流センス型センスアンプにおいて、電流ミラー
部を構成するトランジスタのサイズを調整することによ
り、任意倍の電流比を実現することが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体記憶装
置１の主要部の基本構成を示す回路図である。

【図２】 本発明の実施の形態１の電圧発生回路３の基
本構成を示す回路図である。

【図３】 本発明の実施の形態１のセンスアンプ２の動
作説明をするための各種信号のタイミングチャートであ
る。

【図４】 本発明の実施の形態２における半導体記憶装
置５の主要部の基本構成を示す回路図である。

【図５】 本発明の実施の形態３における半導体記憶装
置７の主要部の基本構成を示す回路図である。

【図６】 本発明の実施の形態４における半導体記憶装
置９の主要部の基本構成を示す回路図である。

【図７】 本発明の実施の形態５における半導体記憶装
置１１の主要部の基本構成を示す回路図である。

【図８】 本発明の実施の形態６における半導体記憶装
置１３の主要部の基本構成を示す回路図である。

【図９】 従来の半導体記憶装置２００の基本構成を示
すブロック図である。

【図１０】 従来の半導体記憶装置２００のメモリアレ
イ２０１、および列選択回路２０２の基本構成を示す回
路図である。

【図１１】 従来の半導体記憶装置２００におけるメモ
リセルＭの構成を概略的に示す断面図である。

【図１２】 従来の半導体記憶装置２００におけるメモ
リセルＭのより詳細な接続関係を説明するための図であ
る。

【図１３】 従来の半導体記憶装置２００におけるＡＴ
Ｄ回路２０７の基本構成を示す回路図である。

【図１４】 従来の半導体記憶装置２００におけるＡＴ
Ｄ回路２０７の動作を説明するための各種信号のタイミ
ングチャートである。

【図１５】 従来の半導体記憶装置２００におけるセン
スアンプ２０３の基本構成を示す回路図である。

【図１６】 従来の半導体記憶装置２００におけるセン
スアンプ２０３の動作を説明するための各種信号のタイ
ミングチャートである。

【符号の説明】

２, ６, ８, １０, １２, １４ センスアンプ、３ 電
圧供給回路、３０, ３１, ３２, ３３, ３４ 負荷抵抗
部、１, ５, ７, ９, １１, １３ 半導体記憶装置、２
０ 電圧調整回路、４, ２０１ メモリアレイ、２０２
列選択回路、２０４ 行選択回路、２０５ 出力バッ
ファ、２０６ 列デコーダ、２０７ ＡＴＤ回路、２０
８ アドレスバッファ、２０９ パルス検知回路、Ｍ,
ＸＭ メモリセル、Ｔ１，Ｔ１３, Ｔ６, Ｔ７, Ｔ２
１, Ｔ３１ Ｎチャンネル型ＭＯＳトランジスタ、Ｐ１
〜Ｐ７, Ｐ２１, Ｐ３１, Ｐ４１ Ｐチャンネル型ＭＯ
Ｓトランジスタ、Ｔ０, Ｄ３, Ｔ１０, Ｔ２０ トラン
ジスタ、Ｄ１〜Ｄ７ デプレッション型ＮＭＯＳトラン
ジスタ, ＢＬ ビット線、ＷＬ ワード線、ＡＮＤ１Ａ
ＮＤ回路、Ｉ１〜Ｉ３ インバータ回路、ＮＯＲ１〜Ｎ
ＯＲ３ ＮＯＲ回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数の行方向および複数の列方向にマト
   リックス状に配列された複数のメモリセルと、 列方向にそれぞれ位置する複数の前記メモリセルをそれ
   ぞれ接続する複数のビット線と、 前記複数のビット線のそれぞれに接続され、対応する前
   記ビット線を接地電位とするビット線接地抵抗と、 前記複数のビット線のうち、いずれか１つを選択する列
   選択回路と、 負荷抵抗と、前記負荷抵抗と前記列選択回路の出力ノー
   ドとの間に接続される第１のＮＭＯＳトランジスタと、
   前記列選択回路の出力ノードの電位を反転して、前記第
   １のＮＭＯＳトランジスタの導通／非導通を調整する調
   整回路と、前記負荷抵抗と前記第１のＮＭＯＳトランジ
   スタとの接続ノードにおける電圧を反転して外部に出力
   するインバータ回路と、前記選択されたビット線電圧に
   基づき、前記負荷抵抗に電圧を供給する電圧供給手段と
   を含むセンスアンプ手段とを備え、 前記センスアンプ手段の負荷抵抗は、 デプレッション型のＮＭＯＳトランジスタを含み、 前記ビット線接地抵抗は、 デプレッション型のＮＭＯＳトランジスタで構成され、 前記負荷抵抗を構成するデプレッション型のＮＭＯＳト
   ランジスタと、前記接地抵抗を構成するデプレッション
   型のＮＭＯＳトランジスタとは、動作特性が等しい、半
   導体記憶装置。
2. 【請求項２】 前記負荷抵抗に含まれるデプレッション
   型のＮＭＯＳトランジスタとは、 第１のデプレッション型のＮＭＯＳトランジスタと、 一方の導通端子が、前記第１のデプレッション型のＮＭ
   ＯＳトランジスタの一方の導通端子に接続され、他方の
   導通端子が前記接続ノードに接続される第２のデプレッ
   ション型のＮＭＯＳトランジスタとであって、 前記第１のデプレッション型のＮＭＯＳトランジスタお
   よび前記第２のデプレッション型のＮＭＯＳトランジス
   タは、ともに前記ビット線接地抵抗を構成するデプレッ
   ション型のＮＭＯＳトランジスタとサイズおよびしきい
   値電圧が等しく、 前記電圧供給手段は、前記第１のデプレッション型のＮ
   ＭＯＳトランジスタの他方の導通端子に、前記選択され
   たビット線の電圧の３倍の電圧を供給する、請求項１記
   載の半導体記憶装置。
3. 【請求項３】 前記負荷抵抗に含まれるデプレッション
   型のＮＭＯＳトランジスタとは、 複数のグループに分割された、複数のデプレッション型
   のＮＭＯＳトランジスタであって、 前記複数のグループのそれぞれは、 第３のデプレッション型のＮＭＯＳトランジスタと、 一方の導通端子が、前記第３のデプレッション型のＮＭ
   ＯＳトランジスタの一方の導通端子に接続され、他方の
   導通端子が前記接続ノードに接続される第４のデプレッ
   ション型のＮＭＯＳトランジスタとを含み、 前記第３のデプレッション型のＮＭＯＳトランジスタお
   よび前記第４のデプレッション型のＮＭＯＳトランジス
   タは、ともに前記ビット線接地抵抗を構成するデプレッ
   ション型のＮＭＯＳトランジスタとサイズおよびしきい
   値電圧が等しく、 前記電圧供給手段は、前記複数のグループのそれぞれに
   おける前記第３のデプレッション型のＮＭＯＳトランジ
   スタの他方の導通端子に、前記選択されたビット線の電
   圧の３倍の電圧を供給する、請求項１記載の半導体記憶
   装置。
4. 【請求項４】 複数の行方向および複数の列方向にマト
   リックス状に配列された複数のメモリセルと、 列方向にそれぞれ位置する複数の前記メモリセルをそれ
   ぞれ接続する複数のビット線と、 前記複数のビット線のそれぞれに接続され、対応する前
   記ビット線を接地電位とするビット線接地抵抗用のトラ
   ンジスタと、 前記複数のビット線のうち、いずれか１つを選択する列
   選択回路と、 負荷抵抗手段と、前記負荷抵抗と前記列選択回路の出力
   ノードとの間に接続される第１のＮＭＯＳトランジスタ
   と、前記列選択回路の出力ノードの電位を受けて、前記
   第１のＮＭＯＳトランジスタの導通／非導通を調整する
   調整手段と、前記負荷抵抗手段と前記第１のＮＭＯＳト
   ランジスタとの接続ノードにおける電圧を反転して外部
   に出力するインバータ回路とを含むセンスアンプ手段と
   を備え、 前記調整手段は、 ゲート電極が前記列選択回路の出力ノードに接続され、
   一方の導通端子が接地電位と接続され、かつ他方の導通
   端子が前記第１のＮＭＯＳトランジスタのゲート電極と
   接続される第２のＮＭＯＳトランジスタと、 前記第２のＮＭＯＳトランジスタの前記他方の導通端子
   と内部電源電圧との間に接続され、かつゲート電極が接
   地電位と接続される第１のＰＭＯＳトランジスタとを含
   み、 前記負荷抵抗手段は、 ゲート電極が内部電源電圧に接続され、かつ一方の導通
   端子が接地電位と接続され、さらにサイズが前記ビット
   線接地抵抗用のトランジスタと等しい接地抵抗用のトラ
   ンジスタと、 ゲート電極が前記接地抵抗用のトランジスタの他方の導
   通端子と接続され、かつ一方の導通端子が接地電位と接
   続され、さらにサイズとしきい値電圧とが前記第２のＮ
   ＭＯＳトランジスタと等しい第３のＮＭＯＳトランジス
   タと、 前記第３のＮＭＯＳトランジスタの他方の導通端子と内
   部電源電圧との間に接続され、かつゲート電極が接地電
   位と接続され、さらにサイズとしきい値電圧とが前記第
   １のＰＭＯＳトランジスタと等しい第２のＰＭＯＳトラ
   ンジスタと、 ゲート電極が前記第３のＮＭＯＳトランジスタの前記他
   方の導通端子と接続され、かつ一方の導通端子が前記接
   地抵抗用のトランジスタの他方の導通端子と接続され、
   さらにサイズとしきい値電圧とが前記第１のＮＭＯＳト
   ランジスタと等しい第４のＮＭＯＳトランジスタと、 一方の導通端子が内部電源電圧と接続され、かつ他方の
   導通端子とゲート電極とが前記第４のＮＭＯＳトランジ
   スタの他方の導通端子と接続される第３のＰＭＯＳトラ
   ンジスタと、 ゲート電極が前記第３のＰＭＯＳトランジスタの前記他
   方の導通端子と接続され、かつ内部電源電圧と前記接続
   ノードとの間に接続される第４のＰＭＯＳトランジスタ
   とを含む、半導体記憶装置。
5. 【請求項５】 前記メモリセルは、トランジスタから構
   成され、 さらに、前記負荷抵抗手段は、 前記メモリセルを構成する前記トランジスタと同等のト
   ランジスタを含み、 前記メモリセルを構成する前記トランジスタと同等のト
   ランジスタは、前記接地抵抗用のトランジスタの前記他
   方の導通端子と接地電位との間に接続される、請求項４
   記載の半導体記憶装置。
6. 【請求項６】 前記負荷抵抗手段に含まれる前記接地抵
   抗用のトランジスタは、複数個あって、 前記複数の接地抵抗用のトランジスタは、それぞれが並
   列に接続される、請求項４記載の半導体記憶装置。
7. 【請求項７】 前記第３のＰＭＯＳトランジスタは、そ
   れぞれ並列に接続される複数個のＰＭＯＳトランジスタ
   から構成される、請求項４、請求項５、または請求項６
   記載の半導体記憶装置。
8. 【請求項８】 前記第３のＰＭＯＳトランジスタと、前
   記第４のＰＭＯＳトランジスタとは、互いにサイズが異
   なる、請求項４、請求項５、または請求項６記載の半導
   体記憶装置。