JPH1125685A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH1125685A JPH1125685A JP17837697A JP17837697A JPH1125685A JP H1125685 A JPH1125685 A JP H1125685A JP 17837697 A JP17837697 A JP 17837697A JP 17837697 A JP17837697 A JP 17837697A JP H1125685 A JPH1125685 A JP H1125685A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- nmos transistor
- voltage
- bit line
- depletion type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 内部電源電圧の変動やトランジスタの加工の
ばらつきによる影響を抑えて、安定した読出動作を行な
える半導体記憶装置を提供する。 【解決手段】 メモリアレイ201のビット線接地抵抗
をデプレッション型のNMOSトランジスタD3で構成
する。電流センス型のセンスアンプ2における負荷抵抗
部30を、デプレッション型のNMOSトランジスタD
1、D2で構成する。デプレッション型のNMOSトラ
ンジスタD1、D2のそれぞれのサイズおよびしきい値
電圧は、デプレッション型のNMOSトランジスタD3
のサイズおよびしきい値電圧と等しい。電圧供給回路3
は、負荷抵抗部30に、ビット線電圧VBLの3倍の電
圧VLを供給する。これにより、ビット線接地抵抗と負
荷抵抗部の動作特性を共通化することができ、安定した
読出動作を実現する。
ばらつきによる影響を抑えて、安定した読出動作を行な
える半導体記憶装置を提供する。 【解決手段】 メモリアレイ201のビット線接地抵抗
をデプレッション型のNMOSトランジスタD3で構成
する。電流センス型のセンスアンプ2における負荷抵抗
部30を、デプレッション型のNMOSトランジスタD
1、D2で構成する。デプレッション型のNMOSトラ
ンジスタD1、D2のそれぞれのサイズおよびしきい値
電圧は、デプレッション型のNMOSトランジスタD3
のサイズおよびしきい値電圧と等しい。電圧供給回路3
は、負荷抵抗部30に、ビット線電圧VBLの3倍の電
圧VLを供給する。これにより、ビット線接地抵抗と負
荷抵抗部の動作特性を共通化することができ、安定した
読出動作を実現する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、電流センス型センスアンプを備える半導体
記憶装置に関するものである。
関し、特に、電流センス型センスアンプを備える半導体
記憶装置に関するものである。
【0002】
【従来の技術】従来の半導体記憶装置における記憶情報
の読出動作について説明する。
の読出動作について説明する。
【0003】図9は、従来の半導体記憶装置200の基
本構成を示すブロック図である。図9を参照して、半導
体記憶装置200は、メモリアレイ201、列選択回路
202、センスアンプ203、行選択回路204、出力
バッファ205、列デコーダ206、アドレスバッファ
208、およびATD回路207を含む。
本構成を示すブロック図である。図9を参照して、半導
体記憶装置200は、メモリアレイ201、列選択回路
202、センスアンプ203、行選択回路204、出力
バッファ205、列デコーダ206、アドレスバッファ
208、およびATD回路207を含む。
【0004】メモリアレイ201は、複数の行方向およ
び複数の列方向にマトリックス状に配列された、図示し
ない複数のメモリセルを含む。
び複数の列方向にマトリックス状に配列された、図示し
ない複数のメモリセルを含む。
【0005】アドレスバッファ208は、外部アドレス
信号ADDを受けて、内部アドレス信号/ADD(より
詳しくは、内部行アドレス信号RAi(i=1, 2,
…)、および内部列アドレス信号CAi(i=1, 2,
…))を出力する。
信号ADDを受けて、内部アドレス信号/ADD(より
詳しくは、内部行アドレス信号RAi(i=1, 2,
…)、および内部列アドレス信号CAi(i=1, 2,
…))を出力する。
【0006】行選択回路204は、アドレスバッファ2
08から内部行アドレス信号RAiを受けて、行選択信
号Xi(i=1,2,…)を生成する。行選択信号Xi
(i=1,2,…)は、メモリアレイ201における1
つの行を選択状態にする。
08から内部行アドレス信号RAiを受けて、行選択信
号Xi(i=1,2,…)を生成する。行選択信号Xi
(i=1,2,…)は、メモリアレイ201における1
つの行を選択状態にする。
【0007】列デコーダ206は、アドレスバッファ2
08から内部列アドレス信号CAiを受けて、列選択信
号Yi(i=1,2,…)を出力する。
08から内部列アドレス信号CAiを受けて、列選択信
号Yi(i=1,2,…)を出力する。
【0008】列選択回路202は、列デコーダ206か
ら列選択信号Yiを受けて、メモリアレイ201におけ
る1つの列を選択状態にする。
ら列選択信号Yiを受けて、メモリアレイ201におけ
る1つの列を選択状態にする。
【0009】センスアンプ203は、列選択回路202
の出力を増幅して出力(以下、出力信号/RDと称す)
する。
の出力を増幅して出力(以下、出力信号/RDと称す)
する。
【0010】出力バッファ205は、センスアンプ20
3から出力信号/RDを受けて、チップの外部に出力す
る。
3から出力信号/RDを受けて、チップの外部に出力す
る。
【0011】ATD回路207は、アドレスバッファ2
08から内部列アドレス信号CAiを受けて、列系回路
の動作タイミングを決定する。
08から内部列アドレス信号CAiを受けて、列系回路
の動作タイミングを決定する。
【0012】次に、従来の半導体記憶装置200の各構
成回路について説明する。なお、以下の説明において
は、簡単のため、Nチャンネル型MOSトランジスタ
を、NMOSトランジスタと、Pチャンネル型MOSト
ランジスタを、PMOSトランジスタと称す。
成回路について説明する。なお、以下の説明において
は、簡単のため、Nチャンネル型MOSトランジスタ
を、NMOSトランジスタと、Pチャンネル型MOSト
ランジスタを、PMOSトランジスタと称す。
【0013】図10は、従来の半導体記憶装置200の
メモリアレイ201、および列選択回路202の基本構
成を示す回路図である。
メモリアレイ201、および列選択回路202の基本構
成を示す回路図である。
【0014】図10を参照して、メモリアレイ201の
構成および動作について説明する。メモリアレイ201
は、マトリックス状に配列された複数のメモリセルM
(M11,M12,…,M21,M22,…)を含む。
行方向に並ぶ複数のメモリセルMは、それぞれ対応する
ワード線WLi(i=1,2,…)に接続されている。
さらに列方向に並ぶ複数のメモリセルMは、それぞれ対
応するビット線BLi(i=1,2,…)に接続されて
いる。ワード線WLiは、対応する行選択信号Xiを受
けて選択状態になる。
構成および動作について説明する。メモリアレイ201
は、マトリックス状に配列された複数のメモリセルM
(M11,M12,…,M21,M22,…)を含む。
行方向に並ぶ複数のメモリセルMは、それぞれ対応する
ワード線WLi(i=1,2,…)に接続されている。
さらに列方向に並ぶ複数のメモリセルMは、それぞれ対
応するビット線BLi(i=1,2,…)に接続されて
いる。ワード線WLiは、対応する行選択信号Xiを受
けて選択状態になる。
【0015】図11は、従来のメモリセルMの構成を概
略的に示す断面図である。図11を参照して、メモリセ
ルMは、フローティングゲート電極層51、コントロー
ルゲート電極層53、層間絶縁膜54、絶縁膜55、ド
レイン領域56、ソース領域57およびP型シリコン基
板50から形成される。
略的に示す断面図である。図11を参照して、メモリセ
ルMは、フローティングゲート電極層51、コントロー
ルゲート電極層53、層間絶縁膜54、絶縁膜55、ド
レイン領域56、ソース領域57およびP型シリコン基
板50から形成される。
【0016】ドレイン領域56およびソース領域57
は、P型シリコン基板50の主表面上に所定の間隔を経
て形成される。フローティングゲート電極層51は、ド
レイン領域56からソース領域57に至る領域の上に絶
縁膜55を介在して形成される。コントロールゲート電
極層53は、フローティングゲート電極層51上に層間
絶縁膜54を介在して形成される。コントロールゲート
電極層53は、対応するワード線WLiと接続される。
またドレイン領域56は、対応するビット線BLiと接
続される。
は、P型シリコン基板50の主表面上に所定の間隔を経
て形成される。フローティングゲート電極層51は、ド
レイン領域56からソース領域57に至る領域の上に絶
縁膜55を介在して形成される。コントロールゲート電
極層53は、フローティングゲート電極層51上に層間
絶縁膜54を介在して形成される。コントロールゲート
電極層53は、対応するワード線WLiと接続される。
またドレイン領域56は、対応するビット線BLiと接
続される。
【0017】次にメモリセルMの動作について簡単に説
明する。メモリセルMは、図11に示すフローティング
ゲート電極層51の帯電状態によって情報を記憶する。
ソース領域57を接地して、コントロールゲート電極層
53に内部電源電圧VCCを与える(選択状態)。フロ
ーティングゲート電極層51が負に帯電している場合に
は、しきい値電圧が高いため、ビット線BLiからグラ
ンド方向に電流が流れない(メモリセルMは、off状
態にある)。この状態を、”1”が記憶されている状態
と称す。
明する。メモリセルMは、図11に示すフローティング
ゲート電極層51の帯電状態によって情報を記憶する。
ソース領域57を接地して、コントロールゲート電極層
53に内部電源電圧VCCを与える(選択状態)。フロ
ーティングゲート電極層51が負に帯電している場合に
は、しきい値電圧が高いため、ビット線BLiからグラ
ンド方向に電流が流れない(メモリセルMは、off状
態にある)。この状態を、”1”が記憶されている状態
と称す。
【0018】一方、フローティングゲート電極層51
が、正に帯電している場合には、しきい値電圧が低くな
るため、ビット線BLiからグランド方向に電流が流れ
る(メモリセルMは、on状態になる)。この状態
を、”0”が記憶されている状態と称す。
が、正に帯電している場合には、しきい値電圧が低くな
るため、ビット線BLiからグランド方向に電流が流れ
る(メモリセルMは、on状態になる)。この状態
を、”0”が記憶されている状態と称す。
【0019】すなわち、ワード線WLiに内部電源電圧
VCCを印加(選択)した場合、接続されるメモリセル
Mの記憶情報が”1”であれば、対応するビット線BL
iのビット線電圧VBLは、Hレベルになる。一方、記
憶情報が”0”であれば、対応するビット線BLiのビ
ット線電圧VBLは、Lレベルになる図10を参照し
て、メモリアレイ201はさらに、複数のビット線接地
抵抗用のトランジスタT0を備える。ビット線接地抵抗
用のトランジスタT0は、各ビット線BLiの末端部分
に接続されている。トランジスタT0は、エンハンスメ
ント型のNMOSトランジスタである。トランジスタT
0は、他方の導通端子が接地電位と接続され、そのゲー
ト電極は内部電源電圧VCCと接続され、常時on状態
にある。
VCCを印加(選択)した場合、接続されるメモリセル
Mの記憶情報が”1”であれば、対応するビット線BL
iのビット線電圧VBLは、Hレベルになる。一方、記
憶情報が”0”であれば、対応するビット線BLiのビ
ット線電圧VBLは、Lレベルになる図10を参照し
て、メモリアレイ201はさらに、複数のビット線接地
抵抗用のトランジスタT0を備える。ビット線接地抵抗
用のトランジスタT0は、各ビット線BLiの末端部分
に接続されている。トランジスタT0は、エンハンスメ
ント型のNMOSトランジスタである。トランジスタT
0は、他方の導通端子が接地電位と接続され、そのゲー
ト電極は内部電源電圧VCCと接続され、常時on状態
にある。
【0020】トランジスタT0について説明する。参考
のため、図12に、従来のメモリセルMのより詳細な接
続関係を示す。図12を参照して、ワード線WL1に接
続されるメモリセルM11,M21を具体例として説明
する。
のため、図12に、従来のメモリセルMのより詳細な接
続関係を示す。図12を参照して、ワード線WL1に接
続されるメモリセルM11,M21を具体例として説明
する。
【0021】メモリセルM11,M21は、それぞれの
ソース部をNMOSトランジスタT50を介して接地す
るように構成されている。このため、ソース部に寄生抵
抗R1、R2が存在する。したがって、メモリセルM1
1から、記憶情報である”0”を読出す場合、メモリセ
ルM11を流れる電流により、ノードN201(メモリ
セルM11のソース部に当たる)の電位が上昇する。こ
れにより、続いてメモリセルM21から記憶情報”0”
を読出す場合に、メモリセルM21が十分on状態にな
らない場合がある。
ソース部をNMOSトランジスタT50を介して接地す
るように構成されている。このため、ソース部に寄生抵
抗R1、R2が存在する。したがって、メモリセルM1
1から、記憶情報である”0”を読出す場合、メモリセ
ルM11を流れる電流により、ノードN201(メモリ
セルM11のソース部に当たる)の電位が上昇する。こ
れにより、続いてメモリセルM21から記憶情報”0”
を読出す場合に、メモリセルM21が十分on状態にな
らない場合がある。
【0022】そこで、各ビット線の末端部分には、常に
ビット線BLiを接地電位とするトランジスタT0を接
続することによって、ビット線BLiの放電を補助して
いる。
ビット線BLiを接地電位とするトランジスタT0を接
続することによって、ビット線BLiの放電を補助して
いる。
【0023】次に、図10を参照して、列選択回路20
2の構成および動作について説明する。列選択回路20
2は、複数のNMOSトランジスタT1(T1. 1,T
1.2,…)から構成される。NMOSトランジスタT
1(T1. 1,T1. 2,…)は、それぞれビット線B
Liに対応して設けられる。
2の構成および動作について説明する。列選択回路20
2は、複数のNMOSトランジスタT1(T1. 1,T
1.2,…)から構成される。NMOSトランジスタT
1(T1. 1,T1. 2,…)は、それぞれビット線B
Liに対応して設けられる。
【0024】NMOSトランジスタT1(T1. 1,T
1. 2,…)のそれぞれの一方の導通端子は、対応する
ビット線BLiと接続され、それぞれの他方の導通端子
は列選択回路202の出力ノードであるノードN1に接
続されている。さらに、それぞれのゲート電極は、対応
する行選択信号Yiを受ける。
1. 2,…)のそれぞれの一方の導通端子は、対応する
ビット線BLiと接続され、それぞれの他方の導通端子
は列選択回路202の出力ノードであるノードN1に接
続されている。さらに、それぞれのゲート電極は、対応
する行選択信号Yiを受ける。
【0025】列選択回路202は、列選択信号Yiに従
って、1本のビット線BLiを選択状態にする。これに
より、選択されたビット線BLiとノードN1とが接続
状態になる。
って、1本のビット線BLiを選択状態にする。これに
より、選択されたビット線BLiとノードN1とが接続
状態になる。
【0026】次に図9に示すATD回路207について
説明する。ATD回路207は、内部列アドレス信号C
Aiの変化を検知して、列系回路の動作を制御する/A
TDパルス信号を出力する。
説明する。ATD回路207は、内部列アドレス信号C
Aiの変化を検知して、列系回路の動作を制御する/A
TDパルス信号を出力する。
【0027】図13は、ATD回路207の基本構成を
示す回路図である。図13を参照して、ATD回路は、
複数のパルス検知回路209(209.1、209.
2、…)と、NOR回路NOR3とを含む。
示す回路図である。図13を参照して、ATD回路は、
複数のパルス検知回路209(209.1、209.
2、…)と、NOR回路NOR3とを含む。
【0028】パルス検知回路209(209. 1、20
9. 2、…)は、それぞれ内部列アドレス信号CAi
(i=1,2,…)に対応して設けられる。
9. 2、…)は、それぞれ内部列アドレス信号CAi
(i=1,2,…)に対応して設けられる。
【0029】具体的に、パルス検知回路209. 1につ
いて説明する。パルス検知回路209.1は、インバー
タ回路I2、インバータ回路I3(I3. 1,I3.
2,…,I3. n)から形成される遅延回路、NOR回
路NOR1、NOR2、およびAND回路AND1を含
む。インバータ回路I2は、アドレスバッファ208か
ら内部列アドレス信号CA1を受けて、反転して出力す
る。インバータ回路I3(I3. 1,I3. 2,…,I
3. n)は、インバータ回路I2の出力を遅延する。N
OR回路NOR1は、インバータ回路I2の出力および
インバータ回路I3.nの出力を入力に受ける。AND
回路AND1は、インバータ回路I2の出力およびイン
バータ回路I3.nの出力を入力に受ける。NOR回路
NOR2は、NOR回路NOR1の出力およびAND回
路AND1の出力を入力に受け、信号LATD1を出力
する。
いて説明する。パルス検知回路209.1は、インバー
タ回路I2、インバータ回路I3(I3. 1,I3.
2,…,I3. n)から形成される遅延回路、NOR回
路NOR1、NOR2、およびAND回路AND1を含
む。インバータ回路I2は、アドレスバッファ208か
ら内部列アドレス信号CA1を受けて、反転して出力す
る。インバータ回路I3(I3. 1,I3. 2,…,I
3. n)は、インバータ回路I2の出力を遅延する。N
OR回路NOR1は、インバータ回路I2の出力および
インバータ回路I3.nの出力を入力に受ける。AND
回路AND1は、インバータ回路I2の出力およびイン
バータ回路I3.nの出力を入力に受ける。NOR回路
NOR2は、NOR回路NOR1の出力およびAND回
路AND1の出力を入力に受け、信号LATD1を出力
する。
【0030】NOR回路NOR3は、パルス検知回路2
09(209. 1、209. 2、…)から出力される信
号LATDi(i=1,2,…)を入力に受け、/AT
Dパルス信号を出力する。
09(209. 1、209. 2、…)から出力される信
号LATDi(i=1,2,…)を入力に受け、/AT
Dパルス信号を出力する。
【0031】次にATD回路207の動作について説明
する。図14は、ATD回路の動作を説明するための各
種信号のタイミングチャートである。図14を参照し
て、外部アドレス信号ADDを受ける(時刻t1)と、
図9に示すアドレスバッファ208から内部アドレス信
号/ADDが発生する。ここで、内部列アドレス信号C
A1がLレベルに立下がったとする。(時刻t2)。
する。図14は、ATD回路の動作を説明するための各
種信号のタイミングチャートである。図14を参照し
て、外部アドレス信号ADDを受ける(時刻t1)と、
図9に示すアドレスバッファ208から内部アドレス信
号/ADDが発生する。ここで、内部列アドレス信号C
A1がLレベルに立下がったとする。(時刻t2)。
【0032】これを受けて、パルス検知回路209. 1
におけるインバータ回路I2の出力ノードがHレベルに
立上がる(時刻t3)。これにより、AND回路AND
1の出力がHレベルに立上がり、信号LATD1がHレ
ベルに立上がる。この結果、NOR回路NOR3から、
Lレベルの/ATDパルス信号が発生する。
におけるインバータ回路I2の出力ノードがHレベルに
立上がる(時刻t3)。これにより、AND回路AND
1の出力がHレベルに立上がり、信号LATD1がHレ
ベルに立上がる。この結果、NOR回路NOR3から、
Lレベルの/ATDパルス信号が発生する。
【0033】インバータ回路I3.nの出力ノードがL
レベルに立下がる(時刻t4)。これにより、AND回
路AND1の出力がLレベルに立下がり、信号LATD
1がLレベルに立下がる。この結果、NOR回路NOR
3から出力される/ATDパルス信号はHレベルに立上
がる。
レベルに立下がる(時刻t4)。これにより、AND回
路AND1の出力がLレベルに立下がり、信号LATD
1がLレベルに立下がる。この結果、NOR回路NOR
3から出力される/ATDパルス信号はHレベルに立上
がる。
【0034】次に、センスアンプ203の構成について
説明する。図15は、センスアンプ203の基本構成を
示す回路図である。センスアンプ203は、メモリセル
Mに電流が流れるか否かを検出する、電流センス型セン
スアンプである。
説明する。図15は、センスアンプ203の基本構成を
示す回路図である。センスアンプ203は、メモリセル
Mに電流が流れるか否かを検出する、電流センス型セン
スアンプである。
【0035】図15を参照して、センスアンプ203
は、インバータ回路I1、PMOSトランジスタP1、
NMOSトランジスタT2、電圧調整回路20、および
負荷抵抗であるエンハンスメント型のPMOSトランジ
スタP3を備える。
は、インバータ回路I1、PMOSトランジスタP1、
NMOSトランジスタT2、電圧調整回路20、および
負荷抵抗であるエンハンスメント型のPMOSトランジ
スタP3を備える。
【0036】PMOSトランジスタP3およびNMOS
トランジスタT2は、内部電源電圧VCCとノードN1
(図9に示す列選択回路202の出力ノード)との間に
接続される。PMOSトランジスタP3とNMOSトラ
ンジスタT2との接続ノードにあたるノードSNは、イ
ンバータ回路I1の入力側と接続される。PMOSトラ
ンジスタP1は、内部電源電圧VCCとノードSNとの
間に接続される。
トランジスタT2は、内部電源電圧VCCとノードN1
(図9に示す列選択回路202の出力ノード)との間に
接続される。PMOSトランジスタP3とNMOSトラ
ンジスタT2との接続ノードにあたるノードSNは、イ
ンバータ回路I1の入力側と接続される。PMOSトラ
ンジスタP1は、内部電源電圧VCCとノードSNとの
間に接続される。
【0037】インバータ回路I1は、ノードSNの電流
を受けて、これを反転して出力信号/RDを生成する。
を受けて、これを反転して出力信号/RDを生成する。
【0038】負荷抵抗であるPMOSトランジスタP3
は、内部電源電圧VCCを受けて、ノードSNに電流を
流す(以下、負荷電流と称す)。
は、内部電源電圧VCCを受けて、ノードSNに電流を
流す(以下、負荷電流と称す)。
【0039】PMOSトランジスタP1は、ゲート電極
に/ATDパルス信号を受ける。/ATDパルス信号が
発生する(Lレベルになる)と、PMOSトランジスタ
P1導通状態になる。これにより、ノードSNがプリチ
ャージされる。
に/ATDパルス信号を受ける。/ATDパルス信号が
発生する(Lレベルになる)と、PMOSトランジスタ
P1導通状態になる。これにより、ノードSNがプリチ
ャージされる。
【0040】NMOSトランジスタT2は、電圧調整回
路20の制御に従い、導通/非導通状態になる。これに
より、ノードN1とノードSNとが接続/非接続状態に
なる。
路20の制御に従い、導通/非導通状態になる。これに
より、ノードN1とノードSNとが接続/非接続状態に
なる。
【0041】電圧調整回路20について説明する。電圧
調整回路20は、ノードN1の電圧VRを受けて、NM
OSトランジスタT2のゲート電圧を調整する。電圧調
整回路20は、PMOSトランジスタP2およびNMO
SトランジスタT3を含む。PMOSトランジスタP2
およびNMOSトランジスタT3は、内部電源電圧VC
Cと接地電位VSSとの間に直列に接続される。NMO
SトランジスタT3のゲート電極は、ノードN1と接続
される。NMOSトランジスタT3とPMOSトランジ
スタP2との接続点であるノードN3は、NMOSトラ
ンジスタT2のゲート電極と接続される。
調整回路20は、ノードN1の電圧VRを受けて、NM
OSトランジスタT2のゲート電圧を調整する。電圧調
整回路20は、PMOSトランジスタP2およびNMO
SトランジスタT3を含む。PMOSトランジスタP2
およびNMOSトランジスタT3は、内部電源電圧VC
Cと接地電位VSSとの間に直列に接続される。NMO
SトランジスタT3のゲート電極は、ノードN1と接続
される。NMOSトランジスタT3とPMOSトランジ
スタP2との接続点であるノードN3は、NMOSトラ
ンジスタT2のゲート電極と接続される。
【0042】電圧調整回路20とNMOSトランジスタ
T2との動作関係を説明する。ノードN1の電圧VRが
Hレベルになると、NMOSトランジスタT3が導通状
態となり、ノードN3の電圧レベルがLレベルになる。
NMOSトランジスタT2は、非導通状態になる。
T2との動作関係を説明する。ノードN1の電圧VRが
Hレベルになると、NMOSトランジスタT3が導通状
態となり、ノードN3の電圧レベルがLレベルになる。
NMOSトランジスタT2は、非導通状態になる。
【0043】一方、ノードN1の電圧VRがLレベルに
立下がると、NMOSトランジスタT3は非導通状態に
なる、ノードN3は、PMOSトランジスタP2を介し
てHレベルとなる。NMOSトランジスタT2は、導通
状態になる。
立下がると、NMOSトランジスタT3は非導通状態に
なる、ノードN3は、PMOSトランジスタP2を介し
てHレベルとなる。NMOSトランジスタT2は、導通
状態になる。
【0044】次に、センスアンプ203の動作について
説明する。図16は、センスアンプ204の動作を説明
するための各種信号のタイミングチャートである。図1
6、および図10、図15を参照して、ビット線BL1
上のメモリセルM11のデータの読出について説明す
る。
説明する。図16は、センスアンプ204の動作を説明
するための各種信号のタイミングチャートである。図1
6、および図10、図15を参照して、ビット線BL1
上のメモリセルM11のデータの読出について説明す
る。
【0045】外部アドレス信号ADDを受けて(時刻t
1)、内部アドレス信号/ADDが発生すると(時刻t
2)、前述したように、/ATDパルス信号がLレベル
に立下がる(時刻t3)。
1)、内部アドレス信号/ADDが発生すると(時刻t
2)、前述したように、/ATDパルス信号がLレベル
に立下がる(時刻t3)。
【0046】センスアンプ203においては、PMOS
トランジスタP1が導通し、ノードSNが充電し始め
る。この時点では、ノードN1は放電状態であり、NM
OSトランジスタT2は導通状態にある。
トランジスタP1が導通し、ノードSNが充電し始め
る。この時点では、ノードN1は放電状態であり、NM
OSトランジスタT2は導通状態にある。
【0047】列選択信号Y1がHレベルに立上がり、ビ
ット線BL1と、ノードN1が接続状態になる。ビット
線BL1が充電される。一方、ノードSNには、ノード
SNの寄生容量より大きい容量を持つビット線BLIが
接続されるため、ノードSNの電圧VSNは、一旦降下
する。
ット線BL1と、ノードN1が接続状態になる。ビット
線BL1が充電される。一方、ノードSNには、ノード
SNの寄生容量より大きい容量を持つビット線BLIが
接続されるため、ノードSNの電圧VSNは、一旦降下
する。
【0048】ビット線BL1が充電されると、ノードN
1の電圧VRが、NMOSトランジスタT3のしきい値
電圧(≒1ボルト)を超える。これにより、NMOSト
ランジスタT3が導通し、NMOSトランジスタT2が
非導通状態になる。この結果、PMOSトランジスタP
1からノードN1への電流パスがカットされ、ビット線
BL1は約1ボルトの電圧レベルになる。
1の電圧VRが、NMOSトランジスタT3のしきい値
電圧(≒1ボルト)を超える。これにより、NMOSト
ランジスタT3が導通し、NMOSトランジスタT2が
非導通状態になる。この結果、PMOSトランジスタP
1からノードN1への電流パスがカットされ、ビット線
BL1は約1ボルトの電圧レベルになる。
【0049】/ATDパルス信号が終了する(Hレベル
となる)と(時刻t4)、ノードSNは、Hレベル(す
なわち、出力信号/RDがLレベル)、ビット線BL1
は、約1ボルトの状態となる。
となる)と(時刻t4)、ノードSNは、Hレベル(す
なわち、出力信号/RDがLレベル)、ビット線BL1
は、約1ボルトの状態となる。
【0050】続いて、行選択信号X1がHレベルに立上
がる(時刻t5)と、ワード線WL1が選択される。メ
モリセルM11に、内部電源電圧VCCが印加され、記
憶情報の読出が始まる。
がる(時刻t5)と、ワード線WL1が選択される。メ
モリセルM11に、内部電源電圧VCCが印加され、記
憶情報の読出が始まる。
【0051】記憶情報が”1”の場合、メモリセルM1
1がoff状態にあり、ビット線BL1は充電されたま
まである。したがって、ノードN1の電位はHレベルで
あり、NMOSトランジスタT2は非導通状態にある。
この結果、出力信号/RDはLレベルを保持する。
1がoff状態にあり、ビット線BL1は充電されたま
まである。したがって、ノードN1の電位はHレベルで
あり、NMOSトランジスタT2は非導通状態にある。
この結果、出力信号/RDはLレベルを保持する。
【0052】記憶情報が”0”の場合、メモリセルM1
1がon状態となり、ビット線BL1が放電する。これ
により、NMOSトランジスタT2が導通状態となり、
ノードN1を介して、メモリセルM11に負荷電流が供
給される。負荷抵抗であるPMOSトランジスタP3の
電流供給能力が、メモリセルM11の電流供給能力より
小さくなるようにPMOSトランジスタP3のサイズを
決定しておく。これにより、ノードSNの電圧VSN
は、ビット線BL1(約1ボルト)と同等の電位まで低
下する。この結果、出力信号/RD信号はHレベルにな
る。
1がon状態となり、ビット線BL1が放電する。これ
により、NMOSトランジスタT2が導通状態となり、
ノードN1を介して、メモリセルM11に負荷電流が供
給される。負荷抵抗であるPMOSトランジスタP3の
電流供給能力が、メモリセルM11の電流供給能力より
小さくなるようにPMOSトランジスタP3のサイズを
決定しておく。これにより、ノードSNの電圧VSN
は、ビット線BL1(約1ボルト)と同等の電位まで低
下する。この結果、出力信号/RD信号はHレベルにな
る。
【0053】
【発明が解決しようとする課題】すなわち、従来のセン
スアンプ203は、以上のように構成されているので、
メモリセルMの記憶情報の読出動作(より具体的には、
記憶情報”0”の読出動作)においては、メモリセルM
に流れるオン電流およびビット線接地抵抗用のトランジ
スタT0を流れる電流と、負荷抵抗であるPMOSトラ
ンジスタP3を流れる電流との電流比Jが一定である
(ばらつかない)ことが必要とされる。
スアンプ203は、以上のように構成されているので、
メモリセルMの記憶情報の読出動作(より具体的には、
記憶情報”0”の読出動作)においては、メモリセルM
に流れるオン電流およびビット線接地抵抗用のトランジ
スタT0を流れる電流と、負荷抵抗であるPMOSトラ
ンジスタP3を流れる電流との電流比Jが一定である
(ばらつかない)ことが必要とされる。
【0054】ところで、メモリセルM、およびトランジ
スタT0のそれぞれのドレインソース間電圧は、約1ボ
ルト(ビット線電位)であり、それぞれのゲートソース
間電圧VGSは内部電源電圧VCCに等しい。一方、負
荷抵抗であるPMOSトランジスタP3のゲートソース
間電圧は、−VCCに等しく、ドレインソース間電圧V
DSは(1ボルト−VCC)にほぼ等しい。
スタT0のそれぞれのドレインソース間電圧は、約1ボ
ルト(ビット線電位)であり、それぞれのゲートソース
間電圧VGSは内部電源電圧VCCに等しい。一方、負
荷抵抗であるPMOSトランジスタP3のゲートソース
間電圧は、−VCCに等しく、ドレインソース間電圧V
DSは(1ボルト−VCC)にほぼ等しい。
【0055】すなわち、従来の半導体記憶装置200に
おいては、メモリセルMおよびビット線接地抵抗用のト
ランジスタT0と、負荷抵抗であるPMOSトランジス
タP3とでは、互いに内部電源電圧VCCに対する依存
性が異なっていた。したがって、内部電源電圧VCCの
変動に起因して、電流比Jがばらつくことがあり、これ
が原因で、最適な動作可能電圧範囲を狭めてしまうとい
う問題があった。
おいては、メモリセルMおよびビット線接地抵抗用のト
ランジスタT0と、負荷抵抗であるPMOSトランジス
タP3とでは、互いに内部電源電圧VCCに対する依存
性が異なっていた。したがって、内部電源電圧VCCの
変動に起因して、電流比Jがばらつくことがあり、これ
が原因で、最適な動作可能電圧範囲を狭めてしまうとい
う問題があった。
【0056】また、トランジスタの加工のばらつきが原
因で、ビット線接地抵抗用のトランジスタT0を流れる
電流が大きくなると、ビット線BLiを常に接地状態に
してしまうという問題があった。
因で、ビット線接地抵抗用のトランジスタT0を流れる
電流が大きくなると、ビット線BLiを常に接地状態に
してしまうという問題があった。
【0057】そこで本発明は、かかる課題を解決するた
めになされたものであり、その目的は、トランジスタの
加工のばらつきや、内部電源電圧VCC等の変動に影響
されることなく、安定した読出動作の行なえる半導体記
憶装置を提供することにある。
めになされたものであり、その目的は、トランジスタの
加工のばらつきや、内部電源電圧VCC等の変動に影響
されることなく、安定した読出動作の行なえる半導体記
憶装置を提供することにある。
【0058】
【課題を解決するための手段】請求項1に係る半導体記
憶装置は、複数の行方向および複数の列方向にマトリッ
クス状に配列された複数のメモリセルと、列方向にそれ
ぞれ位置する複数のメモリセルをそれぞれ接続する複数
のビット線と、複数のビット線のそれぞれに接続され、
対応するビット線を接地電位とするビット線接地抵抗
と、複数のビット線のうち、いずれか1つを選択する列
選択回路と、負荷抵抗と、負荷抵抗と列選択回路の出力
ノードとの間に接続される第1のNMOSトランジスタ
と、列選択回路の出力ノードの電位を反転して、第1の
NMOSトランジスタの導通/非導通を調整する調整回
路と、負荷抵抗と第1のNMOSトランジスタとの接続
ノードにおける電圧を反転して外部に出力するインバー
タ回路と、選択されたビット線電圧に基づき、負荷抵抗
に電圧を供給する電圧供給手段とを含むセンスアンプ手
段とを備え、センスアンプ手段の負荷抵抗は、デプレッ
ション型のNMOSトランジスタを含み、ビット線接地
抵抗は、デプレッション型のNMOSトランジスタで構
成され、負荷抵抗を構成するデプレッション型のNMO
Sトランジスタと、接地抵抗を構成するデプレッション
型のNMOSトランジスタとは、動作特性が等しい。
憶装置は、複数の行方向および複数の列方向にマトリッ
クス状に配列された複数のメモリセルと、列方向にそれ
ぞれ位置する複数のメモリセルをそれぞれ接続する複数
のビット線と、複数のビット線のそれぞれに接続され、
対応するビット線を接地電位とするビット線接地抵抗
と、複数のビット線のうち、いずれか1つを選択する列
選択回路と、負荷抵抗と、負荷抵抗と列選択回路の出力
ノードとの間に接続される第1のNMOSトランジスタ
と、列選択回路の出力ノードの電位を反転して、第1の
NMOSトランジスタの導通/非導通を調整する調整回
路と、負荷抵抗と第1のNMOSトランジスタとの接続
ノードにおける電圧を反転して外部に出力するインバー
タ回路と、選択されたビット線電圧に基づき、負荷抵抗
に電圧を供給する電圧供給手段とを含むセンスアンプ手
段とを備え、センスアンプ手段の負荷抵抗は、デプレッ
ション型のNMOSトランジスタを含み、ビット線接地
抵抗は、デプレッション型のNMOSトランジスタで構
成され、負荷抵抗を構成するデプレッション型のNMO
Sトランジスタと、接地抵抗を構成するデプレッション
型のNMOSトランジスタとは、動作特性が等しい。
【0059】請求項2に係る半導体記憶装置は、請求項
1に係る半導体記憶装置であって、負荷抵抗に含まれる
デプレッション型のNMOSトランジスタとは、第1の
デプレッション型のNMOSトランジスタと、一方の導
通端子が、第1のデプレッション型のNMOSトランジ
スタの一方の導通端子に接続され、他方の導通端子が接
続ノードに接続される第2のデプレッション型のNMO
Sトランジスタとであって、第1のデプレッション型の
NMOSトランジスタおよび第2のデプレッション型の
NMOSトランジスタは、ともにビット線接地抵抗を構
成するデプレッション型のNMOSトランジスタとサイ
ズおよびしきい値電圧が等しく、電圧供給手段は、第1
のデプレッション型のNMOSトランジスタの他方の導
通端子に、選択されたビット線の電圧の3倍の電圧を供
給する。
1に係る半導体記憶装置であって、負荷抵抗に含まれる
デプレッション型のNMOSトランジスタとは、第1の
デプレッション型のNMOSトランジスタと、一方の導
通端子が、第1のデプレッション型のNMOSトランジ
スタの一方の導通端子に接続され、他方の導通端子が接
続ノードに接続される第2のデプレッション型のNMO
Sトランジスタとであって、第1のデプレッション型の
NMOSトランジスタおよび第2のデプレッション型の
NMOSトランジスタは、ともにビット線接地抵抗を構
成するデプレッション型のNMOSトランジスタとサイ
ズおよびしきい値電圧が等しく、電圧供給手段は、第1
のデプレッション型のNMOSトランジスタの他方の導
通端子に、選択されたビット線の電圧の3倍の電圧を供
給する。
【0060】請求項3に係る半導体記憶装置は、請求項
1に係る半導体記憶装置であって、負荷抵抗に含まれる
デプレッション型のNMOSトランジスタとは、複数の
グループに分割された、複数のデプレッション型のNM
OSトランジスタであって、複数のグループのそれぞれ
は、第3のデプレッション型のNMOSトランジスタ
と、一方の導通端子が、第3のデプレッション型のNM
OSトランジスタの一方の導通端子に接続され、他方の
導通端子が接続ノードに接続される第4のデプレッショ
ン型のNMOSトランジスタとを含み、第3のデプレッ
ション型のNMOSトランジスタおよび第4のデプレッ
ション型のNMOSトランジスタは、ともにビット線接
地抵抗を構成するデプレッション型のNMOSトランジ
スタとサイズおよびしきい値電圧が等しく、電圧供給手
段は、複数のグループのそれぞれにおける第3のデプレ
ッション型のNMOSトランジスタの他方の導通端子
に、選択されたビット線の電圧の3倍の電圧を供給す
る。
1に係る半導体記憶装置であって、負荷抵抗に含まれる
デプレッション型のNMOSトランジスタとは、複数の
グループに分割された、複数のデプレッション型のNM
OSトランジスタであって、複数のグループのそれぞれ
は、第3のデプレッション型のNMOSトランジスタ
と、一方の導通端子が、第3のデプレッション型のNM
OSトランジスタの一方の導通端子に接続され、他方の
導通端子が接続ノードに接続される第4のデプレッショ
ン型のNMOSトランジスタとを含み、第3のデプレッ
ション型のNMOSトランジスタおよび第4のデプレッ
ション型のNMOSトランジスタは、ともにビット線接
地抵抗を構成するデプレッション型のNMOSトランジ
スタとサイズおよびしきい値電圧が等しく、電圧供給手
段は、複数のグループのそれぞれにおける第3のデプレ
ッション型のNMOSトランジスタの他方の導通端子
に、選択されたビット線の電圧の3倍の電圧を供給す
る。
【0061】請求項4に係る半導体記憶装置は、複数の
行方向および複数の列方向にマトリックス状に配列され
た複数のメモリセルと、列方向にそれぞれ位置する複数
のメモリセルをそれぞれ接続する複数のビット線と、複
数のビット線のそれぞれに接続され、対応するビット線
を接地電位とするビット線接地抵抗用のトランジスタ
と、複数のビット線のうち、いずれか1つを選択する列
選択回路と、負荷抵抗手段と、負荷抵抗と列選択回路の
出力ノードとの間に接続される第1のNMOSトランジ
スタと、列選択回路の出力ノードの電位を受けて、第1
のNMOSトランジスタの導通/非導通を調整する調整
手段と、負荷抵抗手段と第1のNMOSトランジスタと
の接続ノードにおける電圧を反転して外部に出力するイ
ンバータ回路とを含むセンスアンプ手段とを備え、調整
手段は、ゲート電極が列選択回路の出力ノードに接続さ
れ、一方の導通端子が接地電位と接続され、かつ他方の
導通端子が第1のNMOSトランジスタのゲート電極と
接続される第2のNMOSトランジスタと、第2のNM
OSトランジスタの他方の導通端子と内部電源電圧との
間に接続され、かつゲート電極が接地電位と接続される
第1のPMOSトランジスタとを含み、負荷抵抗手段
は、ゲート電極が内部電源電圧に接続され、かつ一方の
導通端子が接地電位と接続され、さらにサイズがビット
線接地抵抗用のトランジスタと等しい接地抵抗用のトラ
ンジスタと、ゲート電極が接地抵抗用のトランジスタの
他方の導通端子と接続され、かつ一方の導通端子が接地
電位と接続され、さらにサイズとしきい値電圧とが第2
のNMOSトランジスタと等しい第3のNMOSトラン
ジスタと、第3のNMOSトランジスタの他方の導通端
子と内部電源電圧との間に接続され、かつゲート電極が
接地電位と接続され、さらにサイズとしきい値電圧とが
第1のPMOSトランジスタと等しい第2のPMOSト
ランジスタと、ゲート電極が第3のNMOSトランジス
タの他方の導通端子と接続され、かつ一方の導通端子が
接地抵抗用のトランジスタの他方の導通端子と接続さ
れ、さらにサイズとしきい値電圧とが第1のNMOSト
ランジスタと等しい第4のNMOSトランジスタと、一
方の導通端子が内部電源電圧と接続され、かつ他方の導
通端子とゲート電極とが第4のNMOSトランジスタの
他方の導通端子と接続される第3のPMOSトランジス
タと、ゲート電極が第3のPMOSトランジスタの他方
の導通端子と接続され、かつ内部電源電圧と接続ノード
との間に接続される第4のPMOSトランジスタとを含
む。
行方向および複数の列方向にマトリックス状に配列され
た複数のメモリセルと、列方向にそれぞれ位置する複数
のメモリセルをそれぞれ接続する複数のビット線と、複
数のビット線のそれぞれに接続され、対応するビット線
を接地電位とするビット線接地抵抗用のトランジスタ
と、複数のビット線のうち、いずれか1つを選択する列
選択回路と、負荷抵抗手段と、負荷抵抗と列選択回路の
出力ノードとの間に接続される第1のNMOSトランジ
スタと、列選択回路の出力ノードの電位を受けて、第1
のNMOSトランジスタの導通/非導通を調整する調整
手段と、負荷抵抗手段と第1のNMOSトランジスタと
の接続ノードにおける電圧を反転して外部に出力するイ
ンバータ回路とを含むセンスアンプ手段とを備え、調整
手段は、ゲート電極が列選択回路の出力ノードに接続さ
れ、一方の導通端子が接地電位と接続され、かつ他方の
導通端子が第1のNMOSトランジスタのゲート電極と
接続される第2のNMOSトランジスタと、第2のNM
OSトランジスタの他方の導通端子と内部電源電圧との
間に接続され、かつゲート電極が接地電位と接続される
第1のPMOSトランジスタとを含み、負荷抵抗手段
は、ゲート電極が内部電源電圧に接続され、かつ一方の
導通端子が接地電位と接続され、さらにサイズがビット
線接地抵抗用のトランジスタと等しい接地抵抗用のトラ
ンジスタと、ゲート電極が接地抵抗用のトランジスタの
他方の導通端子と接続され、かつ一方の導通端子が接地
電位と接続され、さらにサイズとしきい値電圧とが第2
のNMOSトランジスタと等しい第3のNMOSトラン
ジスタと、第3のNMOSトランジスタの他方の導通端
子と内部電源電圧との間に接続され、かつゲート電極が
接地電位と接続され、さらにサイズとしきい値電圧とが
第1のPMOSトランジスタと等しい第2のPMOSト
ランジスタと、ゲート電極が第3のNMOSトランジス
タの他方の導通端子と接続され、かつ一方の導通端子が
接地抵抗用のトランジスタの他方の導通端子と接続さ
れ、さらにサイズとしきい値電圧とが第1のNMOSト
ランジスタと等しい第4のNMOSトランジスタと、一
方の導通端子が内部電源電圧と接続され、かつ他方の導
通端子とゲート電極とが第4のNMOSトランジスタの
他方の導通端子と接続される第3のPMOSトランジス
タと、ゲート電極が第3のPMOSトランジスタの他方
の導通端子と接続され、かつ内部電源電圧と接続ノード
との間に接続される第4のPMOSトランジスタとを含
む。
【0062】請求項5に係る半導体記憶装置は、請求項
4に係る半導体記憶装置であって、メモリセルは、トラ
ンジスタから構成され、さらに、負荷抵抗手段は、メモ
リセルを構成するトランジスタと同等のトランジスタを
含み、メモリセルを構成するトランジスタと同等のトラ
ンジスタは、接地抵抗用のトランジスタの他方の導通端
子と接地電位との間に接続される。
4に係る半導体記憶装置であって、メモリセルは、トラ
ンジスタから構成され、さらに、負荷抵抗手段は、メモ
リセルを構成するトランジスタと同等のトランジスタを
含み、メモリセルを構成するトランジスタと同等のトラ
ンジスタは、接地抵抗用のトランジスタの他方の導通端
子と接地電位との間に接続される。
【0063】請求項6に係る半導体記憶装置は、請求項
4に係る半導体記憶装置であって、負荷抵抗手段に含ま
れる接地抵抗用のトランジスタは、複数個あって、複数
の接地抵抗用のトランジスタは、それぞれが並列に接続
される。
4に係る半導体記憶装置であって、負荷抵抗手段に含ま
れる接地抵抗用のトランジスタは、複数個あって、複数
の接地抵抗用のトランジスタは、それぞれが並列に接続
される。
【0064】請求項7に係る半導体記憶装置は、請求項
4、請求項5、または請求項6に係る半導体記憶装置で
あって、第3のPMOSトランジスタは、それぞれ並列
に接続される複数個のPMOSトランジスタから構成さ
れる。
4、請求項5、または請求項6に係る半導体記憶装置で
あって、第3のPMOSトランジスタは、それぞれ並列
に接続される複数個のPMOSトランジスタから構成さ
れる。
【0065】請求項8に係る半導体記憶装置は、請求項
4、請求項5、または請求項6に係る半導体記憶装置で
あって、第3のPMOSトランジスタと、第4のPMO
Sトランジスタとは、互いにサイズが異なる。
4、請求項5、または請求項6に係る半導体記憶装置で
あって、第3のPMOSトランジスタと、第4のPMO
Sトランジスタとは、互いにサイズが異なる。
【0066】
[実施の形態1]本発明の実施の形態1の半導体記憶装
置は、センスアンプを構成する負荷抵抗とビット線接地
抵抗との動作特性を共通化することにより、安定した読
出動作を可能とするものである。
置は、センスアンプを構成する負荷抵抗とビット線接地
抵抗との動作特性を共通化することにより、安定した読
出動作を可能とするものである。
【0067】図1は、本発明の実施の形態1における半
導体記憶装置1の主要部の基本構成を示す回路図であ
る。図9〜図16に示す従来の半導体記憶装置200と
同じ構成要素には、同じ記号、符号を付し、その説明を
省略する。なお、内部電源電圧VCCは5ボルトとす
る。
導体記憶装置1の主要部の基本構成を示す回路図であ
る。図9〜図16に示す従来の半導体記憶装置200と
同じ構成要素には、同じ記号、符号を付し、その説明を
省略する。なお、内部電源電圧VCCは5ボルトとす
る。
【0068】図1を参照して、半導体記憶装置1が、従
来の半導体記憶装置200と相違する点は、図15に示
した負荷抵抗であるエンハンスメント型のPMOSトラ
ンジスタP3を備えるセンスアンプ203に代えて、デ
プレッション型NMOSトランジスタから形成される負
荷抵抗部30と負荷抵抗部30に供給する電圧を発生す
る電圧供給回路3とを有するセンスアンプ2を備えた
点、および図9に示したエンハンスメント型の常時on
状態のトランジスタT0に代えて、デプレッション型の
常時on状態のトランジスタD3を備えた点にある。
来の半導体記憶装置200と相違する点は、図15に示
した負荷抵抗であるエンハンスメント型のPMOSトラ
ンジスタP3を備えるセンスアンプ203に代えて、デ
プレッション型NMOSトランジスタから形成される負
荷抵抗部30と負荷抵抗部30に供給する電圧を発生す
る電圧供給回路3とを有するセンスアンプ2を備えた
点、および図9に示したエンハンスメント型の常時on
状態のトランジスタT0に代えて、デプレッション型の
常時on状態のトランジスタD3を備えた点にある。
【0069】以下、本発明の実施の形態1における半導
体記憶装置1について説明する。半導体記憶装置1は、
メモリアレイ4、列選択回路202、およびセンスアン
プ2を備える。
体記憶装置1について説明する。半導体記憶装置1は、
メモリアレイ4、列選択回路202、およびセンスアン
プ2を備える。
【0070】本発明の実施の形態1におけるメモリアレ
イ4の構成について説明する。メモリアレイ4は、複数
の常時on状態のトランジスタD3を備える。複数のト
ランジスタD3は、それぞれ対応するビット線BLiの
末端部分に接続される。トランジスタD3は、デプレッ
ション型のNMOSトランジスタで形成される。トラン
ジスタD3のゲートソース間電圧VGS(D3)は、式
(1)に示す関係にある。
イ4の構成について説明する。メモリアレイ4は、複数
の常時on状態のトランジスタD3を備える。複数のト
ランジスタD3は、それぞれ対応するビット線BLiの
末端部分に接続される。トランジスタD3は、デプレッ
ション型のNMOSトランジスタで形成される。トラン
ジスタD3のゲートソース間電圧VGS(D3)は、式
(1)に示す関係にある。
【0071】0=VGS(D3) … (1) 次に、センスアンプ2の構成について説明する。センス
アンプ2は、負荷抵抗部30、電圧供給回路3、および
NMOSトランジスタT13を備える。
アンプ2は、負荷抵抗部30、電圧供給回路3、および
NMOSトランジスタT13を備える。
【0072】負荷抵抗部30について説明する。負荷抵
抗部30は、電圧供給回路3から電圧VLの供給を受け
て、ノードSNに負荷電流を流す。負荷抵抗部30は、
デプレッション型のNMOSトランジスタD1、D2を
備える。デプレッション型NMOSトランジスタD1、
D2は、それぞれゲートとドレインを接続する。デプレ
ッション型NMOSトランジスタD1、D2は直列に接
続され、デプレッション型NMOSトランジスタD2の
一方の導通端子はノードSNと、デプレッション型NM
OSトランジスタD1の一方の導通端子はNMOSトラ
ンジスタT13を介して電圧供給回路3と接続されてい
る。
抗部30は、電圧供給回路3から電圧VLの供給を受け
て、ノードSNに負荷電流を流す。負荷抵抗部30は、
デプレッション型のNMOSトランジスタD1、D2を
備える。デプレッション型NMOSトランジスタD1、
D2は、それぞれゲートとドレインを接続する。デプレ
ッション型NMOSトランジスタD1、D2は直列に接
続され、デプレッション型NMOSトランジスタD2の
一方の導通端子はノードSNと、デプレッション型NM
OSトランジスタD1の一方の導通端子はNMOSトラ
ンジスタT13を介して電圧供給回路3と接続されてい
る。
【0073】デプレッション型NMOSトランジスタD
1、D2は、トランジスタD3のしきい値電圧と等し
い。また、それぞれのゲートソース間電圧は、式(2)
〜式(3)の関係を満たしている。
1、D2は、トランジスタD3のしきい値電圧と等し
い。また、それぞれのゲートソース間電圧は、式(2)
〜式(3)の関係を満たしている。
【0074】 ここで、VGS(D1)とは、デプレッション型のNM
OSトランジスタD1のゲートソース間電圧を、VGS
(D2)とは、デプレッション型のNMOSトランジス
タD2のゲートソース間電圧をそれぞれ表わす。
OSトランジスタD1のゲートソース間電圧を、VGS
(D2)とは、デプレッション型のNMOSトランジス
タD2のゲートソース間電圧をそれぞれ表わす。
【0075】次に、電圧供給回路3について説明する。
電圧供給回路3は、ノードN1の電圧VRの所定倍の電
圧VLを発生する。図2は、本発明の実施の形態1の電
圧発生回路3の基本構成を示す回路図である。図2を参
照して、電圧供給回路3は、内部電源電圧VCCと接地
電位VSSとの間に直列に接続されたNMOSトランジ
スタT6、T7と、同じく内部電源電圧VCCと接地電
位VSSとの間に直列に接続されたPMOSトランジス
タP4、P5、P6、P7とから形成される。
電圧供給回路3は、ノードN1の電圧VRの所定倍の電
圧VLを発生する。図2は、本発明の実施の形態1の電
圧発生回路3の基本構成を示す回路図である。図2を参
照して、電圧供給回路3は、内部電源電圧VCCと接地
電位VSSとの間に直列に接続されたNMOSトランジ
スタT6、T7と、同じく内部電源電圧VCCと接地電
位VSSとの間に直列に接続されたPMOSトランジス
タP4、P5、P6、P7とから形成される。
【0076】NMOSトランジスタT6のゲート電極
は、内部電源電圧VCCと接続される。NMOSトラン
ジスタT7のゲート電極は、ノードN1と接続される。
は、内部電源電圧VCCと接続される。NMOSトラン
ジスタT7のゲート電極は、ノードN1と接続される。
【0077】PMOSトランジスタP4のゲート電極
は、NMOSトランジスタT6と、NMOSトランジス
タT7との接続ノードであるノードN5と接続される。
は、NMOSトランジスタT6と、NMOSトランジス
タT7との接続ノードであるノードN5と接続される。
【0078】PMOSトランジスタP5、P6、P7は
それぞれ、基板とドレインとを接続する。PMOSトラ
ンジスタP5の基板はノードN10と接続し、そのゲー
ト電極は、ノードN6と接続する。PMOSトランジス
タP6の基板は、ノードN6と接続し、そのゲート電極
は、ノードN7と接続する。PMOSトランジスタP7
の基板は、ノードN7と接続し、そのゲート電極は接地
電位VSSと接続する。PMOSトランジスタP5、P
6、P7は、負荷抵抗として機能する。
それぞれ、基板とドレインとを接続する。PMOSトラ
ンジスタP5の基板はノードN10と接続し、そのゲー
ト電極は、ノードN6と接続する。PMOSトランジス
タP6の基板は、ノードN6と接続し、そのゲート電極
は、ノードN7と接続する。PMOSトランジスタP7
の基板は、ノードN7と接続し、そのゲート電極は接地
電位VSSと接続する。PMOSトランジスタP5、P
6、P7は、負荷抵抗として機能する。
【0079】NMOSトランジスタT6、およびNMO
SトランジスタT7を飽和領域で動作させる。NMOS
トランジスタT6、およびNMOSトランジスタT7を
流れる電流Iは、式(4)〜(7)に示す関係になる。 I≒1/2×K6×β6×(VGS(T6)−Vth(T6))2 …(4) ≒1/2×K7×β7×(VGS(T7)−Vth(T7))2 …(5) K6=W6/L6 …(6) K7=W7/L7 …(7) ここで、W6、L6は、それぞれNMOSトランジスタ
T6のゲート幅、ゲート長を表わし、W7、L7は、そ
れぞれNMOSトランジスタT7のゲート幅、ゲート長
を表わす。また、Vth(T6)は、NMOSトランジ
スタT6のしきい値電圧を、Vth(T7)は、NMO
SトランジスタT7のしきい値電圧をそれぞれ表わす。
さらに、β6は、NMOSトランジスタT6のゲイン定
数を、β7は、NMOSトランジスタT7のゲイン定数
をそれぞれ表わす。さらに、VGS(T6)は、NMO
SトランジスタT6のゲートソース間電圧、VGS(T
7)は、NMOSトランジスタT7のゲートソース間電
圧をそれぞれ表わす。
SトランジスタT7を飽和領域で動作させる。NMOS
トランジスタT6、およびNMOSトランジスタT7を
流れる電流Iは、式(4)〜(7)に示す関係になる。 I≒1/2×K6×β6×(VGS(T6)−Vth(T6))2 …(4) ≒1/2×K7×β7×(VGS(T7)−Vth(T7))2 …(5) K6=W6/L6 …(6) K7=W7/L7 …(7) ここで、W6、L6は、それぞれNMOSトランジスタ
T6のゲート幅、ゲート長を表わし、W7、L7は、そ
れぞれNMOSトランジスタT7のゲート幅、ゲート長
を表わす。また、Vth(T6)は、NMOSトランジ
スタT6のしきい値電圧を、Vth(T7)は、NMO
SトランジスタT7のしきい値電圧をそれぞれ表わす。
さらに、β6は、NMOSトランジスタT6のゲイン定
数を、β7は、NMOSトランジスタT7のゲイン定数
をそれぞれ表わす。さらに、VGS(T6)は、NMO
SトランジスタT6のゲートソース間電圧、VGS(T
7)は、NMOSトランジスタT7のゲートソース間電
圧をそれぞれ表わす。
【0080】NMOSトランジスタT6、およびNMO
SトランジスタT7について、サイズK6、K7、およ
びゲイン定数β6、β7を等しく設定する。また、しき
い値電圧Vth(T6)、Vth(T7)を等しく設定
する(以下、しきい値電圧Vthnと記す)。式(4)
〜式(5)から、それぞれのゲートソース間電圧VGS
(T6)、VGS(T7)は等しくなる。
SトランジスタT7について、サイズK6、K7、およ
びゲイン定数β6、β7を等しく設定する。また、しき
い値電圧Vth(T6)、Vth(T7)を等しく設定
する(以下、しきい値電圧Vthnと記す)。式(4)
〜式(5)から、それぞれのゲートソース間電圧VGS
(T6)、VGS(T7)は等しくなる。
【0081】一方、VGS(T6)、VGS(T7)
は、式(8)〜(9)の関係を満たしている。
は、式(8)〜(9)の関係を満たしている。
【0082】 VGS(T6)=VCC−V(N5) …(8) VGS(T7)=VR−0V …(9) ここで、V(N5)は、ノードN5の電圧をV(N5)
を表わす。したがって、式(8)〜(9)を用いて、ノ
ードN5の電圧V(N5)は、式(10)の関係を満た
す。
を表わす。したがって、式(8)〜(9)を用いて、ノ
ードN5の電圧V(N5)は、式(10)の関係を満た
す。
【0083】V(N5)=VCC−VR … (10) さらに、PMOSトランジスタP4、P5、P6、P7
についても同様に、飽和領域で動作させる。また、それ
ぞれのサイズ、ゲイン定数を等しく設定する。また、そ
れぞれのしきい値電圧Vth(P4)、Vth(P
5)、Vth(P6)、Vth(P7)を等しく設定す
る(以下、しきい値電圧Vthpと記す)。
についても同様に、飽和領域で動作させる。また、それ
ぞれのサイズ、ゲイン定数を等しく設定する。また、そ
れぞれのしきい値電圧Vth(P4)、Vth(P
5)、Vth(P6)、Vth(P7)を等しく設定す
る(以下、しきい値電圧Vthpと記す)。
【0084】これにより、それぞれのゲートソース間電
圧VGS(P4)、VGS(P5)、VGS(P6)、
VGS(P7)は互いに等しくなる。
圧VGS(P4)、VGS(P5)、VGS(P6)、
VGS(P7)は互いに等しくなる。
【0085】一方、VGS(P4)、VGS(P5)、
VGS(P6)、VGS(P7)は、それぞれ式(1
1)〜(14)の関係を満たしている。
VGS(P6)、VGS(P7)は、それぞれ式(1
1)〜(14)の関係を満たしている。
【0086】 VGS(P4)=V(N5)−VCC …(11) VGS(P5)=V(N6)−VL …(12) VGS(P6)=V(N7)−V(N6) …(13) VGS(P7)=0V−V(N7) …(14) ここで、V(N6)は、ノードN6の電圧を、V(N
7)は、ノードN7の電圧をそれぞれ表わす。
7)は、ノードN7の電圧をそれぞれ表わす。
【0087】したがって、式(11)〜式(14)を用
いて、ノードN5の電圧V(N5)、ノードN1の電圧
VR、およびノードN10の電圧VLは以下に示す関係
になる。
いて、ノードN5の電圧V(N5)、ノードN1の電圧
VR、およびノードN10の電圧VLは以下に示す関係
になる。
【0088】 すなわち、電圧供給回路3は、ノードN1の電圧VRの
3倍の電圧を供給する。なお、センスアンプ2の動作期
間においては、ノードN1の電圧VRは、ビット線電圧
VBL(約1ボルト)に等しくなる。したがって、電圧
供給回路3は、センスアンプ2の動作期間において、ビ
ット線電圧VBLの約3倍の電圧VL(=3VBL)を
発生する。
3倍の電圧を供給する。なお、センスアンプ2の動作期
間においては、ノードN1の電圧VRは、ビット線電圧
VBL(約1ボルト)に等しくなる。したがって、電圧
供給回路3は、センスアンプ2の動作期間において、ビ
ット線電圧VBLの約3倍の電圧VL(=3VBL)を
発生する。
【0089】次に、NMOSトランジスタT13につい
て説明する。NMOSトランジスタT13は、負荷抵抗
部30と、電圧供給回路3との間に接続され、そのゲー
ト電極には、/ATDパルス信号を受ける。/ATDパ
ルス信号が発生(Lレベル)している期間、NMOSト
ランジスタT13は非導通状態にある。ノードSNは、
PMOSトランジスタP1によりプリチャージされる。
て説明する。NMOSトランジスタT13は、負荷抵抗
部30と、電圧供給回路3との間に接続され、そのゲー
ト電極には、/ATDパルス信号を受ける。/ATDパ
ルス信号が発生(Lレベル)している期間、NMOSト
ランジスタT13は非導通状態にある。ノードSNは、
PMOSトランジスタP1によりプリチャージされる。
【0090】/ATDパルス信号が終了(Hレベル)す
ると、NMOSトランジスタT13は導通状態になる。
この結果、負荷抵抗部30は、電圧供給回路3から電圧
VLの供給を受ける。
ると、NMOSトランジスタT13は導通状態になる。
この結果、負荷抵抗部30は、電圧供給回路3から電圧
VLの供給を受ける。
【0091】次に、メモリセルMの記憶情報を読出す読
出動作時におけるセンスアンプ2の動作について説明す
る。具体例としてメモリセルM11の記憶情報を読出
す。図3は、本発明の実施の形態1のセンスアンプ2の
動作説明をするための各種信号のタイミングチャートで
ある。前述したように、外部アドレス信号ADDを受け
て(時刻t1)、内部アドレス信号/ADDが切換わる
と(時刻t2)、/ATDパルス信号が発生する(時刻
t3)。これにより、ノードSNが充電されるととも
に、列選択信号Y1により、ビット線BL1が充電され
る。/ATDパルス信号がLレベルの間、ノードSNと
電圧発生回路3とは非接続状態にある。
出動作時におけるセンスアンプ2の動作について説明す
る。具体例としてメモリセルM11の記憶情報を読出
す。図3は、本発明の実施の形態1のセンスアンプ2の
動作説明をするための各種信号のタイミングチャートで
ある。前述したように、外部アドレス信号ADDを受け
て(時刻t1)、内部アドレス信号/ADDが切換わる
と(時刻t2)、/ATDパルス信号が発生する(時刻
t3)。これにより、ノードSNが充電されるととも
に、列選択信号Y1により、ビット線BL1が充電され
る。/ATDパルス信号がLレベルの間、ノードSNと
電圧発生回路3とは非接続状態にある。
【0092】/ATDパルス信号がHレベルに立上がる
と(時刻t4)、負荷抵抗部30に電圧発生回路3から
電圧VLが供給される。NMOSトランジスタT2は非
導通状態であるため、ノードSNの電圧VSNは、約3
ボルト(VR≒1ボルト)に等しくなる。
と(時刻t4)、負荷抵抗部30に電圧発生回路3から
電圧VLが供給される。NMOSトランジスタT2は非
導通状態であるため、ノードSNの電圧VSNは、約3
ボルト(VR≒1ボルト)に等しくなる。
【0093】この場合、ノードSNの電圧VSNはイン
バータ回路I1のしきい値電圧を超えないので、出力信
号/RDはLレベルのままである。
バータ回路I1のしきい値電圧を超えないので、出力信
号/RDはLレベルのままである。
【0094】次に行選択信号X1がHレベルに立上がり
(時刻t5)、メモリセルM11の記憶情報が読出され
る。メモリセルM11の記憶情報が”1”の場合、メモ
リセルM11はoff状態にあるので、出力信号/RD
はLレベルを保持する。
(時刻t5)、メモリセルM11の記憶情報が読出され
る。メモリセルM11の記憶情報が”1”の場合、メモ
リセルM11はoff状態にあるので、出力信号/RD
はLレベルを保持する。
【0095】記憶情報が”0”の場合、メモリセルM1
1がon状態になる。これにより、NMOSトランジス
タT2が導通状態になり、負荷抵抗部30を通じて、ノ
ードN1からメモリセルM11に負荷電流が供給され
る。
1がon状態になる。これにより、NMOSトランジス
タT2が導通状態になり、負荷抵抗部30を通じて、ノ
ードN1からメモリセルM11に負荷電流が供給され
る。
【0096】この場合、負荷抵抗部30を構成するデプ
レッション型NMOSトランジスタD1、D2のそれぞ
れのサイズは等しく、かつゲートソース間電圧VGS
(D1)、VGS(D2)が、ともに0ボルトであり
(式(2)〜式(3))、さらにそれぞれのしきい値電
圧が等しいので、ノードSNの電位VSNとビット線電
圧VBLとは、以下に示す関係になる。
レッション型NMOSトランジスタD1、D2のそれぞ
れのサイズは等しく、かつゲートソース間電圧VGS
(D1)、VGS(D2)が、ともに0ボルトであり
(式(2)〜式(3))、さらにそれぞれのしきい値電
圧が等しいので、ノードSNの電位VSNとビット線電
圧VBLとは、以下に示す関係になる。
【0097】 また、デプレッション型NMOSトランジスタD1、D
2のドレインソース間電圧VDS(D1)、VDS(D
2)は、次の関係にある。
2のドレインソース間電圧VDS(D1)、VDS(D
2)は、次の関係にある。
【0098】 すなわち、デプレッション型NMOSトランジスタD
1、D2のドレインソース間電圧VDS(D1)、VD
S(D2)は、それぞれデプレッション型NMOSトラ
ンジスタD3のドレインソース間電圧VDS(D3)
(=VBL)と等しくなる。
1、D2のドレインソース間電圧VDS(D1)、VD
S(D2)は、それぞれデプレッション型NMOSトラ
ンジスタD3のドレインソース間電圧VDS(D3)
(=VBL)と等しくなる。
【0099】この結果、ノードSNの電位VSNがLレ
ベル(約1ボルト)になり、インバータ回路I1の出力
信号/RDはHレベルとなる。
ベル(約1ボルト)になり、インバータ回路I1の出力
信号/RDはHレベルとなる。
【0100】以上のように、本発明の実施の形態1にお
ける半導体記憶装置は、センスアンプ2の負荷抵抗部3
0を構成するトランジスタと、ビット線接地抵抗用のト
ランジスタとを同一のしきい値電圧のデプレッション型
NMOSトランジスタで構成し、かつゲートソース間電
圧およびドレインソース間電圧を同一になるように設定
したので、内部電源電圧VCCにより、トランジスタ間
の特性差が生じても、安定した動作領域を確保すること
ができる。
ける半導体記憶装置は、センスアンプ2の負荷抵抗部3
0を構成するトランジスタと、ビット線接地抵抗用のト
ランジスタとを同一のしきい値電圧のデプレッション型
NMOSトランジスタで構成し、かつゲートソース間電
圧およびドレインソース間電圧を同一になるように設定
したので、内部電源電圧VCCにより、トランジスタ間
の特性差が生じても、安定した動作領域を確保すること
ができる。
【0101】なお、内部電源電圧VCCを5ボルトとし
て説明したが、5ボルトより低い場合であってもよい。
この場合、NMOSトランジスタT6、T7に関して
は、飽和領域で動作させる条件として、VGS(T
6)、VGS(T7)>Vthnを満たす必要がある。
また、PMOSトランジスタP4、P5、P6、P7に
関しては、飽和領域で動作させる条件として、VGS
(P4)、VGS(P5)、VGS(P4)、VGS
(P5)>|Vthp|を満たす必要がある。したがっ
て、式(8)〜(17)の関係に基づき、しきい値電圧
Vthn、Vthpは、式(24)の関係を満たように
設定する。
て説明したが、5ボルトより低い場合であってもよい。
この場合、NMOSトランジスタT6、T7に関して
は、飽和領域で動作させる条件として、VGS(T
6)、VGS(T7)>Vthnを満たす必要がある。
また、PMOSトランジスタP4、P5、P6、P7に
関しては、飽和領域で動作させる条件として、VGS
(P4)、VGS(P5)、VGS(P4)、VGS
(P5)>|Vthp|を満たす必要がある。したがっ
て、式(8)〜(17)の関係に基づき、しきい値電圧
Vthn、Vthpは、式(24)の関係を満たように
設定する。
【0102】 VR>Vthn、|Vthp| …(24) さらに、NMOSトランジスタT6に関しては、飽和領
域で動作させる条件として、ドレインソース間電圧VD
S(T6)(=VCC−V(N5))に対して、VDS
(T6)>VGS(T6)−Vthnを満たす必要があ
る。また、NMOSトランジスタT7に関しては、飽和
領域で動作させる条件として、ドレインソース間電圧V
DS(T7)(=V(N5))に対して、VDS(T
7)>VGS(T7)−Vthnを満たす必要がある。
したがって、式(8)〜(10)の関係に基づき、しき
い値電圧Vthnは、式(25)を満たすように設定す
る。
域で動作させる条件として、ドレインソース間電圧VD
S(T6)(=VCC−V(N5))に対して、VDS
(T6)>VGS(T6)−Vthnを満たす必要があ
る。また、NMOSトランジスタT7に関しては、飽和
領域で動作させる条件として、ドレインソース間電圧V
DS(T7)(=V(N5))に対して、VDS(T
7)>VGS(T7)−Vthnを満たす必要がある。
したがって、式(8)〜(10)の関係に基づき、しき
い値電圧Vthnは、式(25)を満たすように設定す
る。
【0103】 2VR−VCC<|Vthn| …(25) 同様に、PMOSトランジスタP4に関しては、飽和領
域で動作させる条件として、ドレインソース間電圧VD
S(P4)(=VCC−VL)に対して、VDS(P
4)>VGS(P4)−|Vthp|を満たす必要があ
る。また、PMOSトランジスタP5、P6、P7に関
しても同様である。したがって、式(10)〜(17)
の関係に基づき、しきい値電圧Vthpは、式(26)
を満たすように設定する 4VR−VCC<|Vthp| …(26) 例えば、VRが0.7ボルト、Vthnおよび|Vth
p|が0.6ボルトであれば、内部電源電圧VCCは、
3ボルトであっても動作可能となる。
域で動作させる条件として、ドレインソース間電圧VD
S(P4)(=VCC−VL)に対して、VDS(P
4)>VGS(P4)−|Vthp|を満たす必要があ
る。また、PMOSトランジスタP5、P6、P7に関
しても同様である。したがって、式(10)〜(17)
の関係に基づき、しきい値電圧Vthpは、式(26)
を満たすように設定する 4VR−VCC<|Vthp| …(26) 例えば、VRが0.7ボルト、Vthnおよび|Vth
p|が0.6ボルトであれば、内部電源電圧VCCは、
3ボルトであっても動作可能となる。
【0104】なお、デプレッション型NMOSトランジ
スタD1、D2のウェル電位は、各々、各ソース部(各
ゲート部)と同一電位とすることが望ましい。
スタD1、D2のウェル電位は、各々、各ソース部(各
ゲート部)と同一電位とすることが望ましい。
【0105】[ 実施の形態2]前述した半導体記憶装置
1においては、常時on状態のトランジスタおよび負荷
抵抗に、それぞれデプレッション型NMOSトランジス
タを使用したが、トランジスタの加工のばらつきにより
それぞれのサイズが異なってしまった場合、電流比Jが
ばらつく可能性が高い。
1においては、常時on状態のトランジスタおよび負荷
抵抗に、それぞれデプレッション型NMOSトランジス
タを使用したが、トランジスタの加工のばらつきにより
それぞれのサイズが異なってしまった場合、電流比Jが
ばらつく可能性が高い。
【0106】そこで、本発明の実施の形態2の半導体記
憶装置は、常時on状態のトランジスタおよび負荷抵抗
を構成するトランジスタの加工のばらつきを抑えて、安
定した読出動作を可能とする。
憶装置は、常時on状態のトランジスタおよび負荷抵抗
を構成するトランジスタの加工のばらつきを抑えて、安
定した読出動作を可能とする。
【0107】図4は、本発明の実施の形態2における半
導体記憶装置5の主要部の基本構成を示す回路図であ
る。図1〜図2に示す半導体記憶装置1と同じ構成要素
には同じ記号、符号を付し、その説明を省略する。
導体記憶装置5の主要部の基本構成を示す回路図であ
る。図1〜図2に示す半導体記憶装置1と同じ構成要素
には同じ記号、符号を付し、その説明を省略する。
【0108】本発明の実施の形態1の半導体記憶装置5
は、メモリアレイ4、列選択回路202、および負荷抵
抗部31から構成されるセンスアンプ6を備える。
は、メモリアレイ4、列選択回路202、および負荷抵
抗部31から構成されるセンスアンプ6を備える。
【0109】センスアンプ6の負荷抵抗部31の構成に
ついて説明する。負荷抵抗部31は、デプレッション型
のNMOSトランジスタD4、D5、D6、D7を備え
る。
ついて説明する。負荷抵抗部31は、デプレッション型
のNMOSトランジスタD4、D5、D6、D7を備え
る。
【0110】デプレッション型NMOSトランジスタD
4、D5は、ノードN20とノードSNとの間に直列に
接続される。それぞれのゲート電極は、ソース部と接続
されている。
4、D5は、ノードN20とノードSNとの間に直列に
接続される。それぞれのゲート電極は、ソース部と接続
されている。
【0111】デプレッション型NMOSトランジスタD
6、D7は、ノードN20とノードSNとの間に直列に
接続される。それぞれのゲート電極は、ソース部と接続
されている。
6、D7は、ノードN20とノードSNとの間に直列に
接続される。それぞれのゲート電極は、ソース部と接続
されている。
【0112】ノードN20は、NMOSトランジスタT
13を介して電圧供給回路3と接続されている。なお、
電圧供給回路3は、前述したように、センスアンプ6の
動作時において、ビット線電圧VBLの約3倍の電圧V
Lを発生する。
13を介して電圧供給回路3と接続されている。なお、
電圧供給回路3は、前述したように、センスアンプ6の
動作時において、ビット線電圧VBLの約3倍の電圧V
Lを発生する。
【0113】デプレッション型NMOSトランジスタD
4、D5、D6、D7のそれぞれのサイズ(W/L)
は、トランジスタD3のサイズ(W/L)と等しい。ま
た、それぞれのしきい値電圧を、トランジスタD3のし
きい値電圧と等しくする。
4、D5、D6、D7のそれぞれのサイズ(W/L)
は、トランジスタD3のサイズ(W/L)と等しい。ま
た、それぞれのしきい値電圧を、トランジスタD3のし
きい値電圧と等しくする。
【0114】これにより、デプレッション型NMOSト
ランジスタD4、D5、D6、D7)のドレインソース
電流IDS(D4)、IDS(D5)、IDS(D
6)、IDS(D7)は、すべてデプレッション型NM
OSトランジスタD3のドレインソース電流IDS(D
3)と等しくなる。
ランジスタD4、D5、D6、D7)のドレインソース
電流IDS(D4)、IDS(D5)、IDS(D
6)、IDS(D7)は、すべてデプレッション型NM
OSトランジスタD3のドレインソース電流IDS(D
3)と等しくなる。
【0115】したがって、このように構成することによ
り、デプレッション型NMOSトランジスタD4、D5
(または、D6、D7)を介して流れる電流は、トラン
ジスタD3を流れる電流と等しくなる。
り、デプレッション型NMOSトランジスタD4、D5
(または、D6、D7)を介して流れる電流は、トラン
ジスタD3を流れる電流と等しくなる。
【0116】これにより、例えば、トランジスタD3の
サイズ(W)がばらついても、負荷抵抗部31側におい
てばらつきが吸収される。この結果、電流比Jを一定に
保つことができる。
サイズ(W)がばらついても、負荷抵抗部31側におい
てばらつきが吸収される。この結果、電流比Jを一定に
保つことができる。
【0117】また、このように構成することにより、負
荷抵抗部31を流れる電流と、メモリセルMおよびトラ
ンジスタD3を流れる電流との電流比Jは2倍になる。
荷抵抗部31を流れる電流と、メモリセルMおよびトラ
ンジスタD3を流れる電流との電流比Jは2倍になる。
【0118】なお、負荷抵抗部31の構成として、2つ
のデプレッション型NMOSトランジスタを2組接続し
た場合について説明したがこれに限るものではなく、2
つのデプレッション型NMOSトランジスタをm組接続
することで、m倍の電流比Jを実現することができる。
のデプレッション型NMOSトランジスタを2組接続し
た場合について説明したがこれに限るものではなく、2
つのデプレッション型NMOSトランジスタをm組接続
することで、m倍の電流比Jを実現することができる。
【0119】[ 実施の形態3]前述した半導体記憶装置
1、2においては、ビット線接地抵抗用の常時on状態
のトランジスタおよび負荷抵抗に、それぞれデプレッシ
ョン型NMOSトランジスタを使用した。しかしなが
ら、メモリセルMは、エンハンス型のトランジスタであ
り、メモリセルMと、ビット線接地抵抗用の常時on状
態のトランジスタおよび負荷抵抗とは互いに動作特性が
異なっている。
1、2においては、ビット線接地抵抗用の常時on状態
のトランジスタおよび負荷抵抗に、それぞれデプレッシ
ョン型NMOSトランジスタを使用した。しかしなが
ら、メモリセルMは、エンハンス型のトランジスタであ
り、メモリセルMと、ビット線接地抵抗用の常時on状
態のトランジスタおよび負荷抵抗とは互いに動作特性が
異なっている。
【0120】そこで、本発明の実施の形態3の半導体記
憶装置は、メモリセルMの動作条件で、ビット線接地抵
抗用のトランジスタを適正に動作させることができ、か
つビット線接地抵抗用のトランジスタで供給される電流
をセンスアンプの負荷電流に反映させることを可能とす
る。
憶装置は、メモリセルMの動作条件で、ビット線接地抵
抗用のトランジスタを適正に動作させることができ、か
つビット線接地抵抗用のトランジスタで供給される電流
をセンスアンプの負荷電流に反映させることを可能とす
る。
【0121】図5は、本発明の実施の形態3における半
導体記憶装置7の主要部の基本構成を示す回路図であ
る。図1〜2に示す半導体記憶装置1、および図9〜1
6に示す従来の半導体記憶装置200と同じ構成要素に
は同じ記号、符号を付し、その説明を省略する。
導体記憶装置7の主要部の基本構成を示す回路図であ
る。図1〜2に示す半導体記憶装置1、および図9〜1
6に示す従来の半導体記憶装置200と同じ構成要素に
は同じ記号、符号を付し、その説明を省略する。
【0122】本発明の実施の形態3の半導体記憶装置7
は、メモリアレイ201、列選択回路202、および負
荷抵抗部32を有するセンスアンプ8を備える。
は、メモリアレイ201、列選択回路202、および負
荷抵抗部32を有するセンスアンプ8を備える。
【0123】センスアンプ8の負荷抵抗部32の構成に
ついて説明する。負荷抵抗部32は、NMOSトランジ
スタT21、T31、PMOSトランジスタP21、P
31、P41、および常時on状態のトランジスタT1
0を備える。
ついて説明する。負荷抵抗部32は、NMOSトランジ
スタT21、T31、PMOSトランジスタP21、P
31、P41、および常時on状態のトランジスタT1
0を備える。
【0124】PMOSトランジスタP21とNMOSト
ランジスタT31とは、内部電源電圧VCCと接地電位
VSSとの間に直列に接続される。PMOSトランジス
タP21のゲート電極は、接地電位VSSを受ける。
ランジスタT31とは、内部電源電圧VCCと接地電位
VSSとの間に直列に接続される。PMOSトランジス
タP21のゲート電極は、接地電位VSSを受ける。
【0125】PMOSトランジスタP41、NMOSト
ランジスタT21、およびトランジスタT10は、内部
電源電圧VCCと接地電位VSSとの間に直列に接続さ
れる。NMOSトランジスタT21とトランジスタT1
0との接続ノードであるノードN11は、NMOSトラ
ンジスタT31のゲート電極と接続される。
ランジスタT21、およびトランジスタT10は、内部
電源電圧VCCと接地電位VSSとの間に直列に接続さ
れる。NMOSトランジスタT21とトランジスタT1
0との接続ノードであるノードN11は、NMOSトラ
ンジスタT31のゲート電極と接続される。
【0126】NMOSトランジスタT31とPMOSト
ランジスタP21の接続ノードであるノードN13は、
NMOSトランジスタT21のゲート電極と接続され
る。
ランジスタP21の接続ノードであるノードN13は、
NMOSトランジスタT21のゲート電極と接続され
る。
【0127】PMOSトランジスタP31は、内部電源
電圧VCCとノードSNとの間に接続される。PMOS
トランジスタP41のゲート電極とPMOSトランジス
タP31のゲート電極とは、NMOSトランジスタT2
1とPMOSトランジスタP41(ドレイン部)との接
続ノードであるノードN14にそれぞれ接続される。
電圧VCCとノードSNとの間に接続される。PMOS
トランジスタP41のゲート電極とPMOSトランジス
タP31のゲート電極とは、NMOSトランジスタT2
1とPMOSトランジスタP41(ドレイン部)との接
続ノードであるノードN14にそれぞれ接続される。
【0128】次に各構成要素であるトランジスタのサイ
ズ、およびしきい値電圧について説明する。
ズ、およびしきい値電圧について説明する。
【0129】NMOSトランジスタT21のサイズは、
NMOSトランジスタT2のサイズと等しい。NMOS
トランジスタT31のサイズは、NMOSトランジスタ
T3のサイズと等しい。PMOSトランジスタP21の
サイズは、PMOSトランジスタP2のサイズと等し
い。
NMOSトランジスタT2のサイズと等しい。NMOS
トランジスタT31のサイズは、NMOSトランジスタ
T3のサイズと等しい。PMOSトランジスタP21の
サイズは、PMOSトランジスタP2のサイズと等し
い。
【0130】また、NMOSトランジスタT21のしき
い値電圧は、NMOSトランジスタT2のしきい値電圧
と同一とする。NMOSトランジスタT31のしきい値
電圧は、NMOSトランジスタT3のしきい値電圧と同
一とする。PMOSトランジスタP21のしきい値電圧
は、PMOSトランジスタP2のしきい値電圧と同一と
する。
い値電圧は、NMOSトランジスタT2のしきい値電圧
と同一とする。NMOSトランジスタT31のしきい値
電圧は、NMOSトランジスタT3のしきい値電圧と同
一とする。PMOSトランジスタP21のしきい値電圧
は、PMOSトランジスタP2のしきい値電圧と同一と
する。
【0131】さらに、トランジスタT10は、メモイア
レイ201に含まれるトランジスタT0のと同一のトラ
ンジスタである。ゲート電極に内部電源電圧VCCを受
けるトランジスタT10は、常時on状態である。
レイ201に含まれるトランジスタT0のと同一のトラ
ンジスタである。ゲート電極に内部電源電圧VCCを受
けるトランジスタT10は、常時on状態である。
【0132】なお、ノードN13の電圧V(N13)
は、NMOSトランジスタT21のしきい値電圧を超え
るように設定する。これにより、PMOSトランジスタ
P41から、NMOSトランジスタT21、トランジス
タT10を介して電流が流れる。
は、NMOSトランジスタT21のしきい値電圧を超え
るように設定する。これにより、PMOSトランジスタ
P41から、NMOSトランジスタT21、トランジス
タT10を介して電流が流れる。
【0133】次に、電流ミラー部を構成するPMOSト
ランジスタP41、PMOSトランジスタP31、およ
び負荷抵抗部32の動作ついて説明する。
ランジスタP41、PMOSトランジスタP31、およ
び負荷抵抗部32の動作ついて説明する。
【0134】PMOSトランジスタP31、およびPM
OSトランジスタP41のしきい値電圧を同一に設定す
る(以下、しきい値電圧Vthpと記す)。さらに、そ
れぞれに同じゲートソース間電圧を与える(以下、VG
Sと記す)。この条件のもとで、PMOSトランジスタ
P31、およびPMOSトランジスタP41を飽和領域
で動作させる。PMOSトランジスタP41を流れる電
流I41、およびPMOSトランジスタP31を流れる
電流I31は、式(27)〜(30)を満たす。
OSトランジスタP41のしきい値電圧を同一に設定す
る(以下、しきい値電圧Vthpと記す)。さらに、そ
れぞれに同じゲートソース間電圧を与える(以下、VG
Sと記す)。この条件のもとで、PMOSトランジスタ
P31、およびPMOSトランジスタP41を飽和領域
で動作させる。PMOSトランジスタP41を流れる電
流I41、およびPMOSトランジスタP31を流れる
電流I31は、式(27)〜(30)を満たす。
【0135】 I41≒1/2×K41×β41×(VGS−Vthp)2 …(27) I31≒1/2×K31×β31×(VGS−Vthp)2 …(28) K41=W41/L41 …(29) K31=W31/L31 …(30) ここで、W41、L41は、それぞれPMOSトランジ
スタP41のゲート幅、ゲート長を表わし、W31、L
31は、それぞれPMOSトランジスタP31のゲート
幅、ゲート長を表わす。さらに、β41は、PMOSト
ランジスタP41のゲイン定数を、β31は、PMOS
トランジスタP31のゲイン定数をそれぞれ表わす。
スタP41のゲート幅、ゲート長を表わし、W31、L
31は、それぞれPMOSトランジスタP31のゲート
幅、ゲート長を表わす。さらに、β41は、PMOSト
ランジスタP41のゲイン定数を、β31は、PMOS
トランジスタP31のゲイン定数をそれぞれ表わす。
【0136】ゲート長L41、L31、およびゲイン定
数β41、β31を等しく設定すると、PMOSトラン
ジスタP41を流れる電流I41、およびPMOSトラ
ンジスタP31を流れる電流I31は、以下の関係にな
る。
数β41、β31を等しく設定すると、PMOSトラン
ジスタP41を流れる電流I41、およびPMOSトラ
ンジスタP31を流れる電流I31は、以下の関係にな
る。
【0137】 I31=I41×(W31/W41) …(31) したがって、PMOSトランジスタP31から、NMO
SトランジスタT2、トランジスタT0を流れる電流
は、PMOSトランジスタP41から、NMOSトラン
ジスタT21、トランジスタT10を流れる電流の(W
31/W41)倍となる。
SトランジスタT2、トランジスタT0を流れる電流
は、PMOSトランジスタP41から、NMOSトラン
ジスタT21、トランジスタT10を流れる電流の(W
31/W41)倍となる。
【0138】すなわち、このように構成することによ
り、負荷抵抗部32に、トランジスタT10を流れる電
流の(W31/W41)倍の電流供給能力を持たせるこ
とができる。
り、負荷抵抗部32に、トランジスタT10を流れる電
流の(W31/W41)倍の電流供給能力を持たせるこ
とができる。
【0139】たとえば、ゲート幅W41、W31を等し
くした場合、PMOSトランジスタP41、NMOSト
ランジスタT21、およびトランジスタT10を流れる
電流と、PMOSトランジスタP31、NMOSトラン
ジスタT2、NMOSトランジスタT1およびトランジ
スタT0を流れる電流とが等しくなる。
くした場合、PMOSトランジスタP41、NMOSト
ランジスタT21、およびトランジスタT10を流れる
電流と、PMOSトランジスタP31、NMOSトラン
ジスタT2、NMOSトランジスタT1およびトランジ
スタT0を流れる電流とが等しくなる。
【0140】したがって、このように構成することによ
り、負荷抵抗部32と、ビット線接地抵抗用のトランジ
スタT0との内部電源電圧VCCに対する依存性を合わ
せることができ、かつトランジスタT0の加工のばらつ
きを負荷電流に反映することができる。さらに、これに
より、電流比Jを一定に保つことができる。
り、負荷抵抗部32と、ビット線接地抵抗用のトランジ
スタT0との内部電源電圧VCCに対する依存性を合わ
せることができ、かつトランジスタT0の加工のばらつ
きを負荷電流に反映することができる。さらに、これに
より、電流比Jを一定に保つことができる。
【0141】なお、メモリセルM(例えば、メモリセル
M11)から記憶情報”0”を読出す場合には、トラン
ジスタT0およびメモリセルM11に流れる電流を供給
する必要があるため、PMOSトランジスタP31のサ
イズは、PMOSトランジスタP41のサイズの任意倍
として決定する。
M11)から記憶情報”0”を読出す場合には、トラン
ジスタT0およびメモリセルM11に流れる電流を供給
する必要があるため、PMOSトランジスタP31のサ
イズは、PMOSトランジスタP41のサイズの任意倍
として決定する。
【0142】この場合、たとえば,PMOSトランジス
タP41をm個(m>1)並列に接続することにより、
m倍(mは整数)の電流供給が可能となる。すなわち、
センスアンプ8は、メモリアレイ201におけるトラン
ジスタT0で供給される電流のm倍の電流を負荷電流と
して供給する(m倍の電流比J)ことができる。
タP41をm個(m>1)並列に接続することにより、
m倍(mは整数)の電流供給が可能となる。すなわち、
センスアンプ8は、メモリアレイ201におけるトラン
ジスタT0で供給される電流のm倍の電流を負荷電流と
して供給する(m倍の電流比J)ことができる。
【0143】また、電圧調整回路20を削除して、NM
OSトランジスタT2のゲート電極を、ノードN13に
接続することによっても、同様の効果が得られる。この
場合、回路素子数を削減できる。
OSトランジスタT2のゲート電極を、ノードN13に
接続することによっても、同様の効果が得られる。この
場合、回路素子数を削減できる。
【0144】[ 実施の形態4]前述した半導体記憶装置
7のセンスアンプ8においては、負荷抵抗部に常時on
状態のトランジスタを備えることにより安定した読出動
作を可能とし、さらにトランジスタのサイズを調整する
ことでm倍の電流比Jを実現した。
7のセンスアンプ8においては、負荷抵抗部に常時on
状態のトランジスタを備えることにより安定した読出動
作を可能とし、さらにトランジスタのサイズを調整する
ことでm倍の電流比Jを実現した。
【0145】本発明の実施の形態4の半導体記憶装置
は、負荷抵抗部にさらにメモリセルを備えることによ
り、安定した読出動作を可能とする。
は、負荷抵抗部にさらにメモリセルを備えることによ
り、安定した読出動作を可能とする。
【0146】図6は、本発明の実施の形態4における半
導体記憶装置9の主要部の基本構成を示す回路図であ
る。図5に示す半導体記憶装置7と同じ構成要素には同
じ記号、符号を付し、その説明を省略する。
導体記憶装置9の主要部の基本構成を示す回路図であ
る。図5に示す半導体記憶装置7と同じ構成要素には同
じ記号、符号を付し、その説明を省略する。
【0147】本発明の実施の形態4の半導体記憶装置9
は、メモリアレイ201、列選択回路202、および負
荷抵抗部33を有するセンスアンプ10を備える。
は、メモリアレイ201、列選択回路202、および負
荷抵抗部33を有するセンスアンプ10を備える。
【0148】センスアンプ10の負荷抵抗部33の構成
について説明する。負荷抵抗部33は、NMOSトラン
ジスタT21、T31、PMOSトランジスタP21、
P31、P41、常時on状態のトランジスタT10、
およびメモリセルXMを備える。
について説明する。負荷抵抗部33は、NMOSトラン
ジスタT21、T31、PMOSトランジスタP21、
P31、P41、常時on状態のトランジスタT10、
およびメモリセルXMを備える。
【0149】NMOSトランジスタT21、T31、P
MOSトランジスタP21、P31、P41、およびト
ランジスタT10の接続関係は、本発明の実施の形態3
の負荷抵抗部32の構成で説明したとおりである。
MOSトランジスタP21、P31、P41、およびト
ランジスタT10の接続関係は、本発明の実施の形態3
の負荷抵抗部32の構成で説明したとおりである。
【0150】負荷抵抗部32においてはさらに、メモリ
セルXMを、ノードN11と接地電位VSSとの間に接
続する。メモリセルXMの構成は、メモリアレイ201
に含まれるメモリセルMと等しい。
セルXMを、ノードN11と接地電位VSSとの間に接
続する。メモリセルXMの構成は、メモリアレイ201
に含まれるメモリセルMと等しい。
【0151】このように構成することにより、センスア
ンプ10においては、さらにメモリセルMの加工のばら
つきを負荷電流に反映させることができ、かつ負荷抵抗
とメモリセルMとの内部電源電圧VCCに対する依存性
を合わせることができる。したがって、電流比Jを一定
に保つことができる。
ンプ10においては、さらにメモリセルMの加工のばら
つきを負荷電流に反映させることができ、かつ負荷抵抗
とメモリセルMとの内部電源電圧VCCに対する依存性
を合わせることができる。したがって、電流比Jを一定
に保つことができる。
【0152】なお、メモリセルXMのしきい値電圧Vt
h(XM)は、Vth(XM)<内部電源電圧VCCを
満たすように設定する。たとえば、メモリセルXMに紫
外線照射をしておくことにより、上記の条件を満たすし
きい値電圧Vth(XM)に設定する。これにより、メ
モリセルXMは、内部電源電圧VCCをゲート電極に受
けてon状態を保持する。
h(XM)は、Vth(XM)<内部電源電圧VCCを
満たすように設定する。たとえば、メモリセルXMに紫
外線照射をしておくことにより、上記の条件を満たすし
きい値電圧Vth(XM)に設定する。これにより、メ
モリセルXMは、内部電源電圧VCCをゲート電極に受
けてon状態を保持する。
【0153】なお、PMOSトランジスタP41が1つ
の場合について説明したが、これに限られるわけではな
く、PMOSトランジスタP41をm個並列に接続する
ことにより、m倍(mは整数)の電流供給が可能とな
る。
の場合について説明したが、これに限られるわけではな
く、PMOSトランジスタP41をm個並列に接続する
ことにより、m倍(mは整数)の電流供給が可能とな
る。
【0154】[ 実施の形態5]前述した半導体記憶装置
9のセンスアンプ10においては、負荷抵抗部にメモリ
セルを備えることにより安定した読出動作を可能とし
た。
9のセンスアンプ10においては、負荷抵抗部にメモリ
セルを備えることにより安定した読出動作を可能とし
た。
【0155】本発明の実施の形態5の半導体記憶装置
は、負荷抵抗部に複数の常時on状態のトランジスタを
備えることにより、安定した読出動作を可能とし、かつ
任意倍の電流比Jを実現する。
は、負荷抵抗部に複数の常時on状態のトランジスタを
備えることにより、安定した読出動作を可能とし、かつ
任意倍の電流比Jを実現する。
【0156】図7は、本発明の実施の形態5における半
導体記憶装置11の主要部の基本構成を示す回路図であ
る。図5に示す半導体記憶装置9と同じ構成要素には同
じ記号、符号を付し、その説明を省略する。
導体記憶装置11の主要部の基本構成を示す回路図であ
る。図5に示す半導体記憶装置9と同じ構成要素には同
じ記号、符号を付し、その説明を省略する。
【0157】本発明の実施の形態5の半導体記憶装置1
1は、メモリアレイ201、列選択回路202、および
負荷抵抗部34を有するセンスアンプ12を備える。
1は、メモリアレイ201、列選択回路202、および
負荷抵抗部34を有するセンスアンプ12を備える。
【0158】センスアンプ12の負荷抵抗部34の構成
について説明する。負荷抵抗部34は、NMOSトラン
ジスタT21、T31、PMOSトランジスタP21、
P31、P41、および常時on状態のトランジスタT
20(T20. 1, T20.2、…、T20. m)を備
える。
について説明する。負荷抵抗部34は、NMOSトラン
ジスタT21、T31、PMOSトランジスタP21、
P31、P41、および常時on状態のトランジスタT
20(T20. 1, T20.2、…、T20. m)を備
える。
【0159】NMOSトランジスタT21、T31、お
よびPMOSトランジスタP21、P31、P41の接
続関係は、本発明の実施の形態3の負荷抵抗部32の構
成で説明したとおりである。
よびPMOSトランジスタP21、P31、P41の接
続関係は、本発明の実施の形態3の負荷抵抗部32の構
成で説明したとおりである。
【0160】負荷抵抗部34においてはさらに、m個の
常時on状態のトランジスタT20. 1, T20. 2、
…、T20. mを、ノードN11と接地電位VSSとの
間に並列に接続する。
常時on状態のトランジスタT20. 1, T20. 2、
…、T20. mを、ノードN11と接地電位VSSとの
間に並列に接続する。
【0161】これにより、センスアンプ12における負
荷電流は、常時on状態のトランジスタT0を流れる電
流のm倍となり、電流比Jがm倍になる。
荷電流は、常時on状態のトランジスタT0を流れる電
流のm倍となり、電流比Jがm倍になる。
【0162】なお、PMOSトランジスタP31のゲー
ト幅W1と、PMOSトランジスタP41のゲート幅W
2との比(W1/W2)を変えて設定することにより、
センスアンプ12における負荷電流をトランジスタT0
を流れる電流の分数倍とすることができる。
ト幅W1と、PMOSトランジスタP41のゲート幅W
2との比(W1/W2)を変えて設定することにより、
センスアンプ12における負荷電流をトランジスタT0
を流れる電流の分数倍とすることができる。
【0163】この場合には、トランジスタの加工のばら
つきにより影響を抑えることができるゲート幅W1、W
2を選択する。具体例としては、トランジスタT0のゲ
ート幅W0を2μmとした場合、PMOSトランジスタ
P31のゲート幅W1およびPMOSトランジスタP4
1のゲート幅W2を、トランジスタT0のゲート幅W0
の約5〜10倍とするのが望ましい。
つきにより影響を抑えることができるゲート幅W1、W
2を選択する。具体例としては、トランジスタT0のゲ
ート幅W0を2μmとした場合、PMOSトランジスタ
P31のゲート幅W1およびPMOSトランジスタP4
1のゲート幅W2を、トランジスタT0のゲート幅W0
の約5〜10倍とするのが望ましい。
【0164】このように構成することにより、ビット線
接地抵抗用のトランジスタT0の加工のばらつきを負荷
電流に反映させることができ、かつ負荷抵抗とトランジ
スタT0との内部電源電圧VCCに対する依存性を合わ
せることができる。したがって、電流比Jを一定に保つ
ことが可能となる。
接地抵抗用のトランジスタT0の加工のばらつきを負荷
電流に反映させることができ、かつ負荷抵抗とトランジ
スタT0との内部電源電圧VCCに対する依存性を合わ
せることができる。したがって、電流比Jを一定に保つ
ことが可能となる。
【0165】また、負荷抵抗の電流供給能力を、常時o
n状態のトランジスタの任意倍とすることができる。
n状態のトランジスタの任意倍とすることができる。
【0166】[ 実施の形態6]前述した半導体記憶装置
11のセンスアンプ12においては、負荷抵抗部に複数
の常時on状態のトランジスタを備えることにより安定
した読出動作を可能とし、またトランジスタのサイズを
変えることとあわせて、任意倍の電流比Jを実現した。
11のセンスアンプ12においては、負荷抵抗部に複数
の常時on状態のトランジスタを備えることにより安定
した読出動作を可能とし、またトランジスタのサイズを
変えることとあわせて、任意倍の電流比Jを実現した。
【0167】本発明の実施の形態6の半導体記憶装置
は、負荷抵抗部に常時on状態のトランジスタ、および
メモリセルを備えることにより、安定した読出動作を可
能とし、かつ任意倍の電流比Jを実現する。
は、負荷抵抗部に常時on状態のトランジスタ、および
メモリセルを備えることにより、安定した読出動作を可
能とし、かつ任意倍の電流比Jを実現する。
【0168】図8は、本発明の実施の形態6における半
導体記憶装置13の主要部の基本構成を示す回路図であ
る。図6、7に示す半導体記憶装置9、11と同じ構成
要素には同じ記号、符号を付し、その説明を省略する。
導体記憶装置13の主要部の基本構成を示す回路図であ
る。図6、7に示す半導体記憶装置9、11と同じ構成
要素には同じ記号、符号を付し、その説明を省略する。
【0169】本発明の実施の形態6の半導体記憶装置1
3は、メモリアレイ201、列選択回路202、および
負荷抵抗部35を有するセンスアンプ14を備える。
3は、メモリアレイ201、列選択回路202、および
負荷抵抗部35を有するセンスアンプ14を備える。
【0170】センスアンプ14の負荷抵抗部35の構成
について説明する。負荷抵抗部35は、NMOSトラン
ジスタT21、T31、PMOSトランジスタP21、
常時on状態のトランジスタT10、およびメモリセル
XMを備える。
について説明する。負荷抵抗部35は、NMOSトラン
ジスタT21、T31、PMOSトランジスタP21、
常時on状態のトランジスタT10、およびメモリセル
XMを備える。
【0171】NMOSトランジスタT21、T31、P
MOSトランジスタP21、トランジスタT10、およ
びメモリセルXMの接続関係は、本発明の実施の形態4
の負荷抵抗部33の構成で説明したとおりである。
MOSトランジスタP21、トランジスタT10、およ
びメモリセルXMの接続関係は、本発明の実施の形態4
の負荷抵抗部33の構成で説明したとおりである。
【0172】負荷抵抗部35はさらに、電流ミラー部と
して、PMOSトランジスタP51、P61を備える。
して、PMOSトランジスタP51、P61を備える。
【0173】PMOSトランジスタP51は、ノードN
14と内部電源電圧VCCとの間に接続される。PMO
SトランジスタP61は、ノードSNと内部電源電圧V
CCとの間に接続される。PMOSトランジスタP51
のゲート電極と、PMOSトランジスタP61のゲート
電極とは、ノードN14に接続される。
14と内部電源電圧VCCとの間に接続される。PMO
SトランジスタP61は、ノードSNと内部電源電圧V
CCとの間に接続される。PMOSトランジスタP51
のゲート電極と、PMOSトランジスタP61のゲート
電極とは、ノードN14に接続される。
【0174】PMOSトランジスタP51のゲート幅W
3と、PMOSトランジスタP61のゲート幅W4とは
異なる。
3と、PMOSトランジスタP61のゲート幅W4とは
異なる。
【0175】このように構成することにより、負荷抵抗
部35と、ビット線接地抵抗用のトランジスタT0およ
びメモリセルMとの内部電源電圧VCCに対する依存性
を合わせることができ、かつトランジスタT0、メモリ
セルMの加工のばらつきを負荷電流に反映することがで
きる。したがって、電流比Jを一定に保つことができ
る。
部35と、ビット線接地抵抗用のトランジスタT0およ
びメモリセルMとの内部電源電圧VCCに対する依存性
を合わせることができ、かつトランジスタT0、メモリ
セルMの加工のばらつきを負荷電流に反映することがで
きる。したがって、電流比Jを一定に保つことができ
る。
【0176】また、電流比Jを任意倍とすることができ
る。
る。
【0177】
【発明の効果】以上のように、請求項1〜請求項2に係
る半導体記憶装置によれば、電流センス型センスアンプ
において、負荷抵抗とビット線接地抵抗用のトランジス
タとを、ともに動作特性が等しいデプレッション型NM
OSトランジスタで構成することにより、内部電源電圧
の変動に対して、安定した読出動作を可能とすることが
できる。
る半導体記憶装置によれば、電流センス型センスアンプ
において、負荷抵抗とビット線接地抵抗用のトランジス
タとを、ともに動作特性が等しいデプレッション型NM
OSトランジスタで構成することにより、内部電源電圧
の変動に対して、安定した読出動作を可能とすることが
できる。
【0178】さらに請求項1、請求項3に係る半導体記
憶装置によれば、電流センス型センスアンプにおいて、
ビット線接地抵抗用のトランジスタをデプレッション型
NMOSトランジスタで構成し、負荷抵抗を複数のグル
ープ化されたデプレッション型NMOSトランジスタで
構成することにより、安定した読出動作に加えて、任意
倍の電流比を実現することが可能となる。
憶装置によれば、電流センス型センスアンプにおいて、
ビット線接地抵抗用のトランジスタをデプレッション型
NMOSトランジスタで構成し、負荷抵抗を複数のグル
ープ化されたデプレッション型NMOSトランジスタで
構成することにより、安定した読出動作に加えて、任意
倍の電流比を実現することが可能となる。
【0179】また、請求項4に係る半導体記憶装置によ
れば、電流センス型センスアンプにおいて、負荷抵抗と
して、ビット線接地抵抗用のトランジスタと同等のトラ
ンジスタを備えることにより、内部電源電圧の変動に対
して、安定した読出動作を可能とすることができる。
れば、電流センス型センスアンプにおいて、負荷抵抗と
して、ビット線接地抵抗用のトランジスタと同等のトラ
ンジスタを備えることにより、内部電源電圧の変動に対
して、安定した読出動作を可能とすることができる。
【0180】また、請求項4〜請求項5に係る半導体記
憶装置によれば、電流センス型センスアンプにおいて、
負荷抵抗として、ビット線接地抵抗用のトランジスタと
同等のトランジスタ、およびメモリアレイにおけるメモ
リセルと同等のメモリセルを備えることにより、内部電
源電圧の変動、およびトランジスタの加工のばらつきに
対して、安定した読出動作を可能とすることができる。
憶装置によれば、電流センス型センスアンプにおいて、
負荷抵抗として、ビット線接地抵抗用のトランジスタと
同等のトランジスタ、およびメモリアレイにおけるメモ
リセルと同等のメモリセルを備えることにより、内部電
源電圧の変動、およびトランジスタの加工のばらつきに
対して、安定した読出動作を可能とすることができる。
【0181】また、請求項4、請求項6に係る半導体記
憶装置によれば、電流センス型センスアンプにおいて、
負荷抵抗として、ビット線接地抵抗用のトランジスタと
同等のトランジスタを複数備えることにより、内部電源
電圧の変動、およびトランジスタの加工のばらつきに対
して、安定した読出動作を可能とすることができ、かつ
任意倍の電流比を実現することが可能となる。
憶装置によれば、電流センス型センスアンプにおいて、
負荷抵抗として、ビット線接地抵抗用のトランジスタと
同等のトランジスタを複数備えることにより、内部電源
電圧の変動、およびトランジスタの加工のばらつきに対
して、安定した読出動作を可能とすることができ、かつ
任意倍の電流比を実現することが可能となる。
【0182】また、請求項7に係る半導体記憶装置によ
れば、電流センス型センスアンプにおいて、電流ミラー
部を構成するトランジスタの個数を調整することによ
り、任意倍の電流比を実現することが可能となる。
れば、電流センス型センスアンプにおいて、電流ミラー
部を構成するトランジスタの個数を調整することによ
り、任意倍の電流比を実現することが可能となる。
【0183】また、請求項8に係る半導体記憶装置によ
れば、電流センス型センスアンプにおいて、電流ミラー
部を構成するトランジスタのサイズを調整することによ
り、任意倍の電流比を実現することが可能となる。
れば、電流センス型センスアンプにおいて、電流ミラー
部を構成するトランジスタのサイズを調整することによ
り、任意倍の電流比を実現することが可能となる。
【図1】 本発明の実施の形態1における半導体記憶装
置1の主要部の基本構成を示す回路図である。
置1の主要部の基本構成を示す回路図である。
【図2】 本発明の実施の形態1の電圧発生回路3の基
本構成を示す回路図である。
本構成を示す回路図である。
【図3】 本発明の実施の形態1のセンスアンプ2の動
作説明をするための各種信号のタイミングチャートであ
る。
作説明をするための各種信号のタイミングチャートであ
る。
【図4】 本発明の実施の形態2における半導体記憶装
置5の主要部の基本構成を示す回路図である。
置5の主要部の基本構成を示す回路図である。
【図5】 本発明の実施の形態3における半導体記憶装
置7の主要部の基本構成を示す回路図である。
置7の主要部の基本構成を示す回路図である。
【図6】 本発明の実施の形態4における半導体記憶装
置9の主要部の基本構成を示す回路図である。
置9の主要部の基本構成を示す回路図である。
【図7】 本発明の実施の形態5における半導体記憶装
置11の主要部の基本構成を示す回路図である。
置11の主要部の基本構成を示す回路図である。
【図8】 本発明の実施の形態6における半導体記憶装
置13の主要部の基本構成を示す回路図である。
置13の主要部の基本構成を示す回路図である。
【図9】 従来の半導体記憶装置200の基本構成を示
すブロック図である。
すブロック図である。
【図10】 従来の半導体記憶装置200のメモリアレ
イ201、および列選択回路202の基本構成を示す回
路図である。
イ201、および列選択回路202の基本構成を示す回
路図である。
【図11】 従来の半導体記憶装置200におけるメモ
リセルMの構成を概略的に示す断面図である。
リセルMの構成を概略的に示す断面図である。
【図12】 従来の半導体記憶装置200におけるメモ
リセルMのより詳細な接続関係を説明するための図であ
る。
リセルMのより詳細な接続関係を説明するための図であ
る。
【図13】 従来の半導体記憶装置200におけるAT
D回路207の基本構成を示す回路図である。
D回路207の基本構成を示す回路図である。
【図14】 従来の半導体記憶装置200におけるAT
D回路207の動作を説明するための各種信号のタイミ
ングチャートである。
D回路207の動作を説明するための各種信号のタイミ
ングチャートである。
【図15】 従来の半導体記憶装置200におけるセン
スアンプ203の基本構成を示す回路図である。
スアンプ203の基本構成を示す回路図である。
【図16】 従来の半導体記憶装置200におけるセン
スアンプ203の動作を説明するための各種信号のタイ
ミングチャートである。
スアンプ203の動作を説明するための各種信号のタイ
ミングチャートである。
2, 6, 8, 10, 12, 14 センスアンプ、3 電
圧供給回路、30, 31, 32, 33, 34 負荷抵抗
部、1, 5, 7, 9, 11, 13 半導体記憶装置、2
0 電圧調整回路、4, 201 メモリアレイ、202
列選択回路、204 行選択回路、205 出力バッ
ファ、206 列デコーダ、207 ATD回路、20
8 アドレスバッファ、209 パルス検知回路、M,
XM メモリセル、T1,T13, T6, T7, T2
1, T31 Nチャンネル型MOSトランジスタ、P1
〜P7, P21, P31, P41 Pチャンネル型MO
Sトランジスタ、T0, D3, T10, T20 トラン
ジスタ、D1〜D7 デプレッション型NMOSトラン
ジスタ, BL ビット線、WL ワード線、AND1A
ND回路、I1〜I3 インバータ回路、NOR1〜N
OR3 NOR回路。
圧供給回路、30, 31, 32, 33, 34 負荷抵抗
部、1, 5, 7, 9, 11, 13 半導体記憶装置、2
0 電圧調整回路、4, 201 メモリアレイ、202
列選択回路、204 行選択回路、205 出力バッ
ファ、206 列デコーダ、207 ATD回路、20
8 アドレスバッファ、209 パルス検知回路、M,
XM メモリセル、T1,T13, T6, T7, T2
1, T31 Nチャンネル型MOSトランジスタ、P1
〜P7, P21, P31, P41 Pチャンネル型MO
Sトランジスタ、T0, D3, T10, T20 トラン
ジスタ、D1〜D7 デプレッション型NMOSトラン
ジスタ, BL ビット線、WL ワード線、AND1A
ND回路、I1〜I3 インバータ回路、NOR1〜N
OR3 NOR回路。
Claims (8)
- 【請求項1】 複数の行方向および複数の列方向にマト
リックス状に配列された複数のメモリセルと、 列方向にそれぞれ位置する複数の前記メモリセルをそれ
ぞれ接続する複数のビット線と、 前記複数のビット線のそれぞれに接続され、対応する前
記ビット線を接地電位とするビット線接地抵抗と、 前記複数のビット線のうち、いずれか1つを選択する列
選択回路と、 負荷抵抗と、前記負荷抵抗と前記列選択回路の出力ノー
ドとの間に接続される第1のNMOSトランジスタと、
前記列選択回路の出力ノードの電位を反転して、前記第
1のNMOSトランジスタの導通/非導通を調整する調
整回路と、前記負荷抵抗と前記第1のNMOSトランジ
スタとの接続ノードにおける電圧を反転して外部に出力
するインバータ回路と、前記選択されたビット線電圧に
基づき、前記負荷抵抗に電圧を供給する電圧供給手段と
を含むセンスアンプ手段とを備え、 前記センスアンプ手段の負荷抵抗は、 デプレッション型のNMOSトランジスタを含み、 前記ビット線接地抵抗は、 デプレッション型のNMOSトランジスタで構成され、 前記負荷抵抗を構成するデプレッション型のNMOSト
ランジスタと、前記接地抵抗を構成するデプレッション
型のNMOSトランジスタとは、動作特性が等しい、半
導体記憶装置。 - 【請求項2】 前記負荷抵抗に含まれるデプレッション
型のNMOSトランジスタとは、 第1のデプレッション型のNMOSトランジスタと、 一方の導通端子が、前記第1のデプレッション型のNM
OSトランジスタの一方の導通端子に接続され、他方の
導通端子が前記接続ノードに接続される第2のデプレッ
ション型のNMOSトランジスタとであって、 前記第1のデプレッション型のNMOSトランジスタお
よび前記第2のデプレッション型のNMOSトランジス
タは、ともに前記ビット線接地抵抗を構成するデプレッ
ション型のNMOSトランジスタとサイズおよびしきい
値電圧が等しく、 前記電圧供給手段は、前記第1のデプレッション型のN
MOSトランジスタの他方の導通端子に、前記選択され
たビット線の電圧の3倍の電圧を供給する、請求項1記
載の半導体記憶装置。 - 【請求項3】 前記負荷抵抗に含まれるデプレッション
型のNMOSトランジスタとは、 複数のグループに分割された、複数のデプレッション型
のNMOSトランジスタであって、 前記複数のグループのそれぞれは、 第3のデプレッション型のNMOSトランジスタと、 一方の導通端子が、前記第3のデプレッション型のNM
OSトランジスタの一方の導通端子に接続され、他方の
導通端子が前記接続ノードに接続される第4のデプレッ
ション型のNMOSトランジスタとを含み、 前記第3のデプレッション型のNMOSトランジスタお
よび前記第4のデプレッション型のNMOSトランジス
タは、ともに前記ビット線接地抵抗を構成するデプレッ
ション型のNMOSトランジスタとサイズおよびしきい
値電圧が等しく、 前記電圧供給手段は、前記複数のグループのそれぞれに
おける前記第3のデプレッション型のNMOSトランジ
スタの他方の導通端子に、前記選択されたビット線の電
圧の3倍の電圧を供給する、請求項1記載の半導体記憶
装置。 - 【請求項4】 複数の行方向および複数の列方向にマト
リックス状に配列された複数のメモリセルと、 列方向にそれぞれ位置する複数の前記メモリセルをそれ
ぞれ接続する複数のビット線と、 前記複数のビット線のそれぞれに接続され、対応する前
記ビット線を接地電位とするビット線接地抵抗用のトラ
ンジスタと、 前記複数のビット線のうち、いずれか1つを選択する列
選択回路と、 負荷抵抗手段と、前記負荷抵抗と前記列選択回路の出力
ノードとの間に接続される第1のNMOSトランジスタ
と、前記列選択回路の出力ノードの電位を受けて、前記
第1のNMOSトランジスタの導通/非導通を調整する
調整手段と、前記負荷抵抗手段と前記第1のNMOSト
ランジスタとの接続ノードにおける電圧を反転して外部
に出力するインバータ回路とを含むセンスアンプ手段と
を備え、 前記調整手段は、 ゲート電極が前記列選択回路の出力ノードに接続され、
一方の導通端子が接地電位と接続され、かつ他方の導通
端子が前記第1のNMOSトランジスタのゲート電極と
接続される第2のNMOSトランジスタと、 前記第2のNMOSトランジスタの前記他方の導通端子
と内部電源電圧との間に接続され、かつゲート電極が接
地電位と接続される第1のPMOSトランジスタとを含
み、 前記負荷抵抗手段は、 ゲート電極が内部電源電圧に接続され、かつ一方の導通
端子が接地電位と接続され、さらにサイズが前記ビット
線接地抵抗用のトランジスタと等しい接地抵抗用のトラ
ンジスタと、 ゲート電極が前記接地抵抗用のトランジスタの他方の導
通端子と接続され、かつ一方の導通端子が接地電位と接
続され、さらにサイズとしきい値電圧とが前記第2のN
MOSトランジスタと等しい第3のNMOSトランジス
タと、 前記第3のNMOSトランジスタの他方の導通端子と内
部電源電圧との間に接続され、かつゲート電極が接地電
位と接続され、さらにサイズとしきい値電圧とが前記第
1のPMOSトランジスタと等しい第2のPMOSトラ
ンジスタと、 ゲート電極が前記第3のNMOSトランジスタの前記他
方の導通端子と接続され、かつ一方の導通端子が前記接
地抵抗用のトランジスタの他方の導通端子と接続され、
さらにサイズとしきい値電圧とが前記第1のNMOSト
ランジスタと等しい第4のNMOSトランジスタと、 一方の導通端子が内部電源電圧と接続され、かつ他方の
導通端子とゲート電極とが前記第4のNMOSトランジ
スタの他方の導通端子と接続される第3のPMOSトラ
ンジスタと、 ゲート電極が前記第3のPMOSトランジスタの前記他
方の導通端子と接続され、かつ内部電源電圧と前記接続
ノードとの間に接続される第4のPMOSトランジスタ
とを含む、半導体記憶装置。 - 【請求項5】 前記メモリセルは、トランジスタから構
成され、 さらに、前記負荷抵抗手段は、 前記メモリセルを構成する前記トランジスタと同等のト
ランジスタを含み、 前記メモリセルを構成する前記トランジスタと同等のト
ランジスタは、前記接地抵抗用のトランジスタの前記他
方の導通端子と接地電位との間に接続される、請求項4
記載の半導体記憶装置。 - 【請求項6】 前記負荷抵抗手段に含まれる前記接地抵
抗用のトランジスタは、複数個あって、 前記複数の接地抵抗用のトランジスタは、それぞれが並
列に接続される、請求項4記載の半導体記憶装置。 - 【請求項7】 前記第3のPMOSトランジスタは、そ
れぞれ並列に接続される複数個のPMOSトランジスタ
から構成される、請求項4、請求項5、または請求項6
記載の半導体記憶装置。 - 【請求項8】 前記第3のPMOSトランジスタと、前
記第4のPMOSトランジスタとは、互いにサイズが異
なる、請求項4、請求項5、または請求項6記載の半導
体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17837697A JPH1125685A (ja) | 1997-07-03 | 1997-07-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17837697A JPH1125685A (ja) | 1997-07-03 | 1997-07-03 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1125685A true JPH1125685A (ja) | 1999-01-29 |
Family
ID=16047416
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17837697A Withdrawn JPH1125685A (ja) | 1997-07-03 | 1997-07-03 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1125685A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009151886A (ja) * | 2007-12-21 | 2009-07-09 | Toshiba Corp | 半導体記憶装置 |
JP2009534782A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | メモリ回路およびメモリ素子の感知方法 |
CN112671392A (zh) * | 2020-12-24 | 2021-04-16 | 中国人民解放军国防科技大学 | 一种用于高电平复位电路的抗单粒子瞬态缓冲器 |
-
1997
- 1997-07-03 JP JP17837697A patent/JPH1125685A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009534782A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | メモリ回路およびメモリ素子の感知方法 |
JP2009151886A (ja) * | 2007-12-21 | 2009-07-09 | Toshiba Corp | 半導体記憶装置 |
CN112671392A (zh) * | 2020-12-24 | 2021-04-16 | 中国人民解放军国防科技大学 | 一种用于高电平复位电路的抗单粒子瞬态缓冲器 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3510335B2 (ja) | 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路 | |
US6246625B1 (en) | Semiconductor integrated circuit device having hierarchical power source arrangement | |
JP4509532B2 (ja) | 少なくとも2つの異なった抵抗状態を有するメモリ用センス増幅器バイアス回路 | |
US7382674B2 (en) | Static random access memory (SRAM) with clamped source potential in standby mode | |
US5446418A (en) | Ring oscillator and constant voltage generation circuit | |
JP4660280B2 (ja) | 半導体記憶装置 | |
JP2607309B2 (ja) | 半導体メモリーのセンスアンプ駆動回路 | |
US20030197551A1 (en) | Potential generating circuit capable of correctly controlling output potential | |
JP3702038B2 (ja) | 遅延回路 | |
US8270242B2 (en) | Sense amplifier apparatus and methods | |
JPH07296587A (ja) | スタンバイ電流制御回路 | |
JP3866481B2 (ja) | 半導体集積回路 | |
JPH10188585A (ja) | 不揮発性半導体記憶装置とその定電圧発生回路 | |
CN115480606A (zh) | 电压调节器和具有其的半导体存储器装置 | |
JP4284343B2 (ja) | 半導体集積回路 | |
JPH0612877A (ja) | 半導体集積回路 | |
JPH06203558A (ja) | 半導体装置 | |
US5446694A (en) | Semiconductor memory device | |
JPH1125685A (ja) | 半導体記憶装置 | |
JP3204881B2 (ja) | 不揮発性半導体記憶装置とその定電圧発生回路 | |
US4354151A (en) | Voltage divider circuits | |
JPH06187780A (ja) | 半導体メモリー装置の内部電源電圧供給装置 | |
JP3192106B2 (ja) | 半導体集積回路 | |
US20100329059A1 (en) | Apparatus and methods for sense amplifiers | |
JP4049758B2 (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |