JPH11149782A

JPH11149782A - 半導体メモリ

Info

Publication number: JPH11149782A
Application number: JP10267281A
Authority: JP
Inventors: Kenichi Ohata; 賢一大畠; Fumihiko Arakawa; 文彦荒川; Takeshi Kusunoki; 武志楠; Hiroaki Nanbu; 博昭南部; Kazuo Kanetani; 一男金谷; Su Yamazaki; 枢山崎; Keiichi Higeta; 恵一日下田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-09-05
Filing date: 1998-09-04
Publication date: 1999-06-02

Abstract

(57)【要約】【課題】サイクル時間の短縮をはかった高速ＳＲＡＭ
を提供することにある。【解決手段】ビット線リカバリ回路BRは、ビット線負
荷及びビット線をリカバリする回路を兼ねており、電源
VCCとビット線B0間にはダイオードDLOとｐＭＯＳＴｒMR
0が直列接続され、電源VCCとビット線B1間にはダイオー
ドDL1とｐＭＯＳＴｒMR1が直列接続され、MEQはイコラ
イズトランジスである。制御信号CBRは書込み信号WD0
（またはWD1）の印加タイミングと同時にVCC電位にされ
る。読出しサイクルでは、ｐＭＯＳＴｒとダイオードを
負荷としているので、ｐＭＯＳＴｒの等価抵抗をビット
線を充分高速にプルアップできる程度に小さくしてもセ
ンスアンプに必要なビット線間信号振幅を確保でき、書
込みサイクルでのプルアップでは、ダイオードの等価抵
抗は非常に小さくなり、ビット線リカバリ時の等価抵抗
はｐＭＯＳＴｒの等価抵抗に等しくなり、リカバリ時間
を充分短縮できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリに係
り、特に高速動作に適したＳＲＡＭ（Static Random Ac
cess Memory）に関する。

【０００２】

【従来の技術】ＳＲＡＭは、アクセス時間及びサイクル
時間が短いことから、コンピュ−タシステムのキャッシ
ュメモリとして利用されており、システムの速度性能を
左右するキ−コンポ−ネントである。このため、高速化
に主眼を置いた研究開発が盛んに行なわれている。

【０００３】図２に従来のＣＭＯＳで構成されたＳＲＡ
Ｍのメモリセルアレ−及び読み出し書き込み回路の回路
図を示す。メモリセルＭＣ０はトランジスタＭＩ０，Ｍ
Ｉ１及びＭＩ２，ＭＩ３から成る２つのＣＭＯＳインバ
−タを相互に接続したフリップフロップと、トランスフ
ァＭＯＳトランジスタＭＴ０，ＭＴ１とで構成される。
ビット線負荷ＭＬ０，ＭＬ１と、トランジスタＭＲ０，
ＭＲ１，ＭＥＱから成るビット線リカバリ回路ＢＲはビ
ット線に接続されている。また、ビット線にはスイッチ
トランジスタＭＹ０，ＭＹ１を介して、センスアンプＳ
Ａと、トランジスタＭＤ０，ＭＤ１から成るビット線プ
ルダウン回路が接続される。

【０００４】メモリセルに記憶されている情報を読み出
す場合には、読み出したいメモリセルが接続されている
ワード線（例えば図２のＷ０）とビット線の選択信号
（例えば図２のＹＳ）を高電位に駆動する。これによ
り、メモリセルＭＣ０が選択状態となり、その記憶情報
に応じていずれか一方のビット線からメモリセルＭＣ０
に向かって電流（以下、メモリセル電流と呼ぶ）が流れ
込み、ビット線の電位が低下し、ビット線Ｂ０、Ｂ１間
に電位差が生じる。この電位差はスイッチトランジスタ
ＭＹ０、ＭＹ１を通してセンスアンプＳＡに伝達され、
そこで増幅され、出力バッファＯＢを通してデータ出力
信号ＤＯとして出力される。メモリセルに情報の書き込
みを行う場合には、上記の手順でメモリセルを選択状態
にし、書き込むデータに応じて、書き込み信号ＷＤ０、
ＷＤ１のいずれか一方を高電位に駆動する。ビット線プ
ルダウン回路により、ビット線のいずれか一方が低電位
に駆動されメモリセルに情報が書き込まれる。

【０００５】

【発明が解決しようとする課題】従来のＳＲＡＭでは、
ビット線リカバリ回路ＢＲの制御方法は２種類に大別で
きる。第１の制御方法は、読み出し時のビット線負荷と
してＭＬ０，ＭＬ１を使用し、ビット線のイコライズ及
び書き込み時のビット線のリカバリをビット線リカバリ
回路ＢＲで行うものである。この方法では、読み出し及
び書き込みサイクルにおけるワード線の遷移に先立っ
て、ビット線のイコライズあるいはリカバリが行われ
る。

【０００６】例えば、図３に示すようにワード線Ｗ０が
高電位（選択状態）に変化する前に、制御信号ＣＢＲを
低電位にする。これにより、ビット線リカバリ回路ＢＲ
のトランジスタＭＲ０，ＭＲ１，ＭＥＱが導通し、ビッ
ト線Ｂ０、Ｂ１の電位が共にＶＣＣに引き上げられ、次
のサイクルの準備が完了する。また、読み出し時にはビ
ット線リカバリ回路のトランジスタＭＲ０、ＭＲ１、Ｍ
ＥＱは非導通になっており、トランジスタＭＬ０，ＭＬ
１がビット線負荷として働く。今、メモリセル電流の大
きさは１００μＡであるとする。通常５０ｍＶ程度のビ
ット線信号振幅があれば、ＣＭＯＳあるいはバイポーラ
トランジスタで構成したセンスアンプを用いて高速に増
幅することができるので、トランジスタＭＬ０，ＭＬ１
の等価抵抗は、５００Ω程度に設計する必要がある。

【０００７】この方法では、ビット線のリカバリに要す
る時間はビット線リカバリ回路ＢＲのトランジスタＭＲ
０、ＭＲ１、ＭＥＱのゲート幅で決まる。従って、これ
らのトランジスタのゲート幅を充分大きく設計すること
で、等価抵抗を下げ（例えば１００Ω程度）、ビット線
のリカバリ時間を小さくできる。しかし、その一方で、
ビット線リカバリ回路の制御信号ＣＢＲは書き込み信号
ＷＤ０が低電位に戻った後に低電位に駆動する必要があ
る。これは、ＷＤ０が低電位に戻る前にＣＢＲを低電位
にすると、トランジスタＭＲ０からＭＹ０、ＭＤ０を経
由して大きな貫通電流が流れ、消費電力が増加するため
である。また、制御信号ＣＢＲの低電位から高電位への
変化は、次のサイクルのワード線の切り換わりよりも早
くなければならない。これは、ＣＢＲの立上がりがワー
ド線の切り換わりよりも遅れると、ワード線が切り換わ
った後もビット線がイコライズされたままとなり、情報
の読み出しが遅れるためである。このため、この方法で
は、書き込み信号ＷＤ０と制御信号ＣＢＲの間及びＣＢ
Ｒとワード線選択信号の間にタイミングマージンが必要
であり、書き込みサイクル時間を短縮することが難しか
った。

【０００８】ビット線リカバリ回路ＢＲの第２の制御方
法は、読み出し時のビット線負荷及び書き込み時のビッ
ト線リカバリの両方にビット線リカバリ回路ＢＲを用い
るものである。この方法では、書き込み信号ＷＤ０と制
御信号ＣＢＲの間にタイミングマージンは必要ないとい
う利点がある。なお、ビット線リカバリ回路ＢＲをビッ
ト線負荷として使うので、トランジスタＭＬ０，ＭＬ１
を削除しても構わない。

【０００９】この方法では、図４に示すように、制御信
号ＣＢＲは通常は低電位であり、書き込み信号ＷＤ０が
高電位になっている間だけ高電位となる。従って、読み
出しサイクルでもビット線リカバリ回路ＢＲのトランジ
スタＭＲ０、ＭＲ１、ＭＥＱが導通しており、ビット線
負荷として働く。メモリセル電流の大きさを先程と同じ
と仮定すると、ＭＲ０、ＭＲ１の等価抵抗は、５００Ω
程度に設計する必要がある。従って、第１の方法に比べ
ると、ビット線のリカバリ時間が大きくなり、やはり書
き込みサイクル時間を短縮することが難しかった。

【００１０】以上説明したように、従来技術では、上記
のいずれの方法を用いてもサイクル時間を短縮すること
が難しかった。なお、上記第１の方法を用いた例として
は、アイイーイーイージャーナルオブソリッドステ
ートサーキッツ１９９３年４月号４７８〜４８３頁
（IEEE Journal of Solid-State Circuits, vol. 28, N
o. 4, April 1993）に記載されたＳＲＡＭ、特開平４−
１１３５９０号公報および特開平４−３４４３９３号公
報に記載の半導体記憶装置が挙げられる。特に、特開平
４−１１３５９０号公報および特開平４−３４４３９３
号公報に記載の構成は、後述する本発明の実施例と一見
類似するように思われるが、特開平４−１１３５９０号
公報に記載の半導体記憶装置は、環境変動及び製造ばら
つきによる制御信号ＣＢＲのパルス幅変動を対策するこ
とを目的としており、本発明の目的である制御信号のタ
イミングマージン短縮に関しては解決されていない。ま
た、特開平４−３４４３９３号公報に記載の半導体記憶
装置は、読み出し時におけるビット線信号振幅の拡大を
目的としており、やはり、制御信号のタイミングマージ
ンに関してはなんら解決を与えない。また、第２の方法
を用いた例としては、アイイーイーイージャーナル
オブソリッドステートサーキッツ１９９０年１０月
号１０４９〜１０５５頁（IEEE Journal of Solid-Stat
e Circuits, vol. 25, No. 5, October 1990）に記載さ
れたＳＲＡＭが挙げられる。従って、本発明の目的は、
上記の問題点を解決することであり、制御信号のタイミ
ングマージンを短縮することにより、サイクル時間の短
縮を図った高速ＳＲＡＭを提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のワード線と、複数のビット線対
と、その交点に配置された複数のメモリセルと、アドレ
ス信号を受けて、ワード線選択信号を発生するワードデ
コーダと、アドレス信号を受けて、ビット線選択信号を
発生するビットデコーダと、該メモリセルからの信号電
流を受けるビット線負荷回路と、該ビット線負荷回路の
出力信号を検出するセンス回路と、メモリセルへの情報
書き込み時にビット線を駆動するビット線プルダウン回
路及びビット線リカバリ回路とを有する半導体メモリに
おいて、前記ビット線負荷回路及びビット線リカバリ回
路は、前記ビット線対毎に設けられており、ドレインを
ビット線に接続し、ゲートに制御信号を印加したｐＭＯ
Ｓトランジスタと、アノードを第１の電源に接続し、カ
ソードをｐＭＯＳトランジスタのソースに接続したダイ
オードを含み、前記ｐＭＯＳトランジスタは、書き込み
サイクルのうち、ビット線プルダウン回路によりビット
線が低電位に駆動されている期間は非導通状態、読み出
しサイクルを含むそれ以外の期間は導通状態に制御され
るよう構成している。

【００１２】また、前記ビット線負荷回路及びビット線
リカバリ回路は、さらに、書き込み信号とビット線選択
信号を入力とし前記制御信号を発生する論理回路を含
み、前記ビット線プルダウン回路は、前記ビット線対毎
に設けられており、ドレインをビット線に接続し、ゲー
トに該制御信号を印加し、ソースを第２の電源に接続し
たｎＭＯＳトランジスタで構成するようにしている。

【００１３】また、前記論理回路を、入力端子に前記書
き込み信号を印加し、出力端子を前記ｐＭＯＳ及びｎＭ
ＯＳトランジスタのゲートに接続し、前記ビット線選択
信号が選択状態の場合には該書き込み信号を出力し、非
選択状態の場合にはその出力を低電位に固定する機能を
有するスイッチ回路で構成するようにしている。また、
前記第２の電源を半導体メモリ内部に設けた電源回路よ
り供給してもよい。

【００１４】この場合、前記電源回路は、コレクタを該
第２の電源端子に接続し、エミッタを直接あるいは抵抗
を介して第３の電源に接続した第１のバイポーラトラン
ジスタと、該第１のバイポーラトランジスタのコレクタ
に一方の端子を接続し他方の端子を第１の電流源に接続
したレベルシフト回路と、第１の電源と第３の電源間に
接続され、一方の入力端子に参照電位を、他方の入力端
子に該レベルシフト回路の他方の端子を接続し、出力端
子を該第１のバイポーラトランジスタのベースに接続し
た差動増幅器と、該第１の電源と第２の電源間に接続さ
れた容量素子を有する構成とすればよい。

【００１５】また、前記ワードデコーダあるいはビット
デコーダはＥＣＬ（エミッタカップルドロジック）回路
を含んでもよい。さらに、メモリセルアレーに欠陥があ
った場合、メモリセルへの電源供給を遮断する手段と、
ビット線をメモリセルの低電位側電源電位に固定する手
段、前記ダイオードのアノードと前記第１の電源の間の
接続を断つ手段を設ければ好適である。また、前記ダイ
オードに替えて、エミツタと前記ｐＭＯＳトランジスタ
のソースを接続し、ベースを前記第１の電源に接続した
第２のバイポーラトランジスタを設けてもよい。また、
前記ダイオードをベースとコレクタを接続した第３のバ
イポーラトランジスタで構成することもできる。あるい
は、前記ダイオードをゲートとドレインを接続したＭＯ
Ｓトランジスタで構成してもよい。また、前記ダイオー
ドをショットキバリアダイオードで構成してもよい。

【００１６】また、前記ダイオードに替えて第２のバイ
ポーラトランジスタを設けた半導体メモリにおいて、メ
モリセルアレーに欠陥があった場合、メモリセルへの電
源供給を遮断する手段と、ビット線をメモリセルの低電
位側電源電位に固定する手段と、前記第２のバイポーラ
トランジスタのベース電位を下げて遮断状態に制御する
手段を設ければ好適である。

【００１７】

【発明の実施の形態】以下、本発明の実施例につき、添
付図面を参照して、詳細に説明する。

【００１８】図１は本発明の第１の実施例を示してい
る。本実施例と従来技術の構成の違いは、ビット線リカ
バリ回路ＢＲにある。本実施例のビット線リカバリ回路
ＢＲはビット線負荷回路の機能を兼ね備えている。すな
わち、ビット線リカバリ回路ＢＲは、ｐＭＯＳトランジ
スタＭＲ０、ＭＲ１、ＭＥＱと、ダイオードＤＬ０、Ｄ
Ｌ１で構成される。本実施例におけるビット線リカバリ
回路の制御方法は、前述した従来技術で述べた第２の制
御方法（図４参照）と同じである。動作波形は図５に示
すようになる。

【００１９】以下、図１及び図５を用いて、本実施例の
動作を説明する。まず、読み出しサイクルでは、制御信
号ＣＢＲは低電位になっており、トランジスタＭＲ０，
ＭＲ１，ＭＥＱは導通しており、ダイオードＤＬ０，Ｄ
Ｌ１及びトランジスタＭＲ０，ＭＲ１がビット線負荷と
して働く。今、メモリセル電流の大きさは１００μＡで
あり、トランジスタＭＲ０に９０μＡ、トランジスタＭ
ＥＱを通してＭＲ１に１０μＡ流れるものとする。ま
た、トランジスタＭＲ０、ＭＲ１の等価抵抗はビット線
を充分高速にプルアップできる値、例えば１００Ωとす
る。この時、ビット線間に発生する電位差ΔＶｂｉｔ
は、次式で表わされる。

【００２０】

【数１】

【００２１】ここで、ｋはボルツマン定数、Ｔは接合温
度（３００Ｋ）、ｑは電子の電荷量、ＩＭＲ０，ＩＭＲ
１はトランジスタＭＲ０，ＭＲ１に流れる電流、ＲＰは
トランジスタＭＲ０，ＭＲ１の等価抵抗である。

【００２２】式（数１）の第１項はダイオードで発生す
る電位差を表わしており５７ｍＶ、第２項はｐＭＯＳト
ランジスタで発生する電位差を表わしており８ｍＶとな
る。従って、ΔＶｂｉｔは６５ｍＶとなる。この程度の
電位差があれば、ＣＭＯＳあるいはバイポーラトランジ
スタで構成したセンスアンプを用いて高速に増幅するこ
とができる。このように、本発明では、ｐＭＯＳトラン
ジスタだけでなくダイオードも負荷として使うので、ｐ
ＭＯＳトランジスタの等価抵抗をビット線を充分高速に
プルアップできる程度に小さくしても、必要なビット線
信号振幅を確保することができる。

【００２３】次に書き込みサイクルを考える。書き込み
は、従来技術と同様に書き込みデータに応じて、書き込
み信号ＷＤ０あるいはＷＤ１を高電位に駆動する（図５
の例ではＷＤ０）と同時に制御信号ＣＢＲも高電位に駆
動することにより行なわれる。これによりビット線のい
ずれか一方が低電位に駆動されメモリセルにデータが書
き込まれる。ビット線が低電位に駆動されている間は、
ビット線リカバリ回路のトランジスタＭＲ０，ＭＲ１，
ＭＥＱは非導通となっており、これらのトランジスタを
経由してビット線に貫通電流が流れるのを防止してい
る。メモリセルへの書き込みが終了すると書き込み信号
ＷＤ０及び制御信号ＣＢＲを低電位に戻す。これによ
り、ダイオードＤＬ０及びトランジスタＭＲ０を通して
充電電流がビット線に供給され、ビット線の電位はＶＣ
Ｃに引き上げられる。この時のダイオードＤＬ０及びト
ランジスタＭＲ０の等価抵抗Ｒｅｆｆは、

【００２４】

【数２】

【００２５】で表わされる。ここで、ＩＤはダイオード
に流れる充電電流である。

【００２６】式（数２）の第１項はダイオードＤＬ０の
等価抵抗を、第２項はトランジスタＭＲ０の等価抵抗を
表わしている。通常、数ｍＡの充電電流が流れるので、
ダイオードの等価抵抗は１０Ω程度と非常に小さくな
る。したがって、ビット線リカバリ時の等価抵抗は、ほ
ぼトランジスタＭＲ０の等価抵抗に等しくなる。トラン
ジスタＭＲ０、ＭＲ１の等価抵抗は上記のようにビット
線を充分高速にプルアップできる値に設計してあるの
で、リカバリ時間は上記従来技術の第２の制御方法より
も短縮できる。しかも、前述した従来技術の第１の制御
法（図３参照）のように、書き込み信号ＷＤ０と制御信
号ＣＢＲの間にタイミングマージンは必要としないの
で、サイクル時間を従来技術よりも大幅に短縮すること
ができる。

【００２７】なお、ダイオードＤＬ０，ＤＬ１はバイポ
ーラトランジスタのベースとコレクタを接続して構成し
てもよいし、ＭＯＳトランジスタのソース・ウェル間の
ｐｎ接合を使用してもよい。また、ショットキバリアダ
イオードを使用することもできる。さらに、書き込み時
のリカバリが若干遅くなるのを許容できれば、ＭＯＳダ
イオード（ＭＯＳのゲートとドレインを接続したもの）
を用いてもよい。

【００２８】図６は本発明の第２の実施例であり、ダイ
オードＤＬ０，ＤＬ１の代わりにバイポーラトランジス
タＱＬ０，ＱＬ１を用いたものである。動作は、第１の
実施例と同じであるので説明は省略する。本実施例のよ
うにバイポーラトランジスタを用いると、読み出し時の
ビット線電位を自由に設定することができる。すなわ
ち、ビット線電位は、バイポーラトランジスタＱＬ０，
ＱＬ１のベース電位ＶＢよりも、ベース・エミッタ間電
圧（約０．８Ｖ）だけ低くなるので、ＶＢを変えること
により、ビット線の電位を自由に設定できる。例えば、
メモリセルが情報破壊を起こさない範囲で、読み出し時
のビット線電位を下げておけば、書き込み時のビット線
駆動振幅を抑えることができるので、書き込み動作の高
速化と消費電力低減を実現することができる。

【００２９】図７は本発明の第３の実施例であり、トラ
ンジスタＭＤ０、ＭＤ１で構成されるビット線プルダウ
ン回路をビット線毎に設けた例を示している。図１の実
施例では、ビット線のプルダウンはスイッチトランジス
タＭＹ０、ＭＹ１を介して、ビット線プルダウン回路
（トランジスタＭＤ０、ＭＤ１）により行なわれてい
た。この場合、トランジスタが２つ（ＭＹ０、ＭＤ
０）、直列に接続されているので、プルダウンに要する
時間を短縮することは難しかった。そこで、本実施例で
は、トランジスタＭＤ０、ＭＤ１を直接ビット線に接続
している。トランジスタＭＤ０、ＭＤ１の導通、非導通
の制御は、ＮＯＲ回路Ｇ０，Ｇ１の出力信号ＷＹ０、Ｗ
Ｙ１により行なわれる。ＮＯＲ回路Ｇ０，Ｇ１には、ビ
ット線選択信号ＹＳ及び書き込み信号／ＷＤ０、／ＷＤ
１（／ＸはＸの否定信号）が入力される。このような構
成をとることにより、ビット線のプルダウンを行うトラ
ンジスタは、トランジスタがＭＹ０とＭＤ０の２つか
ら、１つのトランジスタＭＤ０のみとなるので、プルダ
ウン時間を大幅に短縮することができ、書き込みサイク
ル時間を短縮することが可能となる。

【００３０】図８は本発明の第４の実施例であり、トラ
ンジスタＭＲ０，ＭＲ１の制御信号と、トランジスタＭ
Ｄ０，ＭＤ１の制御信号を共通にしたものである。図５
の動作波形に示すように、もともと、トランジスタＭＲ
０，ＭＲ１の制御信号ＣＢＲと、トランジスタＭＤ０，
ＭＤ１の制御信号ＷＤ０，ＷＤ１は同じタイミングで動
作する信号であるので、このような構成にしても動作上
何の支障もない。なお、イコライズトランジスタＭＥＱ
の制御信号ＥＱは図５の制御信号ＣＢＲと同じ信号で駆
動してもよいが、トランジスタＭＥＱのゲート幅とゲー
ト電位を適当に設計すれば、書き込み時にトランジスタ
ＭＥＱを非導通にしなくても、トランジスタＭＥＱを経
由して大きな貫通電流が流れることはない。従って、制
御信号ＥＱは直流信号でもよい。

【００３１】図９は本発明の第５の実施例であり、図８
の実施例とは制御信号ＷＹ０、ＷＹ１の発生回路を変更
した点が異なる。図８の実施例では、制御信号ＷＹ０，
ＷＹ１をＮＯＲ回路を用いて発生していたが、ＮＯＲ回
路は駆動能力の小さなｐＭＯＳトランジスタが直列接続
されるため、ｐＭＯＳトランジスタのゲート幅を非常に
大きくする必要があり、回路の面積が大きくなる。そこ
で、本実施例では、ＮＯＲ回路に替わり、トランジスタ
ＭＧ０，ＭＧ１，ＭＧ２で構成する。パストランジスタ
ＭＧ０，ＭＧ１はスイッチを構成しており、ビット線選
択信号ＹＳが高電位（選択状態）の場合に制御信号ＷＹ
０として、ＷＤ０を出力する。

【００３２】すなわち、書き込み時（ＷＤ０が高電位）
には、トランジスタＭＤ０が導通し、ビット線が低電位
に駆動される。また、読み出し時（ＷＤ０が低電位）に
はトランジスタＭＲ０が導通し、ビット線の負荷として
働く。一方、ビット線選択信号ＹＳが低電位（非選択状
態）の場合には、トランジスタＭＧ２が導通し、制御信
号ＷＹ０として低電位が出力され、書き込み信号ＷＤ０
の状態にかかわらずトランジスタＭＲ０が導通し、ビッ
ト線には書き込みは行われない。このように、パストラ
ンジスタを用いて回路を構成すると、ｐＭＯＳトランジ
スタの直列接続がなくなるため、小さなサイズのトラン
ジスタで高速な動作が可能となり、図８の実施例の欠点
が解消される。

【００３３】図１０は本発明の第６の実施例であり、セ
ンスアンプＳＡをビット線毎に設け、スイッチトランジ
スタＭＹ０，ＭＹ１を削除したものである。このような
構成にすることにより、スイッチトランジスタＭＹ０，
ＭＹ１を信号が通過する時間の分だけアクセス時間を短
縮することができる。

【００３４】図１１は、第１から第５の実施例で使用す
る従来のセンスアンプの一例を示したものである。トラ
ンジスタＭＡ０，ＭＡ１，ＭＡ２，ＭＡ３，ＭＡ４はカ
レントミラー形差動増幅器を構成しており、センスアン
プ活性化信号ＳＥが高電位のとき、入力信号Ｓｉ０，Ｓ
ｉ１の差を増幅し、出力信号Ｓｏ０を出力する。また、
トランジスタＭＡ５，ＭＡ６，ＭＡ７，ＭＡ８，ＭＡ９
でもう一組の差動増幅器を用意し、前記差動増幅器と入
力信号を入れ替えて接続する。これにより、出力信号Ｓ
ｏ０の相補信号Ｓｏ１を得ることができる。出力信号Ｓ
ｏ０，Ｓｏ１は、出力バッファを通してデータ出力ＤＯ
として出力される。なお、差動増幅器の利得が小さく、
出力信号Ｓｏ０，Ｓｏ１の振幅が充分とれない場合に
は、ここで示した増幅器をもう１段設けてさらに増幅し
てから、出力バッファに印加してもよい。

【００３５】図１２は、第１から第５の実施例で使用す
る従来のセンスアンプの別の例を示したものである。バ
イポーラトランジスタＱＡ０，ＱＡ１、抵抗ＲＬ０，Ｒ
Ｌ１、ＭＯＳトランジスタＭＡ１０は、差動増幅器を構
成しており、センスアンプ活性化信号ＳＥが高電位のと
き、入力信号Ｓｉ０，Ｓｉ１の差を増幅する。バイポー
ラトランジスタＱＡ２，ＱＡ３、ＭＯＳトランジスタＭ
Ａ１１，ＭＡ１２はエミッタホロワであり、出力インピ
ーダンスを下げるために設けている。出力端子に接続さ
れる負荷が小さい場合には、エミッタホロワは削除して
も構わない。また、入力信号Ｓｉ０，Ｓｉ１の電位が高
く、バイポーラトランジスタＱＡ０，ＱＡ１が飽和領域
で動作するような場合には、入力信号Ｓｉ０，Ｓｉ１を
エミッタホロワまたは適当なレベルシフト回路を通し
て、差動増幅器に入力するようにしてもよい。本実施例
のように、センスアンプをバイポーラトランジスタを用
いて構成することで、高利得かつ広帯域なアンプを構成
でき、アクセス時間の高速化を図ることができる。

【００３６】図１３は、第６の実施例で使用する従来の
センスアンプの更に別の例を示したものである。ビット
線毎に配置される差動アンプは、バイポーラトランジス
タＱＡ４，ＱＡ５，ＱＹ０で構成され、増幅を行うトラ
ンジスタＱＡ４，ＱＡ５のコレクタはコモンデータ線Ｃ
Ｄ０，ＣＤ１に接続される。ビット線選択信号ＹＳが高
電位になるとトランジスタＱＹ０が導通し、トランジス
タＱＡ４，ＱＡ５に駆動電流ＩＲを供給する。ビット線
Ｂ０，Ｂ１の電位差は、トランジスタＱＡ４，ＱＡ５か
ら成る差動アンプにより増幅され、電流信号としてコモ
ンデータ線ＣＤ０，ＣＤ１に出力される。この電流信号
は、ベース接地トランジスタＱＢ０，ＱＢ１を通して、
負荷抵抗ＲＬ０，ＲＬ１で電圧信号に変換され、出力さ
れる。コモンデータ線ＣＤ０，ＣＤ１には多数の差動ア
ンプが接続されており、かなり大きな寄生容量が発生し
ている。しかし、差動アンプで増幅された信号は電流信
号として伝播するので、コモンセンス線ＣＤ０，ＣＤ１
に発生する電圧振幅は数１０ｍＶと小さい。従って、寄
生容量の充放電にかかる時間を小さくでき、信号を高速
に出力することが可能となる。

【００３７】図１４は、本発明の第７の実施例であり、
ＭＯＳトランジスタを用いたメモリセル及び周辺回路
と、バイポーラトランジスタを用いたＥＣＬ（エミッタ
カップルドロジック）周辺回路を組み合わせた半導体メ
モリの例を示している。メモリセル及びビット線駆動回
路ＢＤＲの電源電位はＶＤＤ及びＶＳＳであり、ＥＣＬ
周辺回路の電源電位はＶＣＣ及びＶＥＥである。これら
の電源電位は例えば、ＶＤＤ＝−０．７Ｖ、ＶＳＳ＝−
２．７Ｖ、ＶＣＣ＝０Ｖ、ＶＥＥ＝−４Ｖに設定する。
なお、ここで、電源電位ＶＤＤ及びＶＳＳはチップ外部
から供給してもよいし、適当な電源回路を用いて、電源
電位ＶＣＣ及びＶＥＥから発生させても良い。

【００３８】ワードドライバＷＤＲ０，ＷＤＲ１はＸプ
リデコーダ（図示せず）からの信号を受けて、ワード線
を高電位−０．７Ｖ、低電位−２．７Ｖで駆動する。こ
のように、ＣＭＯＳ回路の電源電圧（ＶＤＤ−ＶＳＳ）
は２ＶとＥＣＬ回路の電源電圧（ＶＣＣ−ＶＥＥ）より
も小さいので、レベル変換回路を介さずにＥＣＬ回路と
ＣＭＯＳ回路を直接接続することができる。また、Ｙド
ライバＹＤＲ０もＹプリデコーダ（図示せず）の出力を
受けて、ビット線選択信号ＹＳを発生する。ビット線選
択信号ＹＳの高電位は−０．７Ｖ、低電位は−２．７Ｖ
であり、ワードドライバと同様、レベル変換回路を介さ
ずにＥＣＬ回路とＣＭＯＳ回路を直接接続することがで
きる。本実施例のように、デコーダをＥＣＬ回路で、メ
モリセル及びビット線駆動回路をＣＭＯＳ回路で構成す
ることで、ＥＣＬ回路の高速性と、ＣＭＯＳ回路の高集
積性を合わせ持つ高性能ＳＲＡＭを実現することが可能
となる。なお、ここではワードドライバとしてＥＣＬ
ＮＯＲ回路を用いた例を示したが、アイイーイーイー
ジャーナルオブソリッドステートサーキッツ１
９９５年４月号４９１〜４９９頁（IEEE Journal of So
lid-State Circuits, vol. 30, No. 4,April 1995, pp.
491-499）に記載されたＢｉＣＭＯＳインバータ付ＥＣ
Ｌデコーダも使用することができる。このデコーダを使
用すると、本実施例で示したＥＣＬＮＯＲ回路を用い
た場合に比べて、大幅に消費電力を低減することができ
る。

【００３９】図１５は、電源電位ＶＣＣ及びＶＥＥから
ＶＳＳ電位を発生させる電源回路の従来の一例を示した
ものである。ＭＯＳトランジスタＭＶ０，ＭＶ１，ＭＶ
２，ＭＶ３は、カレントミラー形差動増幅器を構成して
おり、その出力はＭＯＳトランジスタＭＶ４のゲート、
ドレインを経由して差動増幅器の入力であるＭＯＳトラ
ンジスタＭＶ１のゲートに帰還されている。ＭＯＳトラ
ンジスタＭＶ４のドレインは出力端子ＶＳＳであり、差
動増幅器のもう一方の入力であるＭＯＳトランジスタＭ
Ｖ０のゲートには、参照電位Ｖ ref０が印加されてい
る。参照電位Ｖ ref ０は所要のＶＳＳ電位と同じ電位
（例えば−２．７Ｖ）に設定する。負帰還がかかってい
るため、この電源回路は出力ＶＳＳの電位を常にＶ ref
０に等しくするように働く。

【００４０】例えば、何らかの原因でＶＳＳ端子の電位
が参照電位Ｖ ref ０よりも高くなった場合には、トラ
ンジスタＭＶ０に流れる電流が増加し、トランジスタＭ
Ｖ４のゲート電位が上昇する。これにより、トランジス
タＭＶ４に流れる電流が増加し、端子ＶＳＳの電位は参
照電位Ｖ ref ０まで引き下げられる。ＶＳＳ端子の電
位が参照電位Ｖ ref ０よりも低くなった場合は上記と
逆の電位変化が起こって、端子ＶＳＳの電位は参照電位
Ｖ ref ０まで引き上げられる。このように本実施例の
電源回路を用いれば、安定にＶＳＳ電源を発生すること
ができる。

【００４１】なお、容量ＣＶ０は、回路の動作を安定化
させる容量であり、帰還ループの利得と位相の関係から
注意深く設計する必要がある。参照電位Ｖ ref ０はバ
ンドギャップ基準電圧回路などを用いれば、電源（ＶＥ
Ｅ）変動及び温度変動があった場合でも、ほとんど変動
しないようにできる。したがって、半導体メモリチップ
内部で電源電位ＶＳＳを発生させることにより、ＣＭＯ
Ｓ回路の電源電圧及び温度変動による動作速度の変動を
小さくすることができる。

【００４２】図１６は、本発明の第８の実施例であり、
電源電位ＶＣＣ及びＶＥＥからＶＳＳ電位を発生させる
電源回路の別の例を示したものである。本実施例はバイ
ポーラトランジスタを用いて構成されている点が図１５
の電源回路とは異なる。バイポーラトランジスタＱＶ
０，ＱＶ１，ＱＶ２、抵抗ＲＶ０、レベルシフト回路Ｌ
Ｓ１は、差動増幅器を構成している。レベルシフト回路
ＬＳ１は、差動増幅器の出力電位を適当な電位だけシフ
トする働きを持つ。本実施例では、差動増幅器の出力は
バイポーラトランジスタＱＶ３のベース、コレクタ、レ
ベルシフト回路ＬＳ２を経由して、差動増幅器の入力で
あるバイポーラトランジスタＱＶ１のベースに帰還され
ている。バイポーラトランジスタＱＶ３のコレクタは出
力端子ＶＳＳであり、差動増幅器のもう一方の入力であ
るバイポーラトランジスタＱＶ０のベースには、参照電
位Ｖ ref が印加されている。本実施例では、参照電位
Ｖ ref は所望のＶＳＳ電位よりもレベルシフト回路Ｌ
Ｓ２のレベルシフト量だけ高い電位に設定する。

【００４３】ここで、参照電位Ｖ ref の電位設定が、
図１５に示した回路と異なるのは、参照電位Ｖ ref と
して、例えば−２．７Ｖを印加した場合で、電源電位Ｖ
ＥＥが１０％小さくなった場合を考えると、電流源ＩＣ
Ｓ０にかかる電圧は０．１Ｖ程度になり、電流値が減少
してもはや定電流特性を維持できなくなるためである。
そこで、帰還信号をＶＳＳからではなく、ＶＳＳ電位よ
りも電位の高いＡ点からとることにより、参照電位を高
くするように工夫している。これにより、電流源ＩＣＳ
０の定電流特性を改善することができ、安定にＶＳＳ電
位を発生することが可能となる。なお、ＶＳＳの所要の
電位がそれ程低くなく、参照電位として、ＶＳＳの電位
を直接使用しても差し支えない場合には、レベルシフト
回路ＬＳ２を削除しても構わない。

【００４４】本実施例のように、電源回路をバイポーラ
トランジスタを用いて構成することにより、帰還ループ
の帯域を図１５の回路よりも広くすることができる。す
なわち、過渡的なＶＳＳ電位の変動に対する応答を速く
することができ、半導体メモリを高速サイクルで駆動し
ても、ＶＳＳ電位の電位変動を小さく抑えることが可能
になる。なお、ここでは、バイポーラトランジスタＱＶ
３のエミッタに抵抗ＲＶ１を接続した例を示している
が、ＶＳＳ端子に接続される負荷の状況や、差動増幅器
の特性によっては、抵抗ＲＶ１を削除して、バイポーラ
トランジスタＱＶ３のエミッタを直接ＶＥＥ端子に接続
しても構わない。また、レベルシフト回路ＬＳ１のレベ
ルシフト量を、電源ＶＥＥに追従させて変化させること
で、電源ＶＥＥの変動に対してさらに安定にＶＳＳを供
給することが可能となる。

【００４５】次に、シフト欠陥救済を組み合わせた第９
の実施例について説明する。まず、シフト欠陥救済につ
いて簡単に述べる。図１７及び図１８は、シフト欠陥救
済の原理を説明した図である。ここに示した例では、メ
モリセルアレーは４つのサブアレーＳＭＡ０，ＳＭＡ
１，ＳＭＡ２，ＳＭＡ３（以下、正規サブアレーと呼
ぶ）に分割されており、それぞれにデータの入出力回路
ＩＯ０，ＩＯ１，ＩＯ２，ＩＯ３が設けられている。予
備サブアレーＳＭＡＲは、正規サブアレーに欠陥があっ
た場合に欠陥サブアレーと置換えするために設けられて
いる。また、サブアレーの入出力端子と電源スイッチに
より、切り換えるようになっている。なお、簡略化のた
め、アドレスバッファやデコーダ等の回路を、この図で
は省略している。正規サブアレーに欠陥がない場合は、
図１７に示すように、サブアレーＳＭＡ０〜ＳＭＡ３の
電源端子はＶＣＣに接続され、メモリセルに電源が供給
される。また、正規サブアレーＳＭＡ０〜ＳＭＡ３はそ
れぞれ入出力回路ＩＯ０〜ＩＯ３に接続され、正規サブ
アレーＳＭＡ０〜ＳＭＡ３に対して読出し、書き込みが
行なわれる。この時、使用しない予備サブアレーは入出
力回路から切り離され、電源端子はＶＳＳと短絡され
る。

【００４６】正規サブアレーに欠陥があった場合、例え
ば正規サブアレーＳＭＡ２に欠陥があった場合には、図
１８で示すように、入出力回路ＩＯ０，ＩＯ１のスイッ
チはそのまま正規サブアレーＳＭＡ０，ＳＭＡ１に接続
し、入出力回路ＩＯ２，ＩＯ３のスイッチは１つ右にシ
フトして、正規サブアレーＳＭＡ３，予備サブアレーＳ
ＭＡＲに接続する。また、同時に正規サブアレーＳＭＡ
２の電源端子をＶＳＳに接続し、正規サブアレーＳＭＡ
２への電源供給を遮断する。これにより、欠陥のある正
規サブアレーの代わりに予備サブアレーが使用されるよ
うになり、欠陥が救済できる。なお、ここで、欠陥のあ
るサブアレーへの電源供給を遮断するのは、サブアレー
内で電源端子ＶＣＣとＶＳＳが短絡していたり、メモリ
セルを構成するトランジスタにリークがある等の欠陥が
あった場合に、余分な電力消費を防止するためである。

【００４７】この種のシフト欠陥救済に関する文献とし
ては、例えば、アイイーイーイージャーナルオブソ
リッドステートサーキッツ１９９１年４月号５０７
〜５１１頁（IEEE Journal of Solid-State Circuits,
vol. 26, No. 4, April 1991, pp.507-511）がある。以
上述べたように、シフト欠陥救済に対応するためには、
サブアレーに入出力回路へのスイッチ機能と電源の遮断
機能が必要である。これらの機能のうち、入出力回路へ
のスイッチ機能に関しては、例えば、上記の文献に記載
されている方法を用いて実現が可能である。一方、電源
遮断機能に関しては、図１９に示す回路で実現できる。

【００４８】新たに追加された回路は、トランジスタＭ
ＮＣ０，ＭＮＣ１，ＭＰＣからなるメモリセルの電源遮
断スイッチと、トランジスタＭＮＢ０，ＭＮＢ１からな
るビット線をＶＳＳに固定するスイッチと、トランジス
タＭＰＳからなるビット線リカバリ回路の電源遮断スイ
ッチである。そのほかの部分は、図１０の実施例と同じ
である。サブアレーに欠陥がない場合には、救済制御信
号ＭＣＥが低電位になっており、トランジスタＭＰＣ，
ＭＮＣ０，ＭＰＳが導通し、メモリセル及び、ビット線
リカバリ回路の電源ＶＣＣが供給される。また、読み出
し、書き込み動作を妨げないように、トランジスタＭＮ
Ｂ０，ＭＮＢ１は非導通となっている。これにより、サ
ブアレーの通常動作が可能になる。一方サブアレーに欠
陥がない場合には、救済制御信号ＭＣＥが高電位とな
り、メモリセル及び、ビット線リカバリ回路への電源Ｖ
ＣＣが供給が遮断される。さらに、トランジスタＭＮＣ
１，ＭＮＢ０，ＭＮＢ１が導通し、メモリセルの高電位
側電源端子ＶＣＣＭとビット線Ｂ０，Ｂ１は電位ＶＳＳ
と短絡されるため、メモリセル内のトランジスタのゲー
ト、ソース、ドレイン間は全て０バイアスとなり、欠陥
メモリセルのリーク等による余分な電力消費が防止され
る。以上説明したように、少数のトランジスタを追加す
ることで、シフト欠陥救済に対応する電源遮断機能を実
現することができる。

【００４９】図２０は、上記電源遮断機能の別の実現方
法を示した第１０の実施例である。図１９とはリカバリ
回路の電源遮断方法が異なる。図１９の実施例では、サ
ブアレーに欠陥がない場合、ビット線リカバリ時の充電
電流はトランジスタＭＰＳを経由してビット線に流れ
る。従って、トランジスタＭＰＳのゲート幅を非常に大
きくして等価抵抗を十分小さくすることにより、高速な
ビット線リカバリを実現できる。このため、サブアレー
の面積は大きくなる。そこで、本実施例では、ダイオー
ドＤＬ０，ＤＬ１の代わりにバイポーラトランジスタＱ
Ｌ０，ＱＬ１を使用し、コレクタは電源ＶＣＣに接続
し、ベースを救済制御信号ＭＣＥの反転信号を接続す
る。欠陥がない場合には、救済制御信号ＭＣＥの反転信
号が高電位（ＶＣＣ）となり、ビット線リカバリ回路は
通常動作をするようになる。この時、ビット線リカバリ
時の充電電流はトランジスタＱＬ０，ＱＬ１の電流増幅
機能により、大部分は電源ＶＣＣに接続されたトランジ
スタＱＬ０およびＱＬ１のコレクタから供給される。従
って、インバータＩＳ内のトランジスタにはほとんど電
流が流れないので、インバータＩＳを構成するＭＯＳト
ランジスタのゲート幅を小さくできる。これにより、サ
ブアレーの面積増加を抑えつつ電源遮断機能を実現する
ことが可能となる。なお、上記１９及び図２０の２つの
実施例は、図１０の実施例に対して、電源遮断機能を付
加した例を示したが、それ以外の実施例に対しても、同
様の構成で電源遮断機能を付加することができる。

【００５０】

【発明の効果】以上述べてきたように本発明によれば、
従来技術で必要であった書き込み信号ＷＤ０と制御信号
ＣＢＲの間のタイミングマージンを不要にすることがで
き、かつ、ビット線のリカバリ時間を短縮することがで
きる。また、これにより、サイクル時間を従来技術より
も大幅に短縮することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】従来技術を示す回路図である。

【図３】図２に示した従来技術の動作を説明するための
動作波形図である。

【図４】他の従来技術の動作を説明するための図であ
る。

【図５】図１に示した本発明の回路の動作を説明するた
めの動作波形図である。

【図６】本発明の第２の実施例を示す回路図である。

【図７】本発明の第３の実施例を示す回路図である。

【図８】本発明の第４の実施例を示す回路図である。

【図９】本発明の第５の実施例を示す回路図である。

【図１０】本発明の第６の実施例を示す回路図である。

【図１１】図１１は従来のセンスアンプの一例を示す回
路図である。

【図１２】従来のセンスアンプの他の一例を示す回路図
である。

【図１３】従来のセンスアンプのさらに他の一例を示す
図である。

【図１４】本発明の第７の実施例を示す回路図である。

【図１５】従来の電源回路の一例を示す回路図である。

【図１６】本発明の第８の実施例を示す回路図である。

【図１７】シフト欠陥救済の原理を説明するためのブロ
ック図である。

【図１８】シフト欠陥救済の原理を説明するためのブロ
ック図である。

【図１９】電源遮断機能を付加した本発明の第９の実施
例を示す回路図である。

【図２０】電源遮断機能を付加した本発明の第１０の実
施例を示す回路図である。

【符号の説明】

ＭＣ０，ＭＣ１メモリセルＢＲビット線リカバリ回路ＭＬ０，ＭＬ１ビット線負荷ＳＡセンスアンプＤＬ０，ＤＬ１ダイオードＣＢＲビット線リカバリ回路制御信号ＷＤ０，ＷＤ１書き込み信号ＶＤＤ，ＶＳＳＣＭＯＳ回路用電源ＶＣＣ，ＶＥＥＥＣＬ回路用電源

フロントページの続き (72)発明者南部博昭東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者金谷一男東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者山崎枢東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者日下田恵一東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、複数のビット線対
と、その交点に配置された複数のメモリセルと、アドレ
ス信号を受けて、ワード線選択信号を発生するワードデ
コーダと、アドレス信号を受けて、ビット線選択信号を
発生するビットデコーダと、該メモリセルからの信号電
流を受けるビット線負荷回路と、該ビット線負荷回路の
出力信号を検出するセンス回路と、メモリセルへの情報
書き込み時にビット線を駆動するビット線プルダウン回
路及びビット線リカバリ回路とを有する半導体メモリに
おいて、前記ビット線負荷回路及びビット線リカバリ回路は、前
記ビット線対毎に設けられており、ドレインをビット線
に接続し、ゲートに制御信号を印加したｐＭＯＳトラン
ジスタと、アノードを第１の電源に接続し、カソードを
ｐＭＯＳトランジスタのソースに接続したダイオードを
含み、前記ｐＭＯＳトランジスタは、書き込みサイクルのう
ち、ビット線プルダウン回路によりビット線が低電位に
駆動されている期間は非導通状態、読み出しサイクルを
含むそれ以外の期間は導通状態に制御されることを特徴
とする半導体メモリ。
【請求項２】請求項１記載の半導体メモリにおいて、前記ビット線負荷回路及びビット線リカバリ回路は、さ
らに、書き込み信号とビット線選択信号を入力とし前記
制御信号を発生する論理回路を含み、前記ビット線プル
ダウン回路は、前記ビット線対毎に設けられており、ド
レインをビット線に接続し、ゲートに該制御信号を印加
し、ソースを第２の電源に接続したｎＭＯＳトランジス
タで構成したことを特徴とする半導体メモリ。
【請求項３】請求項２記載の半導体メモリにおいて、前記論理回路を、入力端子に前記書き込み信号を印加
し、出力端子を前記ｐＭＯＳ及びｎＭＯＳトランジスタ
のゲートに接続し、前記ビット線選択信号が選択状態の
場合には該書き込み信号を出力し、非選択状態の場合に
はその出力を低電位に固定する機能を有するスイッチ回
路で構成したことを特徴とする半導体メモリ。
【請求項４】請求項２または請求項３記載の半導体メ
モリにおいて、前記第２の電源を半導体メモリチップ内部に設けた電源
回路により供給することを特徴とする半導体メモリ。
【請求項５】請求項４記載の半導体メモリにおいて、前記電源回路は、コレクタを該第２の電源端子に接続
し、エミッタを直接あるいは抵抗を介して第３の電源に
接続した第１のバイポーラトランジスタと、該第１のバ
イポーラトランジスタのコレクタに一方の端子を接続し
他方の端子を第１の電流源に接続したレベルシフト回路
と、第１の電源と第３の電源間に接続され、一方の入力
端子に参照電位を、他方の入力端子に該レベルシフト回
路の他方の端子を接続し、出力端子を該第１のバイポー
ラトランジスタのベースに接続した差動増幅器と、該第
１の電源と第２の電源間に接続された容量素子を有する
ことを特徴とする半導体メモリ。
【請求項６】請求項１乃至請求項５のいずれかの請求
項記載の半導体メモリにおいて、前記ワードデコーダあるいはビットデコーダはＥＣＬ回
路を含むことを特徴とする半導体メモリ。
【請求項７】請求項１乃至請求項６のいずれかの請求
項記載の半導体メモリにおいて、メモリセルアレーに欠陥があった場合、メモリセルへの
電源供給を遮断する手段と、ビット線をメモリセルの低
電位側電源電位に固定する手段、前記ダイオードのアノ
ードと前記第１の電源の間の接続を断つ手段を設けたこ
とを特徴とする半導体メモリ。
【請求項８】請求項１乃至請求項６のいずれかの請求
項記載の半導体メモリにおいて、前記ダイオードに替えて、エミツタと前記ｐＭＯＳトラ
ンジスタのソースを接続し、ベースを前記第１の電源に
接続した第２のバイポーラトランジスタを有することを
特徴とする半導体メモリ。
【請求項９】請求項１乃至請求項６のいずれかの請求
項記載の半導体メモリにおいて、前記ダイオードをベースとコレクタを接続した第３のバ
イポーラトランジスタで構成したことを特徴とする半導
体メモリ。
【請求項１０】請求項１乃至請求項６のいずれかの請
求項記載の半導体メモリにおいて、前記ダイオードをゲートとドレインを接続したＭＯＳト
ランジスタで構成したことを特徴とする半導体メモリ。
【請求項１１】請求項１乃至請求項６のいずれかの請
求項記載の半導体メモリにおいて、前記ダイオードをショットキバリアダイオードで構成し
たことを特徴とする半導体メモリ。
【請求項１２】請求項８記載の半導体メモリにおい
て、メモリセルアレーに欠陥があった場合、メモリセルへの
電源供給を遮断する手段と、ビット線をメモリセルの低
電位側電源電位に固定する手段と、前記第２のバイポー
ラトランジスタのベース電位を下げて遮断状態に制御す
る手段を設けたことを特徴とする半導体メモリ。