KR20140012185A - 상 변화 메모리 및 스위치(pcms) 메모리 디바이스에서의 드리프트 관리 - Google Patents

상 변화 메모리 및 스위치(pcms) 메모리 디바이스에서의 드리프트 관리 Download PDF

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Abstract

본 발명은 메모리 디바이스에 대한 드리프트 관리에 관한 것이다. 적어도 일 실시예에서, 본 발명의 메모리 디바이스는 상 변화 메모리 및 스위치(이하 "PCMS") 메모리 셀 및 드리프트를 제어하기 위한 드리프트 관리를 구현할 수 있는 메모리 컨트롤러를 포함할 수 있다. 그외의 실시예들이 설명되고 청구된다.

Description

상 변화 메모리 및 스위치(PCMS) 메모리 디바이스에서의 드리프트 관리{DRIFT MANAGEMENT IN A PHASE CHANGE MEMORY AND SWITCH (PCMS) MEMORY DEVICE}
본 발명의 청구 대상은 일반적으로 상 변화 메모리 및 스위치(PCMS) 메모리 및, 특히, PCMS 메모리 디바이스에서의 드리프트를 관리하기 위한 방법 및 장치에 관한 것이다.
상 변화 메모리(PCM) 디바이스들은, 일반적으로 비결정과 일반적으로 결정 상태 사이에서 전기적으로 스위칭될 수 있는 재료들인 상 변화 재료들을 전자 메모리로서 사용한다. 전형적인 PCM 재료들은, 전기장 하에서 가역적이고 급속한 비결정-결정 상태 변화를 겪는, Ge2Sb2Te5(GST)와 같은, 다중 컴포넌트 칼코게나이드들을 포함하는 메모리 용례들에 사용된다. 현저하게 상이한 비결정 및 결정 상태 저항들은 두 개의 메모리 상태들, "0"(RESET) 및 "1"(SET)로서 사용된다. 상 변화 재료의 상태는 또한 비휘발성이다. 따라서, 메모리가 저항값을 표현하는 상태로 설정된 경우, 파워가 턴 오프 되더라도, 그 값은 재프로그래밍될 때까지 유지된다. PCM 저장 엘리먼트 및 오보닉 임계 스위치(OTS)를 층지게 함으로써 메모리 셀들로부터 크기 조정 가능하고 적층 가능한 비휘발성 PCMS 디바이스가 만들어질 수 있다. 이러한 수직으로 집적된 메모리 셀들은 디코딩, 감지, 및 로직 기능을 위한 CMOS 회로의 상면 상에 적층된 교차점 어레이 내에 임베드될 수 있다. PCM 재료들은 PCM 정보를 기록 및 판독하는 데 사용되는 (임계 전압 및 저항과 같은) 측정 가능한 디바이스 파라미터들 내에서, 자발적인 변화들, 또는 드리프트를 나타내는 것으로 공지되어 있다. 따라서, 드리프트 관리는 PCMS 메모리 디바이스에 대한 고려 사항이다.
본 발명의 청구 대상은 명세서의 결론 부분에서 상세히 지적되고 분명하게 주장된다. 본 발명의 전술한 특징들 및 그외의 특징들은 첨부된 도면들과 함께 취해진, 이하의 설명 및 첨부된 특허청구범위로부터 더 완전히 명확해질 것이다. 첨부된 도면들은 본 발명에 따른 몇몇 실시예들만을 도시하고, 따라서, 그것의 범위를 한정하는 것으로 간주해서는 안 된다는 것은 당연하다. 본 발명은 첨부된 도면들의 사용을 통해 부가적인 특정성 및 상세와 함께 설명되어, 본 발명의 장점들을 더 쉽게 확인할 수 있을 것이고, 이는 다음과 같다:
도 1은 하나 이상의 실시예에 따른 상 변화 디바이스의 드리프트 관리를 이용하는 컴퓨팅 시스템을 도시하는 개략도.
도 2는 하나 이상의 실시예에 따른 상 변화 메모리 및 스위치 메모리 어레이를 도시하는 개략도.
도 3은 하나 이상의 실시예에 따른 메모리 셀 내부의 상 변화 메모리 엘리먼트 및 오보닉 임계 스위치를 도시하는 개략도.
도 4는 하나 이상의 실시예에 따른 상 변화 메모리 엘리먼트 내의 물리 엘리먼트들을 도시하는 개략도.
도 5는 하나 이상의 실시예에 따른 판독 윈도우를 유지하는 데 사용될 수 있는 드리프트 관리 방법을 예시하는 도면.
도 6은 하나 이상의 실시예에 따른 기입 차단을 유지하는 데 사용될 수 있는 드리프트 관리 방법을 예시하는 도면.
도 7은 하나 이상의 실시예에 따른 시스템의 개략도.
이하의 상세한 설명에서, 청구 대상을 실시할 수 있는 특정 실시예들을, 예시의 방법으로, 도시하는 첨부된 도면들을 참조한다. 이 실시예들은 본 기술 분야에 숙련된 자들이 청구 대상을 실시할 수 있도록 충분히 상세하게 설명된다. 다양한 실시예들은, 비록 다르더라도, 반드시 상호 배제적인 것은 아니라는 것은 당연하다. 예를 들어, 일 실시예와 관련하여, 본원에 개시된 특정 특징, 구조, 또는 특성은, 청구 대상의 기술적 사상과 범위로부터 벗어나지 않고 그외의 실시예들 내에서 구현될 수 있다. "일 실시예" 또는 "실시예"에 대한 본 명세서 내의 참조는 실시예에 관하여 설명된 특정 특징, 구조 또는 특성이 청구 대상 내에 포함된 적어도 일 실시예에 포함된다는 것을 의미한다. 따라서, "일 실시예" 또는 "실시예에서"라는 구절의 사용은 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 하나 이상의 개시된 실시예 내의 개별적인 엘리먼트들의 위치 또는 배열은 청구 대상의 기술적 사상과 범위로부터 벗어나지 않고 수정될 수 있다는 것은 당연하다. 따라서, 이하의 상세한 설명은 한정의 의미로 취해진 것이 아니고, 청구 대상의 범위는 첨부된 특허청구범위가 권리를 가지는 등가물들의 전체 범위와 함께, 적합하게 해석된, 첨부된 특허청구범위에 의해서만 정의된다. 도면들에서, 몇몇 도면 전체에 걸쳐 같거나 유사한 엘리먼트들 또는 기능들에는 비슷한 번호를 부여하고, 그 안에 묘사된 엘리먼트들은 서로 일정한 비율일 필요는 없으며, 오히려 개별 엘리먼트들은 본 명세서의 문맥에서 엘리먼트들을 더 쉽게 이해할 수 있도록 확대되거나 또는 축소될 수 있다.
도 1은 청구 대상의 적어도 일 실시예에 따른 컴퓨팅 시스템(100)을 도시한다. 컴퓨팅 시스템(100)은 휴대용 통신 디바이스, 양방향 통신 시스템, 태블릿 컴퓨터, 개인 통신 시스템(PCS), 휴대용 컴퓨터, 개인 휴대 정보 단말기(PDA) 등과 같은 다양한 휴대용 전자 시스템들에 사용될 수 있고, 청구 대상의 범위 및 용례들은 이 예시들에 한정되지 않는다. 청구 대상이 사용될 수 있는 그외의 용례들은 베이스 스테이션들, 서버들, 또는 데스크톱 컴퓨터들과 같은, 비 휴대용 전자 용례들이다.
컴퓨팅 시스템(100)은 시스템 버스(104)에 연결된 프로세서(102)를 포함할 수 있다. 청구 대상의 범위는 이러한 점에 한정되지 않지만, 프로세서(102)는, 예를 들어, 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함할 수 있다. 컴퓨팅 시스템(100)은 메모리 컨트롤러 허브(108), 및 AGP(accelerated graphics port) 또는 PCIe(peripheral component interconnect express) 버스(106)에 의해 메모리 컨트롤러 허브(108)에 결합된 디스플레이 컨트롤러(116)를 더 포함할 수 있다. 디스플레이 컨트롤러(116)는 디스플레이(118)를 제어하도록 신호들을 생성할 수 있다.
메모리 컨트롤러 허브(108)는 또한 입/출력(I/O) 허브(122)에 결합될 수 있다. I/O 허브(122)는 CD-ROM(compact disk read-only memory) 드라이브(128) 및 HDD(hard disk drive)(130)의 동작을 제어할 수 있다. 또한, I/O 허브(122)는 PCI(peripheral component interconnect) 버스(120) 및 확장 버스(124)에 인터페이스를 제공할 수 있다. PCI 버스(120)는 NIC(network interface card)(126)에 연결될 수 있다. I/O 컨트롤러(134)는 확장 버스(124)에 연결될 수 있고 플로피 디스크 드라이브(138)의 동작을 제어할 수 있다. 또한, I/O 컨트롤러(134)는 마우스(132) 및 키보드(136)로부터 입력 신호들을 수신할 수 있다. 청구 대상의 범위 및 용례는 전술한 특정 엘리먼트들 및 통합 스킴에 의해 한정되지 않는다. 예를 들어, 상이한 실시예에서, 키보드(136) 및 마우스(132) 대신에, 터치 스크린 모니터가 입력 신호들을 생성하는 데에 사용될 수 있다.
컴퓨팅 시스템(100)은 메모리 버스(112)를 통해 메모리 컨트롤러 허브(108)에 결합된 PCMS 메모리(114)를 또한 포함할 수 있다. 메모리 컨트롤러 허브(108)는 PCMS(114)에 대한 특정 기입 또는 판독 동작과 연관될 수 있는 제어 신호들, 어드레스 신호들, 및 데이터 신호들을 생성하는 메모리 컨트롤러(MC)(110)를 포함할 수 있다. 메모리 버스(112)는 PCMS(114)에, 그리고 PCMS(114)로부터 데이터를 저장하고 검색하는 데 사용되는 제어 및 어드레스 라인들뿐만 아니라 PCMS(114)에, 그리고 PCMS(114)로부터 데이터를 통신하기 위한 통신 라인들을 포함할 수 있다. 또 다른 실시예에서, MC(110)는 성능을 향상시키기 위해 프로세서(102) 내에 집적될 수 있다.
도 2는, 예시의 목적으로, 메모리 셀들(220-236)의 3x3 어레이를 포함하는 PCMS 메모리 어레이(200)를 도시한다. 도 3은 (도 2의 메모리 셀들(220-236) 중 임의의 것과 유사한) PCMS 메모리 셀(220)을 도시한다. 하나 이상의 메모리 셀(220)은 PCM 엘리먼트(208) 및 OTS(210)를 포함할 수 있다.
메모리 어레이(200)는 기입 또는 판독 동작 동안 어레이의 특정 메모리 셀을 선택하기 위한 열 라인들(212, 214, 및 216) 및 행 라인들(202, 204, 및 206)을 포함할 수 있다. 이러한 라인들은 기입(프로그래밍) 또는 판독 동안 메모리 셀들(220-236)을 어드레스하는 데 사용될 수 있기 때문에 열 라인들(212, 214, 및 216) 및 행 라인들(202, 204, 및 206)은 또한 "어드레스 라인들"로 지칭될 수 있다. 열 라인들(212, 214, 및 216)은 또한 "비트 라인들"로서 지칭될 수 있고, 행 라인들(202, 204, 및 206)은 "워드 라인들"로서 지칭될 수 있다.
PCM 엘리먼트들(208)은 열 라인들(212, 214, 및 216)에 연결될 수 있고 OTS(210)을 통해 행 라인들 (202, 204, 및 206)에 결합될 수 있다. 하나 이상의 OTS(210)가 하나 이상의 PCM 엘리먼트들(208)에 직렬로 연결될 수 있고 기입 또는 판독 동안 하나 이상의 PCM 엘리먼트들(208)에 액세스하는 데 사용될 수 있다. 특정 메모리 셀(예를 들어, 도 2의 메모리 셀(232))이 선택되면, 그것과 연관된 열 라인(예를 들어, 도 2의 엘리먼트(212)) 및 행 라인(예를 들어, 도 2의 엘리먼트(206))에 전위가 인가된다. 하나 이상의 OTS(210)가 하나 이상의 PCM 엘리먼트(208)와 행 라인들(202, 204, 및 206) 사이에 위치하고, 하나 이상의 PCM 엘리먼트(208)가 열 라인들(212, 214, 및 216)에 결합될 수 있다는 것은 당연하다. 둘 이상의 OTS(210)들이 하나 이상의 메모리 셀(220-236) 내에 사용될 수 있다는 것은 또한 당연하다.
도 4는 본 명세서에 따른 PCM 엘리먼트(300)의 일 실시예를 도시한다. PCM 엘리먼트(300)는, 상부 전극(302)과 하부 전극(306) 사이에 개재된, 상 변화 재료(304)의 상 변화 속성들에 기초하여 동작한다. 전류가 인가되면, 전극들(302 및 306)에 의해 및/또는 (줄 효과(Joule effect)에 의해) 상 변화 재료(304) 그 자체에 의해 생성된 열로 인해, 상 변화 재료(304)는 상 변화를 겪는다.
상 변화 재료는 열, 빛, 전위, 또는 전류와 같은 에너지의 적용을 통해 변화될 수 있는 전기적 속성들(예를 들어, 저항)을 갖는 재료이다. 상 변화 재료들의 예시들은 오보닉 재료들 및 칼코게나이드 재료들을 포함하나, 이에 한정되지 않는다. 오보닉 재료는 전위, 전류, 빛, 열 등이 일단 가해지면 전기적 또는 구조적 변화들을 겪고 반도체로서 작동하는 재료이다. 칼코게나이드 재료는 14족 및 15족 원소들(예를 들어, 게르마늄(Ge), 비소(As), 또는 안티모니(Sb))과 일반적으로 결합하는, 주기율표(IUPAC 넘버링)의 16족으로부터의 적어도 하나의 원소(예를 들어, 텔루륨(Te), 황(S), 또는 셀레늄(Se))를 포함하는 재료이다. 오보닉 및 칼코게나이드 재료들은 비휘발성 메모리 재료일 수 있다. 본 발명의 범위는 단지 이러한 재료들에 한정되지는 않지만, 일 실시예에서, 상 변화 재료(304)는 게르마늄-안티모니-텔루륨(GexSbyTez) 또는 GeSbTe 합금의 종류로부터의 조성을 갖는 칼코게나이드 재료일 수 있다.
PCMS 메모리 셀은 셀에 전기 펄스를 인가함으로써 두 개의 메모리 상태들(SET 또는 RESET) 중 하나로 프로그래밍되거나 또는 기입될 수 있다. 전기 펄스는 PCM 재료의 결정성을 실질적인 결정 상태와 실질적인 비결정 상태 사이에서 가열에 기인하여 변화시킬 수 있다. SET 상태 및 RESET 상태는 SET 임계 전압(SET VT) 및 RESET 임계 전압(RESET VT)에 의해 기술(delineate)된다. SET VT는 RESET VT 보다 더 낮다. 예를 들어, PCMS 메모리 셀에 대해, RESET VT는 7 볼트일 수 있고 SET VT는 4 볼트일 수 있다. SET 상태로부터 RESET 상태를 프로그래밍하기 위해, PCMS 셀에 전기 펄스가 인가되고 전류에 의해 생성된 열로 인해, PCM 재료는 녹는다. 전기 펄스가 턴 오프된 후, 녹은 재료는 식고 두 세 자릿수 더 저항이 크고 비결정인 RESET 상태로 동결된다. RESET 상태로부터 SET 상태를 프로그래밍하기 위해, 전기 펄스가 PCMS 셀에 인가되고 이로 인해 비결정 RESET 상(phase)의 적어도 일부를 재결정화하고 더 적은 저항의 SET 상태를 형성하게 된다.
예시의 방법으로, 데이터의 1 비트를 저장하는 이진법 시스템에서, 제1 상태는 "1" 상태 또는 SET 상태로서 정의될 수 있고 제2 상태는 "0" 상태 또는 RESET 상태로서 정의될 수 있다. PCMS 메모리 셀이 프로그래밍되는 상태는 그것의 VT를 감지함으로써 결정된다. 전술한 바와 같이, SET 상태는 더 낮은 VT에, 그리고 RESET 상태는 더 높은 VT에 대응한다. RESET VT와 SET VT 간의 차이는 메모리 스위칭에 대한 동적 범위를 나타낸다. SET vs. RESET 상태를 기술하는, 1 볼트와 같은, 합리적인 동적 범위가 바람직하다. 조성 및 프로세스에서의 경미한 변화들로 인해, SET VT 및 RESET VT의 분포는 1백만 비트들(1MB)과 같은, 다중 메모리 비트들로 구성된 메모리 블록 내에 일반적으로 존재한다.
선택된 메모리 셀의 상태를 확인하기 위해, READ 액세스 바이어스가 선택된 열에 인가되고 0 볼트가 선택된 행에 인가된다. 이러한 액세스 바이어스는 가장 높은 SET VT보다 높아야 하지만 RESET VT보다 낮아야 한다. 선택되지 않은 행들 및 열들 전부 또는 거의 전부는 같거나 또는 거의 같은 전압에서 바이어스되어 백그라운드 누설 전류를 감소시킬 수 있다. PCMS 메모리 셀이 SET 상태에 있다면, 그것은 더 높은 전류 조건을 감지 증폭기에 디스플레이할 것이다. PCMS 메모리 셀이 RESET 상태에 있다면, 그것은 더 낮은 전류 조건을 감지 증폭기에 디스플레이할 것이다.
PCM 재료들은 디바이스 파라미터들의 시간적 드리프트(drift)를 보이는 것으로 알려져 있다. 드리프트 현상은 PCMS 정보를 기록 및 판독하는 데 사용되는 측정 가능한 디바이스 파라미터들(예를 들어, 저항)에서 자발적인 변화를 야기하기 때문에 드리프트 현상은 실질적인 영향을 갖는다. 전술한 바와 같이, PCMS의 VT는 두 개의 메모리 상태들, "1" 및 "0"을 분별하기 위해 측정된다. 드리프트 현상으로 인해, PCMS 셀의 VT는 시간이 지남에 따라 증가하고, 그 결과로서 PCMS 메모리 디바이스 내에서 몇몇 결과들이 발생할 수 있다:
(1) 일부 SET 비트들이 오래전에 기입되었던 메모리 블록 내에 방금 기입된 RESET 비트는 이러한 SET 비트들의 VT에 매우 가까운 RESET VT를 가질 수 있다. 이는 SET 비트들의 VT가 시간이 지남에 따라 더 높게 드리프트했기 때문이다. 그 결과, 이러한 비트들의 상태는 정확하게 검출되지 않을 수 있다.
(2) 일부 RESET 비트들이 오래전에 기입되었던 메모리 블록 내에 방금 기입된 SET 비트는 적절한 차단 능력을 제공하기에는 너무 낮은 VT를 가질 수 있다. 즉, 선택되지 않은 비트들이 적절하게 차단되지 않아 목표 셀이 선택되었을 때 바이어스 전압에 의해 우연히 턴 온될 수 있다. 그 결과, RESET으로부터 SET으로의 선택된 비트의 프로그래밍은 손상될 수 있다.
(3) 긴 시간 후에, RESET VT는 디바이스의 최대 능력보다 더 높은 전압으로 드리프트할 수 있다.
이에 따라, 메모리 컨트롤러에 의해 실행되는 명령어들에 기초한 드리프트 관리를 위한 방법은 PCMS 메모리 디바이스의 신뢰성을 향상시키기 위해 포함될 수 있다. 드리프트를 관리하기 위해, 제1 SET 또는 RESET 비트가 제1 메모리 블록에 기입된 시간은 그 메모리 블록에 대한 SET 기준 시간 또는 RESET 기준 시간으로서 저장된다. 메모리 컨트롤러가 동일한 메모리 블록 내에 SET 또는 RESET 비트들을 기입함으로써 후속 데이터 저장소를 허용할 것인지 또는 거부할 것인지는 기준 시간 이후의 시간의 경과에 의존한다. 시간 경과가 프리셋(preset) 시간, 예를 들어, 시간의 8 디케이드(즉 10 ms 내지 10E5 s) 보다 작으면, 제1 메모리 블록 내에 SET 또는 RESET 비트들을 기입하는 것이 허용될 수 있다. 하지만, 시간 경과가 프리셋 시간과 같거나 또는 더 크면, 제1 메모리 블록 내에 SET 또는 RESET 비트들을 기입하는 것은 거부될 수 있고 SET 또는 RESET 비트들은 시간 경과가 프리셋 시간보다 더 작은 제2 메모리 블록 내에 기입되어야 한다. 또한, 그 경우에서 제1 메모리 블록 내에 존재하는 데이터는 제2 또는 또 다른 메모리 블록으로 옮겨질 것이고 이후 제1 메모리 블록은 비어있는 것으로 표시된다. 프리셋 시간은 기준 시간 이후에 발생할 드리프트에 대한 허용가능한 시간의 양이 되도록 미리 결정될 수 있다. 드리프트로 인한 디바이스 파라미터들의 변화의 양은 시간의 함수이고 상기 드리프트 관리 방법으로, 그러한 변화는 예측 가능하고 제어 가능하다. 따라서, PCMS 메모리 디바이스의 성능은 드리프트 관리 방법으로 크게 개선될 수 있다. 기입 속도에 대한 영향을 감소시키거나 또는 최소화하기 위해, 드리프트 관리 명령어들이 메모리 컨트롤러에 의해 실행되고 있는 동안 메모리 비트들 내에 기입될 모든 정보는 버퍼 내에 적어도 일시적으로 저장될 수 있다.
도 5는 본 명세서에 따른 PCMS 메모리 디바이스 내의 판독 윈도우를 유지하는 데 사용될 수 있는 드리프트 관리 방법의 일 실시예를 도시한다. 정보가 메모리 비트 내에 저장될 때(동작(502)), 드리프트 관리 방법은 동작(504)에 도시된 바와 같이 실행되어 그것이 비트가 존재하는 전체 메모리 블록에 대해 수행된 첫 번째 기입인지를 결정한다. 답이 예라면, SET 또는 RESET 상태를 기입하는, 그러한 동작이 수행되는 시간은 이 메모리 블록에 대해 SET 또는 RESET 기준 시간으로서 기록되어야 한다(동작들(508 및 512)). 답이 아니오이고 그 동작이 SET 상태를 동일한 메모리 블록 내의 메모리 비트 내에 기입하는 것이면, 정보는 저장될 것이다(동작(520)). 답이 아니오이고 그 동작이 RESET 상태를 동일한 메모리 블록 내의 메모리 비트 내에 기입하는 것이면(동작(516)), SET 기준 시간 이후의 시간의 경과는 프리셋 시간에 비교될 것이다. 시간 경과가 프리셋 시간보다 더 작다면, 정보는 동작(522)에 지시된 바와 같이 저장될 것이다. 시간 경과가 프리셋 시간과 같거나 더 크다면, 정보는 시간 경과가 프리셋 시간보다 작은 상이한 메모리 블록 내의 메모리 비트 내에 기입될 것이다(동작 518). 그러한 방법으로, SET 비트의 VT가 (더 높은 전압으로) 드리프트할 수 있는 시간의 최대량은 프리셋 시간으로 제한된다. 따라서, 시간 0에서 RESET 상태와 SET 상태 간의 VT의 차이에 의해 특징지어진 바와 같은, 판독 윈도우는 드리프트로 인해 감소될 수 있지만, 드리프트 관리 방법이 이용되는 경우 감소량은 예측 가능하고 제어 가능하다.
도 6은 본 명세서에 따른 기입 차단을 유지하는 데 사용될 수 있는 드리프트 관리 방법의 일 실시예를 도시한다. 정보가 PCMS 메모리 비트 내에 저장될 때(동작(602)), 드리프트 관리 방법은 동작(604)에서 지시된 바와 같이 실행되어 그것이 메모리 비트가 존재하는 전체 메모리 블록에 대해 수행된 첫 번째 기입인지를 결정한다. 답이 예라면, SET 또는 RESET 상태를 기입하는, 그러한 동작이 수행되는 시간은 이 메모리 블록에 대해 SET 또는 RESET 기준 시간으로서 기록되어야 한다(동작들(608 및 612)). 답이 아니오이고 그 동작이 동일한 메모리 블록 내의 메모리 비트 내에 RESET 상태를 기입하는 것이면, 정보는 저장될 것이다(동작(620)). 답이 아니오이고 그 동작이 동일한 메모리 블록 내의 메모리 비트 내에 SET 상태를 기입하는 것이면, 이 메모리 블록에 대한 RESET 기준 시간 이후 시간의 경과는 동작(616)에 도시된 바와 같이 프리셋 시간에 비교될 것이다. 시간 경과가 프리셋 시간보다 더 작다면, 정보는 저장될 것이다(동작(622)). 시간 경과가 프리셋 시간과 같거나 또는 더 크다면, 정보는 시간 경과가 프리셋 시간보다 더 작은 상이한 메모리 블록 내의 메모리 비트 내에 기입될 것이다(동작(618)). 그러한 방법으로, RESET 비트의 VT가 (더 높은 전압으로) 드리프트할 수 있는 시간의 최대량은 프리셋 시간으로 제한된다. 기입 액세스 바이어스는 제어될 수 있고 프로그래밍 동안 선택되지 않은 비트들의 우연한 턴 온은 방지될 수 있다.
도 7은 본 명세서의 청구 대상을 활용하는 마이크로일렉트로닉 시스템(700)의 예시를 예시한다. 마이크로일렉트로닉 시스템(700)은 휴대용 컴퓨터, 모바일 전화기, 디지털 뮤직 플레이어, 웹 태블릿, 개인 휴대 정보 단말기(PDA), 인스턴트 메시징 디바이스, 또는 그외의 디바이스들과 같은, 휴대용 디바이스를 포함하나 이에 한정되지 않는, 임의의 전자 디바이스일 수 있다. 마이크로일렉트로닉 시스템(700)은, 예를 들어, 무선 근거리 네트워크(WLAN) 시스템, 무선 개인 네트워크(WPAN) 시스템, 셀룰러(cellular) 네트워크 및/또는 무선 광역 통신망(WWAN)을 통해 무선으로 정보를 송신 및/또는 수신하도록 적응될 수 있다.
마이크로일렉트로닉 시스템(700)은 프로세서(702), 메모리(704), 입/출력(I/O) 디바이스(708)(예를 들어, 키패드, 디스플레이 등), 및 버스(706)를 통해 서로 결합된 무선 인터페이스(710)를 포함할 수 있다. 청구 대상의 범위는 이러한 컴포넌트들 중 임의의 컴포넌트 또는 모든 컴포넌트를 갖는 실시예들에 한정되지 않는다는 것은 당연하다.
프로세서(702)는, 예를 들어, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, ASIC(application specific integrated circuits), 마이크로컨트롤러 등을 포함할 수 있다. 메모리(704)는 시스템(700)으로 또는 시스템(700)에 의해 송신된 메시지들을 저장하는 데 사용될 수 있다. 메모리(704)는 또한 시스템(700)의 동작 동안 프로세서(702)에 의해 실행되는 명령어들을 저장하는 데 선택적으로 사용될 수 있고, 사용자 데이터를 저장하는 데 사용될 수 있다. 본원에 논의된 바와 같이, 메모리(704)는 PCMS 메모리 셀을 포함하는 적어도 하나의 메모리 디바이스 및 PCM 파라미터들의 시간적 드리프트를 제어하기 위한 드리프트 관리를 수행하는 메모리 컨트롤러를 포함할 수 있다.
I/O 디바이스(708)은 메시지를 생성하도록 사용자에 의해 사용될 수 있다. 시스템(700)은 무선 주파수(RF) 신호를 갖는 무선 통신 네트워크로, 그리고 그로부터 메시지들을 송신 및 수신하도록 무선 인터페이스(710)를 사용할 수 있다. 무선 인터페이스(710)의 예시들은 안테나 또는 무선 송수신기를 포함할 수 있지만 청구 대상의 범위는 이러한 점에 한정되지 않는다.
이와 같이 청구 대상의 실시예들을 상세히 설명하였으므로, 그들의 많은 명확한 변형들이 그의 기술적 사상 또는 범위로부터 멀어지지 않고 가능하기 때문에 첨부된 특허청구범위에 의해 정의된 청구 대상은 상기의 명세서에 개시된 특정 상세에 의해 제한되지 않는다는 것은 당연하다.

Claims (20)

  1. 드리프트(drift) 관리 방법으로서,
    메모리 디바이스의 제1 메모리 블록 내의 제1 메모리 비트 내에 제1 메모리 상태가 기입될 때의 시간을 저장하는 단계 - 상기 메모리 디바이스는 둘 이상의 메모리 블록들을 가짐 -;
    상기 제1 메모리 상태가 기입된 이후의 시간 경과 후 상기 제1 메모리 블록 내의 메모리 비트 내에 제2 메모리 상태를 기입하기 전에, 상기 시간 경과를 프리셋(preset) 시간과 비교하는 단계; 및
    상기 시간 경과가 상기 프리셋 시간보다 크거나 같다면 상기 제1 메모리 블록과는 상이한 메모리 블록 내의 메모리 비트 내에 상기 제2 메모리 상태를 기입하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 시간 경과가 상기 프리셋 시간보다 작다면 상기 제1 메모리 블록 내의 메모리 비트 내에 상기 제2 메모리 상태를 기입하는 단계를 더 포함하는 방법.
  3. 제2항에 있어서,
    메모리 비트 내에 상기 제2 메모리 상태를 기입하기 전에 버퍼 내에 상기 제2 메모리 상태를 저장하는 단계를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 시간 경과가 상기 프리셋 시간보다 크거나 같다면 상기 제1 메모리 블록과는 상이한 메모리 블록 내의 메모리 비트 내로 상기 제1 메모리 비트 내의 상기 제1 메모리 상태를 옮기는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 제1 메모리 상태는 SET 상태이고 상기 제2 메모리 상태는 RESET 상태인 방법.
  6. 제1항에 있어서,
    상기 제1 메모리 상태는 RESET 상태이고 상기 제2 메모리 상태는 SET 상태인 방법.
  7. 제1항에 있어서,
    메모리 디바이스의 제1 메모리 비트 내에 제1 메모리 상태가 기입될 때의 시간을 저장하는 단계는, 상 변화 메모리 및 스위치(PCMS) 메모리 디바이스의 제1 메모리 비트 내에 SET 또는 RESET 상태가 기입될 때의 시간을 저장하는 단계를 포함하는 방법.
  8. 제1항에 있어서,
    상기 메모리 디바이스는 비휘발성 메모리를 포함하는 방법.
  9. 상 변화 메모리 및 스위치(PCMS) 메모리 셀; 및
    상기 PCMS 메모리 셀의 드리프트를 제어하기 위한 드리프트 관리를 구현할 수 있는 메모리 컨트롤러
    를 포함하는 메모리 디바이스.
  10. 제9항에 있어서,
    상기 PCMS 메모리 셀은 칼코게나이드(chalcogenide) 재료, 오보닉(Ovonic) 재료, 또는 그들의 조합들을 포함하는 메모리 디바이스.
  11. 제9항에 있어서,
    상기 메모리 디바이스는 비휘발성 메모리를 포함하는 메모리 디바이스.
  12. 제9항에 있어서,
    상기 PCMS 메모리 셀의 드리프트를 제어하기 위해, 상기 메모리 컨트롤러는,
    상기 메모리 디바이스의 제1 메모리 블록 내의 제1 메모리 비트 내에 제1 메모리 상태가 기입될 때의 시간을 저장하고 - 상기 메모리 디바이스는 둘 이상의 메모리 블록들을 가짐 -;
    상기 제1 메모리 상태가 기입된 이후의 시간 경과 후 상기 제1 메모리 블록 내의 메모리 비트 내에 제2 메모리 상태를 기입하기 전에, 상기 시간 경과를 프리셋 시간과 비교하고;
    상기 시간 경과가 상기 프리셋 시간보다 크거나 같다면 상기 제1 메모리 블록과는 상이한 메모리 블록 내의 메모리 비트 내에 상기 제2 메모리 상태를 기입하고;
    상기 시간 경과가 상기 프리셋 시간보다 작다면 상기 제1 메모리 블록 내의 메모리 비트 내에 상기 제2 메모리 상태를 기입하도록 구성되는 메모리 디바이스.
  13. 제12항에 있어서,
    상기 메모리 컨트롤러는, 메모리 비트 내에 상기 제2 메모리 상태를 기입하기 전에 버퍼 내에 상기 제2 메모리 상태를 저장하도록 더 구성되는 메모리 디바이스.
  14. 제12항에 있어서,
    상기 메모리 컨트롤러는, 상기 시간 경과가 상기 프리셋 시간보다 크거나 같다면 상기 제1 메모리 블록과는 상이한 메모리 블록 내의 메모리 비트 내로 상기 제1 메모리 비트 내의 상기 제1 메모리 상태를 옮기도록 더 구성되는 메모리 디바이스.
  15. 프로세서; 및
    상기 프로세서에 결합된 메모리 디바이스
    를 포함하고,
    상기 메모리 디바이스는 상 변화 메모리 및 스위치(PCMS) 메모리 셀 및 상기 상 변화 메모리 및 스위치(PCMS) 메모리 셀의 드리프트를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 시스템.
  16. 제15항에 있어서,
    상기 프로세서는 마이크로프로세서, 디지털 신호 프로세서, ASIC(application-specific integrated circuit), 마이크로컨트롤러, 또는 그들의 조합들을 포함하는 시스템.
  17. 제15항에 있어서,
    상기 메모리 컨트롤러는,
    상기 메모리 디바이스의 제1 메모리 블록 내의 제1 메모리 비트 내에 제1 메모리 상태가 기입될 때의 시간을 저장하고 - 상기 메모리 디바이스는 둘 이상의 메모리 블록들을 가짐 -;
    상기 제1 메모리 상태가 기입된 이후의 시간 경과 후 상기 제1 메모리 블록 내의 메모리 비트 내에 제2 메모리 상태를 기입하기 전에, 상기 시간 경과를 프리셋 시간과 비교하고;
    상기 시간 경과가 상기 프리셋 시간보다 크거나 같다면 상기 제1 메모리 블록과는 상이한 메모리 블록 내의 메모리 비트 내에 상기 제2 메모리 상태를 기입하고;
    상기 시간 경과가 상기 프리셋 시간보다 작다면 상기 제1 메모리 블록 내의 메모리 비트 내에 상기 제2 메모리 상태를 기입하도록 구성되는 시스템.
  18. 제15항에 있어서,
    상기 프로세서에 결합된 입/출력 디바이스 및 무선 인터페이스를 더 포함하는 시스템.
  19. 제15항에 있어서,
    상기 PCMS 메모리 셀은 칼코게나이드 재료, 오보닉 재료, 또는 그들의 조합들을 포함하는 시스템.
  20. 제15항에 있어서,
    상기 메모리 디바이스는 비휘발성 메모리를 포함하는 시스템.
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