KR20080081656A - 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적데이터 쓰기 장치 및 방법 - Google Patents

상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적데이터 쓰기 장치 및 방법 Download PDF

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윤성민
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Abstract

본 발명은 상 변화 메모리(Phase-Change Random Access Memory :PRAM)에서의 쓰기(Write) 전력 감소를 위한 선택적 데이터 쓰기 장치 및 방법에 관한 것으로, 자세하게는 메모리 쓰기시 전력 소모가 큰 상 변화 메모리에서의 쓰기 전력 소모를 줄이기 위한 목적으로 기저장된 데이터와의 비트 비교로 상이한 비트를 선택적으로 쓸 수 있는 장치 및 방법 그리고 이러한 상 변화 메모리 장치에 관한 것이다. 상 변화 메모리는 메모리 셀에 데이터를 저장하기 위해서 오랜 시간 동안 큰 전류를 흘려야 하기 때문에 전력 소모가 큰 반면, 읽기 동작은 쓰기 동작에 비하여 상당히 빠를 뿐만 아니라 전력 소모가 매우 작다. 이에 본 발명은 상 변화 메모리에서 데이터를 쓰기 전에 저장할 위치의 메모리 셀에 기저장되어 있는 메모리 데이터 값을 읽어들여, 각 비트별로 상기 기저장되어 있는 데이터와 저장할 메모리의 데이터가 다른 경우에만 상 변화 메모리에 쓰기 동작을 수행함으로써 쓰기에 소모되는 전력을 줄이게 된다.
상 변화 메모리, 쓰기 전력, 선택적 데이터 쓰기

Description

상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 장치 및 방법{Apparatus and Method for writing power reduction in phase change memory by selective data writing}
도 1은 본 발명의 바람직한 일실시예에 따른 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 장치의 구성도이며,
도 2는 본 발명의 바람직한 일실시예에 따른 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 방법의 플로우 차트이며,
도 3은 본 발명의 바람직한 일실시예에 따른 선택적 데이터 쓰기 기능을 가진 상 변화 메모리 장치에 대한 구성도이며,
도 4는 본 발명의 바람직한 일실시예에 따른 도 3에서의 선택적 데이터 쓰기 기능을 가진 상 변화 메모리 장치의 구성을 자세히 나타낸 도면이며,
도 5는 본 발명의 바람직한 일실시예에 따른 상 변화 메모리 장치에서의 선택적 데이터 쓰기 동작 방법을 나타내는 플로우 차트이며,
도 6은 본 발명의 바람직한 일실시예에 따른 상 변화 메모리 장치의 선택적 데이터 쓰기 동작을 위한 신호 펄스 발생 및 이에 따라 읽기 또는 쓰기되는 데이터값을 표현한 도면이다.
본 발명은 상 변화 메모리(Phase-Change Random Access Memory :PRAM)에서의 쓰기(Write) 전력 감소를 위한 선택적 데이터 쓰기 장치 및 방법에 관한 것으로, 자세하게는 메모리 쓰기시 전력 소모가 큰 상 변화 메모리에서의 쓰기 전력 소모를 줄이기 위한 목적으로 기저장된 데이터와의 비트 비교로 상이한 비트를 선택적으로 쓸 수 있는 장치 및 방법 그리고 이러한 상 변화 메모리 장치에 관한 것이다.
상 변화 메모리(PRAM: Phase-Change Random Access Memory)는 메모리 셀의 상태에 따라 두 가지의 저항을 가지는 GST(게르마늄ㆍ안티몬ㆍ텔루르 혼합물) 물질을 이용한 메모리이다. 상 변화 메모리에 데이터 "0"을 저장하기 위해서는 낮은 저항값을 가지는 SET 상태로 만들어 준다. SET 상태를 만들기 위해서는 SET 상태가 되기 위한 SET 전류를 SET 시간 동안 흘려주는 SET 전류 펄스를 상변화 메모리 셀에 흘려주면 된다.
반대로, 상변화 메모리에 데이터 "1"을 저장하기 위해서는 큰 저항값을 가지는 RESET 상태로 만들어 준다. RESET 상태를 만들기 위해서는 RESET 상태가 되기 위한 RESET 전류를 RESET 시간 동안 흘려주는 RESET 전류 펄스를 상 변화 메모리 셀에 흘려주면 된다. 메모리 셀에 데이터를 저장하기 위한 쓰기 동작을 위해서는 큰 전류가 오랜 시간 동안 흘러주기 때문에 상 변화 메모리의 쓰기 전력 소모는 매우 크다.
반면에 읽기 동작에 필요한 전류는 매우 작고 시간도 짧기 때문에, 읽기 전 력 소모는 쓰기 전력에 비하여 상대적으로 매우 작다. 그러한 이러한 상 변화 메모리의 쓰기시 기존의 기술에서는 메모리 셀에 저장되어 있는 데이터의 값과 상관없이 항상 쓰기 동작을 한다. 이는 쓰기시의 큰 전력 소모를 그대로 안고 있으며, 효율적인 쓰기 과정에 반하며 따라서 쓰기 과정에서의 불필요한 전력 소모를 감소시킬 수 없는 문제점을 가지고 있다.
본 발명은 상기 문제점을 해결하기 위한 기술적 과제로서 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 장치 및 방법을 제안하여, 기존의 상 변화 메모리 쓰기 동작에서 기존에 저장되어 있던 데이터 값에 상관없이 저장하고자 하는 데이터를 상 변화 메모리에 쓰면서 소모되었던 전력 소모를 제거함으로써 쓰기 전력을 줄이고자 한다. 이는 상 변화 메모리 셀에 기저장되어 있는 데이터와 저장할 데이터를 비교하여, 상 변화 메모리에 저장되는 값이 바뀌지 않는 경우 쓰기 동작을 하지 않으므로 상이한 비트만을 저장하게 되어, 상기 상 변화 메모리의 쓰기시에 소모되는 전력을 줄일 수 있게 된다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예로 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 장치는 상 변화(phase change) 메모리에 쓰기(Write)될 데이터를 입력받는 입력부, 상기 입력받은 데이터가 쓰여질 상기 상 변화 메모리의 셀 위치상에서 기저장된 데이터를 읽어들이는 읽기부, 상기 입력받은 데이터와 상기 읽어들인 기저장된 데이터의 일치 여부를 비교하는 비교부 및 상기 비교된 두 데이터가 상이한 경우 상기 입력받은 데이터 중 상기 기저장된 데이터와 상이한 부분을 상기 상 변화 메모리의 셀 위치로 저장하는 쓰기부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예로 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 방법은 상 변화 메모리에 쓰기(Write)될 데이터를 입력받는 단계, 상기 입력받은 데이터가 쓰여질 상기 상 변화 메모리의 셀 위치상에서 기저장된 데이터를 읽어들이는 단계, 상기 입력받은 데이터와 상기 읽어들인 기저장된 데이터의 일치 여부를 비교하는 단계 및 상기 비교된 두 데이터가 상이한 경우 상기 입력받은 데이터 중 상기 기저장된 데이터와 상이한 부분을 상기 상 변화 메모리의 셀 위치로 저장하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예로 쓰기 전력 감소를 위한 선택적 데이터 쓰기 기능을 가진 상 변화 메모리 장치는 데이터를 저장하는 상 변화 메모리 셀, 상기 상 변화 메모리 셀로 쓰기(Write)될 데이터가 입력시 상기 입력된 데이터의 상기 상 변화 메모리 셀 내에 쓰여질 위치를 선택하는 메모리 셀 위치 선택부, 상기 쓰여질 위치가 선택된 경우 상기 위치상에 기저장된 데이터를 읽기(Read)하는 읽기 회로부, 상기 입력된 쓰기될 데이터와 상기 기저장된 데이터의 일치 여부를 비트 단위로 비교한 후 상기 쓰기될 데이터 중 상기 기저장된 데이터와 상이한 비트를 상기 상 변화 메모리 셀로 쓰기(Write) 위한 신호 펄스를 발생시키는 데이터 비교 및 펄스 발생 회로부 및 상기 신호 펄스를 수신하여 상기 상이한 비트를 상기 선택된 메모리 셀 내로 쓰기(Write)하는 쓰기 회로부를 포함한 다.
이하 첨부된 도면을 참조하면 본 발명의 일실시예에 대하여 자세히 살펴보고자 한다.
도 1은 본 발명의 바람직한 일실시예에 따른 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 장치의 구성도이다.
도 1을 참조하면, 상 변화 메모리에서의 선택적 데이터 쓰기 장치(100)는 상 변화(phase change) 메모리에 쓰기(Write)될 데이터를 입력받는 입력부(110)와 상기 입력받은 데이터가 쓰여질 상기 상 변화 메모리의 셀(150) 위치상에서 기저장된 데이터를 읽어들이는 읽기부(130), 상기 입력받은 데이터와 상기 읽어들인 기저장된 데이터의 일치 여부를 비교하는 비교부(120) 및 상기 비교된 두 데이터가 상이한 경우 상기 입력받은 데이터 중 상기 기저장된 데이터와 상이한 부분을 상기 상 변화 메모리의 셀 위치로 저장하는 쓰기부(140)로 구성된다.
여기서, 상기 비교부(120)는 상기 입력받은 데이터와 상기 읽어들인 기저장된 데이터의 일치 여부를 각 비트별로 비교하게 되며, 상기 쓰기부(140)는 상기 비교된 두 데이터 간에 상이한 비트가 존재하는 경우 상기 입력받은 데이터 중 상기 기저장된 데이터와 상이한 비트의 값을 상기 상 변화 메모리의 셀 위치로 저장하게 된다.
또한 상기 쓰기부(140)는 상기 상이한 비트의 값을 상기 상 변화 메모리의 셀 위치로 저장시 상기 비트의 값이 "0"인 경우는 SET 전류 펄스를 발생하고 "1"인 경우는 RESET 전류 펄스를 발생하여 저장하도록 한다.
도 2는 본 발명의 바람직한 일실시예에 따른 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 방법의 플로우 차트이다.
이는 상 변화 메모리 상에서 기저장된 데이터와 쓰기될 데이터를 비교하여 상이한 부분을 확인하여 이를 저장하는 과정을 나타낸다.
도 2를 참조하면, 먼저 상 변화 메모리에 쓰기(Write)될 데이터를 입력받게 된다(201). 그리고 상기 입력받은 데이터가 쓰여질 상기 상 변화 메모리의 셀 위치상에서 기저장된 데이터를 읽어들여(202), 상기 입력받은 데이터와 상기 읽어들인 기저장된 데이터의 일치 여부를 비교하게 된다(203).
그 결과 비교된 두 데이터가 상이한 부분이 존재하는 경우 상기 입력받은 데이터 중 상기 기저장된 데이터와 상이한 부분을 상기 상 변화 메모리의 셀 위치로 저장하게 된다(204). 여기서 상기 입력받은 데이터와 상기 읽어들인 기저장된 데이터의 일치 여부는 각 비트별로 비교하게 된다(203).
이상, 상 변화 메모리에서 쓰기 전력을 줄이기 위한 선택적 데이터 쓰기 장치 및 방법에 대하여 살펴 보았다. 상기 이러한 장치 및 방법은 상 변화 메모리 상에의 쓰기 전력 소모의 감소를 위한 것인 바, 전체적으로 상 변화 메모리 장치로 통합된 선택적 쓰기 과정을 살펴볼 필요가 있다.
도 3은 본 발명의 바람직한 일실시예에 따른 선택적 데이터 쓰기 기능을 가진 상 변화 메모리 장치에 대한 구성도이다.
도 3을 참조하면, 선택적 데이터 쓰기 기능의 상 변화 메모리 장치(300)는 데이터를 저장하는 상 변화 메모리 셀(310), 상기 상 변화 메모리 셀(310)로 쓰기 될 데이터가 입력시 상기 입력된 데이터의 상기 상 변화 메모리 셀(310) 내에 쓰여질 위치를 선택하는 메모리 셀 위치 선택부(320), 상기 쓰여질 위치가 선택된 경우 상기 위치상에 기저장된 데이터를 읽기 하는 읽기 회로부(330), 상기 입력된 쓰기될 데이터와 상기 기저장된 데이터의 일치 여부를 비트 단위로 비교한 후 상기 쓰기될 데이터 중 상기 기저장된 데이터와 상이한 비트를 상기 상 변화 메모리 셀(310)로 쓰기 위한 신호 펄스를 발생시키는 데이터 비교 및 펄스 발생 회로부(340) 및 상기 신호 펄스를 수신하여 상기 상이한 비트를 상기 선택된 메모리 셀 내로 쓰기하는 쓰기 회로부(350)로 구성된다.
여기서 상기 상 변화 메모리 장치(300)는 상 변화 메모리 셀(310)을 포함한 선택적 쓰기 과정에 관련된 구성요소를 나타낸 것으로, 상 변화 메모리 장치의 다른 일반적인 구성 요소들도 함께 포함할 수 있다.
상기 메모리 셀 위치 선택부(320)는 상기 쓰기될 데이터를 I/O 회로를 통하여 입력받아, 워드 라인(word line)과 MUX(multiplexer)에 연결된 비트 라인(bit line)에 의해 상기 입력된 데이터의 상기 메모리 셀 내에 쓰여질 위치를 선택하게 된다.
또한 상기 데이터 비교 및 펄스 발생부(340)는 상기 상이한 비트의 값이 "0"이면 SET 펄스를, "1"이면 RESET 펄스를 상기 상이한 비트를 쓰기하기 위한 신호 펄스로 발생시키므로, 상기 쓰기 회로부(350)가 연결된 PMOS(p-channel metal-oxide semiconductor)를 이용하여 상기 신호 펄스를 수신하여 그 신호 펄스가 SET 펄스인 경우 SET 전류를 SET 시간 동안 발생시키게 되며, 상기 수신된 신호펄스가 RESET 펄스인 경우 RESET 전류를 RESET 시간 동안 발생시켜 상기 메모리 셀(310)의 저항값을 변경시킨다. 상기 저항값 변경은 바로 상기 메모리 셀(310) 상에서의 데이터 값 변경을 의미한다.
이하 도 4에서 상기 상 변화 메모리 장치(300)에 대한 회로 구성을 포함한 자세한 구성요소에 대하여 살펴보고자 한다.
도 4는 본 발명의 바람직한 일실시예에 따른 도 3에서의 선택적 데이터 쓰기 기능을 가진 상 변화 메모리 장치의 구성을 자세히 나타낸 도면이다.
이는 회로 구성을 포함한 상 변화 메모리 장치의 구성도를 나타내는 것으로 도 4를 참조하여, 선택적 데이터 쓰기 과정을 중심으로 상기 구성요소들을 살펴보면 다음과 같다.
먼저 워드 라인(word line)과 MUX(multiplexer)에 연결된 비트라인(bit line)에 의해 상 변화 메모리 셀(PRAM cell, 404)이 선택된다. 그리고 읽기 회로(402)는 쓰기 동작 전에 읽기 신호(Read_pulse)에 의하여 선택된 상 변화 메모리 셀의 데이터가 "0" 인지 "1" 인지 읽게 된다.
데이터 비교 및 펄스 발생 회로(Data comparison & Pulse generation circuit,401)는 상 변화 메모리 셀(404)에 저장할 데이터와 읽기 회로(402)에서 읽어온 데이터를 비교하여, 두 데이터가 다른 경우에만 쓰기 동작을 위한 신호 펄스를 발생시킨다. 즉, 저장할 데이터가 "0"이면 SET pulse를 발생시키고, 저장할 데이터가 "1"이면 RESET pulse를 발생시킨다.
쓰기 회로(Write Circuit,403)는 쓰기 회로에 연결된 PMOS(P1)에서 전류 펄 스를 발생시켜 상 변화 메모리 셀에 공급한다. 쓰기 회로(403)에 SET pulse가 들어오면 PMOS에서 SET 전류를 SET 펄스 시간 동안 발생시키고, 쓰기 회로(403)에 RESET pulse가 들어오면 PMOS에서 RESET 전류를 RESET 펄스 시간 동안 발생시킨다.상기 이러한 쓰기 회로(403)에서 발생한 전류 펄스는 선택된 비트 라인과 워드 라인에 연결되어 있는 상 변화 메모리 셀(404)로 들어가 선택된 상 변화 메모리 셀의 저항값을 바꾸게 된다. 즉 새로운 데이터가 쓰기(write)되는 것이다.
도 5는 본 발명의 바람직한 일실시예에 따른 상 변화 메모리 장치에서의 선택적 데이터 쓰기 동작 방법을 나타내는 플로우 차트이다.
이는 상 변화 메모리 장치에서의 선택적 데이터 쓰기 동작 방법을 신호의 흐름에 따라 간명하게 나타낸 것으로 도 5를 참조하면, 먼저 읽기 회로에서는 새로 저장될 상 변화 메모리 셀의 위치의 상 변화 메모리 셀에 저장되어 있는 메모리 값 (Read data)을 읽어 온다(501,502). 그리고, 상 변화 메모리의 I/O 회로에서 새로 저장될 데이터(Write data)가 들어온게 된다(503).
여기서 상기 읽어온 데이터(Read data)와 새로 저장될 데이터(Write data)를 비교하여 서로 같은 경우(504) 더 이상 쓰기 동작은 없다(505). 그러나 상기 읽어온 데이터(Read data)와 새로 저장될 데이터(Write data)가 서로 다른 경우(504) 저장될 데이터 값에 따른 전류펄스를 상 변화 메모리 셀에 흘려주어 다른 데이터 값을 저장하게 된다.
이 때 저장될 데이터 값이 "0"이면(506) SET 전류 펄스를 상 변화 메모리 셀에 흘려주어 값을 "0"으로 바꾸고(507,508), 저장될 데이터 값이 "1"이면 RESET 전 류 펄스를 상 변화 메모리 셀에 흘려주어 값을 "1"로 바꾼다(509,510). 각 데이터 비교 및 저장은 비트(bit) 단위로 이루어진다. 예를 들면, 8비트를 저장할 경우 각 비트 별로 데이터 비교가 이루어져서 같은 비트인 3 비트인 경우 이를 제외한 나머지 5비트의 값만이 상 변화 메모리 셀로 쓰기되는 것이다.
도 6은 본 발명의 바람직한 일실시예에 따른 상 변화 메모리 장치의 선택적 데이터 쓰기 동작을 위한 신호 펄스 발생 및 이에 따라 읽기 또는 쓰기되는 데이터값을 표현한 도면이다.
이는 상기 선택적 데이터 쓰기 기능을 가진 상 변화 메모리 장치의 동작 일실시예로서 도 6을 참조하면, 먼저 Read_pulse에 의하여 저장할 위치에 저장된 상변화 메모리의 값(Read data)이 읽혀진다. 그리고 입력된 새로 저장될 데이터(Write data)와 저장되어 있는 데이터(Read data)를 비교하여 서로 다른 경우에만 전류 펄스를 발생시켜 상 변화 메모리에 서로 다른 부분을 저장(Write)하게 된다. 이 때 상 변화 메모리에 쓸 값이 "1"인 경우 RESET 전류가 흐르고, "0"인 경우 SET 전류가 흐르게 된다.
본 발명인 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 장치 및 방법에 의할 때, 상 변화 메모리 상에서 기저장되어 있는 값과 같은 값을 다시 쓰기 위해 소모되는 불필요한 전력 값을 절대적으로 줄일 수 있게 된다. 또한 상기 메모리에 저장되는 데이터의 각 비트가 바뀔 확률 1/2 이하이고 대부분의 데이터의 각 비트가 바뀔 확률은 1/2보다 매우 작다는 것을 고려할 때 상기 쓰기에 소모되는 전력 값을 기존의 반 이상 줄일 수 있게 된다. 특히, 데이터의 값이 변할 확률이 낮을수록 소모되는 쓰기 전력 값은 더 줄어들게 된다.

Claims (11)

  1. 상 변화(phase change) 메모리에 쓰기(Write)될 데이터를 입력받는 입력부;
    상기 입력받은 데이터가 쓰여질 상기 상 변화 메모리의 셀 위치상에서 기저장된 데이터를 읽어들이는 읽기부;
    상기 입력받은 데이터와 상기 읽어들인 기저장된 데이터의 일치 여부를 비교하는 비교부; 및
    상기 비교된 두 데이터가 상이한 경우 상기 입력받은 데이터 중 상기 기저장된 데이터와 상이한 부분을 상기 상 변화 메모리의 셀 위치로 저장하는 쓰기부;를 포함하는 것을 특징으로 하는 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 장치.
  2. 제 1항에 있어서,
    상기 비교부는 상기 입력받은 데이터와 상기 읽어들인 기저장된 데이터의 일치 여부를 각 비트 별로 비교하며,
    상기 쓰기부는 상기 비교된 두 데이터 간에 상이한 비트가 존재하는 경우 상기 입력받은 데이터 중 상기 기저장된 데이터와 상이한 비트의 값을 상기 상변화 메모리의 셀 위치로 저장하는 것을 특징으로 하는 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 장치.
  3. 제 2항에 있어서,
    상기 쓰기부는 상기 상이한 비트의 값을 상기 상 변화 메모리의 셀 위치로 저장시 상기 비트의 값이 0인 경우는 SET 전류 펄스를 발생하고 1인 경우는 RESET 전류 펄스를 발생하여 저장하는 것을 특징으로 하는 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 장치.
  4. 상 변화 메모리에 쓰기(Write)될 데이터를 입력받는 단계;
    상기 입력받은 데이터가 쓰여질 상기 상 변화 메모리의 셀 위치상에서 기저장된 데이터를 읽어들이는 단계;
    상기 입력받은 데이터와 상기 읽어들인 기저장된 데이터의 일치 여부를 비교하는 단계; 및
    상기 비교된 두 데이터가 상이한 경우 상기 입력받은 데이터 중 상기 기저장된 데이터와 상이한 부분을 상기 상 변화 메모리의 셀 위치로 저장하는 단계;를 포함하는 것을 특징으로 하는 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 방법.
  5. 제 4항에 있어서,
    상기 입력받은 데이터와 상기 읽어들인 기저장된 데이터의 일치 여부를 비교하는 단계는, 상기 두 데이터의 일치 여부를 각 비트 별로 비교하며
    상기 비교된 두 데이터가 상이한 경우 상기 상이한 부분을 상기 상 변화 메 모리의 셀 위치로 저장하는 단계는, 상기 비교된 두 데이터 간의 상이한 비트가 존재하는 경우 상기 입력받은 데이터 중 상기 기저장된 데이터와 상이한 비트의 값을 상기 상 변화 메모리의 셀 위치로 저장하는 것을 특징으로 하는 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 방법.
  6. 제 5항에 있어서,
    상기 상이한 비트의 값을 상기 상 변화 메모리의 셀 위치로 저장시, 상기 상이한 비트의 값이 0인 경우는 SET 전류 펄스를 발생하고 1인 경우는 RESET 전류 펄스를 발생하여 저장하는 것을 특징으로 하는 상 변화 메모리에서의 쓰기 전력 감소를 위한 선택적 데이터 쓰기 방법.
  7. 데이터를 저장하는 상 변화 메모리 셀;
    상기 상 변화 메모리 셀로 쓰기(Write)될 데이터가 입력시 상기 입력된 데이터의 상기 상 변화 메모리 셀 내에 쓰여질 위치를 선택하는 메모리 셀 위치 선택부;
    상기 쓰여질 위치가 선택된 경우 상기 위치상에 기저장된 데이터를 읽기(Read)하는 읽기 회로부;
    상기 입력된 쓰기될 데이터와 상기 기저장된 데이터의 일치 여부를 비트 단위로 비교한 후, 상기 쓰기될 데이터 중 상기 기저장된 데이터와 상이한 비트를 상기 상 변화 메모리 셀로 쓰기(Write) 위한 신호 펄스를 발생시키는 데이터 비교 및 펄스 발생 회로부; 및
    상기 신호 펄스를 수신하여 상기 상이한 비트를 상기 선택된 메모리 셀 내로 쓰기(Write)하는 쓰기 회로부;를 포함하는 것을 특징으로 하는 쓰기 전력 감소를 위한 선택적 데이터 쓰기 기능을 가진 상 변화 메모리 장치.
  8. 제 7항에 있어서,
    상기 메모리 셀 위치 선택부는 워드 라인(word line)과 MUX(multiplexer)에 연결된 비트 라인(bit line)에 의해 상기 입력된 데이터의 상기 메모리 셀 내에 쓰여질 위치를 선택하는 것을 특징으로 하는 쓰기 전력 감소를 위한 선택적 데이터 쓰기 기능을 가진 상 변화 메모리 장치.
  9. 제 7항에 있어서,
    상기 메모리 셀 위치 선택부는 상기 쓰기될 데이터를 I/O 회로를 통하여 입력받는 것을 특징으로 하는 쓰기 전력 감소를 위한 선택적 데이터 쓰기 기능을 가진 상 변화 메모리 장치.
  10. 제 7항에 있어서,
    상기 데이터 비교 및 펄스 발생부는 상기 상이한 비트의 값이 0이면 SET 펄스를, 1이면 RESET 펄스를 상기 상이한 비트를 쓰기하기 위한 신호 펄스로 발생시키는 것을 특징으로 하는 쓰기 전력 감소를 위한 선택적 데이터 쓰기 기능을 가진 상 변화 메모리 장치.
  11. 제 7항에 있어서,
    상기 쓰기 회로부는 연결된 PMOS(p-channel metal-oxide semiconductor)를 이용하여 상기 데이터 비교 및 펄스 발생부를 통하여 상기 수신된 신호 펄스가 SET 펄스인 경우 SET 전류를 SET 시간 동안 발생시키며,
    상기 수신된 신호펄스가 RESET 펄스인 경우 RESET 전류를 RESET 시간 동안 발생시켜 상기 메모리 셀의 저항값을 변경하는 것을 특징으로 하는 쓰기 전력 감소를 위한 선택적 데이터 쓰기 기능을 가진 상 변화 메모리 장치.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101004679B1 (ko) * 2008-11-11 2011-01-04 주식회사 하이닉스반도체 상변화 메모리 장치 및 그 프로그래밍 전류 검증방법
WO2012177698A2 (en) * 2011-06-22 2012-12-27 Intel Corporation Drift management in a phase change memory and switch (pcms) memory device
US8456933B2 (en) 2010-04-26 2013-06-04 SK Hynix Inc. Semiconductor memory apparatus and method for generating programming current pulse
US8570794B2 (en) 2010-04-26 2013-10-29 SK Hynix Inc. Semiconductor memory apparatus
US9183138B2 (en) 2012-10-23 2015-11-10 Samsung Electronics Co., Ltd. Encoding program data based on data stored in memory cells to be programmed
US9947404B1 (en) 2016-10-14 2018-04-17 SK Hynix Inc. Resistive memory apparatus, selective write circuit therefor, and operation method thereof
KR20200091184A (ko) * 2019-01-22 2020-07-30 에스케이하이닉스 주식회사 반도체 메모리 장치
US11183239B2 (en) 2019-12-23 2021-11-23 SK Hynix Inc. Resistive memory device and operating method thereof

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101004679B1 (ko) * 2008-11-11 2011-01-04 주식회사 하이닉스반도체 상변화 메모리 장치 및 그 프로그래밍 전류 검증방법
US8456933B2 (en) 2010-04-26 2013-06-04 SK Hynix Inc. Semiconductor memory apparatus and method for generating programming current pulse
US8570794B2 (en) 2010-04-26 2013-10-29 SK Hynix Inc. Semiconductor memory apparatus
WO2012177698A2 (en) * 2011-06-22 2012-12-27 Intel Corporation Drift management in a phase change memory and switch (pcms) memory device
WO2012177698A3 (en) * 2011-06-22 2013-03-07 Intel Corporation Drift management in a phase change memory and switch (pcms) memory device
US9021227B2 (en) 2011-06-22 2015-04-28 Intel Corporation Drift management in a phase change memory and switch (PCMS) memory device
TWI493547B (zh) * 2011-06-22 2015-07-21 Intel Corp 相變記憶體及開關（ｐｃｍｓ）記憶體裝置中之漂移管理
US9183138B2 (en) 2012-10-23 2015-11-10 Samsung Electronics Co., Ltd. Encoding program data based on data stored in memory cells to be programmed
US9947404B1 (en) 2016-10-14 2018-04-17 SK Hynix Inc. Resistive memory apparatus, selective write circuit therefor, and operation method thereof
KR20200091184A (ko) * 2019-01-22 2020-07-30 에스케이하이닉스 주식회사 반도체 메모리 장치
US11183239B2 (en) 2019-12-23 2021-11-23 SK Hynix Inc. Resistive memory device and operating method thereof

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